JP2009089152A - ドライバ装置 - Google Patents
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Abstract
【課題】トランジスタの異常動作検出と異常信号出力の両機能を備えつつも小型化が図れるドライバ装置を提供する。
【解決手段】外部からの入力信号を受けてトランジスタを駆動制御するドライバ回路と、トランジスタのコレクタに接続されたセンス端子と、センス端子の電位と閾値電圧とを比較するコンパレータと、コンパレータの出力に基づいてセンス端子の電位を保持するラッチ回路と、コンパレータの出力に基づいてタイマー動作を開始するとともに所定時間経過後にセンス端子の電位の保持を解除するためのリセット信号をラッチ回路に出力するタイマー回路とを有し、センス端子の電位に基づいてトランジスタの異常動作を検出するセンス回路と、センス端子に接続され閾値電圧と同じかそれより高い電圧で動作し、異常信号を出力する異常信号出力回路とを備えている。
【選択図】図1
【解決手段】外部からの入力信号を受けてトランジスタを駆動制御するドライバ回路と、トランジスタのコレクタに接続されたセンス端子と、センス端子の電位と閾値電圧とを比較するコンパレータと、コンパレータの出力に基づいてセンス端子の電位を保持するラッチ回路と、コンパレータの出力に基づいてタイマー動作を開始するとともに所定時間経過後にセンス端子の電位の保持を解除するためのリセット信号をラッチ回路に出力するタイマー回路とを有し、センス端子の電位に基づいてトランジスタの異常動作を検出するセンス回路と、センス端子に接続され閾値電圧と同じかそれより高い電圧で動作し、異常信号を出力する異常信号出力回路とを備えている。
【選択図】図1
Description
本発明は、トランジスタの異常動作検出及び保護機能付きのドライバ装置に関する。
パワーエレクトロニクス用途に用いられるIGBT(Insulated Gate Bipolar Transistor)などのパワートランジスタを駆動制御するドライバ装置には、IGBTの負荷の短絡等による過大電流を防止する保護回路を備えたものがある(例えば、特許文献1)。
そのような保護回路を内蔵した半導体パッケージ品には、入力信号端子、電源端子、グランド端子などの他に、トランジスタの異常動作に基づく信号が入力される異常検出端子、異常信号を外部の例えばマイクロコンピュータ等に出力するための出力端子が必要となり、端子数の増大は、近年半導体パッケージ品に求められている小型化の妨げになる。
特開2006−295326号公報
本発明は、トランジスタの異常動作検出と異常信号出力の両機能を備えつつも小型化が図れるドライバ装置を提供する。
本発明の一態様によれば、外部からの入力信号を受けてトランジスタを駆動制御するドライバ回路と、前記トランジスタのコレクタに接続されたセンス端子と、前記センス端子の電位と閾値電圧とを比較するコンパレータと、前記コンパレータの出力に基づいて前記センス端子の電位を保持するラッチ回路と、前記コンパレータの出力に基づいてタイマー動作を開始するとともに所定時間経過後に前記センス端子の電位の保持を解除するためのリセット信号を前記ラッチ回路に出力するタイマー回路とを有し、前記センス端子の電位に基づいて前記トランジスタの異常動作を検出するセンス回路と、前記センス端子に接続され、前記閾値電圧と同じかそれより高い電圧で動作し、異常信号を出力する異常信号出力回路と、を備えたことを特徴とするドライバ装置が提供される。
本発明によれば、トランジスタの異常動作検出と異常信号出力の両機能を備えつつも小型化が図れるドライバ装置が提供される。
以下、図面を参照し、本発明の実施形態について説明する。以下に説明する実施形態では、異常動作検出対象のトランジスタとしては、例えばIGBT(Insulated Gate Bipolar Transistor)を一例に挙げて説明する。
[第1の実施形態]
図1は、本発明の第1の実施形態に係るドライバ装置を示す回路図である。図1において、符号70で示される実線で囲まれた部分はひとつのパッケージ体としてパッケージングされており、そのパッケージ体70の外部には、入力信号Vinの入力端子2、電源端子Vcc、グランド端子GND、センス端子40、ドライバ装置の出力端子Voの各端子が導出されている。
図1は、本発明の第1の実施形態に係るドライバ装置を示す回路図である。図1において、符号70で示される実線で囲まれた部分はひとつのパッケージ体としてパッケージングされており、そのパッケージ体70の外部には、入力信号Vinの入力端子2、電源端子Vcc、グランド端子GND、センス端子40、ドライバ装置の出力端子Voの各端子が導出されている。
本実施形態に係るドライバ装置は、主として、IGBT51を駆動制御するドライバ回路31と、IGBT51の異常動作を検出するセンス回路23と、異常信号を外部に出力する異常信号出力回路60とを備えている。
ドライバ回路31は、例えばMOSFET(Metal-Oxide-Semiconductor Field Effect Transistor)などのスイッチング素子M3、M4のゲートに接続され、スイッチング素子M3、M4はドライバ回路31からの制御信号によりオン/オフされる。スイッチング素子M3、M4は、電源とグランドとの間に直列接続され、それら両者の接続ノードは出力端子Voを介してIGBT51のゲートに接続されている。IGBT51のコレクタは抵抗54を介して電源に接続され、エミッタはグランドに接続されている。
また、IGBT51のコレクタは、コレクタ側から見て逆方向接続されたダイオード53、抵抗56、55を介して、本実施形態に係るドライバ装置が具備するセンス回路23のセンス端子40に接続されている。センス回路23は、その他に、コンパレータ24、ラッチ回路22、タイマー回路21などを有する。
コンパレータ24の一方の入力端子はセンス端子40と接続されている、コンパレータ24は、センス端子40の電位(以下、単にセンス電位とも称する)と、他方の入力端子に入力する閾値電圧Vth(例えば7V)とを比較する。コンパレータ24の出力はラッチ回路22に入力する。また、コンパレータ24の出力はタイマー回路21にも入力し、タイマー回路21の出力はラッチ回路22に入力する。タイマー回路21は、例えばクロック発生器と、このクロック発生器が発生するクロック信号をカウントするカウンターを有する。
また、例えばMOSFETなどのスイッチング素子M1、M2が電源とグランド間に直列接続され、それら両者の接続ノードは、センス端子40とコンパレータ24の入力端子との間を接続するラインに接続されている。また、そのラインには内部定電流源25の出力側が接続されている。
ラッチ回路22の出力はスイッチング素子M2のゲートに入力される。また、ラッチ回路22の出力は、論理回路26、27を介してスイッチング素子M1のゲートに入力される。さらに、ラッチ回路22の出力はドライバ回路31にも入力される。
IGBT51のコレクタとセンス端子40とを結ぶラインにおいて、抵抗55と抵抗56との接続ノードと、グランドとの間にはコンデンサ52が接続されている。
センス端子40と抵抗55とを結ぶラインには、異常信号出力回路60が接続されている。異常信号出力回路60は、ツェナーダイオード61、トランジスタカプラ63、トランジスタカプラ63とグランドとの間に接続された例えばMOSFETなどのスイッチング素子62などを有する。ツェナーダイオード61のカソードは、センス端子40と抵抗55との間のラインに接続され、アノードは抵抗を介してグランドに接続されている。また、ツェナーダイオード61のアノードはスイッチング素子62のゲートに接続されている。
異常信号出力回路60とコンデンサ52は、それぞれパッケージ体70の外部で、センス端子40に接続している。IGBT51は、パッケージ体70の外部でドライバ装置の出力端子Voに接続している。
入力端子2は、パッケージ体70の外部に設けられたマイクロコンピュータ1に接続されている。マイクロコンピュータ1はドライバ回路31を制御するための入力信号Vinを与えるとともに、図1に示す各構成を含むシステム全体を制御する。
マイクロコンピュータ1側(一次側)と、ドライバ回路31やセンス回路23などの二次側とは電気的に絶縁されており、フォトカプラ5を介して、一次側の信号が二次側に伝達される。フォトカプラ5は、入力端子2に接続され、入力信号Vinを光信号に変換して出力する発光素子3(発光ダイオード等)と、発光素子3から発せられる光信号を電気信号に変換する受光素子4(フォトダイオードやフォトトランジスタ等)とを有する。受光素子4が出力する電気信号は、論理回路6〜14などを介してドライバ回路31に入力される。
フォトカプラ5はパッケージ体70の内部に収められ、パッケージ体70によってフォトカプラ5に対する外部からの光(発光素子3以外からの光)が遮断される。
次に、図1に示す回路における主要ノード波形を示す図2を参照しつつ、本実施形態に係るドライバ装置の動作について説明する。
まず、正常動作時について説明すると、入力信号Vinがハイレベル(オン状態)のとき、ドライバ回路31はスイッチング素子M3をオンにし、スイッチング素子M4をオフにし、これによりIGBT51の制御電位(ゲート電位)Vgeがハイレベルとなり、IGBT51はオン状態になる。
この正常動作時、センス端子40の電位(センス電位)は、閾値電圧Vth(例えば7V)より小さいローレベルとなり、異常は検出されない。センス電位が閾値電圧Vth以上になると、IGBT51が異常動作していると検出する。
なお、IGBT51がオフからオンに移行する時に、IGBT51のコレクタ電位Vceが一時上昇するが、そのときコレクタ電位Vceが閾値電圧Vth以上になると、正常動作しているにもかかわらず異常として誤って検出してしまう。しかし、本実施形態では、外付けコンデンサ52の容量と内部定電流源25とで規定されるブランキングタイム(Blanking Time)により、IGBT51のオン状態への移行過渡期にセンス電位が閾値電圧Vthを超えてしまうのを防ぐことができる。
次に、異常が発生した場合の動作について説明する。
例えばIGBT51の負荷が短絡すると、IGBT51のコレクタ電位Vceがローレベルに下がらなくなる。そして、内部定電流源25から供給される電流はセンス端子40を介してコンデンサ52に充電され、センス端子40の電位(センス電位)は前述したブランキングタイムにしたがって上昇していく。
コンパレータ24は、センス電位と閾値電圧Vthとを比較してラッチ回路22に出力しており、センス電位が閾値電圧Vthに達するとコンパレータ24の出力を受けたラッチ回路22は、ドライバ回路31に信号を出力する。この信号を受け、ドライバ回路31は、スイッチング素子M3をオフ、スイッチング素子M4をオンにする。これにより、IGBT51のゲートがグランドにつながり、ゲート電位Vgeがローレベルに低下してIGBT51はオフ状態に(シャットダウン)される。この結果、IGBT51に過大な電流が流れることによる破壊を防ぐことができる。
ここで、異常信号出力回路60のツェナーダイオード61は、閾値電圧Vthと同じかそれより高い逆方向電圧で降伏する。また、センス電位が閾値電圧Vthに達すると、ラッチ回路22はスイッチング素子M2をオフ状態からオン状態に切り替える。このとき、スイッチングト素子M1はオフ状態である。したがって、センス端子40の電位が閾値電圧Vthに達すると、スイッチング素子M2を介して電源電流がツェナーダイオード61の逆方向に流れ、異常信号出力回路60のスイッチング素子62がオン状態となり、異常信号出力回路60が動作する。このとき、異常信号出力回路60は、異常信号(FAULT信号)をマイクロコンピュータ1に出力し、この異常信号を受けてマイクロコンピュータ1はシステム全体をシャットダウンさせることができる。
前述した異常検出動作中、ラッチ回路22の出力信号に基づいてスイッチング素子M1はオフ状態とされている。したがって、センス端子40の電位(センス電位)は、コンデンサ52にチャージされた電荷に基づいた、ある所定の電位(閾値電圧Vth以上の電位)に保持(ラッチ)される。
センス電位がその所定電位になると、そのときのコンパレータ24の出力を受けて、タイマー回路21は時間のカウントを開始し、そのカウント期間中、センス電位は閾値電圧Vth以上の電位に保持され、この期間中IGBT51は保護される。この構成によれば、マイクロコンピュータ1側からのシステムリセットがない場合でもIGBT51の保護動作が可能となる。
また、カウンターを使用することで、通常モードへの自己復帰も可能となる。カウンターのカウントが終了すると、タイマー回路21はリセット信号をラッチ回路22に出力する。このリセット信号を受け、ラッチ回路22はスイッチング素子M2をオフにし、スイッチング素子M1をオンにする。スイッチング素子M1のオンにより、コンデンサ52のチャージ電荷はスイッチング素子M1を介してグランドに放電され、センス電位はローレベルにリセットされる。
センス電位が閾値電圧Vthより小さくなることで異常検出は解除されるが、入力信号Vinがハイレベルとなっているときにセンス電位がローレベル(0V)近くまで十分低下していないと、IGBT51がターンオンした際にセンス電位が一時的に上昇して閾値電圧Vthに達し、誤って異常状態を検出してしまうおそれがある。したがって、IGBT51の正常モードへの復帰によるターンオン前には、センス電位を0V近くにまで低下させておく必要がある。
そこで、本実施形態では、上記リセット信号が出力されたとき、入力信号Vinがハイレベル(オン状態)である場合には、入力信号Vinがローレベル(オフ状態)になるのを待ってから、スイッチング素子M1をオンにしてセンス電位のリセットを開始するようにしている。上記リセット信号が出力されたとき、入力信号Vinがローレベルである場合には、入力信号Vinがローレベルになるのを待つまでもなく、スイッチング素子M1をオンにしてセンス電位のリセットを開始する。
センス電位がローレベルにリセットされた後の最初の入力信号Vinのオンパルスで、IGBT51の動作が再開される。
正常動作に移行後、さらに異常検出が続いて上記動作が繰り返される場合、短絡時の電圧/電流による過大パワーの印加期間は短くても次第に熱が積分されIGBT51が過熱し破壊するおそれがあるため、異常信号出力回路60から異常信号(FAULT信号)のフィードバックを受けたマイクロコンピュータ1の処理によりシステム全体がシャットダウンされる。
本実施形態によれば、センス端子40は、パッケージ体70外部の駆動制御対象トランジスタ(IGBT51)の動作異常に基づく信号が入力される端子として機能するだけなく、検出した異常をパッケージ体70外部に出力する端子としても機能し、すなわち、センス端子40は異常検出端子と異常信号出力端子とを兼用しているため、その分、パッケージ体70が具備する端子数(ピン数)の低減が図れ、結果として半導体部品全体の小型化につながる。特に、フォトカプラ5のように外部のマイクロコンピュータ1との間で電気的絶縁を確保しつつ信号伝達が可能な構成をパッケージ体70内に内蔵するものはサイズが大きくなりがちであるので、そのような半導体パッケージに対して本実施形態は非常に有効である。
[第2の実施形態]
図3は、本発明の第2の実施形態に係るドライバ装置を示す回路図である。
図4は、図3に示す回路における主要ノード波形のタイミングチャートである。
なお、前述した第1の実施形態と同じ要素には同一の符号を付し、その詳細な説明は省略する。
図3は、本発明の第2の実施形態に係るドライバ装置を示す回路図である。
図4は、図3に示す回路における主要ノード波形のタイミングチャートである。
なお、前述した第1の実施形態と同じ要素には同一の符号を付し、その詳細な説明は省略する。
一部のIGBTは急激にオフさせるとラッチアップすることがある。そこで、本実施形態では、異常動作検出時に急にIGBTがオフになるのを防ぐため、IGBTのゲート電位を徐々に低下させるソフトシャットダウン回路36を設けている。
ソフトシャットダウン回路36は、抵抗35と、例えばMOSFETなどのスイッチング素子M5を有する。スイッチング素子M5は、スイッチング素子M3とスイッチング素子M4との間の接続ノードと出力端子Voとを結ぶラインと、グランドとの間に、抵抗35を介して接続されている。スイッチング素子M5のゲートには、ドライバ回路33からの制御信号が出力される。ドライバ回路33の前段には、スイッチング素子M3、M4、M5を制御するための制御回路32が設けられている。
前述したタイマー回路21によるカウント開始と同時に、スイッチング素子M5をオンさせ、このときスイッチング素子M3とスイッチング素子M4は両方ともオフ状態にする。IGBT51のゲートにチャージされた電荷は抵抗35を介してグランドに放電されるので、ゲート電位を緩やかに低下させてオフへの過渡時間を大きくすることができる。
このシャットダウン回路36を設けるに際して、パッケージ体70の端子数の増大はまねかないので小型化の妨げにはならない。すなわち、本実施形態によれば、より付加価値の高い機能を小型化を図りつつ実現できる。
以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。
前述した実施形態では、異常動作検出および保護対象トランジスタとしてIGBTを例に挙げて説明したが、本発明は例えばMOSFETにも適用可能である。また、本発明は特にパワーエレクトロニクス用途のトランジスタに好適である。
1…マイクロコンピュータ、2…入力端子、5…フォトカプラ、21…タイマー回路、22…ラッチ回路、23…センス回路、24…コンパレータ、25…定電流源、31,33…ドライバ回路、36…ソフトシャットダウン回路、40…センス端子、52…コンデンサ、51…IGBT、60…異常信号出力回路、61…ツェナーダイオード
Claims (5)
- 外部からの入力信号を受けてトランジスタを駆動制御するドライバ回路と、
前記トランジスタのコレクタに接続されたセンス端子と、前記センス端子の電位と閾値電圧とを比較するコンパレータと、前記コンパレータの出力に基づいて前記センス端子の電位を保持するラッチ回路と、前記コンパレータの出力に基づいてタイマー動作を開始するとともに所定時間経過後に前記センス端子の電位の保持を解除するためのリセット信号を前記ラッチ回路に出力するタイマー回路とを有し、前記センス端子の電位に基づいて前記トランジスタの異常動作を検出するセンス回路と、
前記センス端子に接続され、前記閾値電圧と同じかそれより高い電圧で動作し、異常信号を出力する異常信号出力回路と、
を備えたことを特徴とするドライバ装置。 - 前記異常信号出力回路は、カソードが前記センス端子に接続され、前記閾値電圧と同じかそれより高い逆方向電圧で降伏するダイオードを有することを特徴とする請求項1記載のドライバ装置。
- 前記トランジスタの異常動作が検出されると、前記トランジスタの制御電位を緩やかに低下させるソフトシャットダウン回路をさらに備えたことを特徴とする請求項1または2に記載のドライバ装置。
- 前記リセット信号が出力されたとき前記入力信号がオン状態である場合には、前記入力信号がオフ状態になるのを待ってから、前記センス端子の電位は前記閾値電圧よりも低いローレベルにリセットされることを特徴とする請求項1〜3のいずれか1つに記載のドライバ装置。
- 前記入力信号を光信号に変換し、その光信号を再度電気信号に変換して前記ドライバ回路に出力するフォトカプラをさらに備えたことを特徴とする請求項1〜4のいずれか1つに記載のドライバ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007257672A JP2009089152A (ja) | 2007-10-01 | 2007-10-01 | ドライバ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2007257672A JP2009089152A (ja) | 2007-10-01 | 2007-10-01 | ドライバ装置 |
Publications (1)
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JP2009089152A true JP2009089152A (ja) | 2009-04-23 |
Family
ID=40661935
Family Applications (1)
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JP2007257672A Pending JP2009089152A (ja) | 2007-10-01 | 2007-10-01 | ドライバ装置 |
Country Status (1)
Country | Link |
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JP (1) | JP2009089152A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9214877B2 (en) | 2012-10-09 | 2015-12-15 | Fuji Electric Co., Ltd. | Gate driving circuit having a fault detecting circuit for a semiconductor switching device |
-
2007
- 2007-10-01 JP JP2007257672A patent/JP2009089152A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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US9214877B2 (en) | 2012-10-09 | 2015-12-15 | Fuji Electric Co., Ltd. | Gate driving circuit having a fault detecting circuit for a semiconductor switching device |
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