JP2009088093A - Semiconductor mounting structure, semiconductor mounting method, and electrooptical apparatus - Google Patents

Semiconductor mounting structure, semiconductor mounting method, and electrooptical apparatus Download PDF

Info

Publication number
JP2009088093A
JP2009088093A JP2007253581A JP2007253581A JP2009088093A JP 2009088093 A JP2009088093 A JP 2009088093A JP 2007253581 A JP2007253581 A JP 2007253581A JP 2007253581 A JP2007253581 A JP 2007253581A JP 2009088093 A JP2009088093 A JP 2009088093A
Authority
JP
Japan
Prior art keywords
substrate
semiconductor device
adhesive
semiconductor
chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2007253581A
Other languages
Japanese (ja)
Inventor
Masahiko Nakazawa
政彦 中沢
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Epson Imaging Devices Corp
Original Assignee
Epson Imaging Devices Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Epson Imaging Devices Corp filed Critical Epson Imaging Devices Corp
Priority to JP2007253581A priority Critical patent/JP2009088093A/en
Publication of JP2009088093A publication Critical patent/JP2009088093A/en
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Landscapes

  • Wire Bonding (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To prevent the occurrence of damage to a semiconductor device by preventing bonding between a substrate and a semiconductor device with an adhesive from becoming excessively firm in a configuration that a semiconductor device such as an IC chip is bonded to a substrate with an adhesive. <P>SOLUTION: A semiconductor mounting structure 1 has an IC chip 3 bonded onto a substrate 2 with an adhesive 4. The face bonded to the substrate 2 of the IC chip 3 is rectangular. The adhesive 4 is formed into a shape not bridging between the side face of a base material 7 of the IC chip 3 and the surface of the substrate 2, namely, a shape not connecting the side face of the base material 7 with the surface of the substrate 2 in a region along four sides (at least one side) and in a region corresponding to four (at least one) corner parts of the face bonded to the substrate 2 of the IC chip 3. Even if the substrate 2 is bent, stress does not occur in the side face of each side part of the base material 7 and in the side face of each corner part. Consequently, cracks does not occur in the base material 7. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、半導体ＩＣ（Integrated Circuit：集積回路）チップ等といった半導体装置を接着剤によって基板に実装してなる半導体実装構造、及び半導体装置を基板上に実装する方法に関する。また、本発明は、液晶表示装置、有機ＥＬ装置等といった電気光学装置に関する。   The present invention relates to a semiconductor mounting structure in which a semiconductor device such as a semiconductor IC (Integrated Circuit) chip is mounted on a substrate with an adhesive, and a method for mounting the semiconductor device on the substrate. The present invention also relates to an electro-optical device such as a liquid crystal display device or an organic EL device.

液晶表示装置等といった電気光学装置は、一般に、表示を行うための電気光学要素である電気光学パネルを有する。この電気光学パネルは、例えば、互いに対向して配置された一対の電極を有し、これらの電極は平面的に見て複数のドット領域（すなわち島状領域）で互いに対向し、それらのドット領域は平面内で所定の配列、例えばマトリクス状に並べられている。それら複数のドット領域から選択された、いくつかのものに選択的に所定の電圧を印加することにより、それらのドット領域の光学的状態を変化させ、そのようなドット領域ごとの光学的状態変化に基づいて、所望の画像を表示する。   An electro-optical device such as a liquid crystal display device generally has an electro-optical panel which is an electro-optical element for performing display. The electro-optical panel has, for example, a pair of electrodes arranged to face each other, and these electrodes are opposed to each other in a plurality of dot regions (that is, island-like regions) when seen in a plan view. Are arranged in a predetermined arrangement, for example, a matrix in the plane. By selectively applying a predetermined voltage to some selected from the plurality of dot areas, the optical state of those dot areas is changed, and the optical state change for each such dot area Based on the desired image.

この電気光学装置においては、所望のドット領域を選択するために、上記一対の電極の一方へ走査信号が供給され、他方へデータ信号が供給される。走査信号及びデータ信号は所定の回路構成を有する駆動回路によって生成される。この駆動回路は、例えば、半導体装置である駆動用ＩＣの内部に形成される。この駆動用ＩＣは、例えば、シリコンウエハに対して周知の半導体製造方法を施すことによって製造される。この駆動用ＩＣは、電気光学パネルを構成するガラス製又はプラスチック製の硬質基板上に実装されたり、それらの硬質基板に接続された配線基板上に実装されたりする。駆動用ＩＣが実装された硬質基板及び配線基板には、駆動用ＩＣへ信号及び電力を供給するための配線や、駆動用ＩＣによって生成された走査信号及びデータ信号を電気光学パネル内の電極へ伝送するための配線等といった各種の配線が形成される。配線の形成は、例えば、フォトエッチング法に基づいて行われる。   In this electro-optical device, in order to select a desired dot region, a scanning signal is supplied to one of the pair of electrodes, and a data signal is supplied to the other. The scanning signal and the data signal are generated by a driving circuit having a predetermined circuit configuration. This drive circuit is formed, for example, inside a drive IC that is a semiconductor device. This driving IC is manufactured, for example, by applying a known semiconductor manufacturing method to a silicon wafer. The driving IC is mounted on a hard substrate made of glass or plastic constituting the electro-optical panel, or mounted on a wiring substrate connected to the hard substrate. The hard substrate and the wiring substrate on which the driving IC is mounted have wirings for supplying signals and power to the driving IC, and scanning signals and data signals generated by the driving IC to the electrodes in the electro-optical panel. Various wirings such as wiring for transmission are formed. The wiring is formed based on, for example, a photoetching method.

駆動用ＩＣの基板上への実装は、例えば、フリップチップ実装によって行われる。フリップチップ実装は、バンプと呼ばれる接続用電極を駆動用ＩＣの回路面、すなわち能動面、すなわち実装面に形成し、それらの接続用電極を基板上の配線端子に導電接続させる、という実装方法である。フリプチップ実装を用いた半導体実装構造は、例えば特許文献１及び特許文献２に開示されている。   The driving IC is mounted on the substrate by flip chip mounting, for example. Flip chip mounting is a mounting method in which connection electrodes called bumps are formed on the circuit surface of the driving IC, that is, the active surface, that is, the mounting surface, and these connection electrodes are conductively connected to the wiring terminals on the substrate. is there. A semiconductor mounting structure using flip chip mounting is disclosed in, for example, Patent Document 1 and Patent Document 2.

特許文献１には、ＩＣチップとガラス基板との間に補強用の樹脂を充填する技術が開示されている。樹脂はＩＣチップの周辺からはみ出してフィレット（はみ出し部）を形成している。特許文献１に開示された技術では、フィレットのはみ出し長さを調整することにより、ガラス基板に余分な応力が発生することを防止して、ガラス基板にクラックが発生することを防止している。   Patent Document 1 discloses a technique of filling a reinforcing resin between an IC chip and a glass substrate. The resin protrudes from the periphery of the IC chip to form a fillet (excess portion). In the technique disclosed in Patent Document 1, by adjusting the protrusion length of the fillet, excessive stress is prevented from being generated in the glass substrate, and cracks are prevented from occurring in the glass substrate.

特許文献２には、基板とＩＣチップとを絶縁性封止樹脂によって圧着する技術が開示されている。特許文献２によれば、絶縁性封止樹脂は圧着時に辺の隅部から辺の中央部へ流動する性質を有しているとされている。特許文献２では、絶縁性封止樹脂の上記性質を考慮して、予め絶縁性封止樹脂の辺の中央部を凹部形状に形成し（換言すれば絶縁性封止樹脂の隅部には十分量の絶縁性封止樹脂を確保しておき）、圧着処理の終了後にもＩＣチップの隅部に絶縁性封止樹脂が十分に残るようにしている。そしてこれにより、ＩＣチップの隅部での強度不足を解消して、ＩＣチップのクラックの発生を防止している。   Patent Document 2 discloses a technique for pressure-bonding a substrate and an IC chip with an insulating sealing resin. According to Patent Literature 2, the insulating sealing resin has a property of flowing from the corner of the side to the center of the side during pressure bonding. In Patent Document 2, in consideration of the above properties of the insulating sealing resin, the central portion of the side of the insulating sealing resin is formed in a concave shape in advance (in other words, the corner of the insulating sealing resin is sufficient). A sufficient amount of the insulating sealing resin is secured), and the insulating sealing resin is sufficiently left in the corners of the IC chip even after the crimping process is completed. As a result, the lack of strength at the corners of the IC chip is resolved, and the occurrence of cracks in the IC chip is prevented.

特開平７−６６３２６号公報（第２〜３頁、図１）Japanese Patent Laid-Open No. 7-66326 (pages 2 and 3, FIG. 1) 特開２００４−８７６７０号公報（第３〜５頁、図１０）JP 2004-87670 A (pages 3 to 5, FIG. 10)

ところで、近年では、電気光学装置の厚さを薄くすることが要求されている。この要求に応えるため、半導体実装構造において基板及びＩＣチップ（すなわち半導体装置）のそれぞれの厚さを薄くすることが要求されている。上記の特許文献１及び特許文献２に開示された技術は、基板とＩＣチップとの間を樹脂によって十分に充填することにより、基板及びＩＣチップを補強してそれらの損傷を防止しようとするものであるが、上記のように基板及びＩＣチップが薄くなった場合に特許文献１及び特許文献２に開示された技術を適用すると、ＩＣチップに損傷が発生することが、しばしば見受けられた。   In recent years, it has been required to reduce the thickness of electro-optical devices. In order to meet this requirement, it is required to reduce the thickness of each of the substrate and the IC chip (that is, the semiconductor device) in the semiconductor mounting structure. The techniques disclosed in Patent Document 1 and Patent Document 2 described above attempt to reinforce the substrate and the IC chip and prevent their damage by sufficiently filling the space between the substrate and the IC chip with resin. However, when the technique disclosed in Patent Document 1 and Patent Document 2 is applied when the substrate and the IC chip are thin as described above, it is often observed that the IC chip is damaged.

本発明者は、そのようなＩＣチップの損傷の原因を見つけるために種々の実験を行い、その結果、基板及びＩＣチップが薄くなってそれらが外力に応じて撓む性質を有するようになると、基板とＩＣチップとを樹脂によって強固に固定することが、かえってＩＣチップの損傷を招くことを知見した。そしてさらに、ある場合にはＩＣチップの辺部の側面から損傷が起こることがあり、ある場合にはＩＣチップの角部の側面からＩＣチップの損傷が起こることを知見した。   The present inventor conducted various experiments to find the cause of such IC chip damage, and as a result, when the substrate and the IC chip become thin and they have the property of bending according to external force, It has been found that fixing the substrate and the IC chip firmly with resin causes damage to the IC chip. Further, it has been found that in some cases, damage may occur from the side surface of the side of the IC chip, and in some cases, damage to the IC chip occurs from the side surface of the corner of the IC chip.

本発明は、上記の知見に基づいてなされたものであって、ＩＣチップ等といった半導体装置を接着剤によって基板に接着する構成において、接着剤による基板と半導体装置との接着が強固になり過ぎることを防止することにより、半導体装置に損傷が発生することを防止することを目的とする。   The present invention has been made based on the above knowledge, and in a configuration in which a semiconductor device such as an IC chip is bonded to a substrate with an adhesive, the bonding between the substrate and the semiconductor device by the adhesive becomes too strong. An object of the present invention is to prevent the semiconductor device from being damaged by preventing this.

本発明に係る第１の半導体実装構造は、基板と、接着剤によって前記基板上に接着された半導体装置とを有し、前記半導体装置の前記基板に接着された面である接着面は矩形状であり、前記接着剤は、前記半導体装置の接着面の少なくとも１辺に沿った領域において、前記半導体装置の側面と前記基板とに架橋しない形状に形成されていることを特徴とする。   A first semiconductor mounting structure according to the present invention includes a substrate and a semiconductor device bonded onto the substrate with an adhesive, and the bonding surface which is a surface bonded to the substrate of the semiconductor device is rectangular. The adhesive is formed in a shape that does not bridge the side surface of the semiconductor device and the substrate in a region along at least one side of the bonding surface of the semiconductor device.

上記構成において、半導体装置は例えばＩＣチップのことである。半導体装置は、例えば、シリコンウエハ等といった半導体ウエハ上に半導体素子を形成して内部回路を形成し、その内部回路を保護膜であるパシベーション膜によって覆うと共に該パシベーション膜に複数の開口を形成することによって内部回路の入出力端子であるパッドを設け、さらにダイシングによって複数のチップ状に切断することによって形成される。半導体装置において、パシベーション膜で被覆されていて複数のパッドが配置された面は能動面と呼ばれる。複数のパッドには、通常、外部配線の端子と接続をとるための突出した端子、いわゆるバンプが形成される。半導体装置を基板上に実装する際には、一般に、この能動面が基板に接着される。つまり、通常は半導体装置の能動面が接着面となる。   In the above structure, the semiconductor device is, for example, an IC chip. In a semiconductor device, for example, a semiconductor element is formed on a semiconductor wafer such as a silicon wafer to form an internal circuit, and the internal circuit is covered with a passivation film that is a protective film and a plurality of openings are formed in the passivation film. Are provided by providing pads which are input / output terminals of the internal circuit and further cutting into a plurality of chips by dicing. In a semiconductor device, a surface that is covered with a passivation film and on which a plurality of pads are arranged is called an active surface. The plurality of pads are usually provided with protruding terminals, so-called bumps, for connection with the terminals of the external wiring. When mounting a semiconductor device on a substrate, this active surface is generally bonded to the substrate. In other words, the active surface of the semiconductor device is usually an adhesive surface.

上記構成において、接着剤は特定の構成の接着剤に限られない。接着剤としては、例えば、ＡＣＦ（Anisotropic Conductive Film：異方性導電膜）、ＮＣＦ（Non Conductive Film：非導電膜）、ＡＣＰ（Anisotropic Conductive Paste：異方性導電ペースト）、ＮＣＰ（Non Conductive Paste：非導電ペースト）等を適用できる。   In the above configuration, the adhesive is not limited to an adhesive having a specific configuration. Examples of the adhesive include ACF (Anisotropic Conductive Film), NCF (Non Conductive Film), ACP (Anisotropic Conductive Paste), and NCP (Non Conductive Paste: Non-conductive paste) can be applied.

本発明において、接着剤は、半導体装置の接着面の少なくとも１辺に沿った領域において、半導体装置の側面と基板の表面とに架橋しない形状に形成されている。接着剤が半導体装置の側面と基板の表面とに架橋しない形状とは、接着剤が半導体装置の側面と基板の表面とにわたって設けられていないこと、あるいは、接着剤が半導体装置の側面と基板の表面とをつないでいないことである。なお、半導体装置の接着面の少なくとも１辺に沿った領域において、接着剤が平面視で半導体装置の側面よりも内側に配置されていれば、当該１辺においては、接着剤が半導体装置の側面と基板表面とに架橋しないという状態を確実に実現できる。   In the present invention, the adhesive is formed in a shape that does not crosslink the side surface of the semiconductor device and the surface of the substrate in a region along at least one side of the bonding surface of the semiconductor device. The shape in which the adhesive does not crosslink between the side surface of the semiconductor device and the surface of the substrate is that the adhesive is not provided over the side surface of the semiconductor device and the surface of the substrate, or the adhesive is not formed between the side surface of the semiconductor device and the substrate surface. It is not connected to the surface. In addition, in the region along at least one side of the bonding surface of the semiconductor device, if the adhesive is disposed on the inner side of the side surface of the semiconductor device in a plan view, the adhesive is on the side surface of the semiconductor device on the one side. It is possible to reliably realize a state in which the substrate surface is not cross-linked.

また、半導体装置の接着面が４つの辺を持った四辺形状であるならば、接着剤が半導体装置の側面と基板の表面とに架橋しない辺は、１辺だけであっても良いし、２辺だけであっても良いし、３辺であっても良いし、４辺全てで架橋しない形状であっても良い。半導体装置に過剰な応力が生じることを防止するという観点からすれば、接着剤の架橋が生じていない辺の数は多い程、好ましいと考えられる。但しその場合には、半導体装置と基板との間の接着力が低下することが考えられるので、接着剤の架橋を形成させない辺の数は、必要に応じて適宜に選定する。   Further, if the bonding surface of the semiconductor device is a quadrilateral shape having four sides, the side where the adhesive does not bridge the side surface of the semiconductor device and the surface of the substrate may be only one side, or 2 It may be only the sides, may be three sides, or may be a shape that is not cross-linked on all four sides. From the viewpoint of preventing an excessive stress from being generated in the semiconductor device, it is considered that the larger the number of sides where the adhesive is not crosslinked, the more preferable. However, in that case, since the adhesive force between the semiconductor device and the substrate may be reduced, the number of sides on which the adhesive is not to be crosslinked is appropriately selected as necessary.

図１０（a）に示すように接着剤４が半導体装置３の側面と基板２の表面に架橋する状態であると、基板２が撓んだ場合に半導体装置３の側面に大きな応力が生じることが考えられる。半導体装置３はその厚さが薄くなった場合、その側面からクラックが発生することが多い。従って、従来のように基板２の撓みに応じて半導体装置３の側面に大きな応力が生じると、半導体装置３が側面から破損することがある。これに対し、本発明のように、半導体装置の少なくとも１つの辺に沿った領域において、接着剤が半導体装置の側面と基板の表面とに架橋しない領域を設けておけば、少なくともこの辺の側面から半導体装置が破損することを防止できる。   As shown in FIG. 10A, when the adhesive 4 is cross-linked to the side surface of the semiconductor device 3 and the surface of the substrate 2, a large stress is generated on the side surface of the semiconductor device 3 when the substrate 2 is bent. Can be considered. When the thickness of the semiconductor device 3 is reduced, cracks often occur from the side surfaces. Accordingly, when a large stress is generated on the side surface of the semiconductor device 3 in accordance with the bending of the substrate 2 as in the prior art, the semiconductor device 3 may be damaged from the side surface. On the other hand, as in the present invention, in the region along at least one side of the semiconductor device, if a region where the adhesive does not crosslink between the side surface of the semiconductor device and the surface of the substrate is provided, at least from the side surface of this side. The semiconductor device can be prevented from being damaged.

なお、半導体装置の接着面の少なくとも１辺に沿った領域において、接着剤が半導体装置の側面と基板とに架橋しないというのは、基本的には、当該１辺の一方の角部から他方の角部までの全域にわたって架橋がないということであるが、製造誤差等によってわずかな領域で架橋が発生する場合も含むものである。このような誤差によって生じる架橋領域の当該１辺全体に対する割合は最大で２０％程度である。つまり、１辺のうちの２０％程度の領域において接着剤の半導体装置側面と基板との間での架橋が生じていても、半導体装置のクラックを防止できるという本発明の効果を得ることができる。   Note that, in the region along at least one side of the bonding surface of the semiconductor device, the adhesive does not bridge between the side surface of the semiconductor device and the substrate. Basically, from one corner of the one side to the other side. This means that there is no cross-linking over the entire area up to the corner, but also includes cases where cross-linking occurs in a slight region due to manufacturing errors or the like. The ratio of the bridging region caused by such an error to the entire one side is about 20% at the maximum. That is, the effect of the present invention that the crack of the semiconductor device can be prevented even if the adhesive is cross-linked between the side surface of the semiconductor device and the substrate in a region of about 20% of one side. .

また、半導体装置の接着面の少なくとも１辺に沿った領域において、接着剤が平面視で半導体装置の側面よりも内側に配置されていれば、当該１つの辺においては、接着剤が半導体装置の側面と基板表面とに架橋しないという状態を確実に実現できる。   In addition, in the region along at least one side of the bonding surface of the semiconductor device, if the adhesive is disposed on the inner side of the side surface of the semiconductor device in a plan view, the adhesive is bonded to the semiconductor device on the one side. A state in which the side surface and the substrate surface are not cross-linked can be reliably realized.

次に、本発明に係る第２の半導体実装構造は、基板と、接着剤によって前記基板上に接着された半導体装置とを有し、前記半導体装置の前記基板に接着された面である接着面は矩形状であり、前記接着剤は、前記半導体装置の接着面の少なくとも１つの角部において、前記半導体装置の側面と前記基板とに架橋しない形状に形成されていることを特徴とする。
ここで角部とは、一般に、２つの辺が交差した部分である。本発明において１つの角部において接着剤の架橋が無いというのは、角部を形成している２つの交差辺の両方に接着剤の架橋が無いということである。仮に、接着剤の架橋が角部を形成している２つの辺のいずれか一方に有り、他方には無い場合は、当該角部には接着剤の架橋が有るものとする。 Next, a second semiconductor mounting structure according to the present invention includes a substrate and a semiconductor device bonded onto the substrate with an adhesive, and is an adhesive surface that is a surface bonded to the substrate of the semiconductor device. Has a rectangular shape, and the adhesive is formed in a shape that does not bridge the side surface of the semiconductor device and the substrate at at least one corner of the bonding surface of the semiconductor device.
Here, the corner is generally a portion where two sides intersect. In the present invention, the fact that there is no cross-linking of the adhesive at one corner means that there is no cross-linking of the adhesive at both of the two intersecting sides forming the corner. If there is cross-linking of the adhesive on one of the two sides forming the corner and there is no cross-linking on the other, it is assumed that the corner has cross-linking of the adhesive.

第１の半導体実装構造では、半導体装置の接着面の少なくとも１辺に沿った領域において、接着剤の形状を、半導体装置の側面と基板とに架橋しない形状に形成した。これに対し、本第２の半導体実装構造では、半導体装置の接着面の少なくとも１つの角部において、接着剤の形状を、半導体装置の側面と基板とに架橋しない形状に形成した。この構成によれば、基板の厚さが薄くなってその基板に撓みが生じた場合でも、接着剤が半導体装置の側面と基板とに架橋していない角部においては、当該角部において大きな応力が発生することを防止できる。その結果、当該角部から半導体装置にクラックが入ることを防止でき、ひいては半導体装置が損傷することを防止できる。特に、半導体装置に対角線を中心とするねじり荷重が加わった場合に、半導体装置の角部からクラックが入ることを効果的に防止できる。   In the first semiconductor mounting structure, in the region along at least one side of the bonding surface of the semiconductor device, the shape of the adhesive is formed so as not to crosslink the side surface of the semiconductor device and the substrate. In contrast, in the second semiconductor mounting structure, the shape of the adhesive is formed so as not to crosslink the side surface of the semiconductor device and the substrate at at least one corner of the bonding surface of the semiconductor device. According to this configuration, even when the thickness of the substrate is reduced and the substrate is bent, a large stress is applied to the corner portion where the adhesive is not bridged between the side surface of the semiconductor device and the substrate. Can be prevented. As a result, cracks can be prevented from entering the semiconductor device from the corners, and damage to the semiconductor device can be prevented. In particular, when a torsional load centered on a diagonal line is applied to the semiconductor device, cracks can be effectively prevented from entering from the corners of the semiconductor device.

なお、半導体装置の接着面の少なくとも１つの角部において、接着剤が平面視で半導体装置の側面よりも内側に配置されていれば、当該１つの角部においては、接着剤が半導体装置の側面と基板表面とに架橋しないという状態を確実に実現できる。   Note that if at least one corner of the bonding surface of the semiconductor device has the adhesive disposed on the inner side of the side surface of the semiconductor device in plan view, the adhesive is disposed on the side surface of the semiconductor device at the one corner. It is possible to reliably realize a state in which the substrate surface is not cross-linked.

半導体装置の接着面が４つの辺を持った四辺形状であるならば、接着剤が半導体装置の側面と基板の表面とに架橋しない角部は、１つの角部だけであっても良いし、２つの角部だけであっても良いし、３つの角部であっても良いし、４つの角部全てで架橋しない形状であっても良い。半導体装置に過剰な応力が生じることを防止するという観点からすれば、接着剤の架橋が生じていない角部の数は多い程、好ましいと考えられる。但しその場合には、接着力が低下することが考えられるので、接着剤の架橋を形成させない角部の数は、必要に応じて適宜に選定する。   If the bonding surface of the semiconductor device is a quadrilateral shape having four sides, the corner where the adhesive does not bridge between the side of the semiconductor device and the surface of the substrate may be only one corner, Only two corners may be sufficient, three corners may be sufficient, and the shape which does not bridge | crosslink by all four corners may be sufficient. From the viewpoint of preventing an excessive stress from being generated in the semiconductor device, it is considered that the larger the number of corner portions where the adhesive is not crosslinked, the more preferable. However, in that case, since the adhesive force may be reduced, the number of corners that do not form a cross-link of the adhesive is appropriately selected as necessary.

次に、本発明に係る半導体実装構造において、前記半導体装置の接着面は長方形状とすることができ、その場合には、前記接着剤は、前記半導体装置の接着面の短辺に沿った領域において、前記半導体装置の側面と前記基板とに架橋しない形状に形成されていることが望ましい。発明者の観察によれば、半導体装置の破損は短辺の側面内の点を起点として発生することの方が、長辺の側面内の点を起点として発生することよりも多かった。従って、接着剤が半導体側面と基板とに架橋しない辺は、長方形の接着面の短辺とすることが望ましい。   Next, in the semiconductor mounting structure according to the present invention, the bonding surface of the semiconductor device can be rectangular, and in this case, the adhesive is a region along the short side of the bonding surface of the semiconductor device. In this case, it is desirable that the side surface of the semiconductor device and the substrate be formed in a shape that does not crosslink. According to the inventor's observation, the breakage of the semiconductor device occurs more frequently from the point on the short side surface than from the point on the long side surface. Therefore, it is desirable that the side where the adhesive does not cross-link between the semiconductor side surface and the substrate is the short side of the rectangular adhesive surface.

次に、本発明に係る第１の半導体の実装方法は、基板上に接着剤を配置する工程と、前記接着剤を挟んで前記基板上に半導体装置を配置する工程と、前記半導体装置を前記接着剤によって前記基板に圧着する工程とを有し、前記基板上に接着剤を配置する工程では、平面視で前記半導体装置の接着面より小さい形状の前記接着剤を前記基板上に載せ、前記半導体装置を圧着する工程では、前記半導体装置を前記基板に圧着したときに前記半導体装置の接着面の少なくとも１辺に沿った領域において、前記接着剤が前記半導体装置の側面と前記基板とに架橋しないことを特徴とする。   Next, a first semiconductor mounting method according to the present invention includes a step of placing an adhesive on a substrate, a step of placing a semiconductor device on the substrate across the adhesive, and the semiconductor device as described above. A step of crimping the substrate to the substrate with an adhesive, and in the step of arranging the adhesive on the substrate, the adhesive having a shape smaller than the bonding surface of the semiconductor device in plan view is placed on the substrate, In the step of crimping the semiconductor device, the adhesive bridges the side surface of the semiconductor device and the substrate in a region along at least one side of the bonding surface of the semiconductor device when the semiconductor device is crimped to the substrate. It is characterized by not.

この第１の半導体の実装方法によれば、半導体装置の基板に対する接着面の少なくとも１辺に沿った領域において、接着剤が半導体装置の側面と基板とに架橋しない構成を有する上記の第１の半導体実装構造を製造することができる。   According to the first semiconductor mounting method, the first adhesive has a configuration in which the adhesive does not bridge the side surface of the semiconductor device and the substrate in a region along at least one side of the adhesion surface of the semiconductor device to the substrate. A semiconductor mounting structure can be manufactured.

また、本発明に係る第２の半導体の実装方法は、基板上に接着剤を配置する工程と、前記接着剤を挟んで該基板上に半導体装置を配置する工程と、前記半導体装置を前記接着剤によって前記基板に圧着する工程とを有し、前記基板上に接着剤を配置する工程では、平面視で前記半導体装置の接着面より小さい形状の前記接着剤を前記基板上に載せ、前記半導体装置を圧着する工程では、前記半導体装置を前記基板に圧着したときに前記半導体装置の接着面の少なくとも１つの角部において、前記接着剤が前記半導体装置の側面と前記基板とに架橋しないことを特徴とする。   The second semiconductor mounting method according to the present invention includes a step of placing an adhesive on a substrate, a step of placing a semiconductor device on the substrate across the adhesive, and bonding the semiconductor device to the substrate A step of crimping the substrate to the substrate with an agent, and in the step of arranging the adhesive on the substrate, the adhesive having a shape smaller than the bonding surface of the semiconductor device in a plan view is placed on the substrate, and the semiconductor In the step of crimping the device, the adhesive does not bridge the side surface of the semiconductor device and the substrate at at least one corner of the bonding surface of the semiconductor device when the semiconductor device is crimped to the substrate. Features.

この第２の半導体の実装方法によれば、半導体装置の基板に対する接着面の少なくとも１つの角部において、接着剤が半導体装置の側面と基板とに架橋しない構成を有する上記の第２の半導体実装構造を製造することができる。   According to the second semiconductor mounting method, the second semiconductor mounting has a configuration in which the adhesive does not bridge between the side surface of the semiconductor device and the substrate at at least one corner of the bonding surface of the semiconductor device to the substrate. A structure can be manufactured.

この第２の半導体の実装方法において、前記基板上に接着剤を配置する工程では、少なくとも１つの角部が切り欠かれた形状の前記接着剤が前記基板上に載せられることが望ましい。この構成によれば、半導体装置の角部において接着剤を半導体装置側面と基板とに架橋させないという構造を、簡単且つ確実に実現できる。   In the second semiconductor mounting method, in the step of disposing the adhesive on the substrate, it is preferable that the adhesive having a shape in which at least one corner is cut out is placed on the substrate. According to this configuration, a structure in which the adhesive is not cross-linked between the side surface of the semiconductor device and the substrate at the corners of the semiconductor device can be realized easily and reliably.

次に、本発明に係る電気光学装置は、以上に記載した構成の本発明に係る半導体実装構造を有することを特徴とする。電気光学装置は、その内部に液晶等といった電気光学物質を備えていて、その電気光学物質への電気的な入力条件を制御することにより、その電気光学物質の光学的な状態を変化させることできる装置である。このような電気光学装置としては、例えば、液晶装置、エレクトロルミネッセンス装置等がある。本発明に係る半導体実装構造によれば、その半導体実装構造が大きな負荷が加わる環境に設置された場合でも、半導体装置に損傷が発生することを長期間にわたって安定して防止することができる。従って、その半導体実装構造を用いた本発明に係る電気光学装置によれば、その電気光学装置が大きな負荷が加わる環境下に置かれた場合でも、半導体装置によって実施される電気的な制御を長期間にわたって安定して行うことができる。   Next, an electro-optical device according to the present invention includes the semiconductor mounting structure according to the present invention having the configuration described above. The electro-optical device includes an electro-optical material such as liquid crystal in its interior, and can change the optical state of the electro-optical material by controlling electrical input conditions to the electro-optical material. Device. Examples of such an electro-optical device include a liquid crystal device and an electroluminescence device. According to the semiconductor mounting structure of the present invention, it is possible to stably prevent the semiconductor device from being damaged over a long period of time even when the semiconductor mounting structure is installed in an environment where a large load is applied. Therefore, according to the electro-optical device according to the present invention using the semiconductor mounting structure, even when the electro-optical device is placed in an environment where a large load is applied, the electrical control performed by the semiconductor device is prolonged. It can be performed stably over a period of time.

（半導体実装構造の実施形態）
以下、本発明に係る半導体実装構造を実施形態に基づいて説明する。なお、本発明がこの実施形態に限定されないことはもちろんである。また、これからの説明では必要に応じて図面を参照するが、この図面では、複数の構成要素から成る構造のうち重要な構成要素を分かり易く示すため、各要素を実際とは異なった相対的な寸法で示す場合がある。 (Embodiment of semiconductor mounting structure)
Hereinafter, a semiconductor mounting structure according to the present invention will be described based on embodiments. Of course, the present invention is not limited to this embodiment. In the following description, the drawings will be referred to as necessary, but in this drawing, in order to show the important components of the structure made up of a plurality of components in an easy-to-understand manner, May be indicated by dimensions.

図１は、本発明に係る半導体実装構造の一実施形態を分解状態で示している。図２（ａ）は図１の半導体実装構造の平面構成を示し、図２（ｂ）は図２（ａ）の矢印Ｚｂ−Ｚｂに従って半導体実装構造の断面構造を示している。   FIG. 1 shows an embodiment of a semiconductor mounting structure according to the present invention in an exploded state. 2A shows a plan configuration of the semiconductor mounting structure of FIG. 1, and FIG. 2B shows a cross-sectional structure of the semiconductor mounting structure according to arrows Zb-Zb of FIG. 2A.

図１に示す半導体実装構造１は、基板２と、半導体装置としてのＩＣチップ３とを有している。ＩＣチップ３は、接着剤であるＡＣＦ４を挟んで基板２上のＩＣ実装領域Ａに載せられ、さらに、熱圧着処理を受けることにより、ＡＣＦ４によって図２（ｂ）に示すように基板２上に実装される。基板２は、ガラス、プラスチック等によって形成されている。従来のガラス基板は０．５ｍｍ〜１．０ｍｍの厚さを持っていて容易には撓まない性質を持っていたが、本実施形態で用いる基板２は、その厚さが０．３ｍｍ程度又は０．３ｍｍ以下と薄くなっているため、撓み変形が可能な性質を持っている。   A semiconductor mounting structure 1 shown in FIG. 1 includes a substrate 2 and an IC chip 3 as a semiconductor device. The IC chip 3 is placed on the IC mounting area A on the substrate 2 with the ACF 4 as an adhesive interposed therebetween, and further subjected to a thermocompression treatment so that the ACF 4 causes the ACF 4 to be placed on the substrate 2 as shown in FIG. Implemented. The substrate 2 is made of glass, plastic or the like. The conventional glass substrate has a thickness of 0.5 mm to 1.0 mm and is not easily bent, but the substrate 2 used in the present embodiment has a thickness of about 0.3 mm or Since it is as thin as 0.3 mm or less, it has the property of being able to bend and deform.

図１において、基板２の表面には複数の配線５及び６が周知のパターニング手法、例えばフォトエッチング処理によって形成されている。配線５，６は、例えば、アルミニウム、アルミニウム合金等といった金属や、ＩＴＯ（Indium Tin Oxide：インジウム・スズ酸化物）、ＩＺＯ（Indium Zinc Oxide：インジウム亜鉛酸化物）等といった透光性の金属酸化膜等によって形成される。基板２の辺端側の配線５はＩＣチップ３にとっての入力側の配線であり、反対側の配線６はＩＣチップ３にとっての出力側の配線である。各配線５，６のＩＣ実装領域Ａ側の先端は当該ＩＣ実装領域Ａ内に臨み出ている。各配線５，６の先端部分は、他の配線と電気的な接続をとるための端子を構成している。   In FIG. 1, a plurality of wirings 5 and 6 are formed on the surface of a substrate 2 by a well-known patterning method, for example, a photoetching process. The wirings 5 and 6 are made of, for example, a metal such as aluminum or an aluminum alloy, or a translucent metal oxide film such as ITO (Indium Tin Oxide) or IZO (Indium Zinc Oxide). And so on. The wiring 5 on the side edge side of the substrate 2 is an input-side wiring for the IC chip 3, and the opposite-side wiring 6 is an output-side wiring for the IC chip 3. The tips of the wirings 5 and 6 on the IC mounting area A side are exposed in the IC mounting area A. The tip portions of the wires 5 and 6 constitute terminals for electrical connection with other wires.

ＩＣチップ３は、半導体素子を含んで構成された内部回路を内蔵した基材７を有している。基材７は、シリコンウエハに内部回路を作り込み、その内部回路の表面にパシベーション膜を被覆し、そしてシリコンウエハをダイシングによって切断した後に出来上がった複数のチップのうちの１つである。内部回路は周知の半導体製造プロセスによって形成されている。内部回路は、例えば、ＭＯＳトランジスタを含んで構成されている。基材７の６個の外周面のうち内部回路が形成された上でパシベーション膜で被覆された面が、いわゆる能動面であり、図１ではその能動面が基板２に対向する状態で下向きに配置されている。   The IC chip 3 has a base material 7 containing an internal circuit that includes a semiconductor element. The base material 7 is one of a plurality of chips formed after an internal circuit is formed on a silicon wafer, a passivation film is coated on the surface of the internal circuit, and the silicon wafer is cut by dicing. The internal circuit is formed by a known semiconductor manufacturing process. The internal circuit includes, for example, a MOS transistor. Of the six outer peripheral surfaces of the substrate 7, the surface on which the internal circuit is formed and covered with the passivation film is a so-called active surface. In FIG. 1, the active surface faces downward to face the substrate 2. Is arranged.

基材７の能動面上には、基材７内の内部回路のための端子である複数のバンプ８が一定間隔で直線状に設けられている。バンプ８は能動面を覆うパシベーション膜の上に設けられるものであるが、バンプ８が設けられた部分のパシベーション膜にはバンプ８よりも少し小さい開口が予め設けられており、その開口の底部には内部回路に導通した端子、すなわちパッドが設けられている。バンプ８はパシベーション膜内に設けた上記の開口を金属膜で島状（すなわちドット状）に覆うことによって凸形状に形成されており、パッドと電気的に導通している。   On the active surface of the substrate 7, a plurality of bumps 8, which are terminals for internal circuits in the substrate 7, are provided in a straight line at regular intervals. The bump 8 is provided on a passivation film that covers the active surface, but a portion of the passivation film in which the bump 8 is provided is provided with an opening that is slightly smaller than the bump 8, and is provided at the bottom of the opening. Are provided with terminals, i.e., pads, conducted to the internal circuit. The bump 8 is formed in a convex shape by covering the opening provided in the passivation film in an island shape (ie, dot shape) with a metal film, and is electrically connected to the pad.

図２（ｂ）において、ＡＣＦ４は、熱硬化性樹脂１１の中に多数の導電粒子１２を分散することによって形成されている。ＡＣＦ４を間に挟んで基板２とＩＣチップ３とを熱圧着、すなわち加熱状態下で押圧すると、熱硬化した樹脂１１によって基材７が基板２に接着され、同時に、基材７上のバンプ８が導電粒子１２を介して基板２上の配線５，６の端子に導電接続される。   In FIG. 2B, the ACF 4 is formed by dispersing a large number of conductive particles 12 in a thermosetting resin 11. When the substrate 2 and the IC chip 3 are thermocompression-bonded with the ACF 4 interposed therebetween, that is, pressed in a heated state, the base material 7 is adhered to the substrate 2 by the thermosetting resin 11, and at the same time, bumps 8 on the base material 7. Are conductively connected to the terminals of the wirings 5 and 6 on the substrate 2 through the conductive particles 12.

図１において、基板２の辺端部分に他の基板、例えばＦＰＣ（Flexible Printed Circuit：可撓性プリント回路）基板１３が導電接着要素、例えばＡＣＦによって接続されている。ＦＰＣ基板１３の辺端部分には配線パターン１４が適宜のパターニング手法、例えばフォトエッチング処理によって形成されている。そして、これらの配線パターン１４が基板２上の配線５に導電接続している。   In FIG. 1, another substrate, for example, an FPC (Flexible Printed Circuit) substrate 13 is connected to a side edge portion of the substrate 2 by a conductive adhesive element, for example, ACF. A wiring pattern 14 is formed on the side edge portion of the FPC board 13 by an appropriate patterning method, for example, a photoetching process. These wiring patterns 14 are conductively connected to the wiring 5 on the substrate 2.

本実施形態の半導体実装構造１は以上のように構成されているので、ＦＰＣ基板１３から配線パターン１４、基板側配線５、及び入力側バンプ８を介してＩＣチップ３へ信号や電力が供給される。そして、ＩＣチップ３内の内部回路が所定の電気処理を行って出力信号を生成し、その出力信号が出力側バンプ８及び基板側配線６を介して他の電子回路へ伝送される。   Since the semiconductor mounting structure 1 of the present embodiment is configured as described above, signals and power are supplied from the FPC board 13 to the IC chip 3 via the wiring pattern 14, the board-side wiring 5, and the input-side bump 8. The Then, an internal circuit in the IC chip 3 performs predetermined electrical processing to generate an output signal, and the output signal is transmitted to another electronic circuit via the output-side bump 8 and the substrate-side wiring 6.

図２（ａ）及び図２（ｂ）に示すように、本実施形態で用いるＡＣＦ４の外周縁は、平面的に見て（すなわち平面視で）、ＩＣチップ３の構成要素である基材７の外周側面の内側に位置している。つまり、ＡＣＦ４の平面形状は基材７の平面形状よりもわずかに小さく規定されていて、しかも、ＡＣＦ４の全体が基材７の平面領域内に収まっている。換言すれば、ＡＣＦ４は、ＩＣチップ３の構成要素である基材７の接着面の４つの辺に沿った領域において、基材７の側面と基板２の表面とに架橋しない形状となっている。さらには、ＡＣＦ４は、基材７の接着面の４つの角部において、基材７の側面と基板２の表面とに架橋しない形状となっている。   As shown in FIGS. 2A and 2B, the outer peripheral edge of the ACF 4 used in the present embodiment is a base material 7 that is a component of the IC chip 3 when viewed in plan (that is, in plan view). It is located inside the outer peripheral side of the. That is, the planar shape of the ACF 4 is defined to be slightly smaller than the planar shape of the substrate 7, and the entire ACF 4 is within the planar region of the substrate 7. In other words, the ACF 4 has a shape that does not crosslink the side surface of the base material 7 and the surface of the substrate 2 in the region along the four sides of the bonding surface of the base material 7 that is a component of the IC chip 3. . Furthermore, the ACF 4 has a shape that does not crosslink the side surface of the base material 7 and the surface of the substrate 2 at the four corners of the bonding surface of the base material 7.

従来の半導体実装構造においては、図１０（ａ）に示すように、熱圧着処理を受けたＡＣＦ４がＩＣチップ３の基材７の外周領域へ溢れ出て、基材７の側面と基板２の表面とにわたって存在する状態、すなわち両者に架橋する状態となっていた。この架橋状態は、基板２及び基材７の厚さが厚くて、それらが容易には撓まない状態にある場合には、基材７が基板２に強固に固着されるためにそれらが損傷することを防止することに関して有利である。   In the conventional semiconductor mounting structure, as shown in FIG. 10A, the ACF 4 subjected to the thermocompression treatment overflows to the outer peripheral region of the base material 7 of the IC chip 3, and the side surface of the base material 7 and the substrate 2 It exists in the state which exists over the surface, ie, the state bridge | crosslinked to both. In this crosslinked state, when the thickness of the substrate 2 and the base material 7 is large and they are not easily bent, the base material 7 is firmly fixed to the substrate 2 so that they are damaged. It is advantageous with respect to preventing this.

しかしながら、本実施形態のように、基板２及び基材７の厚さが非常に薄く設定されると、基板２は容易に撓む状態となり、さらに基材７は容易にクラックが発生し得る状態となる。このような状態において、図１０（ａ）のようにＡＣＦ４が基材７の側面と基板２とに架橋して両者を強固に固着すると、基板２に撓みが発生した場合、基材７の側面及び角部に大きな応力が加わり、そのため、例えば図１０（ｂ）に示すように、基材７にクラックＣが生じ、ＩＣチップ３が破損するおそれがある。なお、図示のクラックＣは理解を助けるために模式的に示したものであり、実際のクラックの発生状態を示すものではない。本発明者の知見によれば、基材７の側面に大きな応力が加わった場合及び基材７の角部に大きな効力が加わった場合に、基材７にクラックが発生し易いことが分かった。   However, when the thicknesses of the substrate 2 and the base material 7 are set to be very thin as in this embodiment, the substrate 2 is easily bent, and the base material 7 is easily cracked. It becomes. In this state, as shown in FIG. 10A, when the ACF 4 is cross-linked to the side surface of the base material 7 and the substrate 2 and firmly fixes both, the side surface of the base material 7 is deformed when the substrate 2 is bent. Further, a large stress is applied to the corner portion, and therefore, for example, as shown in FIG. 10B, a crack C is generated in the base material 7 and the IC chip 3 may be damaged. In addition, the crack C shown in the drawing is schematically shown to help understanding, and does not indicate an actual crack generation state. According to the knowledge of the present inventor, it was found that cracks are likely to occur in the base material 7 when a large stress is applied to the side surface of the base material 7 and when a large effect is applied to the corners of the base material 7. .

これに対し、図２（ａ）及び図２（ｂ）に示すように本実施形態においては、ＩＣチップ３の基材７の接着面の４つの辺に沿った領域及び４つの角部に対応する領域のいずれの領域においても、ＡＣＦ４が基材７の側面と基板２の表面とを架橋しない形状となっている。このため、仮に基板２に撓みが発生した場合であっても、基材７の側面及び角部にはほとんど応力が発生しない。それ故、基板２に撓みが発生した場合であっても、基材７にはほとんどクラックが生じなくなり、ＩＣチップ３の損傷を長期間にわたって防止できるようになった。   On the other hand, as shown in FIGS. 2A and 2B, in the present embodiment, it corresponds to the areas along the four sides and the four corners of the bonding surface of the base material 7 of the IC chip 3. In any region, the ACF 4 does not bridge the side surface of the base material 7 and the surface of the substrate 2. For this reason, even if the substrate 2 is bent, almost no stress is generated on the side surfaces and the corners of the base material 7. Therefore, even when the substrate 2 is bent, almost no cracks are generated in the base material 7, and the IC chip 3 can be prevented from being damaged for a long period of time.

以下、ＩＣチップ３の製造方法との関係で本実施形態を考察する。
本実施形態のＩＣチップ３は図３において、半導体材料、例えばシリコンのウエハ１５内の複数のチップ領域内に半導体素子を含んだ内部回路を形成し、その内部回路をパシベーション膜で被覆し、表面を研磨によって清浄し、そしてダイシングによって個々のＩＣチップ３へと切り出す。上記の研磨が終了すると、切り出し前のＩＣチップ３の表面には微細な間隔の複数のスジ状の研磨キズＫが形成される。半導体実装構造１の構成要素としてのＩＣチップ３にクラックが生じるのは、これらの研磨キズが原因となっている場合があると考えられる。そして、そのクラックは、ＩＣチップ３の基材７の側面内の点を起点として発生することが多いと考えられる。また、発明者の実験によれば、クラックは、基材７の長辺ではなく短辺側の側面内の点を起点として発生することが多いことが分かった。 Hereinafter, the present embodiment will be considered in relation to the manufacturing method of the IC chip 3.
In FIG. 3, the IC chip 3 of the present embodiment forms an internal circuit including semiconductor elements in a plurality of chip regions in a semiconductor material 15 such as a silicon wafer 15, and covers the internal circuit with a passivation film. Is cleaned by polishing and cut into individual IC chips 3 by dicing. When the above polishing is completed, a plurality of streak-like polishing scratches K having fine intervals are formed on the surface of the IC chip 3 before cutting. It is considered that the cracks are generated in the IC chip 3 as a component of the semiconductor mounting structure 1 due to these polishing scratches. And it is thought that the crack often occurs starting from a point in the side surface of the substrate 7 of the IC chip 3. In addition, according to the experiments by the inventors, it has been found that cracks often occur not from the long side of the substrate 7 but from the point in the side surface on the short side.

発明者のさらなる考察によれば、ＩＣチップ３の表面には、上記のダイシングの際にも微細でランダム（不規則）なキズが形成されることがある。そして、そのキズがクラックの原因になり得ることも分かった。このダイシングに起因するキズを原因とするクラックもＩＣチップ３の側面、特にＩＣチップ３の短辺の側面内の点を起点として発生することが多いことが分かった。   According to further consideration by the inventor, fine and random (irregular) scratches may be formed on the surface of the IC chip 3 even during the dicing. And it was also found that the scratch could cause a crack. It has been found that cracks due to scratches caused by dicing often occur starting from a point on the side surface of the IC chip 3, in particular, the short side surface of the IC chip 3.

本実施形態においては、図２（ａ）及び図２（ｂ）に示したように、ＩＣチップ３の基材７の基板２に対する接着面の４つの辺に沿った領域において、ＡＣＦ４が基材７の側面と基板２の表面とを架橋しない形状となっている。このため、基板２に撓みが発生してもＩＣチップ３の側面に過剰な応力が加わることが無くなり、側面内の任意の点を起点とするクラックの発生を未然に防止することが可能となった。   In the present embodiment, as shown in FIGS. 2A and 2B, the ACF 4 is the base material in the regions along the four sides of the adhesion surface of the base material 7 of the IC chip 3 to the substrate 2. 7 and the surface of the substrate 2 are not cross-linked. For this reason, even if the substrate 2 is bent, excessive stress is not applied to the side surface of the IC chip 3, and it is possible to prevent the occurrence of cracks starting from any point in the side surface. It was.

また、本実施形態においては、ＩＣチップ３の接着面の４つの角部に対応する領域においても、ＡＣＦ４が基材７の側面と基板２の表面とを架橋しない形状となっている。このため、仮に基板２に撓みが発生した場合であっても、基材７の角部の側面に過剰な応力が加わることが無くなり、角部領域内の任意の点を起点とするクラックの発生を未然に防止することが可能となった。特に、角部から発生するクラックは、ＩＣチップ３の対角線を中心とするねじり応力がそのＩＣチップ３に加わった場合にしばしば発生するものである。従って、ＩＣチップ３の接着面の角部に対応する領域においてＡＣＦ４を基材７の側面と基板２の表面とを架橋しない形状にすることは、特に、ＩＣチップ３にねじり応力が加わる場合にクラックの発生を防止することに関して有利である。   In the present embodiment, the ACF 4 does not bridge the side surface of the base material 7 and the surface of the substrate 2 even in the regions corresponding to the four corners of the adhesion surface of the IC chip 3. For this reason, even if the substrate 2 is bent, excessive stress is not applied to the side surfaces of the corners of the base material 7, and cracks are generated starting from arbitrary points in the corner regions. Can be prevented in advance. In particular, a crack generated from a corner often occurs when a torsional stress centered on a diagonal line of the IC chip 3 is applied to the IC chip 3. Therefore, in a region corresponding to the corner portion of the bonding surface of the IC chip 3, the ACF 4 is shaped so as not to crosslink the side surface of the substrate 7 and the surface of the substrate 2, particularly when a torsional stress is applied to the IC chip 3. This is advantageous with respect to preventing the occurrence of cracks.

（変形例１）
なお、本実施形態では、図２（ａ）及び図２（ｂ）に示したように、ＩＣチップ３の基材７の基板２に対する接着面の４つの辺に沿った領域において、ＡＣＦ４が基材７の側面と基板２の表面とを架橋しない形状とした。従って、ＡＣＦ４は、結果的に、ＩＣチップ３の接着面の４つの角部に対応する領域においても、ＡＣＦ４が基材７の側面と基板２の表面とを架橋しない形状となっている。この構成に代えて、図４（ａ）に示すように、ＩＣチップ３の基材７の基板２に対する接着面の１つの短辺Ｈに沿った領域においてだけ、ＡＣＦ４が基材７の側面と基板２の表面とを架橋しない形状としても良い。この場合でも、ＡＣＦ４が存在しない基材７の側面からのクラックの発生を防止できる。 (Modification 1)
In this embodiment, as shown in FIG. 2A and FIG. 2B, the ACF 4 is based on the area along the four sides of the adhesion surface of the base material 7 of the IC chip 3 to the substrate 2. The side surface of the material 7 and the surface of the substrate 2 were not cross-linked. Therefore, as a result, the ACF 4 has such a shape that the ACF 4 does not bridge the side surface of the base material 7 and the surface of the substrate 2 even in the regions corresponding to the four corners of the adhesion surface of the IC chip 3. Instead of this configuration, as shown in FIG. 4A, the ACF 4 is connected to the side surface of the base material 7 only in a region along one short side H of the adhesion surface of the base material 7 of the IC chip 3 to the substrate 2. It is good also as a shape which does not bridge | crosslink the surface of the board | substrate 2. FIG. Even in this case, it is possible to prevent the occurrence of cracks from the side surface of the substrate 7 in which ACF 4 is not present.

なお、本変形例の場合には、短辺Ｈの両端の角部に関しては、短辺Ｈ側の領域ではＡＣＦ４の外部へのはみ出し（すなわち架橋）がなく、短辺Ｈに隣接する２つの長辺側の領域ではＡＣＦ４の外部へのはみ出しが形成されている。従って、本変形例では、基材７の接着面の１つの短辺Ｈに沿った領域において、ＡＣＦ４が基材７の側面と基板２の表面とを架橋しない形状となっているが、基材７の角部の領域においては、ＡＣＦ４が基材側面と基板２とに架橋する形状、特に部分的に架橋する形状となっている。   In the case of this modification, the corners at both ends of the short side H do not protrude (that is, cross-link) outside the ACF 4 in the region on the short side H side, and the two long sides adjacent to the short side H In the region on the side, a protrusion to the outside of the ACF 4 is formed. Therefore, in this modified example, the ACF 4 does not crosslink the side surface of the base material 7 and the surface of the substrate 2 in the region along one short side H of the bonding surface of the base material 7. In the corner area 7, the ACF 4 has a shape that crosslinks to the side surface of the base material and the substrate 2, particularly a shape that partially crosslinks.

（変形例２）
図４（ｂ）は他の変形例を示している。本変形例では、ＩＣチップ３の基材７の基板２に対する接着面の互いに対向する２つの短辺Ｈ，Ｈに沿った領域において、ＡＣＦ４が基材７の側面と基板２の表面とを架橋しない形状としている。この場合でも、ＡＣＦ４が存在しない基材７の短辺Ｈ，Ｈ側の側面からのクラックの発生を防止できる。本変形例では、基材７の４つの角部の領域において、ＡＣＦ４が基材側面と基板２とに架橋する形状、特に部分的に架橋する形状となっている。 (Modification 2)
FIG. 4B shows another modification. In this modification, the ACF 4 bridges the side surface of the base material 7 and the surface of the substrate 2 in the region along the two short sides H and H of the IC chip 3 where the base material 7 is bonded to the substrate 2. The shape does not. Even in this case, it is possible to prevent the occurrence of cracks from the side surfaces on the short sides H and H side of the substrate 7 in which ACF 4 is not present. In this modification, the ACF 4 is cross-linked to the side surface of the base material and the substrate 2 in the four corner regions of the base material 7, particularly, partially cross-linked.

（変形例３）
図４（ａ）及び図４（ｂ）に示した変形例では基材７の短辺Ｈに対してＡＣＦ４の架橋が生じないように設定したが、これに代えて、あるいはこれに加えて、基材７の長辺に対してＡＣＦ４の架橋が生じないように設定しても良い。 (Modification 3)
In the modified example shown in FIG. 4A and FIG. 4B, it was set so that the ACF 4 is not cross-linked to the short side H of the base material 7, but instead of this, or in addition to this, You may set so that ACF4 bridge | crosslinking may not arise with respect to the long side of the base material 7. FIG.

（変形例４）
図５（ａ）はさらに他の変形例を示している。本変形例では、ＡＣＦ４が基材７の側面と基板２の表面とを架橋しない領域が、基材７の２つの短辺Ｈ，Ｈ及び４つの角部に対応する領域に設定されている。この変形例によれば、短辺Ｈ，Ｈからのクラックの発生及び４つの角部からのクラックの発生を防止できる。 (Modification 4)
FIG. 5A shows still another modification. In this modification, a region where the ACF 4 does not bridge the side surface of the base material 7 and the surface of the substrate 2 is set to a region corresponding to the two short sides H and H of the base material 7 and the four corners. According to this modification, the generation of cracks from the short sides H and H and the generation of cracks from the four corners can be prevented.

（変形例５）
図５（ｂ）はさらに他の変形例を示している。本変形例では、ＡＣＦ４が基材７の側面と基板２の表面とを架橋しない領域が、基材７の左側の短辺Ｈ及び４つの角部に対応する領域に設定されている。この変形例によれば、１つの短辺Ｈからのクラックの発生及び４つの角部からのクラックの発生を防止できる。 (Modification 5)
FIG. 5B shows another modification. In this modification, a region where the ACF 4 does not bridge the side surface of the base material 7 and the surface of the substrate 2 is set to a region corresponding to the short side H on the left side of the base material 7 and the four corners. According to this modification, the generation of cracks from one short side H and the generation of cracks from four corners can be prevented.

（変形例６）
図５（ｃ）はさらに他の変形例を示している。本変形例では、ＡＣＦ４が基材７の側面と基板２の表面とを架橋しない領域が、基材７の各辺に対応する領域には設定されておらず、基材７の４つの角部に対応する領域のそれぞれに設定されている。この変形例によれば、基材７の４つの角部からのクラックの発生を防止できる。 (Modification 6)
FIG. 5C shows still another modification. In this modification, the area where the ACF 4 does not crosslink the side surface of the base material 7 and the surface of the substrate 2 is not set to the area corresponding to each side of the base material 7, and the four corners of the base material 7 are not set. Is set in each of the areas corresponding to. According to this modification, the occurrence of cracks from the four corners of the substrate 7 can be prevented.

（変形例７）
以上の実施形態及び各変形例においては、導電粒子を含んだフィルム状の導電接着剤であるＡＣＦ（Anisotropic Conductive Film：異方性導電膜）を接着剤として用いた。これに代えて、導電粒子を含まないフィルム状の接着剤である非導電膜（ＮＣＦ：Non Conductive Film）や、導電粒子を含んだペースト状の導電接着剤であるＡＣＰ（異方性導電ペースト）や、導電粒子を含まないペースト状の接着剤であるＮＣＰ（非導電ペースト）等を適用できる。
また、以上の実施形態及び各変形例においては、ＩＣチップ３の実装相手である基板２をガラスやプラスチックによって形成したが、これに代えて、基板２をガラスエポキシ樹脂によって形成しても良い。 (Modification 7)
In the above embodiment and each modification, ACF (Anisotropic Conductive Film) which is a film-like conductive adhesive containing conductive particles is used as an adhesive. Instead, a non-conductive film (NCF) that is a film-like adhesive that does not contain conductive particles, or an ACP (anisotropic conductive paste) that is a paste-like conductive adhesive containing conductive particles Alternatively, NCP (non-conductive paste) that is a paste-like adhesive that does not contain conductive particles can be applied.
Moreover, in the above embodiment and each modification, although the board | substrate 2 which is the mounting partner of IC chip 3 was formed with glass or plastic, it may replace with this and the board | substrate 2 may be formed with a glass epoxy resin.

（半導体の実装方法の第１実施形態）
図６（ａ）から図６（ｃ）は本発明に係る半導体の実装方法の一実施形態の主要工程を示している。この実施形態は、図１、図２（ａ）及び図２（ｂ）に示した半導体実装構造を製造するのに好適な方法である。なお、図６（ａ）から図６（ｃ）において、左図は側面図又は側面断面図であり、右図は平面図である。 (First Embodiment of Semiconductor Mounting Method)
FIG. 6A to FIG. 6C show the main steps of one embodiment of the semiconductor mounting method according to the present invention. This embodiment is a method suitable for manufacturing the semiconductor mounting structure shown in FIG. 1, FIG. 2 (a) and FIG. 2 (b). In FIGS. 6A to 6C, the left figure is a side view or a side sectional view, and the right figure is a plan view.

本実施形態に係る半導体の実装方法では、まず、図６（ａ）において、配線５及び６が形成されている基板２を圧着装置のテーブル上の所定位置に載置する。次に、基板２上のＩＣ実装領域Ａ内の中央部分にＡＣＦ４を載せる。このとき、ＡＣＦ４の平面形状はＩＣチップ３の構成要素である基材７の平面形状よりも小さい形状に設定されている。具体的には、後述する熱圧着処理を施すことにより、ＡＣＦ４が平面的に広がった後でも、そのＡＣＦ４の外周線がＩＣ実装領域Ａ（すなわちＩＣチップ３の基材７の外周縁）を越えない程度に小さい平面形状に設定されている。   In the semiconductor mounting method according to the present embodiment, first, in FIG. 6A, the substrate 2 on which the wires 5 and 6 are formed is placed at a predetermined position on the table of the crimping apparatus. Next, the ACF 4 is placed on the central portion in the IC mounting area A on the substrate 2. At this time, the planar shape of the ACF 4 is set to be smaller than the planar shape of the base material 7 that is a component of the IC chip 3. Specifically, by performing a thermocompression treatment described later, the outer peripheral line of the ACF 4 exceeds the IC mounting area A (that is, the outer peripheral edge of the base material 7 of the IC chip 3) even after the ACF 4 spreads in a plane. The plane shape is set to a small size.

次に、図６（ｂ）において、ＩＣチップ３をその能動面を基板２へ向けた状態でＡＣＦ４の上に載せる。ＩＣチップ３及び基板２のそれぞれには、予め、位置調整用のマーク（いわゆるアライメントマーク）が設けられており、ＩＣチップ３を基板２上へ載せる際には、それらのマークを基準としてはＩＣチップ３の位置がＩＣ実装領域Ａに一致するように調整される。次に、内蔵したヒータによって所定温度に加熱されている圧着ヘッド１６によってＩＣチップ３を基板２へ押し付ける。これにより、ＡＣＦ４は加熱状態下で所定の圧力で押圧される。これが、ＩＣチップ３、ＡＣＦ４及び基板２に対する熱圧着処理である。   Next, in FIG. 6B, the IC chip 3 is placed on the ACF 4 with its active surface facing the substrate 2. Each of the IC chip 3 and the substrate 2 is provided with a mark for position adjustment (a so-called alignment mark) in advance. When the IC chip 3 is placed on the substrate 2, the IC chip 3 and the substrate 2 are used as a reference. The position of the chip 3 is adjusted so as to coincide with the IC mounting area A. Next, the IC chip 3 is pressed against the substrate 2 by the crimping head 16 heated to a predetermined temperature by the built-in heater. Thereby, ACF4 is pressed by the predetermined pressure under a heating state. This is the thermocompression bonding process for the IC chip 3, the ACF 4, and the substrate 2.

ＡＣＦ４は、熱圧着処理を受けることにより基板２上で平面的に広がった後に硬化して、図６（ｃ）に示すように、ＩＣチップ３を基板２に接着し、同時に、ＩＣチップ３のバンプ８と基板２上の配線５，６の端子とを内蔵する導電粒子１２によって導電接続する。ＡＣＦ４は図６（ａ）に示すように、予め、ＩＣ実装領域Ａよりも所定の長さだけ小さい平面形状に形成されているので、ＡＣＦ４は熱圧着処理を受けることによって面積が広がっても、その外周線はＩＣチップ３の基材７の外周側面を越えないように、すなわち、ＡＣＦ４の外縁部分が基材７の側面と基板２の表面とに架橋しないようになっている。   The ACF 4 is cured after being spread in a plane on the substrate 2 by receiving the thermocompression treatment, and as shown in FIG. 6C, the IC chip 3 is adhered to the substrate 2 and at the same time, The bumps 8 and the terminals of the wirings 5 and 6 on the substrate 2 are conductively connected by the conductive particles 12 incorporated therein. As shown in FIG. 6A, the ACF 4 is formed in advance in a planar shape that is smaller than the IC mounting region A by a predetermined length. The outer peripheral line does not exceed the outer peripheral side surface of the base material 7 of the IC chip 3, that is, the outer edge portion of the ACF 4 is not bridged between the side surface of the base material 7 and the surface of the substrate 2.

こうして完成した半導体実装構造１においては、ＡＣＦ４の外縁部分が基材７の側面と基板２の表面とに架橋しないので、基板２に撓みが生じても、ＩＣチップ３の基材７の側面には過剰な応力が発生せず、従って、基材７にクラックが生じることを防止できる。   In the semiconductor mounting structure 1 thus completed, the outer edge portion of the ACF 4 is not bridged between the side surface of the base material 7 and the surface of the substrate 2, so that even if the substrate 2 bends, the side surface of the base material 7 of the IC chip 3 Excessive stress does not occur, and therefore it is possible to prevent the base material 7 from cracking.

（半導体の実装方法の第２実施形態）
図７（ａ）から図７（ｃ）は本発明に係る半導体の実装方法の他の実施形態の主要工程を示している。この実施形態は、図５（ｃ）に示した半導体実装構造を製造する際に好適な方法である。なお、図７（ａ）から図７（ｃ）において、左図は側面図又は側面断面図であり、右図は平面図である。 (Second Embodiment of Semiconductor Mounting Method)
FIGS. 7A to 7C show the main steps of another embodiment of the semiconductor mounting method according to the present invention. This embodiment is a method suitable for manufacturing the semiconductor mounting structure shown in FIG. 7A to 7C, the left figure is a side view or a side sectional view, and the right figure is a plan view.

本実施形態に係る半導体の実装方法では、まず、図７（ａ）において、配線５及び６が形成されている基板２を圧着装置のテーブル上の所定位置に載置する。次に、基板２上のＩＣ実装領域Ａ内の中央部分にＡＣＦ４を載せる。このとき、ＡＣＦ４の平面形状はＩＣチップ３の基材７の平面形状よりも小さい形状であって、しかも４つの角部が長方形状に切り欠かれた形状に設定されている。具体的には、後述する熱圧着処理を施すことによりＡＣＦ４が平面的に広がった後、そのＡＣＦ４の外周線がＩＣ実装領域Ａの４つの辺の中央部分ではそのＩＣ実装領域Ａを越えるが、ＩＣ実装領域Ａの４つの角部に対応する領域ではＩＣ実装領域Ａを越えない程度に小さい平面形状に、ＡＣＦ４の平面形状が設定されている。次に、図７（ｂ）において、ＩＣチップ３を、その能動面を基板２へ向けた状態でＩＣ実装領域Ａに対して位置決めしながら、ＡＣＦ４の上に載せる。次に、加熱されている圧着ヘッド１６によってＩＣチップ３を基板２へ押し付けて熱圧着処理を実行する。   In the semiconductor mounting method according to the present embodiment, first, in FIG. 7A, the substrate 2 on which the wires 5 and 6 are formed is placed at a predetermined position on the table of the crimping apparatus. Next, the ACF 4 is placed on the central portion in the IC mounting area A on the substrate 2. At this time, the planar shape of the ACF 4 is smaller than the planar shape of the base material 7 of the IC chip 3, and the four corners are cut into a rectangular shape. Specifically, after the ACF 4 spreads in a plane by performing a thermocompression bonding process described later, the outer peripheral line of the ACF 4 exceeds the IC mounting area A at the center of the four sides of the IC mounting area A. In the area corresponding to the four corners of the IC mounting area A, the planar shape of the ACF 4 is set to a planar shape small enough not to exceed the IC mounting area A. Next, in FIG. 7B, the IC chip 3 is placed on the ACF 4 while positioning the IC chip 3 with respect to the IC mounting region A with the active surface facing the substrate 2. Next, the IC chip 3 is pressed against the substrate 2 by the heated crimping head 16 to execute the thermocompression treatment.

ＡＣＦ４は、熱圧着処理を受けることにより基板２上で平面的に広がった後に硬化して、図７（ｃ）に示すように、ＩＣチップ３を基板２に接着し、同時に、ＩＣチップ３のバンプ８と基板２上の配線５，６の端子とを内蔵する導電粒子１２によって導電接続する。ＡＣＦ４は図７（ａ）に示すように、予め、ＩＣ実装領域Ａよりも所定の長さだけ小さい平面形状であって４つの角部が長方形状に切り欠かれた形状に形成されているので、ＡＣＦ４は圧着処理を受けることによって面積が広がったとき、その外周線の中央部分がＩＣチップ３の基材７の外周側面を越えて延在し、４つの角部ではその外周線が基材７の外周側面を越えないように、すなわち、４つの角部領域においてＡＣＦ４の外縁部分が基材７の側面と基板２の表面とに架橋しないようになっている。   The ACF 4 is cured after being spread in a plane on the substrate 2 by receiving the thermocompression treatment, and as shown in FIG. 7C, the IC chip 3 is adhered to the substrate 2 and at the same time, the IC chip 3 The bumps 8 and the terminals of the wirings 5 and 6 on the substrate 2 are conductively connected by the conductive particles 12 incorporated therein. As shown in FIG. 7A, the ACF 4 has a planar shape smaller than the IC mounting area A by a predetermined length and is formed in a shape in which four corners are cut into a rectangular shape. When the area of the ACF 4 is increased by undergoing the crimping process, the central portion of the outer peripheral line extends beyond the outer peripheral side surface of the base material 7 of the IC chip 3, and the outer peripheral line is formed at the four corners. 7, that is, the outer edge portion of the ACF 4 is not bridged between the side surface of the base material 7 and the surface of the substrate 2 in the four corner regions.

こうして完成した半導体実装構造１においては、ＩＣチップ３の４つの角部においてＡＣＦ４の外縁部分が基材７の側面と基板２の表面とに架橋しないので、基板２に撓みが生じても、ＩＣチップ３の基材７の側面には過剰な応力が発生せず、従って、基材７にクラックが生じることを防止できる。特に、ＩＣチップ３の基材７の対角線を中心とするねじり応力を発生させるような基板２の撓みが生じた場合でも、基材７にクラックが生じることを防止できる。   In the semiconductor mounting structure 1 thus completed, since the outer edge portion of the ACF 4 does not bridge the side surface of the base material 7 and the surface of the substrate 2 at the four corners of the IC chip 3, even if the substrate 2 is bent, the IC 2 Excessive stress is not generated on the side surface of the base material 7 of the chip 3, and therefore it is possible to prevent the base material 7 from cracking. In particular, even when the substrate 2 is bent so as to generate a torsional stress centered on the diagonal line of the base material 7 of the IC chip 3, the base material 7 can be prevented from cracking.

（電気光学装置の実施形態）
次に、本発明に係る電気光学装置を実施形態に基づいて説明する。図８は、本発明に係る電気光学装置の一実施形態である液晶装置５１を示している。この液晶装置５１は、電気光学パネルとしての液晶パネル５２と、接着剤であるＡＣＦ（異方性導電膜）５４によって液晶パネル５２に取り付けられた半導体装置としての駆動用ＩＣ５３とを有している。 (Embodiment of electro-optical device)
Next, an electro-optical device according to the invention will be described based on an embodiment. FIG. 8 shows a liquid crystal device 51 which is an embodiment of the electro-optical device according to the invention. The liquid crystal device 51 includes a liquid crystal panel 52 as an electro-optical panel and a driving IC 53 as a semiconductor device attached to the liquid crystal panel 52 by an ACF (anisotropic conductive film) 54 as an adhesive. .

液晶パネル５２は、互いに対向している第１基板５６及び第２基板５７を有している。第１基板５６の外側面に第１偏光板５８ａが貼着されている。第２基板５７の外側面に第２偏光板５８ｂが貼着されている。これらの偏光板は偏光を選択的に通過させるための光学要素であり、第１偏光板５８ａの偏光透過軸と第２偏光板５８ｂの偏光透過軸は適宜の角度で交差している。第１基板５６と第２基板５７は周辺領域においてシール材（図示せず）によって互いに貼り合わされている。これらの基板の間には、例えば５μｍ程度の間隙、いわゆるセルギャップが形成されており、このセルギャップ内に電気光学物質としての液晶が封入されて液晶層を構成している。   The liquid crystal panel 52 includes a first substrate 56 and a second substrate 57 facing each other. A first polarizing plate 58 a is attached to the outer surface of the first substrate 56. A second polarizing plate 58 b is attached to the outer surface of the second substrate 57. These polarizing plates are optical elements for selectively passing polarized light, and the polarizing transmission axis of the first polarizing plate 58a and the polarizing transmission axis of the second polarizing plate 58b intersect at an appropriate angle. The first substrate 56 and the second substrate 57 are bonded to each other in the peripheral region with a sealing material (not shown). A gap of about 5 μm, for example, a so-called cell gap is formed between these substrates, and liquid crystal as an electro-optical material is sealed in the cell gap to constitute a liquid crystal layer.

第１基板５６及び第２基板５７は、いずれも、透光性ガラス又は透光性プラスチックによって形成されている。これらの基板の厚さは、液晶装置５１の薄型化を達成するために０．３ｍｍ以下に規定されている。そのため、基板５６，５７は外力に応じて撓む性質を持っている。第１基板５６は第２基板５７の外側へ張り出す張出し部を有しており、その張出し部上に駆動用ＩＣ５３が実装されている。本実施形態では、駆動用ＩＣ５３、ＡＣＦ５４、及び第１基板５６によって半導体実装構造が構成されている。   Both the first substrate 56 and the second substrate 57 are made of translucent glass or translucent plastic. The thicknesses of these substrates are defined to be 0.3 mm or less in order to achieve the thinning of the liquid crystal device 51. Therefore, the substrates 56 and 57 have a property of bending according to external force. The first substrate 56 has a projecting portion that projects to the outside of the second substrate 57, and a driving IC 53 is mounted on the projecting portion. In the present embodiment, a semiconductor mounting structure is configured by the driving IC 53, the ACF 54, and the first substrate 56.

液晶パネル５２は任意の液晶駆動方式、例えば、単純マトリクス方式、アクティブマトリクス方式によって駆動される。また、液晶パネル５２の動作モードは任意の動作モード、例えば、ＴＮ（Twisted Nematic）、ＳＴＮ（Super Twisted Nematic）、ＶＡ（Vertical Aligned Nematic：垂直配向）、ＥＣＢ（Electrically Controlled Birefringence：電界制御複屈折）、ＩＰＳ（In-Plain Switching）、ＦＦＳ（Fringe Field Switching）等の各モードを選定できる。また、液晶パネル５２は任意の採光方式、例えば反射型、透過型、又は半透過反射型を採用できる。半透過反射型は、画素の一部を反射領域として用い、他の一部を透過領域として用いることにより、必要に応じて反射型と透過型とを選択的に採用する方式である。透過型又は半透過反射型の液晶パネルを構成する場合には照明装置（図示せず）が液晶パネル５２に付設される。   The liquid crystal panel 52 is driven by an arbitrary liquid crystal driving method, for example, a simple matrix method or an active matrix method. The operation mode of the liquid crystal panel 52 is an arbitrary operation mode, for example, TN (Twisted Nematic), STN (Super Twisted Nematic), VA (Vertical Aligned Nematic), ECB (Electrically Controlled Birefringence). Each mode such as IPS (In-Plain Switching) and FFS (Fringe Field Switching) can be selected. In addition, the liquid crystal panel 52 can employ any daylighting method, for example, a reflective type, a transmissive type, or a transflective type. The transflective type is a method that selectively adopts a reflective type and a transmissive type as necessary by using a part of a pixel as a reflective region and the other part as a transmissive region. In the case of configuring a transmissive or transflective liquid crystal panel, an illuminating device (not shown) is attached to the liquid crystal panel 52.

単純マトリクス方式は、各画素に能動素子を持たず、走査電極とデータ電極との交差部が画素又はドットに対応し、駆動信号が直接に印加されるマトリクス方式である。この方式に対して好適に用いられる動作モードとしてはＴＮ、ＳＴＮ、ＶＡ、ＥＣＢ等がある。アクティブマトリクス方式は、画素又はドットごとに能動素子が設けられ、書き込み期間では能動素子がオン状態となってデータ電圧が書き込まれ、他の期間では能動素子がオフ状態になって電圧が保持されるマトリクス方式である。この方式で使用する能動素子には３端子型と２端子型がある。３端子型の能動素子には、例えばＴＦＴ（Thin Film Transistor：薄膜トランジスタ）がある。２端子型の能動素子には、例えばＴＦＤ（Thin Film Diode：薄膜ダイオード）がある。   The simple matrix method is a matrix method in which each pixel does not have an active element, the intersection between the scan electrode and the data electrode corresponds to a pixel or a dot, and a drive signal is directly applied. There are TN, STN, VA, ECB, etc. as operation modes that are preferably used for this method. In the active matrix method, an active element is provided for each pixel or dot, and the active element is turned on in the writing period to write the data voltage, and the active element is turned off in other periods to hold the voltage. It is a matrix system. Active elements used in this method include a three-terminal type and a two-terminal type. An example of a three-terminal active element is a TFT (Thin Film Transistor). An example of a two-terminal active element is a TFD (Thin Film Diode).

液晶パネル５２として、ＴＦＴ素子をスイッチング素子として用いたアクティブマトリクス方式の液晶パネルを採用するものとすれば、液晶パネル５２の内部には、第１基板５６の張出し部の長手方向に対して直角方向に延びる複数の直線状の走査線６０及び走査線６０に直交して配置された複数の直線状のデータ線６１が設けられる。走査線６０及びデータ線６１は絶縁層を挟んだ状態で第１基板５６上に設けられている。第１基板５６の張出し部上には入力側の配線６４及び出力側の配線６５がフォトエッチング処理によって形成されている。出力側の配線６５の中央領域のものは走査線６０につながっている。出力側の配線６５の左右両端領域のものはデータ線６１につながっている。   If an active matrix type liquid crystal panel using a TFT element as a switching element is adopted as the liquid crystal panel 52, the liquid crystal panel 52 has a direction perpendicular to the longitudinal direction of the protruding portion of the first substrate 56. Are provided with a plurality of linear scanning lines 60 and a plurality of linear data lines 61 arranged orthogonal to the scanning lines 60. The scanning lines 60 and the data lines 61 are provided on the first substrate 56 with an insulating layer interposed therebetween. An input-side wiring 64 and an output-side wiring 65 are formed on the projecting portion of the first substrate 56 by a photoetching process. A central region of the output-side wiring 65 is connected to the scanning line 60. The left and right end regions of the output-side wiring 65 are connected to the data line 61.

走査線６０とデータ線６１との各交差部の近傍にＴＦＴ素子が設けられる。走査線６０は例えばＴＦＴ素子のゲートにつながり、データ線６１はＴＦＴ素子のソースにつながっている。走査線６０とデータ線６１とによって囲まれた微小領域内にＩＴＯ（Indium Tin Oxide：インジウム・スズ酸化物）、ＩＺＯ（Indium Zinc Oxide：インジウム亜鉛酸化物）等といった透光性の金属酸化膜によってドット状すなわち島状の画素電極が形成される。この画素電極はＴＦＴ素子のドレインにつながっている。第１基板５６に対向する第２基板５７の液晶側表面には面状の電極である共通電極が設けられる。液晶パネル５２を平面的に見た場合にドット状の画素電極と面状の共通電極とが重なり合う微小領域がドットマトリクス状に複数個、形成される。これらの微小領域が画素を形成する領域である。   A TFT element is provided in the vicinity of each intersection of the scanning line 60 and the data line 61. For example, the scanning line 60 is connected to the gate of the TFT element, and the data line 61 is connected to the source of the TFT element. A light-transmitting metal oxide film such as ITO (Indium Tin Oxide) or IZO (Indium Zinc Oxide) is formed in a minute region surrounded by the scanning line 60 and the data line 61. Dot-shaped or island-shaped pixel electrodes are formed. This pixel electrode is connected to the drain of the TFT element. A common electrode, which is a planar electrode, is provided on the liquid crystal side surface of the second substrate 57 facing the first substrate 56. When the liquid crystal panel 52 is viewed in plan, a plurality of minute regions in which dot-like pixel electrodes and planar common electrodes overlap are formed in a dot matrix. These minute regions are regions where pixels are formed.

第１基板５６の辺端部にＦＰＣ基板６６がＡＣＦ６７によって接続されている。ＦＰＣ基板６６には、片面実装の状態で回路部品及び配線が形成されている。具体的には、図示の裏側の片面に複数の配線６８が形成され、さらに同じ裏側面に回路部品（図示せず）が実装されている。回路部品としては、抵抗、コンデンサ、コイル、ＩＣ等が用いられる。第１基板５６上の入力側の配線６４は、ＦＰＣ基板６６が第１基板５６の辺端に接続されたときに、ＦＰＣ基板６６側の配線６８に導電接続する。   An FPC board 66 is connected to the edge of the first board 56 by an ACF 67. Circuit components and wiring are formed on the FPC board 66 in a single-sided mounting state. Specifically, a plurality of wirings 68 are formed on one side of the illustrated back side, and circuit components (not shown) are mounted on the same back side. As circuit components, resistors, capacitors, coils, ICs, and the like are used. The wiring 64 on the input side on the first substrate 56 is conductively connected to the wiring 68 on the FPC board 66 side when the FPC board 66 is connected to the side edge of the first board 56.

本実施形態において、熱圧着処理を行うことによってＡＣＦ５４によって駆動用ＩＣ５３を基板５６上に実装すると、図２（ａ）及び図２（ｂ）に示すような半導体実装構造が得られる。図２（ａ）及び図２（ｂ）において括弧で示した符号は図８における対応部品を示している。図２（ａ）及び図２（ｂ）に示すように、本実施形態では、ＡＣＦ５４は、駆動用ＩＣ５３の構成要素である基材７の接着面の４つの辺に沿った領域において、基材７の側面と基板５６の表面とに架橋しない形状となっている。さらには、ＡＣＦ５４は、駆動用ＩＣ５３の基材７の接着面の４つの角部において、基材７の側面と基板５６の表面とに架橋しない形状となっている。そのため、仮に基板５６に撓みが発生した場合であっても、基材７の側面及び角部にはほとんど応力が発生しない。それ故、基板５６に撓みが発生した場合であっても、基材７にはほとんどクラックが生じなくなり、駆動用ＩＣ５３の損傷を長期間にわたって防止できる。   In this embodiment, when the driving IC 53 is mounted on the substrate 56 by the ACF 54 by performing thermocompression processing, a semiconductor mounting structure as shown in FIGS. 2A and 2B is obtained. In FIG. 2 (a) and FIG. 2 (b), reference numerals in parentheses indicate corresponding parts in FIG. As shown in FIGS. 2A and 2B, in this embodiment, the ACF 54 is a base material in a region along the four sides of the bonding surface of the base material 7 that is a component of the driving IC 53. 7 and the surface of the substrate 56 are not cross-linked. Furthermore, the ACF 54 has a shape that does not bridge the side surface of the base material 7 and the surface of the substrate 56 at the four corners of the bonding surface of the base material 7 of the driving IC 53. Therefore, even if the substrate 56 is bent, almost no stress is generated on the side surfaces and the corners of the base material 7. Therefore, even if the substrate 56 bends, the base material 7 is hardly cracked, and damage to the driving IC 53 can be prevented over a long period of time.

なお、図８では液晶装置５１に対して本発明を適用したが、本発明はその他の電気光学装置、例えば有機ＥＬ（Electro Luminescence）装置、無機ＥＬ装置、プラズマディスプレイ装置（ＰＤＰ：Plasma Display）、電気泳動表示装置（ＥＰＤ：Electrophoretic Display）、フィールドエミッションディスプレイ装置（ＦＥＤ：Field Emission Display：電界放出表示装置）にも適用できる。   Although the present invention is applied to the liquid crystal device 51 in FIG. 8, the present invention is not limited to other electro-optical devices such as an organic EL (Electro Luminescence) device, an inorganic EL device, a plasma display device (PDP: Plasma Display), The present invention can also be applied to an electrophoretic display device (EPD) and a field emission display device (FED).

本発明に係る電気光学装置は、各種の電子機器の構成要素として用いることができる。好ましくは、電子機器に関する画像を表示する表示装置として用いることができる。このような電子機器としては、例えば、携帯電話機、携帯情報端末機（ＰＤＡ：パーソナル・デジタル・アシスタント）、パーソナルコンピュータ、液晶テレビ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話装置、ＰＯＳ端末、デジタルスチルカメラ、電子ブック、等がある。   The electro-optical device according to the present invention can be used as a component of various electronic apparatuses. Preferably, it can be used as a display device that displays an image relating to an electronic device. Examples of such electronic devices include mobile phones, personal digital assistants (PDAs), personal computers, liquid crystal televisions, viewfinder type or monitor direct view type video tape recorders, car navigation devices, pagers. Electronic notebooks, calculators, word processors, workstations, videophones, POS terminals, digital still cameras, electronic books, and the like.

例えば、携帯電話機は図９に示す外観形状に構成することができる。ここに示す携帯電話機１１０は、本体部１１１と、この本体部１１１に対して開閉可能に設けられた表示体部１１２とを有する。表示体部１１２には表示装置１１３及び受話部１１４が設けられる。電話通信に関する各種表示は、表示装置１１３の表示画面１１５に表示される。表示装置１１３の動作を制御するための制御部は、携帯電話機の全体の制御を司る制御部の一部として、又はその制御部とは別に、本体部１１１又は表示体部１１２の内部に格納される。本体部１１１には操作ボタン１１６及び送話部１１７が設けられる。   For example, the mobile phone can be configured in the external shape shown in FIG. A cellular phone 110 shown here includes a main body 111 and a display body 112 that can be opened and closed with respect to the main body 111. The display unit 112 is provided with a display device 113 and a receiver 114. Various displays relating to telephone communication are displayed on the display screen 115 of the display device 113. A control unit for controlling the operation of the display device 113 is stored inside the main body unit 111 or the display body unit 112 as a part of the control unit that controls the entire mobile phone or separately from the control unit. The The main body 111 is provided with an operation button 116 and a transmitter 117.

表示装置１１３は、例えば、図８に示した液晶装置５１を用いて構成する。この液晶装置５１によれば、基板５６に撓みが発生した場合でも、ＩＣチップ５３の基材７にクラックが生じることがなく、駆動用ＩＣ５３の損傷を長期間にわたって防止できる。従って、その液晶装置５１を用いた携帯電話機１１０は、曲げやねじりの外力が加わる条件下で使用されても、長期間にわたって安定した表示を液晶装置５１によって行うことができる。   The display device 113 is configured using, for example, the liquid crystal device 51 shown in FIG. According to the liquid crystal device 51, even when the substrate 56 is bent, the base material 7 of the IC chip 53 is not cracked, and the driving IC 53 can be prevented from being damaged for a long period of time. Therefore, even when the mobile phone 110 using the liquid crystal device 51 is used under a condition where an external force such as bending or twisting is applied, the liquid crystal device 51 can perform stable display over a long period of time.

本発明に係る半導体実装構造の一実施形態を分解状態で示す斜視図である。It is a perspective view showing one embodiment of a semiconductor mounting structure concerning the present invention in an exploded state. （ａ）は図１の半導体実装構造を示す平面図であり、（ｂ）はその半導体実装構造の側面断面図である。(A) is a top view which shows the semiconductor mounting structure of FIG. 1, (b) is side sectional drawing of the semiconductor mounting structure. 半導体ウエハ及びその表面に形成された研磨キズを模式的に示す平面図である。It is a top view which shows typically a semiconductor wafer and the grinding | polishing damage | wound formed in the surface. （ａ）及び（ｂ）は、それぞれ、本発明に係る半導体実装構造の他の実施形態の要部を示す平面図である。(A) And (b) is a top view which shows the principal part of other embodiment of the semiconductor mounting structure based on this invention, respectively. （ａ）、（ｂ）及び（ｃ）は、それぞれ、本発明に係る半導体実装構造の他の実施形態の要部を示す平面図である。(A), (b) and (c) are each a top view which shows the principal part of other embodiment of the semiconductor mounting structure based on this invention. 本発明に係る半導体の実装方法の一実施形態の主要工程を示す図である。It is a figure which shows the main processes of one Embodiment of the semiconductor mounting method which concerns on this invention. 本発明に係る半導体の実装方法の他の実施形態の主要工程を示す図である。It is a figure which shows the main processes of other embodiment of the semiconductor mounting method which concerns on this invention. 本発明に係る電気光学装置の一実施形態を示す斜視図である。1 is a perspective view showing an embodiment of an electro-optical device according to the invention. 本発明に係る電気光学装置の応用例である携帯電話機を示す斜視図である。FIG. 10 is a perspective view showing a mobile phone as an application example of the electro-optical device according to the invention. （ａ）は従来の半導体実装構造の一例を示す側面断面図、（ｂ）は半導体装置にクラックが生じた状態を模式的に示す図である。(A) is side surface sectional drawing which shows an example of the conventional semiconductor mounting structure, (b) is a figure which shows typically the state which the crack produced in the semiconductor device.

符号の説明Explanation of symbols

１．半導体実装構造、 ２．基板、 ３．ＩＣチップ（半導体装置）、
４．ＡＣＦ（接着剤）、 ５，６．配線、 ７．基材、 ８．バンプ、
１１．熱硬化性樹脂、 １２．導電粒子、 １３．ＦＰＣ基板、 １４．配線パターン、
１５．ウエハ、 １６．圧着ヘッド、 ５１．液晶装置（電気光学装置）、
５２．液晶パネル、 ５３．駆動用ＩＣ（半導体装置）、 ５４．ＡＣＦ（接着剤）、
５６．第１基板、 ５７．第２基板、 ５８ａ，５８ｂ．偏光板、 ６０．走査線、
６１．データ線、 ６４，６５，６８．配線、 ６６．ＦＰＣ基板、 ６７．ＡＣＦ、
１１０．携帯電話機、 Ａ．ＩＣ実装領域、 Ｋ．研磨キズ、 Ｈ．辺 1. 1. Semiconductor mounting structure 2. a substrate; IC chip (semiconductor device),
4). ACF (adhesive), 5,6. Wiring, 7. Base material, 8. bump,
11. 11. thermosetting resin; Conductive particles, 13. FPC board, 14. Wiring pattern,
15. Wafer, 16. Crimping head, 51. Liquid crystal device (electro-optical device),
52. Liquid crystal panel, 53. Driving IC (semiconductor device), 54. ACF (adhesive),
56. First substrate 57. Second substrate, 58a, 58b. Polarizing plate, 60. Scan lines,
61. Data lines, 64, 65, 68. Wiring, 66. FPC board, 67. ACF,
110. Mobile phone, A. IC mounting area, K.I. Polishing scratches, H. Neighborhood

Claims (11)

基板と、
接着剤によって前記基板上に接着された半導体装置と、を有し、
前記半導体装置の前記基板に接着された面である接着面は矩形状であり、
前記接着剤は、前記半導体装置の接着面の少なくとも１辺に沿った領域において、前記半導体装置の側面と前記基板とに架橋しない形状に形成されている
ことを特徴とする半導体実装構造。 A substrate,
A semiconductor device bonded onto the substrate by an adhesive,
The bonding surface which is a surface bonded to the substrate of the semiconductor device is rectangular,
The semiconductor mounting structure according to claim 1, wherein the adhesive is formed in a shape that does not crosslink the side surface of the semiconductor device and the substrate in a region along at least one side of the bonding surface of the semiconductor device. 請求項１記載の半導体実装構造において、
前記接着剤は、前記半導体装置の接着面の前記少なくとも１辺に沿った領域において、平面視で前記半導体装置の側面よりも内側に配置されている
ことを特徴とする半導体実装構造。 The semiconductor packaging structure according to claim 1,
The semiconductor mounting structure according to claim 1, wherein the adhesive is disposed inside the side surface of the semiconductor device in a plan view in a region along the at least one side of the bonding surface of the semiconductor device. 基板と、
接着剤によって前記基板上に接着された半導体装置と、を有し、
前記半導体装置の前記基板に接着された面である接着面は矩形状であり、
前記接着剤は、前記半導体装置の接着面の少なくとも１つの角部において、前記半導体装置の側面と前記基板とに架橋しない形状に形成されている
ことを特徴とする半導体実装構造。 A substrate,
A semiconductor device bonded onto the substrate by an adhesive,
The bonding surface which is a surface bonded to the substrate of the semiconductor device is rectangular,
The semiconductor mounting structure according to claim 1, wherein the adhesive is formed in a shape that does not bridge the side surface of the semiconductor device and the substrate at at least one corner of the bonding surface of the semiconductor device. 請求項３記載の半導体実装構造において、
前記接着剤は、前記半導体装置の接着面の前記少なくとも１つの角部において、平面視で前記半導体装置の側面よりも内側に配置されている
ことを特徴とする半導体実装構造。 The semiconductor packaging structure according to claim 3,
The semiconductor mounting structure, wherein the adhesive is disposed on the inner side of the side surface of the semiconductor device in a plan view at the at least one corner of the bonding surface of the semiconductor device. 請求項１から請求項４のいずれか１つに記載の半導体実装構造において、
前記接着剤は、前記半導体装置の接着面の全ての辺に沿った領域において、前記半導体装置の側面と前記基板とに架橋しない形状に形成されている
ことを特徴とする半導体実装構造。 In the semiconductor mounting structure according to any one of claims 1 to 4,
The semiconductor mounting structure according to claim 1, wherein the adhesive is formed in a shape that does not bridge the side surface of the semiconductor device and the substrate in a region along all sides of the bonding surface of the semiconductor device. 請求項１から請求項４のいずれか１つに記載の半導体実装構造において、
前記半導体装置の接着面は長方形状であり、
前記接着剤は、前記半導体装置の接着面の短辺に沿った領域において、前記半導体装置の側面と前記基板とに架橋しない形状に形成されている
ことを特徴とする半導体実装構造。 In the semiconductor mounting structure according to any one of claims 1 to 4,
The bonding surface of the semiconductor device is rectangular,
The semiconductor mounting structure according to claim 1, wherein the adhesive is formed in a shape that does not crosslink the side surface of the semiconductor device and the substrate in a region along the short side of the bonding surface of the semiconductor device. 請求項１から請求項６のいずれか１つに記載の半導体実装構造において、前記基板は可撓性を有することを特徴とする半導体実装構造。   The semiconductor mounting structure according to claim 1, wherein the substrate has flexibility. 基板上に接着剤を配置する工程と、
前記接着剤を挟んで前記基板上に半導体装置を配置する工程と、
前記半導体装置を前記接着剤によって前記基板に圧着する工程と、を有し、
前記基板上に接着剤を配置する工程では、平面視で前記半導体装置の接着面より小さい形状の前記接着剤を前記基板上に載せ、
前記半導体装置を圧着する工程では、前記半導体装置を前記基板に圧着したときに前記半導体装置の接着面の少なくとも１辺に沿った領域において、前記接着剤が前記半導体装置の側面と前記基板とに架橋しない
ことを特徴とする半導体の実装方法。 Placing an adhesive on the substrate;
Placing a semiconductor device on the substrate with the adhesive interposed therebetween;
Crimping the semiconductor device to the substrate with the adhesive, and
In the step of arranging the adhesive on the substrate, the adhesive having a shape smaller than the adhesive surface of the semiconductor device in a plan view is placed on the substrate,
In the step of crimping the semiconductor device, the adhesive is applied to the side surface of the semiconductor device and the substrate in a region along at least one side of the adhesion surface of the semiconductor device when the semiconductor device is crimped to the substrate. A method for mounting a semiconductor, characterized by not being cross-linked. 基板上に接着剤を配置する工程と、
前記接着剤を挟んで該基板上に半導体装置を配置する工程と、
前記半導体装置を前記接着剤によって前記基板に圧着する工程と、を有し、
前記基板上に接着剤を配置する工程では、平面視で前記半導体装置の接着面より小さい形状の前記接着剤を前記基板上に載せ、
前記半導体装置を圧着する工程では、前記半導体装置を前記基板に圧着したときに前記半導体装置の接着面の少なくとも１つの角部において、前記接着剤が前記半導体装置の側面と前記基板とに架橋しない
ことを特徴とする半導体の実装方法。 Placing an adhesive on the substrate;
Placing a semiconductor device on the substrate with the adhesive interposed therebetween;
Crimping the semiconductor device to the substrate with the adhesive, and
In the step of arranging the adhesive on the substrate, the adhesive having a shape smaller than the adhesive surface of the semiconductor device in a plan view is placed on the substrate,
In the step of crimping the semiconductor device, the adhesive does not bridge the side surface of the semiconductor device and the substrate at at least one corner of the adhesion surface of the semiconductor device when the semiconductor device is crimped to the substrate. A semiconductor mounting method characterized by the above. 請求項９記載の半導体の実装方法において、
前記基板上に接着剤を配置する工程では、
少なくとも１つの角部が切り欠かれた形状の前記接着剤が前記基板上に載せられる
ことを特徴とする半導体の実装方法。 The semiconductor mounting method according to claim 9,
In the step of placing an adhesive on the substrate,
A semiconductor mounting method, wherein the adhesive having a shape in which at least one corner is cut is placed on the substrate. 請求項１から請求項７のいずれか１つに記載の半導体実装構造を有することを特徴とする電気光学装置。   An electro-optical device comprising the semiconductor mounting structure according to claim 1.
JP2007253581A 2007-09-28 2007-09-28 Semiconductor mounting structure, semiconductor mounting method, and electrooptical apparatus Withdrawn JP2009088093A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2007253581A JP2009088093A (en) 2007-09-28 2007-09-28 Semiconductor mounting structure, semiconductor mounting method, and electrooptical apparatus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007253581A JP2009088093A (en) 2007-09-28 2007-09-28 Semiconductor mounting structure, semiconductor mounting method, and electrooptical apparatus

Publications (1)

Publication Number Publication Date
JP2009088093A true JP2009088093A (en) 2009-04-23

Family

ID=40661159

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007253581A Withdrawn JP2009088093A (en) 2007-09-28 2007-09-28 Semiconductor mounting structure, semiconductor mounting method, and electrooptical apparatus

Country Status (1)

Country Link
JP (1) JP2009088093A (en)

Similar Documents

Publication Publication Date Title
JP4603522B2 (en) Mounting structure, electro-optical device, and electronic apparatus
US10747074B2 (en) Chip on film package and display apparatus having the same
US7429704B2 (en) Electronic component, electro-optical device, and electronic apparatus
WO2000054099A1 (en) Liquid crystal device and its production method
JP2008046446A (en) Electro-optical device, electronic apparatus and method for electro-optical device
JP3998014B2 (en) Semiconductor device, mounting structure, electro-optical device, method of manufacturing electro-optical device, and electronic apparatus
US7443479B2 (en) Liquid crystal display device preventing electronic corrosion and method of fabricating the same
US8174110B2 (en) Semiconductor device having at least two terminals among the plurality of terminals electrically connected to each other while not being adjacent to one other and not being connected to internal circuit
KR101018510B1 (en) Semiconductor device, structure for mounting semiconductor, and electro optical device
JP2002258768A (en) Electrooptical device, its manufacturing method, and electronic apparatus
WO2017035881A1 (en) Driver chip structure and liquid crystal display device
JP2007165745A (en) Mounting structure, electrooptical device and electronic equipment
KR100332438B1 (en) Flexible circuit board of a liquid crystal display device
JP2009088093A (en) Semiconductor mounting structure, semiconductor mounting method, and electrooptical apparatus
JP2008277646A (en) Substrate for electrooptical device, mounting structure, and electronic equipment
JP3721916B2 (en) Semiconductor element mounting structure, display device, and electronic device
CN110967878A (en) Narrow-frame liquid crystal display panel and manufacturing method thereof
JP4665944B2 (en) Semiconductor device, mounting structure, electro-optical device, and electronic apparatus
US11825600B2 (en) Printed circuit board, display device, and manufacturing method of display device
JP4577375B2 (en) Electro-optical device and electronic apparatus
JPH11258618A (en) Liquid crystal display element and its manufacture
KR20040062197A (en) Tape carrier package cover structure
JP2005108997A (en) Method of mounting semiconductor element, electrooptic device, method of manufacturing same, and electronic equipment equipped therewith
KR20080060436A (en) Liquid crystal display device
JP4539268B2 (en) Mounting structure

Legal Events

Date Code Title Description
A300 Withdrawal of application because of no request for examination

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20101207