JP2009081166A - Trimming circuit - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a trimming circuit capable of correctly determining a disconnection (OFF) even when a disconnected fuse is reconnected. <P>SOLUTION: The trimming circuit comprises a fuse F1 connected to a node N1, a transistor MP1 and a current-limiting resistor R1 that feed current to the fuse F1 via the node N1 only when a disconnection or non-disconnection is determined, an OR circuit OR1 connected to the node N1 via a protective resistor R2 to receive a voltage that generates on the fuse F1 and determine a disconnection or non-disconnection, a diode D1 for bypassing an overvoltage coming into the OR circuit OR1 to the power supply, and a flip-flop FF1 to store the determination result of the OR circuit OR1, wherein the resistance of the serial resistor component of the transistor MP1 and the current-limiting resistor R1 is made smaller than the that of the reconnected fuse F1. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、半導体装置の回路特性を合わせ込むためのトリミング回路に関するものである。   The present invention relates to a trimming circuit for adjusting circuit characteristics of a semiconductor device.

半導体装置においては、プロセスのバラツキによる特性変動を修正するために、テスト工程でトリミングを行い、特性を合わせ込むことが行われている。例えば、図４に示すように、端子３１，３２間に接続される１つの抵抗器３０の抵抗値を所望の値に合わせ込むために、主抵抗素子ＲＴに対して８個の調整用抵抗素子Ｒａ１〜Ｒａ８を直列接続して作成し、各調整用抵抗素子Ｒａ１〜Ｒａ８に短絡用のスイッチ素子Ｓ１〜Ｓ８をそれぞれ並列接続しておいて、テスト結果に応じて、スイッチ素子Ｓ１〜Ｓ８の中の１つを短絡して、抵抗器３０の全体の抵抗値を前記所望の値に合わせることが行われる。なお、ここでは簡単のために調整用抵抗素子を８個としたが、精度を高めるためにはより多数の調整用抵抗素子が使用される。   In a semiconductor device, in order to correct characteristic variation due to process variations, trimming is performed in a test process to match characteristics. For example, as shown in FIG. 4, in order to adjust the resistance value of one resistor 30 connected between the terminals 31 and 32 to a desired value, eight resistance elements for adjustment with respect to the main resistance element RT. Ra1 to Ra8 are connected in series, and short circuit switch elements S1 to S8 are connected in parallel to the respective adjustment resistance elements Ra1 to Ra8. One of these is short-circuited to adjust the overall resistance value of the resistor 30 to the desired value. Here, for the sake of simplicity, eight adjustment resistor elements are used, but a larger number of adjustment resistor elements are used in order to improve accuracy.

スイッチＳ１〜Ｓ８のいずれをオンさせるかは、３個のトリミング回路４０Ａ〜４０Ｃの出力結果によって決定される。すなわち、トリミング回路４０Ａ〜４０Ｃの出力（「０」又は「１」）はデコーダ回路２０に入力され、そのデコーダ回路２０の出力端子ＯＵＴ１〜ＯＵＴ８のうち、「１」を示す出力端子に対応した１つのスイッチがオンする。   Which of the switches S1 to S8 is turned on is determined by the output results of the three trimming circuits 40A to 40C. That is, the outputs (“0” or “1”) of the trimming circuits 40A to 40C are input to the decoder circuit 20, and one of the output terminals OUT1 to OUT8 of the decoder circuit 20 corresponding to the output terminal indicating “1”. One switch turns on.

図５はこのデコーダ回路２０のデコーダ内容を示す図であり、トリミング回路４０Ａ〜４０Ｃの出力が入力する入力端子ＩＮ１〜ＩＮ３の「０」、「１」の組み合わせに応じて、出力端子ＯＵＴ１〜ＯＵＴ８のいずれか１個が１となる。例えば、入力端子ＩＮ１〜ＩＮ３がいずれも「０」の場合は、スイッチ素子Ｓ１がオンとなり、他のスイッチ素子Ｓ２〜Ｓ８はオフとなる。   FIG. 5 is a diagram showing the decoder contents of the decoder circuit 20. The output terminals OUT1 to OUT8 correspond to the combinations of "0" and "1" of the input terminals IN1 to IN3 to which the outputs of the trimming circuits 40A to 40C are input. Any one of these becomes 1. For example, when all of the input terminals IN1 to IN3 are “0”, the switch element S1 is turned on and the other switch elements S2 to S8 are turned off.

図６は前記したトリミング回路４０Ａ〜４０Ｃとして使用されるトリミング回路４０の構成を示す図であり（例えば、特許文献１参照）、ヒューズＦ２、ＰＭＯＳトランジスタＭＰ２、ＮＭＯＳトランジスタＭＮ１，ＭＮ２、ラッチを構成する逆並列接続のインバータＩＮＶ５，ＩＮＶ６からなる。４１はヒューズ切断制御端子、４２はリセット端子、４３は出力端子、４４は電源端子である。   FIG. 6 is a diagram showing a configuration of the trimming circuit 40 used as the trimming circuits 40A to 40C (see, for example, Patent Document 1), and constitutes a fuse F2, a PMOS transistor MP2, NMOS transistors MN1 and MN2, and a latch. The inverters INV5 and INV6 are connected in reverse parallel. 41 is a fuse cutting control terminal, 42 is a reset terminal, 43 is an output terminal, and 44 is a power supply terminal.

図６のトリミング回路４０は、抵抗器３０の抵抗値のテスト結果に応じて、そのヒューズＦ２の切断／非切断がセットされる。切断させるときは、ヒューズ切断制御端子４１をＨレベルにし、ＮＭＯＳトランジスタＭＮ１をオンさせて、ヒューズＦ２に大電流を流し込み、そのヒューズＦ２を切断させる。切断させないときは、ヒューズ切断制御端子４１はＬレベルのままである。   In the trimming circuit 40 of FIG. 6, the fuse F2 is set to be cut or not cut according to the test result of the resistance value of the resistor 30. When cutting, the fuse cutting control terminal 41 is set to H level, the NMOS transistor MN1 is turned on, a large current is supplied to the fuse F2, and the fuse F2 is cut. When not cutting, the fuse cutting control terminal 41 remains at the L level.

通常の動作時には、ヒューズＦ２の切断／非切断の判定が行われる。このときは、リセットによって、リセット端子４２をＨレベルにし、ＰＭＯＳトランジスタＭＰ２をオフ、ＮＭＯＳトランジスタＭＮ２をオンして、ノードＮ２をＬレベルとする。これにより、このＬレベルの信号がインバータＩＮＶ５，ＩＮＶ６からなるラッチに保持され、出力端子４３がＨレベル（＝「１」）になる。   During normal operation, whether the fuse F2 is cut or not is determined. At this time, by resetting, the reset terminal 42 is set to H level, the PMOS transistor MP2 is turned off, the NMOS transistor MN2 is turned on, and the node N2 is set to L level. As a result, the L level signal is held in the latch composed of the inverters INV5 and INV6, and the output terminal 43 becomes the H level (= “1”).

次に、リセット解除によって、リセット端子４２をＬレベルにし、ＰＭＯＳトランジスタＭＰ２をオン、ＮＭＯＳトランジスタＭＮ２をオフさせる。このとき、ヒューズＦ２が切断されていれば、ノードＮ２は上記したＬレベルを保持し、出力端子４３はＨレベルから変化しない。一方、ヒューズＦ２が非切断のときは、ヒューズＦ２とオンしているＰＭＯＳトランジスタＭＰ２を経由してノードＮ２がＨレベルに充電されるので、ラッチは反転して、出力端子４３はＬレベル（＝「０」）に変化する。   Next, by reset release, the reset terminal 42 is set to L level, the PMOS transistor MP2 is turned on, and the NMOS transistor MN2 is turned off. At this time, if the fuse F2 is cut, the node N2 holds the above-described L level, and the output terminal 43 does not change from the H level. On the other hand, when the fuse F2 is not cut, the node N2 is charged to the H level via the fuse F2 and the PMOS transistor MP2 that is turned on, so that the latch is inverted and the output terminal 43 is at the L level (= “0”).

このように、トリミング回路４０Ａ〜４０Ｃは、ヒューズＦ２の切断／非切断がセットされた後に、通常の動作開始に先立って、そのヒューズＦ２の切断／非切断を判定して、出力端子４３に出力する。よって、デコーダ回路２０はこのトリミング回路４０Ａ〜４０Ｃの判定出力に応じて、抵抗器３０のスイッチ素子Ｓ１〜Ｓ８のオン／オフをセットし、抵抗器３０の抵抗値が所定の値にセットされる。以後、この抵抗器３０を使用した通常の動作（例えば発振回路であれば発振動作）が行われる。
特開平６−１４０５１０号公報 特開平７−１８３３８７号公報 As described above, the trimming circuits 40A to 40C determine whether the fuse F2 is cut or not before starting the normal operation after the cutting / non-cutting of the fuse F2 is set, and output it to the output terminal 43. To do. Accordingly, the decoder circuit 20 sets on / off of the switch elements S1 to S8 of the resistor 30 according to the determination outputs of the trimming circuits 40A to 40C, and the resistance value of the resistor 30 is set to a predetermined value. . Thereafter, a normal operation using the resistor 30 (for example, an oscillation operation in the case of an oscillation circuit) is performed.
JP-A-6-140510 JP-A-7-183387

ところが、実際のヒューズによるトリミングでは、一旦切断されたヒューズであっても、判定時にそのヒューズに電圧が印加されることによって、稀に、再接続されることがある（例えば、特許文献２参照）。図７はヒューズの切断前と切断後の実際の抵抗値を示す分布特性図であり、再接続されたヒューズの抵抗値は概ね１０ｋΩかそれ以上の値を示す。図７では、４０ｋΩ〜７０ｋΩの範囲の抵抗値を示すサンプルが３個ある。   However, in actual trimming with a fuse, even if the fuse is once cut, it is rarely reconnected by applying a voltage to the fuse at the time of determination (for example, see Patent Document 2). . FIG. 7 is a distribution characteristic diagram showing actual resistance values before and after the fuse is cut, and the resistance value of the reconnected fuse is approximately 10 kΩ or more. In FIG. 7, there are three samples showing resistance values in the range of 40 kΩ to 70 kΩ.

このように切断ヒューズが再接続された場合は、概ね１０ｋΩかそれ以上の値を示すので、そのヒューズＦ２の内部抵抗とＰＭＯＳトランジスタＭＰ２のオン抵抗およびリセット端子４２のＬレベルの期間によっては、ノードＮ２のレベルがインバータＩＮＶ６の入力閾値を越えて、出力端子４３がＬレベルとなる。すなわち、ヒューズ切断であるにも拘わらず、ヒューズ非切断として判定される危険性がある。   When the blown fuse is reconnected in this manner, it shows a value of approximately 10 kΩ or more. Therefore, depending on the internal resistance of the fuse F2, the on-resistance of the PMOS transistor MP2, and the L level period of the reset terminal 42, the node The level of N2 exceeds the input threshold value of the inverter INV6, and the output terminal 43 becomes L level. That is, there is a risk that it is determined that the fuse is not cut despite the fuse being cut.

本発明の目的は、一旦切断されたヒューズ等の切断可能な配線が再接続されたときであっても、当該配線の切断を正しく判定できるようにしたトリミング回路を提供することである。   An object of the present invention is to provide a trimming circuit that can correctly determine the disconnection of a wiring that can be disconnected such as a fuse that has been disconnected once.

上記目的を達成するために、本発明のトリミング回路は、ノードに接続された切断可能な配線と、該ノードに対して切断／非切断の判定時にのみ電流を供給する電流供給回路と、前記ノードに保護抵抗を介して接続され、前記電流供給回路から供給された電流により前記ノードに発生した電圧を入力して前記配線の切断／非切断を判定する判定回路と、該判定回路に入力する過電圧を電源にバイパスするためのダイオードと、前記判定回路の判定結果を記憶する記憶回路とを備え、前記電流供給回路は、前記配線の再接続による抵抗値よりも小さい抵抗値となるように内部抵抗の値を設定したことを特徴とする。   In order to achieve the above object, a trimming circuit according to the present invention includes a disconnectable wiring connected to a node, a current supply circuit that supplies a current only when determining whether the node is disconnected or not disconnected, and the node And a determination circuit for determining whether the wiring is disconnected / not disconnected by inputting a voltage generated at the node by a current supplied from the current supply circuit, and an overvoltage input to the determination circuit. And a memory circuit for storing the determination result of the determination circuit, and the current supply circuit has an internal resistance so as to have a resistance value smaller than a resistance value due to reconnection of the wiring. The value of is set.

本発明によれば、電流供給回路が配線の再接続による抵抗値よりも小さい抵抗値となるように内部抵抗の値が設定されるので、一旦切断された配線が再接続されても、ノードの分圧比が切断の場合の分圧比とほぼ同じとなり、配線の切断判定が正確に行われる。また、配線を切断するためにその配線に高電圧を印加するとき、判定回路は保護抵抗とダイオードによって保護される。また、電流供給回路は判定時のみ配線に電流を供給するので、消費電力が増大することはない。   According to the present invention, since the value of the internal resistance is set so that the current supply circuit has a resistance value smaller than the resistance value due to reconnection of the wiring, even if the disconnected wiring is reconnected, The voltage dividing ratio is substantially the same as the voltage dividing ratio in the case of cutting, and the wiring cutting determination is performed accurately. Further, when a high voltage is applied to the wiring in order to cut the wiring, the determination circuit is protected by a protective resistor and a diode. Further, since the current supply circuit supplies current to the wiring only at the time of determination, power consumption does not increase.

図１に本発明の１つの実施例のトリミング回路１０を示す。１１はヒューズ切断制御端子、１２は第１設定端子、１３は第２設定端子、１４は出力端子、１５は電源端子である。ＰＭＯＳトランジスタＭＰ１、電流制限抵抗Ｒ１、ヒューズＦ１が、電源端子１４と接地ＧＮＤとの間に直列接続され、ヒューズＦ１と抵抗Ｒ１の共通接続点のノードＮ１にヒューズ切断制御端子１１が接続されている。このノードＮ１は保護抵抗Ｒ２を介してオア回路ＯＲ１の一方の入力端子に接続されている。Ｄ１はオア回路ＯＲ１の保護用のダイオードである。オア回路ＯＲ１の他方の入力端子には第１の設定端子１２に接続されている。ＦＦ１はフリップフロップであり、オア回路ＯＲ１の出力を、第２設定端子１３がＨレベルになるタイミングで保持して、そのＱ出力を出力端子１４に出力する。   FIG. 1 shows a trimming circuit 10 according to one embodiment of the present invention. 11 is a fuse cutting control terminal, 12 is a first setting terminal, 13 is a second setting terminal, 14 is an output terminal, and 15 is a power supply terminal. The PMOS transistor MP1, the current limiting resistor R1, and the fuse F1 are connected in series between the power supply terminal 14 and the ground GND, and the fuse cutting control terminal 11 is connected to a node N1 that is a common connection point between the fuse F1 and the resistor R1. . This node N1 is connected to one input terminal of the OR circuit OR1 through a protective resistor R2. D1 is a diode for protecting the OR circuit OR1. The other input terminal of the OR circuit OR1 is connected to the first setting terminal 12. FF1 is a flip-flop, holds the output of the OR circuit OR1 at the timing when the second setting terminal 13 becomes H level, and outputs the Q output to the output terminal 14.

請求項との関連では、ヒューズＦ１が切断可能な配線の一例であり、ＰＭＯＳトランジスタＭＰ１と電流制限抵抗Ｒ１の直列回路が電流供給回路の一例であり、オア回路ＯＲ１が判定回路の一例であり、フリップフロップＦＦ１が記憶回路の一例である。   In relation to the claims, the fuse F1 is an example of a disconnectable wiring, the series circuit of the PMOS transistor MP1 and the current limiting resistor R1 is an example of a current supply circuit, and the OR circuit OR1 is an example of a determination circuit, The flip-flop FF1 is an example of a memory circuit.

このトリミング回路１０は、前記した抵抗器３０の抵抗値のテスト結果に応じて、そのヒューズＦ１の切断／非切断がセットされる。切断させるときは、ヒューズ切断制御端子１１に所定時間だけ高電圧Ｖｚを印加し、ヒューズＦ１に大電流を流し込み、そのヒューズＦ１を切断させる。このとき、オア回路ＯＲ１にもヒューズ切断制御端子１１の電圧が印加するが、保護抵抗Ｒ２を経由した電圧となり、しかもダイオードＤ１によって電源電圧ＶＤＤ以上の電圧はクリップされるので、オア回路ＯＲ１は破壊から保護される。ヒューズＦ１を切断させないときは、ヒューズ切断制御端子１１に電圧Ｖｚは印加されない。   In the trimming circuit 10, cutting / non-cutting of the fuse F1 is set according to the test result of the resistance value of the resistor 30 described above. When cutting, the high voltage Vz is applied to the fuse cutting control terminal 11 for a predetermined time, a large current is supplied to the fuse F1, and the fuse F1 is cut. At this time, the voltage of the fuse cutting control terminal 11 is also applied to the OR circuit OR1, but it becomes a voltage via the protective resistor R2, and the voltage above the power supply voltage VDD is clipped by the diode D1, so that the OR circuit OR1 is destroyed. Protected from. When the fuse F1 is not cut, the voltage Vz is not applied to the fuse cutting control terminal 11.

通常の動作時には、まず、ヒューズＦ１の切断／非切断が判定される。図２に示す時刻ｔ１で電源端子１５に電圧ＶＤＤが印加される。このとき、第１および第２設定端子１２，１３の電圧Ｖ１，Ｖ２はＬレベルである。これにより、ＰＭＯＳトランジスタＭＰ１がオンするので、ヒューズＦ１が非切断のとき、ノードＮ１はＬレベルとなり、切断されていればＨレベルとなる。このとき、オア回路ＯＲ１はイネーブル（一方の入力端子がＬレベルとなってゲートが開かれている）となっており、ヒューズＦ１が非切断のときはＬレベル、切断のときはＨレベルを出力する。   During normal operation, it is first determined whether the fuse F1 is cut or not cut. The voltage VDD is applied to the power supply terminal 15 at time t1 shown in FIG. At this time, the voltages V1, V2 of the first and second setting terminals 12, 13 are at L level. As a result, the PMOS transistor MP1 is turned on, so that the node N1 becomes L level when the fuse F1 is not cut, and becomes H level when it is cut. At this time, the OR circuit OR1 is enabled (one input terminal is at L level and the gate is opened), and outputs L level when the fuse F1 is not cut and H level when cut. To do.

時刻ｔ２になると、設定端子１３の電圧Ｖ２がＬレベルからＨレベルに変化し、オア回路ＯＲ１の出力信号が、フリップフロップＦＦ１に取り込まれる。すなわち、フリップフロップＦＦ１のＱ出力（出力端子１４）は、ヒューズＦ１が非切断のときはＬレベル（＝「０」）、切断のときはＨレベル（＝「１」）を出力する。   At time t2, the voltage V2 at the setting terminal 13 changes from L level to H level, and the output signal of the OR circuit OR1 is taken into the flip-flop FF1. That is, the Q output (output terminal 14) of the flip-flop FF1 outputs an L level (= “0”) when the fuse F1 is not cut and an H level (= “1”) when the fuse F1 is cut.

時刻ｔ３になると、設定端子１２の電圧Ｖ１がＬレベルからＨレベルに変化し、ＰＭＯＳトランジスタＭＰ１がオフとなる。また、オア回路ＯＲ１はディスイネーブル（一方の端子がＨレベルとなりゲートが閉じられる）となり、その出力がＨレベル固定となる。   At time t3, the voltage V1 at the setting terminal 12 changes from L level to H level, and the PMOS transistor MP1 is turned off. Further, the OR circuit OR1 is disabled (one terminal becomes H level and the gate is closed), and its output is fixed to H level.

以上のヒューズ切断／非切断の判定において、ヒューズＦ１が仮に再接続されていたとしても、その抵抗値は１０ｋΩのオーダーかそれ以上であるので、ＰＭＯＳトランジスタＭＰ１のオン抵抗と電流制限抵抗Ｒ１の抵抗の直列合成抵抗値を、それより小さい値（２００Ω〜１０ｋΩ）となるように予め設定しておけば、設定端子１２の電圧Ｖ１がＬレベルのとき、ノードＮ１の電圧レベルＶｎ１は、Ｖｎ１＞ＶＤＤ／２となり、オア回路ＯＲ１の入力閾値を下回ることはない。よって、ヒューズＦ１が仮に再接続されていたとしても、オア回路ＯＲ１からは、ヒューズ切断の判定信号であるＨレベルが出力する。なお、オア回路ＯＲ１の入力閾値は、通常、ノイズマージンを考え、ＶＤＤ／２に設定される。   In the above fuse cutting / non-cutting determination, even if the fuse F1 is reconnected, its resistance value is on the order of 10 kΩ or more, so the on-resistance of the PMOS transistor MP1 and the resistance of the current limiting resistor R1 When the voltage V1 of the setting terminal 12 is at the L level, the voltage level Vn1 of the node N1 is Vn1> VDD. / 2, and does not fall below the input threshold value of the OR circuit OR1. Therefore, even if the fuse F1 is reconnected, the OR circuit OR1 outputs an H level that is a fuse cutting determination signal. The input threshold value of the OR circuit OR1 is normally set to VDD / 2 in consideration of a noise margin.

また、本実施例のトリミング回路１０では、ヒューズ切断／非切断の判定信号を取り込むのは、設定端子１２を一時的にＬレベルにしてＰＭＯＳトランジスタＭＰ１を一時的にオンしている期間（ｔ１〜ｔ３）の短い時間であり、消費電力が大きくなることはない。   In the trimming circuit 10 of the present embodiment, the fuse cutting / non-cutting determination signal is fetched during a period (t1 to t1) when the setting terminal 12 is temporarily set to L level and the PMOS transistor MP1 is temporarily turned on. It is a short time of t3), and power consumption does not increase.

図３は図４の回路における３個のトリミング回路４０Ａ〜４０Ｃを、図１のトリミング回路１０を３個使った回路に置き換えて、抵抗器３０の抵抗値調整を行う場合のデコーダ内容を示す図である。デコード回路２０そのものは図４と同じであるが、発生頻度に対する３個のトリミング回路の設定の割り当てが異なっている。   FIG. 3 is a diagram showing the contents of a decoder in the case where the three trimming circuits 40A to 40C in the circuit of FIG. 4 are replaced with a circuit using three trimming circuits 10 of FIG. It is. The decoding circuit 20 itself is the same as that shown in FIG. 4, but the assignment of the settings of the three trimming circuits to the occurrence frequency is different.

本実施例では、製造バラツキで生じる分布の最も頻度の高いところに３個のトリミング回路ともにヒューズ非切断（トリミング無し）の組み合わせ（ＩＮ１，ＩＮ２，ＩＮ３＝０）を対応させ、頻度が低くなるにしたがってヒューズ切断数が多くなるように、発生頻度とヒューズ切断数の組み合わせを改善したものである。   In this embodiment, a combination of non-cutting (no trimming) fuses (IN1, IN2, IN3 = 0) is associated with the three trimming circuits at the highest frequency of the distribution caused by manufacturing variation, and the frequency becomes low. Therefore, the combination of the occurrence frequency and the number of fuse cuts is improved so that the number of fuse cuts increases.

被調整素子の正常値からの各バラツキ量毎の数は、通常正規分布に近い形になることから、上記のように頻度とヒューズ切断数の組み合わせを設定することにより、ヒューズ切断数を減らすことが可能となり、テスト時間の短縮、すなわちテスト効率の向上を図ることが可能となる。このように、トリミング回路とその次段のデコーダ回路を含めて、プロセスのバラツキの分布を考慮したヒューズ切断パターンとすることで、テスト効率向上が可能となる。   Since the number of each variation from the normal value of the adjusted element is usually close to a normal distribution, the number of fuse cuts can be reduced by setting the combination of frequency and fuse cut number as described above. Thus, it is possible to shorten the test time, that is, to improve the test efficiency. As described above, the fuse cutting pattern including the trimming circuit and the next-stage decoder circuit in consideration of the process variation distribution can improve the test efficiency.

なお、図１のトリミング回路において、電源端子１５を接地ＧＮＤに置き換え、接地ＧＮＤを電源端子に置き換えるときは、ＰＭＯＳトランジスタを、ゲートにインバータを直列接続したＮＭＯＳトランジスタに置き換え、ダイオードＤ１の極性を反転すればよい。また、判定回路としてのオア回路ＯＲ１は、ＰＭＯＳトランジスタＭＰ１がオンするときそのゲートを開き、オフするときゲートを閉じる他のゲート回路（ノア回路、アンド回路、ナンド回路等）に置き換えることができる。   In the trimming circuit of FIG. 1, when the power supply terminal 15 is replaced with the ground GND and the ground GND is replaced with the power supply terminal, the PMOS transistor is replaced with an NMOS transistor having an inverter connected in series with the gate, and the polarity of the diode D1 is inverted. do it. The OR circuit OR1 as a determination circuit can be replaced with another gate circuit (a NOR circuit, an AND circuit, a NAND circuit, or the like) that opens the gate when the PMOS transistor MP1 is turned on and closes the gate when the PMOS transistor MP1 is turned off.

本発明の１つの実施例のトリミング回路の回路図である。It is a circuit diagram of the trimming circuit of one Example of this invention. 図１のトリミング回路のヒューズ切断／非切断の判定のタイミングチャートである。3 is a timing chart of determination of fuse cutting / non-cutting of the trimming circuit of FIG. 製造バラツキで生じる頻度とトリミングの関係を示す本実施例のデコード内容の説明図である。It is explanatory drawing of the decoding content of a present Example which shows the relationship between the frequency which arises with manufacturing variation, and trimming. 抵抗器のトリミング部の全体構成を示す回路図である。It is a circuit diagram which shows the whole structure of the trimming part of a resistor. 製造バラツキで生じる頻度とトリミングの関係を示す従来のデコード内容の説明図である。It is explanatory drawing of the conventional decoding content which shows the relationship between the frequency which arises by manufacturing variation, and trimming. 従来のトリミング回路の回路図である。It is a circuit diagram of the conventional trimming circuit. ヒューズ切断前後の抵抗値の分布特性図である。It is a distribution characteristic figure of resistance value before and after fuse cutting.

符号の説明Explanation of symbols

１０：トリミング回路、１１：ヒューズ切断制御端子、１２：第１設定端子、１３：第２設定端子、１４：出力端子、１５：電源端子
２０：デコーダ回路
３０：抵抗器、３１，３２：端子
４０Ａ〜４０Ｃ：トリミング回路 10: trimming circuit, 11: fuse cutting control terminal, 12: first setting terminal, 13: second setting terminal, 14: output terminal, 15: power supply terminal, 20: decoder circuit, 30: resistor, 31, 32: terminal, 40A ~ 40C: Trimming circuit

Claims (1)

ノードに接続された切断可能な配線と、該ノードに対して切断／非切断の判定時にのみ電流を供給する電流供給回路と、前記ノードに保護抵抗を介して接続され、前記電流供給回路から供給された電流により前記ノードに発生した電圧を入力して前記配線の切断／非切断を判定する判定回路と、該判定回路に入力する過電圧を電源にバイパスするためのダイオードと、前記判定回路の判定結果を記憶する記憶回路とを備え、
前記電流供給回路は、前記配線の再接続による抵抗値よりも小さい抵抗値となるように内部抵抗の値を設定したことを特徴とするトリミング回路。 A disconnectable wiring connected to a node, a current supply circuit that supplies current only when it is determined whether the node is disconnected or not disconnected, and is connected to the node via a protective resistor and supplied from the current supply circuit A determination circuit for determining whether the wiring is disconnected / not disconnected by inputting a voltage generated at the node by the generated current, a diode for bypassing an overvoltage input to the determination circuit to a power supply, and determination by the determination circuit A storage circuit for storing the results,
The trimming circuit according to claim 1, wherein the current supply circuit has a resistance value set to be smaller than a resistance value due to reconnection of the wiring.
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010267922A (en) * 2009-05-18 2010-11-25 New Japan Radio Co Ltd Trimming circuit
JP2011181626A (en) * 2010-02-26 2011-09-15 Sharp Corp Fuse control circuit, fuse control system, illuminance sensor, proximity sensor, cellular phone, digital still camera, and power supply circuit
CN103248014A (en) * 2012-02-02 2013-08-14 三美电机株式会社 Battery protecting circuit, battery protecting device, and battery pack
CN103825601A (en) * 2012-11-15 2014-05-28 东莞赛微微电子有限公司 Fuse trimming and adjusting circuit
JP2018022848A (en) * 2016-08-05 2018-02-08 富士電機株式会社 Trimming circuit and trimming method
US10554040B2 (en) 2015-03-13 2020-02-04 Lenovo Enterprise Solutions (Singapore) Pte. Ltd. Resistor and fuse overcurrent protection device
CN112630628A (en) * 2021-03-08 2021-04-09 上海伟测半导体科技股份有限公司 Fuse device and method for polysilicon process fuse

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105915209B (en) * 2016-05-17 2018-09-18 中国电子科技集团公司第二十四研究所 A kind of multifunctional low power consumption fuse trims control circuit and its control method

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006222205A (en) * 2005-02-09 2006-08-24 Nec Electronics Corp Method of manufacturing semiconductor product
JP2006339602A (en) * 2005-06-06 2006-12-14 Toyota Industries Corp Semiconductor device
JP2007088174A (en) * 2005-09-21 2007-04-05 Oki Electric Ind Co Ltd Fuse trimming circuit

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006222205A (en) * 2005-02-09 2006-08-24 Nec Electronics Corp Method of manufacturing semiconductor product
JP2006339602A (en) * 2005-06-06 2006-12-14 Toyota Industries Corp Semiconductor device
JP2007088174A (en) * 2005-09-21 2007-04-05 Oki Electric Ind Co Ltd Fuse trimming circuit

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010267922A (en) * 2009-05-18 2010-11-25 New Japan Radio Co Ltd Trimming circuit
JP2011181626A (en) * 2010-02-26 2011-09-15 Sharp Corp Fuse control circuit, fuse control system, illuminance sensor, proximity sensor, cellular phone, digital still camera, and power supply circuit
CN103248014A (en) * 2012-02-02 2013-08-14 三美电机株式会社 Battery protecting circuit, battery protecting device, and battery pack
CN103248014B (en) * 2012-02-02 2017-04-12 三美电机株式会社 Battery protecting circuit, battery protecting device, and battery pack
CN103825601A (en) * 2012-11-15 2014-05-28 东莞赛微微电子有限公司 Fuse trimming and adjusting circuit
CN103825601B (en) * 2012-11-15 2017-01-11 东莞赛微微电子有限公司 Fuse trimming and adjusting circuit
US10554040B2 (en) 2015-03-13 2020-02-04 Lenovo Enterprise Solutions (Singapore) Pte. Ltd. Resistor and fuse overcurrent protection device
JP2018022848A (en) * 2016-08-05 2018-02-08 富士電機株式会社 Trimming circuit and trimming method
CN112630628A (en) * 2021-03-08 2021-04-09 上海伟测半导体科技股份有限公司 Fuse device and method for polysilicon process fuse

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