JP2006339602A - Semiconductor device - Google Patents
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Abstract
Description
本発明は、ヒューズ等の情報格納部に格納されている各種の制御パラメータ情報を読み出し、内部回路により定常的な消費電流を抑えることが可能な半導体装置に関する。 The present invention relates to a semiconductor device capable of reading various control parameter information stored in an information storage unit such as a fuse and suppressing steady current consumption by an internal circuit.
不揮発記憶手段は、ヒューズもしくは外部接続端子で電源との電流経路を断った場合の電圧レベルをローレベル、電源との接続を維持した場合の電圧レベルをハイレベルとするとき、その端子の電流経路を断った場合、開放状態とならないように、プルダウン抵抗を設け、電源（ハイレベル）との接続を断続する構成とする。 The nonvolatile memory means that when the voltage level when the current path to the power source is cut off by a fuse or an external connection terminal is set to a low level and the voltage level when the connection to the power source is maintained to be a high level, the current path of that terminal In order to prevent an open state from being released, a pull-down resistor is provided so that the connection with the power supply (high level) is interrupted.
上記の場合、ヒューズもしくは外部接続端子が電源に接続維持された場合、プルダウン抵抗を通して電流が流れ続けるため、消費電流が多くなる問題がある。接続状態と信号状態(ハイレベル、ローレベル)の関係を逆転する場合は、プルアップ抵抗を設けることになるが、接続維持時に電流が流れ続ける状況は変わらない。よって、定常的に電流が流れ続けることで、消費電流を下げられない問題がある。 In the above case, when the fuse or the external connection terminal is kept connected to the power source, the current continues to flow through the pull-down resistor, which causes a problem that the current consumption increases. When the relationship between the connection state and the signal state (high level, low level) is reversed, a pull-up resistor is provided, but the situation in which current continues to flow when the connection is maintained does not change. Therefore, there is a problem that the current consumption cannot be reduced because the current continuously flows.
そこで、上記問題を解消する案として、特許文献１の制御回路が知られている。
特許文献１に関する発明の特徴は、論理情報をヒューズ、外部端子などの接続状態選択を用いて論理状態をラッチ（保持）する制御回路（以下、ラッチ制御回路という）を用いていることである。ヒューズの論理状態をラッチするタイミングは、第１の信号により論理状態を読み出し、第２の信号により読み出し終了とすることにより、この間でラッチ制御を行う。このようにすることで、ラッチ制御回路に流れる電流は、第１の信号と、第２の信号の加わる時間内に限られる。
A feature of the invention relating to Patent Document 1 is that a control circuit (hereinafter referred to as a latch control circuit) that latches (holds) a logic state by using a connection state selection such as a fuse and an external terminal for logic information is used. As for the timing of latching the logic state of the fuse, the logic state is read by the first signal, and the reading is ended by the second signal, so that the latch control is performed during this period. By doing so, the current flowing through the latch control circuit is limited to the time during which the first signal and the second signal are applied.
上記特許文献１において、ラッチ制御回路に流れる電流の発生を、上記第１の信号と第２の信号間に抑える方法では、これらを発生させる信号発生回路が必要となり、回路構成が複雑になり、回路規模も大きくなる問題がある。 In the above-mentioned Patent Document 1, the method of suppressing the generation of the current flowing through the latch control circuit between the first signal and the second signal requires a signal generation circuit for generating these, and the circuit configuration becomes complicated. There is a problem that the circuit scale becomes large.
そこで、本発明は、Ｃ−ＭＯＳトランジスタを使用し、かつ、ヒューズに直列に抵抗を配置する簡単な構成で論理状態をラッチすることができ、定常的な消費電流を抑えつつ、回路構成がより簡単な制御回路を提供することを目的とする。 Therefore, the present invention can latch a logic state with a simple configuration using a C-MOS transistor and arranging a resistor in series with a fuse, and further reduces the circuit configuration while suppressing steady current consumption. An object is to provide a simple control circuit.
上記問題点を解決するために、本発明は以下の構成を採用する。
本発明の半導体装置は、制御パラメータ情報が格納されており、電源投入後の最初の初期化動作を指令する信号に基づき、パラメータ情報が抽出される情報格納部と、情報格納部から抽出される制御パラメータ情報を保持する情報保持部と、情報格納部から抽出される制御パラメータ情報を、電源投入後の最初の初期化動作を指令する信号に基づき情報保持部に転送する制御部と、を備えることを特徴とする。
In order to solve the above problems, the present invention adopts the following configuration.
The semiconductor device of the present invention stores control parameter information, and is extracted from an information storage unit from which parameter information is extracted based on a signal that commands an initial initialization operation after power-on, and from the information storage unit An information holding unit that holds control parameter information, and a control unit that transfers control parameter information extracted from the information storage unit to the information holding unit based on a signal that commands an initial initialization operation after power-on. It is characterized by that.
ここで、上記情報格納部は、電源とプルダウン抵抗との間に接続されており、電源投入後の初期化信号に基づき非導通となる第１のスイッチと、第１のスイッチと直列に接続されたプルダウン抵抗と、プルダウン抵抗と直列に接続され、接地された初期化信号に基づき導通後に非導通となる第２のスイッチからなる制御部によって制御パラメータ情報が転送され、転送された制御パラメータ情報は情報保持部で保持される。 Here, the information storage unit is connected between the power source and the pull-down resistor, and is connected in series with the first switch that becomes non-conductive based on the initialization signal after the power is turned on, and the first switch. The control parameter information is transferred by the control unit composed of the second switch connected in series with the pull-down resistor and the pull-down resistor and turned off after the conduction based on the grounded initialization signal, and the transferred control parameter information is It is held by the information holding unit.
また、上記情報保持部にＣ−ＭＯＳトランジスタを使用することで、制御パラメータ情報が保持されるのは、電源投入後の初期化信号によって、上記スイッチが切替わる１回のみであるため、定常的な消費電流を抑えることが可能である。 Further, by using a C-MOS transistor in the information holding unit, the control parameter information is held only once when the switch is switched by an initialization signal after power is turned on. It is possible to suppress current consumption.
さらに、初期化信号に基づき、上記スイッチを切換えて、制御パラメータ情報を抽出する時間を確保するために、遅延回路を備えている。
さらに、上記遅延回路に、初期化信号が入力する第１の端子と、他の入力信号が入力する第２の端子と、を設けることで第２の端子に他の入力信号が入力したとき、遅延回路の出力信号によって、第１のスイッチが導通し、第２のスイッチが非導通となり、情報格納部の制御パラメータ情報は変更前の情報を再現することも可能である。
Further, a delay circuit is provided to secure time for extracting the control parameter information by switching the switch based on the initialization signal.
Furthermore, by providing the delay circuit with a first terminal for inputting an initialization signal and a second terminal for inputting another input signal, when another input signal is input to the second terminal, According to the output signal of the delay circuit, the first switch is turned on and the second switch is turned off, and the control parameter information in the information storage unit can reproduce the information before the change.
本発明を実施することで、従来例よりも簡単な回路構成で制御パラメータ情報を保持することが可能となり、さらには、定常時の消費電流を抑えることが可能である。 By implementing the present invention, it is possible to hold control parameter information with a simpler circuit configuration than that of the conventional example, and it is possible to suppress current consumption in a steady state.
以下、図面を参照しながら、本発明の実施の形態について詳細に説明する。
（本発明における第１の実施形態）
図１は本発明の半導体装置の制御回路を示す。制御回路はヒューズ部１１と保持部１２から構成され、ヒューズ部１１は、第１のトランジスタスイッチＳＷ１と、第２のトランジスタスイッチＳＷ２と、遅延回路３と、ヒューズ４と、抵抗から構成される。本発明のヒューズ部１１は半導体素子の内部に内蔵させることが可能である。また、保持部１２はＤフリップフロップにより構成される。
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
(First embodiment of the present invention)
FIG. 1 shows a control circuit of a semiconductor device of the present invention. The control circuit includes a
本発明における第１の実施形態を表すヒューズ部１１は、電源ＶＤＤに接続されたヒューズ４と、ヒューズ４に直列にプルダウン抵抗５を接続し、プルダウン抵抗５と直列にＳＷ２のドレインを接続し、ＳＷ２のソースは接地される。ＳＷ２のゲートは遅延回路３の出力と接続され、ＳＷ１のゲートに接続される。ＳＷ１のソースは電源ＶＤＤに接続され、ＳＷ１のドレインはヒューズ４とプルダウン抵抗５の間、すなわち、ノード６に接続され、ノード６は保護抵抗７の一端に接続される。
The
保持部１２はＤフリップフロップを用いたラッチ回路であり、ＤフリップフロップのＤ端子に保護抵抗７の他端が接続される。クロック端子（ＣＬＫ）には遅延回路３の入力が接続され、ここに後述するラッチ制御信号が入力する。
The
本発明では、実施例として回路動作開始時におけるヒューズ部１１の論理状態をラッチするために、パワーオンリセット信号を用いる。パワーオンリセット信号とは、回路に電源供給するレギュレータＩＣにて発生するパルス信号で、電源出力オン時に、電圧が安定するタイミングを見計らって出力されるものである。ここで本発明の実施例は、回路動作開始時に限られるものではなく、定常状態において、例えばリセットする際に、上記パワーオンリセット信号（以下、ラッチ制御信号という）に相当するリセットパルスを発生させ、その時のヒューズ部の論理状態をラッチするものでもよい。
In the present invention, as an embodiment, a power-on reset signal is used to latch the logic state of the
次に、図２のタイミング図を参照し、本発明の具体的な動作を説明する。ここで、以降の説明では、論理状態をラッチするタイミングはラッチ制御信号の立ち上がりエッジによってヒューズ４の状態を取り込み、その状態を保持するものとする。 Next, the specific operation of the present invention will be described with reference to the timing chart of FIG. Here, in the following description, it is assumed that the timing of latching the logic state captures the state of the fuse 4 by the rising edge of the latch control signal and holds the state.
ラッチ制御信号が発生する前は、ＳＷ１がオンで、ヒューズ４によらずＤフリップフロップのＤ端子にはハイレベルが入力され、ＳＷ２がオフで電源からプルダウン抵抗５を通じて流れる電流経路は断たれている。
Before the latch control signal is generated, SW1 is on, a high level is input to the D terminal of the D flip-flop regardless of the fuse 4, and the current path flowing from the power source through the pull-
ラッチ制御信号が発生（ローレベル）すると、遅延回路３により、入力は反転され、遅延回路３の出力はハイレベルとなるから、ＳＷ２がオンしてＳＷ１がオフとなり、ＤフリップフロップのＤ端子はヒューズ４の状態に応じた信号レベルとなる。同図（ａ）はヒューズ４が有るときを示し、同図（ｂ）はヒューズ４が無いときを示す。この状態で、ラッチ制御信号がハイレベルに戻るとき、その立ち上がりエッジでＤフリップフロップがヒューズ部１１の論理状態、すなわちヒューズ４の状態に応じた信号レベルを同図のホールドタイム間でラッチする。続いて、遅延回路３による遅延時間が経過してから、ＳＷ１及びＳＷ２はラッチ制御信号発生前の状態に戻るため、以降プルダウン抵抗５を通じた電流経路は断たれ、かつＤフリップフロップのＤ端子の入力レベルはヒューズ４の状態によらずハイレベルに固定され、開放状態とはならない。
When the latch control signal is generated (low level), the input is inverted by the delay circuit 3 and the output of the delay circuit 3 becomes high level, so that SW2 is turned on and SW1 is turned off, and the D terminal of the D flip-flop The signal level depends on the state of the fuse 4. FIG. 2A shows the case where the fuse 4 is provided, and FIG. 4B shows the case where the fuse 4 is not provided. In this state, when the latch control signal returns to the high level, the D flip-flop latches the signal level corresponding to the logic state of the
このようにラッチ制御信号によって、ヒューズ部１１の論理状態を取り込む時のみＳＷ２をオンし、ＳＷ１をオフすることで、定常時、電流経路を断ち、かつヒューズ４断でもＤフリップフロップのＤ端子入力が開放状態となるのを防ぐ。よって、ラッチ制御信号によって電流経路を断続するスイッチ（ＳＷ１，２）及びヒューズ部１１の状態を制御し、ヒューズ部１１の論理状態をラッチ制御可能となる。
In this way, the SW2 is turned on only when the logic state of the
ここで上記遅延回路３は、図２に示すホールドタイム、すなわち、ヒューズ４の状態を保持部１２に書き込むための時間を確保する働きも兼ねているが、遅延回路３によらず、ラッチ制御信号が伝播される信号線の有する寄生負荷による伝播遅延を利用して保持部１２に書き込みしてもよい。このように、ラッチ制御信号のレベルの切り替えに伴い、ＤフリップフロップのＤ端子の切り替わる時間を、ホールドタイム、すなわち書き込む時間よりも遅らせることで、Ｑ端子のレベル保持を確実にする。
Here, the delay circuit 3 also serves to secure the hold time shown in FIG. 2, that is, the time for writing the state of the fuse 4 into the
ここで、本発明で使用するラッチ回路のＤフリップフロップは、Ｄフリップフロップの構成回路の中にＣ−ＭＯＳトランジスタが使われている。
使用する箇所は、Ｄフリップフロップの中のインバータ回路の部分である。次にＣ−ＭＯＳトランジスタの動作を、図３を参照しながら説明する。
Here, in the D flip-flop of the latch circuit used in the present invention, a C-MOS transistor is used in the constituent circuit of the D flip-flop.
The part used is the part of the inverter circuit in the D flip-flop. Next, the operation of the C-MOS transistor will be described with reference to FIG.
Ｃ−ＭＯＳトランジスタのＰチャンネル（以降Ｐ−ｃｈと表す）側は電源に接続され、Ｎチャンネル（以降Ｎ−ｃｈと表す）側は接地される。
Ｐ−ｃｈ側のトランジスタはゲート端子がソース端子より電位が低くなるとオンとなり、Ｎ−ｃｈ側のトランジスタはゲート端子がソース端子より電位が高くなるとオンとなるので、Ｖｉｎがローレベル（≒０）のとき、Ｐ−ｃｈ側のトランジスタはオンとなり、Ｎ−ｃｈ側のトランジスタはオフとなる。よって、このときＶｏｕｔにはハイレベルが出力される。
The P-channel (hereinafter referred to as P-ch) side of the C-MOS transistor is connected to the power source, and the N-channel (hereinafter referred to as N-ch) side is grounded.
The transistor on the P-ch side is turned on when the potential of the gate terminal is lower than that of the source terminal, and the transistor on the N-ch side is turned on when the potential of the gate terminal is higher than that of the source terminal. At this time, the transistor on the P-ch side is turned on and the transistor on the N-ch side is turned off. Accordingly, at this time, a high level is output to Vout.
一方、Ｖｉｎがハイレベル（≒ＶＤＤ）になると、Ｐ−ｃｈ側のトランジスタはオフとなり、Ｎ−ｃｈ側のトランジスタはオンとなる。よって、このときＶｏｕｔにはローレベルが出力される。 On the other hand, when Vin becomes a high level (≈VDD), the P-ch side transistor is turned off and the N-ch side transistor is turned on. Therefore, at this time, a low level is output to Vout.
ハイレベルとローレベルの中間電圧のときは、Ｎ−ｃｈ側のトランジスタとＰ−ｃｈ側のトランジスタが共にオンするため、このとき電源と接地間に貫通電流が流れる。
これより、入力レベルＶｉｎがハイレベルまたはローレベルに固定されていればＮ−ｃｈ側のトランジスタまたはＰ−ｃｈ側のトランジスタの何れかしかオンしないため、貫通電流の発生を抑えることができ、その結果、定常的な消費電流を抑えることが可能である。
When the intermediate voltage is between the high level and the low level, the N-ch side transistor and the P-ch side transistor are both turned on, and at this time, a through current flows between the power supply and the ground.
As a result, if the input level Vin is fixed to a high level or a low level, only one of the N-ch side transistor and the P-ch side transistor is turned on. As a result, steady current consumption can be suppressed.
なお、以降の他の実施形態において使用するＤフリップフロップも、Ｃ−ＭＯＳトランジスタを使用するため、これ以降は説明を省略する。
また、上記実施例において、図４に示す通り、遅延回路３をＮＯＲ回路３１とし、遅延兼インバータ回路にゲート機能を持たせてもよい。このとき、第１の入力端子には外部からの制御信号が入力されるようにし、第２の入力端子はラッチ制御信号が入力されるようにする。外部制御信号をハイレベルとすることで、ＳＷ１が常にオンとなり、ヒューズ４の状態によらず、ヒューズ４切断前の状態と等価にすることが可能となる。ヒューズ４は一度切断すると元に戻せないため、時に切断前の状態での動作確認をしたい場合も想定される。その場合の対応として本実施例を採用することで、少ない回路変更によってヒューズ部１１の論理状態をラッチ制御可能とするものである。
Note that the D flip-flops used in other embodiments below also use C-MOS transistors, and hence the description thereof will be omitted.
In the above embodiment, as shown in FIG. 4, the delay circuit 3 may be a NOR
具体的な動作を説明するために、図５には外部制御信号をハイレベルとしたときのタイミング図を示す。外部制御信号がハイレベルのとき、ラッチ制御信号が発生（ローレベル）すると、ＮＯＲ回路３１の出力はローレベルとなるから、ＳＷ２は常にオフ状態であり、ＳＷ１は常にオン状態である。よって、ヒューズ４の状態によらず、ヒューズ４切断前の状態と等価にすることが可能となる。
In order to explain a specific operation, FIG. 5 shows a timing chart when the external control signal is set to the high level. When the latch control signal is generated (low level) when the external control signal is high level, the output of the NOR
また、図６は外部制御信号がローレベルのときのタイミング図を示す。このときのＳＷ１とＳＷ２とＤフリップフロップのＤ端子の入力レベルは図２のタイミング図と同じ論理状態となる。同図（ａ）はヒューズ４が有るときを示し、同図（ｂ）はヒューズ４が無いときを示す。
（本発明における第２の実施形態）
図７は本発明の半導体装置の第２の実施形態における制御回路を示す。制御回路はヒューズ部６１と保持部１２から構成され、ヒューズ部６１は、第１のトランジスタスイッチと、第２のトランジスタスイッチと、遅延回路６２と、ヒューズ４と、抵抗から構成される。本発明のヒューズ部６１は半導体素子の内部に内蔵させることが可能である。また、保持部１２はＤフリップフロップにより構成される。
FIG. 6 is a timing chart when the external control signal is at a low level. At this time, the input levels of SW1, SW2, and the D terminal of the D flip-flop are in the same logic state as in the timing diagram of FIG. FIG. 2A shows the case where the fuse 4 is provided, and FIG. 4B shows the case where the fuse 4 is not provided.
(Second embodiment of the present invention)
FIG. 7 shows a control circuit in the second embodiment of the semiconductor device of the present invention. The control circuit includes a
本発明における第２の実施形態を表すヒューズ部６１は、電源ＶＤＤにプルアップ抵抗６３が接続され、プルアップ抵抗６３と直列にＳＷ２のソースが接続される。ＳＷ２のドレインはＳＷ１のドレインとヒューズ４の一端に接続され、ヒューズ４の他端とＳＷ１のソースは接地される。ＳＷ１のゲートとＳＷ２のゲートは遅延回路６２の出力と接続される。
In the
ＳＷ１のソースとＳＷ２のドレインの間、すなわち、ノード６４は保護抵抗７の一端に接続される。
保持部１２はＤフリップフロップのＤ端子に保護抵抗７の他端が接続される。クロック端子（ＣＬＫ）には遅延回路６２の入力が接続され、ここにラッチ制御信号が入力する。
Between the source of SW 1 and the drain of SW 2, that is, the
The holding
ヒューズ部６１の論理状態は、ラッチ制御信号を用いてラッチする。ここで本発明の実施例は、回路動作開始時に限られるものではなく、定常状態において、例えばリセットする際に、上記ラッチ制御信号に相当するリセットパルスを発生させ、その時のヒューズ部６１の論理状態をラッチするものでもよい。
The logic state of the
次に、図８のタイミング図を参照し、本発明の具体的な動作を説明する。ここで、以降の説明では、論理状態をラッチするタイミングはラッチ制御信号の立ち上がりエッジによってヒューズ４の状態を取り込み、その状態を保持するものとする。 Next, the specific operation of the present invention will be described with reference to the timing chart of FIG. Here, in the following description, it is assumed that the timing of latching the logic state captures the state of the fuse 4 by the rising edge of the latch control signal and holds the state.
ラッチ制御信号が発生する前は、ＳＷ２がオフであるから、ヒューズ４によらずＤフリップフロップのＤ端子にはハイレベルが入力され、また、電源からプルアップ抵抗６３を通じて流れる電流経路は断たれている。
Since SW2 is off before the latch control signal is generated, a high level is input to the D terminal of the D flip-flop regardless of the fuse 4, and the current path flowing from the power source through the pull-up
ラッチ制御信号が発生（ローレベル）すると、遅延回路６２の出力はローレベルとなるから、ＳＷ２がオンとなり、ＳＷ１はオフとなる。ＤフリップフロップのＤ端子はヒューズ４の状態に応じた信号レベルとなる。同図（ａ）はヒューズ４が有るときを示し、同図（ｂ）はヒューズ４が無いときを示す。この状態で、ラッチ制御信号がハイレベルに戻るとき、その立ち上がりエッジでＤフリップフロップがヒューズ部６１の論理状態、すなわちヒューズ４の状態に応じた信号レベルを同図のホールドタイム間でラッチする。続いて、遅延回路６２による遅延時間が経過してから、ＳＷ１とＳＷ２はラッチ制御信号発生前の状態に戻るため、以降プルアップ抵抗６３を通じた電流経路は断たれ、かつＤフリップフロップのＤ端子の入力レベルはヒューズ４の状態によらずローレベルに固定され、開放状態とはならない。
When the latch control signal is generated (low level), the output of the
このようにラッチ制御信号によって、ヒューズ部６１の論理状態を取り込む時のみＳＷ２をオンし、ＳＷ１をオフにすることで、定常時、電流経路を断ち、かつヒューズ４断でもＤフリップフロップのＤ端子入力が開放状態となるのを防ぐ。よって、ラッチ制御信号によって電流経路を断続するスイッチ（ＳＷ１，２）及びヒューズ部６１の状態を制御し、ヒューズ部６１の論理状態をラッチ制御可能となる。
In this way, the SW2 is turned on only when the logic state of the
ここで上記遅延回路６２は、図８に示すホールドタイム、すなわち、ヒューズ４の状態を保持部１２に書き込むための時間を確保する働きも兼ねているが、遅延回路６２によらず、ラッチ制御信号が伝播される信号線の有する寄生負荷による伝播遅延を利用して保持部１２に書き込みしてもよい。このように、ラッチ制御信号のレベルの切り替えに伴い、ＤフリップフロップのＤ端子の切り替わる時間を、ホールドタイム、すなわち書き込む時間よりも遅らせることで、Ｑ端子のレベル保持を確実にする。
Here, the
また、上記実施例において、図９に示す通り、遅延回路６２にゲート機能を持たせてもよい。このとき、第１の入力端子には外部からの制御信号が入力されるようにし、第２の入力端子はラッチ制御信号が入力されるようにする。外部制御信号をハイレベルとすることで、ＳＷ１はラッチ制御信号が入力すると、ヒューズ４の状態によらず、ヒューズ４切断前の状態と等価にすることが可能となる。ヒューズ４は一度切断すると元に戻せないため、時に切断前の状態での動作確認をしたい場合も想定される。その場合の対応として本実施例を採用することで、少ない回路変更によってヒューズ部６１の論理状態をラッチ制御可能とするものである。
In the above embodiment, the
具体的な動作を説明するために、図１０は外部制御信号がローレベルのときのタイミング図を示す。外部制御信号がローレベルのとき、ラッチ制御信号が発生（ローレベル）すると、遅延回路６２の出力はローレベルとなるから、ＳＷ１はオフ状態であり、ＳＷ２はオン状態である。よって、ＤフリップフロップのＤ端子はヒューズ４の状態に応じた信号レベルとなる。同図（ａ）はヒューズ４が有るときを示し、同図（ｂ）はヒューズ４が無いときを示す。
In order to explain a specific operation, FIG. 10 shows a timing chart when the external control signal is at a low level. When the latch control signal is generated (low level) when the external control signal is at low level, the output of the
図１１は外部制御信号をハイレベルとしたときのタイミング図を示す。外部制御信号がハイレベルのとき、ラッチ制御信号が発生（ローレベル）すると、遅延回路６２の出力はハイレベルとなるから、ＳＷ１はオン状態であり、また、ＳＷ２はオフ状態である。よって、ヒューズ４の状態によらず、ヒューズ４切断前の状態と等価にすることが可能となる。
（本発明における第３の実施形態）
図１４は本発明の半導体装置の第４の実施形態における制御回路を示す。制御回路はヒューズ部１１と保持部１２から構成され、ヒューズ部１１は、トランジスタスイッチＳＷ２と、遅延回路６２と、ヒューズ４と、抵抗から構成される。本発明のヒューズ部１１は半導体素子の内部に内蔵させることが可能である。また、保持部１２はＤフリップフロップにより構成される。
FIG. 11 shows a timing chart when the external control signal is set to the high level. When the latch control signal is generated (low level) when the external control signal is high level, the output of the
(Third embodiment of the present invention)
FIG. 14 shows a control circuit in the fourth embodiment of the semiconductor device of the present invention. The control circuit includes a
本発明における第４の実施形態を表すヒューズ部１１は、電源ＶＤＤに接続されたヒューズ４と、ヒューズ４と直列にＳＷ２のソースが接続される。ＳＷ２のドレインとプルダウン抵抗５の一端を接続し、プルダウン抵抗５の他端は接地される。ＳＷ１のゲートは遅延回路６２の出力と接続される。ＳＷ２のソースとプルダウン抵抗５の間、すなわち、ノード６に接続され、ノード６は保護抵抗７の一端に接続される。
In the
保持部１２はＤフリップフロップのＤ端子に保護抵抗７の他端が接続される。クロック端子（ＣＬＫ）には遅延回路６２の入力が接続され、ここに後述するラッチ制御信号が入力する。
The holding
ヒューズ部１１の論理状態は、ラッチ制御信号を用いてラッチする。ここで本発明の実施例は、回路動作開始時に限られるものではなく、定常状態において、例えばリセットする際に、上記ラッチ制御信号に相当するリセットパルスを発生させ、その時のヒューズ部１１の論理状態をラッチするものでもよい。
The logic state of the
次に、図１５のタイミング図を参照し、本発明の具体的な動作を説明する。ここで、以降の説明では、論理状態をラッチするタイミングはラッチ制御信号の立ち上がりエッジによってヒューズ４の状態を取り込み、その状態を保持するものとする。 Next, the specific operation of the present invention will be described with reference to the timing chart of FIG. Here, in the following description, it is assumed that the timing of latching the logic state captures the state of the fuse 4 by the rising edge of the latch control signal and holds the state.
ラッチ制御信号が発生する前は、ＳＷ２がオフで、ヒューズ４によらずＤフリップフロップのＤ端子にはローレベルが入力され、電源からプルダウン抵抗５を通じて流れる電流経路は断たれている。
Before the latch control signal is generated, SW2 is off, a low level is input to the D terminal of the D flip-flop regardless of the fuse 4, and the current path flowing from the power source through the pull-
ラッチ制御信号が発生（ローレベル）すると、遅延回路６２の出力はローレベルとなるから、ＳＷ２がオンし、ＤフリップフロップのＤ端子はヒューズ４の状態に応じた信号レベルとなる。同図（ａ）はヒューズ４が有るときを示し、同図（ｂ）はヒューズ４が無いときを示す。この状態で、ラッチ制御信号がハイレベルに戻るとき、その立ち上がりエッジでＤフリップフロップがヒューズ部１１の論理状態、すなわちヒューズ４の状態に応じた信号レベルを同図のホールドタイム間でラッチする。同時に、ＳＷ２はラッチ制御信号発生前の状態に戻るため、以降プルダウン抵抗５を通じた電流経路は断たれ、かつＤフリップフロップのＤ端子の入力レベルはヒューズ４の状態によらずローレベルに固定され、開放状態とはならない。
When the latch control signal is generated (low level), the output of the
このようにラッチ制御信号によって、ヒューズ部１１の論理状態を取り込む時のみＳＷ２をオンすることで、定常時、電流経路を断ち、かつヒューズ４断でもＤフリップフロップのＤ端子入力が開放状態となるのを防ぐ。よって、ラッチ制御信号によって電流経路を断続するスイッチ（ＳＷ２）及びヒューズ部１１の状態を制御し、ヒューズ部１１の論理状態をラッチ制御可能となる。
In this way, by turning on SW2 only when the logic state of the
ここで上記遅延回路６２は、図１５に示すホールドタイム、すなわち、ヒューズ４の状態を保持部１２に書き込むための時間を確保する働きも兼ねているが、遅延回路６２によらず、ラッチ制御信号が伝播される信号線の有する寄生負荷による伝播遅延を利用して保持部１２に書き込みしてもよい。このように、ラッチ制御信号のレベルの切り替えに伴い、ＤフリップフロップのＤ端子の切り替わる時間を、ホールドタイム、すなわち書き込む時間よりも遅らせることで、Ｑ端子のレベル保持を確実にする。
Here, the
（本発明における第４の実施形態）
図１６は本発明の半導体装置の第５の実施形態における制御回路を示す。制御回路はヒューズ部６１と保持部１２から構成され、ヒューズ部６１は、トランジスタスイッチＳＷ２と、遅延回路６２と、ヒューズ４と、抵抗から構成される。本発明のヒューズ部６１は半導体素子の内部に内蔵させることが可能である。また、保持部１２はＤフリップフロップにより構成される。
(Fourth embodiment of the present invention)
FIG. 16 shows a control circuit in the fifth embodiment of the semiconductor device of the present invention. The control circuit includes a
本発明における第５の実施形態を表すヒューズ部６１は、電源ＶＤＤに接続されたプルアップ抵抗６３と、プルアップ抵抗６３と直列にＳＷ２のドレインが接続される。ＳＷ２のソースとヒューズ４の一端を接続し、ヒューズ４の他端は接地される。ＳＷ２のゲートは遅延回路６２の出力と接続される。ＳＷ２のドレインとプルアップ抵抗６３の間、すなわち、ノード６４に接続され、ノード６４は保護抵抗７の一端に接続される。
The
保持部１２はＤフリップフロップのＤ端子に保護抵抗７の他端が接続される。クロック端子（ＣＬＫ）には遅延回路６２の入力が接続され、ここに後述するラッチ制御信号が入力される。
The holding
ヒューズ部６１の論理状態は、ラッチ制御信号を用いてラッチする。ここで本発明の実施例は、回路動作開始時に限られるものではなく、定常状態において、例えばリセットする際に、上記ラッチ制御信号に相当するリセットパルスを発生させ、その時のヒューズ部６１の論理状態をラッチするものでもよい。
The logic state of the
次に、図１７のタイミング図を参照し、本発明の具体的な動作を説明する。ここで、以降の説明では、論理状態をラッチするタイミングはラッチ制御信号の立ち上がりエッジによってヒューズ４の状態を取り込み、その状態を保持するものとする。 Next, the specific operation of the present invention will be described with reference to the timing chart of FIG. Here, in the following description, it is assumed that the timing of latching the logic state captures the state of the fuse 4 by the rising edge of the latch control signal and holds the state.
ラッチ制御信号が発生する前は、ＳＷ２がオフで、ヒューズ４によらずＤフリップフロップのＤ端子にはハイレベルが入力され、電源からプルアップ抵抗６３を通じて流れる電流経路は断たれている。
Before the latch control signal is generated, SW2 is off, a high level is input to the D terminal of the D flip-flop regardless of the fuse 4, and the current path flowing from the power source through the pull-up
ラッチ制御信号が発生（ローレベル）すると、遅延回路６２の出力はローレベルとなるから、ＳＷ２がオンし、ＤフリップフロップのＤ端子はヒューズ４の状態に応じた信号レベルとなる。同図（ａ）はヒューズ４が有るときを示し、同図（ｂ）はヒューズ４が無いときを示す。この状態で、ラッチ制御信号がハイレベルに戻るとき、その立ち上がりエッジでＤフリップフロップがヒューズ部６１の論理状態、すなわちヒューズ４の状態に応じた信号レベルを同図のホールドタイム間でラッチする。同時に、ＳＷ２はラッチ制御信号発生前の状態に戻るため、以降プルアップ抵抗６３を通じた電流経路は断たれ、かつＤフリップフロップのＤ端子の入力レベルはヒューズ４の状態によらずハイレベルに固定され、開放状態とはならない。
When the latch control signal is generated (low level), the output of the
このようにラッチ制御信号によって、ヒューズ部６１の論理状態を取り込む時のみＳＷ２をオンすることで、定常時、電流経路を断ち、かつヒューズ４断でもＤフリップフロップのＤ端子入力が開放状態となるのを防ぐ。よって、ラッチ制御信号によって電流経路を断続するスイッチ（ＳＷ２）及びヒューズ部６１の状態を制御し、ヒューズ部６１の論理状態をラッチ制御可能となる。
Thus, by turning on SW2 only when the logic state of the
ここで上記遅延回路６２は、図１７に示すホールドタイム、すなわち、ヒューズ４の状態を保持部１２に書き込むための時間を確保する働きも兼ねているが、遅延回路６２によらず、ラッチ制御信号が伝播される信号線の有する寄生負荷による伝播遅延を利用して保持部１２に書き込みしてもよい。このように、ラッチ制御信号のレベルの切り替えに伴い、ＤフリップフロップのＤ端子の切り替わる時間を、ホールドタイム、すなわち書き込む時間よりも遅らせることで、Ｑ端子のレベル保持を確実にする。
Here, the
１，２ トランジスタ
３，６２ 遅延回路
４ ヒューズ
５，１１１ プルダウン抵抗
６，６４ ノード
７ 保護抵抗
１１，６１ ヒューズ部
１２ 保持部
３１ ＮＯＲ回路
６３，１１２ プルアップ抵抗
１１０ 半導体素子
DESCRIPTION OF SYMBOLS 1, 2
Claims (11)
前記情報格納部から抽出される前記制御パラメータ情報を保持する情報保持部と、
前記情報格納部から抽出される前記制御パラメータ情報を前記電源投入後の初期化信号に基づき前記情報保持部に転送する制御部と、
を備えることを特徴とする半導体装置。 An information storage unit for storing control parameter information;
An information holding unit for holding the control parameter information extracted from the information storage unit;
A control unit that transfers the control parameter information extracted from the information storage unit to the information holding unit based on an initialization signal after the power is turned on;
A semiconductor device comprising:
前記スイッチに接続された少なくとも１つの抵抗と、
からなり、前記初期化信号に基づき前記スイッチの導通状態が変化することを特徴とする請求項１記載の半導体装置。 The controller includes at least one switch;
At least one resistor connected to the switch;
The semiconductor device according to claim 1, wherein the conduction state of the switch changes based on the initialization signal.
前記情報格納部及び前記情報保持部に一端が接続されたプルダウン抵抗と、
前記プルダウン抵抗の他端に接続され、前記初期化信号により導通になり、前記初期化信号終了後に非導通となる第２のスイッチと、
からなることを特徴とする請求項２記載の半導体装置。 The control unit is connected in parallel to the information storage unit, and the first switch is turned off by the initialization signal;
A pull-down resistor having one end connected to the information storage unit and the information holding unit;
A second switch connected to the other end of the pull-down resistor, turned on by the initialization signal, and turned off after the initialization signal ends;
The semiconductor device according to claim 2, comprising:
外部制御信号が入力する第２の端子と、
を設け、前記第２の端子に前記外部制御信号が入力したとき、前記遅延回路の出力信号によって、前記第１のスイッチが導通し、前記第２のスイッチが非導通となり、前記情報格納部の制御パラメータ情報は変更前の情報を再現することを特徴とする請求項２記載の半導体装置。 A first terminal to which the initialization signal is input to the delay circuit;
A second terminal for inputting an external control signal;
When the external control signal is input to the second terminal, the output signal of the delay circuit causes the first switch to be turned on and the second switch to be turned off. 3. The semiconductor device according to claim 2, wherein the control parameter information reproduces information before the change.
前記情報格納部に接続され、前記初期化信号により導通になり、前記初期化信号終了後に非導通となる第２のスイッチと、
前記第２のスイッチに一端が接続されるとともに他端が電源に接続されたプルアップ抵抗と、
からなることを特徴とする請求項２記載の半導体装置。 The control unit is connected in parallel to the information storage unit, and the first switch is turned off by the initialization signal;
A second switch connected to the information storage unit, turned on by the initialization signal, and turned off after the initialization signal ends;
A pull-up resistor having one end connected to the second switch and the other end connected to a power source;
The semiconductor device according to claim 2, comprising:
他の入力信号が入力する第２の端子と、
を設け、前記第２の端子に前記他の入力信号が入力したとき、前記遅延回路の出力信号によって、前記第２のスイッチが導通となり、前記情報格納部の制御パラメータ情報は変更前の情報を再現することを特徴とする請求項６記載の半導体装置。 A delay circuit for ensuring a time for turning on the second switch based on the initialization signal; and a first terminal to which the initialization signal is input to the delay circuit;
A second terminal for receiving another input signal;
When the other input signal is input to the second terminal, the second switch is turned on by the output signal of the delay circuit, and the control parameter information in the information storage unit stores the information before the change. The semiconductor device according to claim 6, which is reproduced.
前記制御パラメータ情報を保持する情報保持部と、
前記情報格納部に接続され、電源投入後の初期化信号に基づき導通し、前記初期化信号終了後に非導通となるスイッチと、
前記スイッチに接続されるプルダウン抵抗からなる制御部と、
を備えることを特徴とする半導体装置。 An information storage unit for storing control parameter information;
An information holding unit for holding the control parameter information;
A switch that is connected to the information storage unit, is turned on based on an initialization signal after power-on, and is turned off after the initialization signal ends;
A control unit comprising a pull-down resistor connected to the switch;
A semiconductor device comprising:
前記制御パラメータ情報を保持する情報保持部と、
前記情報格納部に接続され、電源投入後の初期化信号に基づき導通し、前記初期化信号終了後に非導通となるスイッチと、
前記スイッチに接続されるプルアップ抵抗からなる制御部と、
を備えることを特徴とする半導体装置。 An information storage unit for storing control parameter information;
An information holding unit for holding the control parameter information;
A switch that is connected to the information storage unit, is turned on based on an initialization signal after power-on, and is turned off after the initialization signal ends;
A control unit comprising a pull-up resistor connected to the switch;
A semiconductor device comprising:
A delay circuit is provided for delaying a change of the switch from conduction to non-conduction with respect to the initialization signal and securing a time for writing the control parameter information of the information storage unit to the information holding unit. The semiconductor device according to claim 9 and claim 10.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2005165894A JP2006339602A (en) | 2005-06-06 | 2005-06-06 | Semiconductor device |
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| JP (1) | JP2006339602A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009081166A (en) * | 2007-09-25 | 2009-04-16 | New Japan Radio Co Ltd | Trimming circuit |
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2005
- 2005-06-06 JP JP2005165894A patent/JP2006339602A/en not_active Withdrawn
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