JP2010267922A

JP2010267922A - Trimming circuit

Info

Publication number: JP2010267922A
Application number: JP2009120175A
Authority: JP
Inventors: Taizo Endo; 泰蔵遠藤; Takeyoshi Kuno; 剛義久野; Koji Hayashi; 浩司林; Naoki Uchino; 直樹内野
Original assignee: New Japan Radio Co Ltd
Current assignee: New Japan Radio Co Ltd
Priority date: 2009-05-18
Filing date: 2009-05-18
Publication date: 2010-11-25
Anticipated expiration: 2029-05-18
Also published as: JP5422259B2

Abstract

<P>PROBLEM TO BE SOLVED: To minimize manufacturing costs by eliminating the need for a special register for holding a reconnection determination result even when a measure against reconnection of wiring, such as a fuse, is taken for a trimming processing portion. <P>SOLUTION: A trimming circuit includes a shift register 130 which stores trimming data to be input to a circuit 140 to be trimmed when adjusting a circuit characteristic value of the circuit 140 to be trimmed by inputting the trimming data to the circuit 140 to be trimmed, the trimming processing unit 110 which generates trimming data by disconnecting/connecting a fuse, and a selector unit 120 which transfers externally input trimming data DATA for a test during a pre-test to the shift register 130, and transfers the trimming data generated by the trimming processing unit 110 during actual trimming to the shift register 130. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、半導体装置からなるトリミング対象回路の回路特性を合わせ込むためのトリミング回路に関するものである。 The present invention relates to a trimming circuit for matching circuit characteristics of a trimming target circuit made of a semiconductor device.

半導体装置のトリミング回路では、ヒューズ切断により半導体装置の回路特性値をトリミングした後の効果を事前に確認するために、ヒューズ切断前にトリミング後の状態を半導体装置内部に擬似的に作り出し、その結果を確認してからヒューズを切断するプリテスト回路を半導体装置内部に備えることがある。このプリテスト回路を備えたトリミング回路の特許文献として特許文献１，２がある。 In the trimming circuit of the semiconductor device, in order to confirm in advance the effect after trimming the circuit characteristic value of the semiconductor device by cutting the fuse, the state after trimming is created in the semiconductor device before the fuse is cut, and the result In some cases, a pretest circuit for cutting the fuse after confirming the above is provided in the semiconductor device. Patent documents 1 and 2 are patent documents of a trimming circuit including the pretest circuit.

特許文献１に記載のプリテスト回路を備えたトリミング回路２００を図２に示す。同トリミング回路２００は、トリミング処理部２１０、シフトレジスタ２２０、セレクタ部２３０、トリミング対象回路２４０、トリミングデータ入力端子２０１、トリミングクロック入力端子２０２、高電圧印加用のヒューズパッド２０３，２０４，２０５、プルダウン抵抗Ｒ２１，Ｒ２２、バッファＢ２１，Ｂ２２で構成される。 A trimming circuit 200 including the pretest circuit described in Patent Document 1 is shown in FIG. The trimming circuit 200 includes a trimming processing unit 210, a shift register 220, a selector unit 230, a trimming target circuit 240, a trimming data input terminal 201, a trimming clock input terminal 202, a fuse pad 203, 204, 205 for applying a high voltage, and a pull-down. It comprises resistors R21 and R22 and buffers B21 and B22.

トリミング処理部２１０は、３つの判定ビットから構成される。第１の判定ビットは、ヒューズパッド２０３に接続されたプルアップ抵抗Ｒ２３、ヒューズＦ２１、インバータＩＮＶ２１で構成される。第２の判定ビットは、ヒューズパッド２０４に接続されたプルアップ抵抗Ｒ２４、ヒューズＦ２２、インバータＩＮＶ２２で構成される。第３の判定ビットは、ヒューズパッド２０５に接続されたプルアップ抵抗Ｒ２５、ヒューズＦ２３、インバータＩＮＶ２３で構成される。 The trimming processing unit 210 includes three determination bits. The first determination bit includes a pull-up resistor R23 connected to the fuse pad 203, a fuse F21, and an inverter INV21. The second determination bit includes a pull-up resistor R24, a fuse F22, and an inverter INV22 connected to the fuse pad 204. The third determination bit includes a pull-up resistor R25, a fuse F23, and an inverter INV23 connected to the fuse pad 205.

シフトレジスタ２２０は、フリップフロップＦＦ２１，ＦＦ２２，ＦＦ２３で構成される。セレクタ部２３０はインバータＩＮＶ２４、それぞれ２個のアンド回路と１個のノア回路からなるセレクタＳＥＬ２１，ＳＥＬ２２，ＳＥＬ２３で構成される。 The shift register 220 includes flip-flops FF21, FF22, and FF23. The selector unit 230 includes an inverter INV24, which includes selectors SEL21, SEL22, and SEL23 each including two AND circuits and one NOR circuit.

同トリミング回路２００の動作を、プリテスト処理とトリミング処理に分けて説明する。プリテスト処理時のタイミングチャートを図３に示す。同図に示すように、図２のトリミングデータ入力端子２０１にトリミングデータＴＤＡＴＡが入力し、トリミングクロック入力端子２０２にトリミングクロックＴＣＬＫが入力する。シフトレジスタ２２０の初段のフリップフロップＦＦ２１には、トリミングクロックＴＣＬＫの立ち上がりエッジでトリミングデータＴＤＡＴＡが取り込まれる。シフトレジスタ２２０の各フリップフロップＦＦ２１〜ＦＦ２３には、トリミングクロックＴＣＬＫの立ち上がりエッジ３回ごとに１組（３ビット分）のトリミングデータＴＤＡＴＡが格納される。なお、トリミングクロックＴＣＬＫは１組のトリミングデータＴＤＡＴＡの格納終了ごとに一時的にハイレベルに維持される。トリミングクロックＴＣＬＫがハイレベルに維持されたとき、セレクタ２３０はシフトレジスタ２２０の各フリップフロップＦＦ２１〜ＦＦ２３の出力をトリミング対象回路２４０に伝達する。このとき、トリミング対象回路２４０の回路特性値が図示しない診断回路で診断される。以後、トリミングデータＴＤＡＴＡの１組の値を順次変化させて同じ動作を合計８回繰り返す。トリミングデータＴＤＡＴＡの各組についてトリミング対象回路２４０の回路特性値の診断が終了した後、診断された回路特性値が最良のときの１組のトリミングデータＴＤＡＴＡをプリテスト結果として得る。 The operation of the trimming circuit 200 will be described separately for pretest processing and trimming processing. A timing chart during the pretest process is shown in FIG. As shown in the figure, the trimming data TDATA is input to the trimming data input terminal 201 of FIG. 2, and the trimming clock TCLK is input to the trimming clock input terminal 202. Trimming data TDATA is taken into the first flip-flop FF21 of the shift register 220 at the rising edge of the trimming clock TCLK. In each flip-flop FF21 to FF23 of the shift register 220, one set (three bits) of trimming data TDATA is stored every three rising edges of the trimming clock TCLK. Note that the trimming clock TCLK is temporarily maintained at a high level every time storage of one set of trimming data TDATA is completed. When the trimming clock TCLK is maintained at a high level, the selector 230 transmits the outputs of the flip-flops FF21 to FF23 of the shift register 220 to the trimming target circuit 240. At this time, the circuit characteristic value of the trimming target circuit 240 is diagnosed by a diagnostic circuit (not shown). Thereafter, the same operation is repeated a total of 8 times by sequentially changing one set of values of the trimming data TDATA. After the diagnosis of the circuit characteristic value of the trimming target circuit 240 is completed for each set of trimming data TDATA, a set of trimming data TDATA when the diagnosed circuit characteristic value is the best is obtained as a pretest result.

トリミング処理では、プリテスト処理によって得られた回路特性値が最良の１組のトリミングデータＴＤＡＴＡに応じて、トリミング処理部２１０の第１，第２，第３の判定ビットのうち、ハイレベルのビットに対応する判定ビットのヒューズを、ヒューズパッド２０３〜２０５のうちの対応するパッドに高電圧Ｖｚ０〜Ｖｚ２を印加することで、切断する。次に、トリミングデータ入力端子２０１とトリミングクロック入力端子２０２をローレベルに維持する。 In the trimming process, the circuit characteristic value obtained by the pretest process is changed to a high-level bit among the first, second, and third determination bits of the trimming processing unit 210 according to the best set of trimming data TDATA. The fuse of the corresponding determination bit is cut by applying the high voltages Vz0 to Vz2 to the corresponding one of the fuse pads 203 to 205. Next, the trimming data input terminal 201 and the trimming clock input terminal 202 are maintained at a low level.

すると、ヒューズが切断された判定ビットは、セレクタ部２３０を経由して、トリミング対象回路２４０にハイレベルを伝達する。ヒューズが切断されない判定ビットは、セレクタ部２３０を経由して、トリミング対象回路２４０にローレベルを伝達する。以上の動作によって、プリテスト処理により最適な切断状態をあらかじめ判定した後に、実際のヒューズを切断することができる。 Then, the determination bit whose fuse has been cut transmits a high level to the trimming target circuit 240 via the selector unit 230. The determination bit whose fuse is not cut transmits a low level to the trimming target circuit 240 via the selector unit 230. With the above operation, an actual fuse can be cut after an optimum cut state is determined in advance by pretest processing.

特許文献２に記載のプリテスト回路を含んだトリミング回路３００を図４に示す。同トリミング回路は、トリミング処理部３１０、シフトレジスタ３２０、セレクタ部３３０、トリミング対象回路３４０、ヒューズＦ３１，Ｆ３２，・・・，Ｆ３ｎで構成される。３０１はトリミングデータ入力端子、３０２はトリミングクロック入力端子、３０３はテスト端子である。 A trimming circuit 300 including a pretest circuit described in Patent Document 2 is shown in FIG. The trimming circuit includes a trimming processing unit 310, a shift register 320, a selector unit 330, a trimming target circuit 340, and fuses F31, F32,..., F3n. Reference numeral 301 is a trimming data input terminal, 302 is a trimming clock input terminal, and 303 is a test terminal.

同トリミング回路３００の動作をプリテスト処理とトリミング処理に分けて説明する。セレクタ部３３０のテスト端子３０３を第１の論理状態にすると、トリミング回路３００はプリテスト処理に移行する。 The operation of the trimming circuit 300 will be described separately for pretest processing and trimming processing. When the test terminal 303 of the selector unit 330 is set to the first logic state, the trimming circuit 300 shifts to a pretest process.

プリテスト処理時には、シフトレジスタ３２０のトリミングクロック端子３０２にトリミングクロックＴＣＬＫが、トリミングデータ入力端子３０１にトリミングデータＴＤＡＴＡが入力する。入力されたトリミングデータＴＤＡＴＡは、セレクタ部３３０のテスト端子３０３が第１の論理状態であるとき、トリミング対象回路３４０に供給される。次に、トリミングデータＴＤＡＴＡに応じて変化したトリミング対象回路３４０の回路特性値が規格範囲内であるかを図示しない診断回路で確認する。そして、規格範囲内であれば、そのときのトリミングデータＴＤＡＴＡをプリテスト結果としてプリテストを終了し、トリミング状態に移行する。規格範囲外であった場合には、別のトリミングデータＴＤＡＴＡをシフトレジスタ３２０に入力し、再度トリミング対象回路３４０の回路特性値を図示しない診断回路で確認する。 In the pretest process, the trimming clock TCLK is input to the trimming clock terminal 302 of the shift register 320 and the trimming data TDATA is input to the trimming data input terminal 301. The input trimming data TDATA is supplied to the trimming target circuit 340 when the test terminal 303 of the selector unit 330 is in the first logic state. Next, whether or not the circuit characteristic value of the trimming target circuit 340 changed according to the trimming data TDATA is within the standard range is confirmed by a diagnostic circuit (not shown). If it is within the standard range, the trimming data TDATA at that time is used as a pretest result to terminate the pretest and shift to the trimming state. If it is out of the standard range, another trimming data TDATA is input to the shift register 320, and the circuit characteristic value of the trimming target circuit 340 is confirmed again by a diagnostic circuit (not shown).

トリミング処理時には、ヒューズＦ３１，Ｆ３２，・・・，Ｆ３ｎのうちの、プリテスト結果に対応したヒューズを切断する。そして、セレクタ部３３０のテスト端子３０３を第２の論理状態にする。これにより、トリミング処理部３１０から、ヒューズＦ３１，Ｆ３２，・・・，Ｆ３ｎの切断状態に対応したデータがセレクタ部３３０を経由して、トリミング対象回路３４０に伝達する。以上の動作によって、プリテスト処理により最適な切断状態をあらかじめ判定した後に、実際のヒューズを切断することができる。 During the trimming process, the fuse corresponding to the pretest result is cut out of the fuses F31, F32,..., F3n. Then, the test terminal 303 of the selector unit 330 is set to the second logic state. As a result, data corresponding to the cut state of the fuses F31, F32,..., F3n is transmitted from the trimming processing unit 310 to the trimming target circuit 340 via the selector unit 330. With the above operation, an actual fuse can be cut after an optimum cut state is determined in advance by pretest processing.

しかし、ヒューズ切断によるトリミングでは、いったん切断されたヒューズであっても、判定時にそのヒューズに電圧が印加されることによって、稀に再接続されることがある。図５はヒューズ（サンプル数＝２８，４５６個）の切断前と切断後の実際の抵抗値の分布を示す特性図であり、再接続されたヒューズの抵抗値は概ね１０ｋΩかそれ以上の値を示している。図５では、４０ｋΩ〜７０ｋΩの範囲の抵抗値を示すサンプルが３個ある。 However, in trimming by cutting a fuse, even a once cut fuse is rarely reconnected by applying a voltage to the fuse at the time of determination. FIG. 5 is a characteristic diagram showing the distribution of actual resistance values before and after cutting the fuse (number of samples = 28,456). The resistance value of the reconnected fuse is approximately 10 kΩ or more. Show. In FIG. 5, there are three samples showing resistance values in the range of 40 kΩ to 70 kΩ.

このため、プリテスト処理でトリミング結果をあらかじめ確認できたとしても、現実にはヒューズの再接続による回路特性の異常を排除することはできない。切断ヒューズが再接続された場合は、図２のトリミング処理部２１０および図４のトリミング処理部３１０は、ヒューズの非切断状態に対応する論理状態（ロウレベル）を出力してしまう可能性がある。 For this reason, even if the trimming result can be confirmed in advance by the pretest process, in reality, it is not possible to eliminate an abnormality in circuit characteristics due to reconnection of the fuse. When the disconnected fuse is reconnected, the trimming processing unit 210 in FIG. 2 and the trimming processing unit 310 in FIG. 4 may output a logic state (low level) corresponding to the uncut state of the fuse.

そこで、上記問題を解決するための方法として、本出願人は、再接続されたヒューズの抵抗値を利用して、当該のヒューズが再接続されたものか非切断のものかを判定する発明を提案した（特許文献３）。これを図６、図７を用いて説明する。 Therefore, as a method for solving the above problem, the applicant of the present invention uses the resistance value of the reconnected fuse to determine whether the fuse is reconnected or non-cut. Proposed (Patent Document 3). This will be described with reference to FIGS.

図６に上記のヒューズ再接続について対策した１個の判定ビット当りのトリミング処理部４００を示す。４０１は高電圧印加用のヒューズパッド、４０２は第１設定端子、４０３は第２設定端子、４０４は電源端子、４０５は出力端子である。ＰＭＯＳトランジスタＭＰ４１、電流制限抵抗Ｒ４１、ヒューズＦ４１が、電源端子４０４と接地との間に直列接続され、ヒューズＦ４１と電流制限抵抗Ｒ４１の共通接続点のノードＮ１にヒューズパッド４０１が接続されている。このノードＮ１は電流制限抵抗Ｒ４２を介してオア回路ＯＲ４１の一方の入力端子に接続されている。Ｄ１はオア回路ＯＲ４１の保護用のダイオードである。オア回路ＯＲ４１の他方の入力端子は、第１の設定端子４０２に接続されている。この第１の設定端子４０２は、上記オア回路ＯＲ４１の他方の入力端子のほかに、ＰＭＯＳトランジスタＭＰ４１のゲートに接続されている。ＦＦ４１はフリップフロップであり、オア回路ＯＲ４１の出力を、第２設定端子４０３がハイレベルになるタイミングで保持して、そのＱ出力を出力端子４０５に出力する。 FIG. 6 shows a trimming processing unit 400 per one determination bit that takes measures against the above-described fuse reconnection. 401 is a fuse pad for applying a high voltage, 402 is a first setting terminal, 403 is a second setting terminal, 404 is a power supply terminal, and 405 is an output terminal. The PMOS transistor MP41, the current limiting resistor R41, and the fuse F41 are connected in series between the power supply terminal 404 and the ground, and the fuse pad 401 is connected to a node N1 that is a common connection point between the fuse F41 and the current limiting resistor R41. This node N1 is connected to one input terminal of the OR circuit OR41 via a current limiting resistor R42. D1 is a diode for protecting the OR circuit OR41. The other input terminal of the OR circuit OR41 is connected to the first setting terminal 402. In addition to the other input terminal of the OR circuit OR41, the first setting terminal 402 is connected to the gate of the PMOS transistor MP41. The FF 41 is a flip-flop, holds the output of the OR circuit OR41 at a timing when the second setting terminal 403 becomes high level, and outputs the Q output to the output terminal 405.

トリミング処理部４００では、プリテスト結果に応じてヒューズＦ４１が切断／非切断される。ヒューズＦ４１の切断は、ヒューズパッド４０１に高電圧Ｖｚを印加して行う。 In the trimming processing unit 400, the fuse F41 is cut / not cut according to the pretest result. The fuse F41 is cut by applying a high voltage Vz to the fuse pad 401.

このトリミング処理部４００で処理されたトリミング結果が入力される通常の動作時には、まず、ヒューズＦ４１の切断／非切断が判定される。図７に示す時刻ｔ１で電源端子４０４に電圧ＶＤＤが印加される。このとき、第１および第２設定端子４０２，４０３の電圧Ｖ１，Ｖ２はローレベルである。これにより、ＰＭＯＳトランジスタＭＰ４１がオンするので、ノードＮ１は、ヒューズＦ４１が非切断のときローレベル、切断のときハイレベルとなる。このとき、オア回路ＯＲ４１はイネーブル（入力端子４０２がローレベルとなってゲートが開かれている）となっており、ヒューズＦ４１が非切断のときはローレベルを、切断のときはハイレベルを出力する。次に、時刻ｔ２になると、設定端子４０３の電圧Ｖ２がローレベルからハイレベルに変化し、オア回路ＯＲ４１の出力信号が、フリップフロップＦＦ４１に取り込まれる。すなわち、フリップフロップＦＦ４１のＱ出力（出力端子４０５）は、ヒューズＦ４１が非切断のときはローレベル、切断のときはハイレベルを出力する。次に、時刻ｔ３になると、設定端子４０２の電圧Ｖ１がローレベルからハイレベルに変化し、ＰＭＯＳトランジスタＭＰ４１がオフとなる。また、オア回路ＯＲ４１はディスイネーブル（端子４０２がハイレベルとなりゲートが閉じられる）となり、その出力がハイレベル固定となる。 In a normal operation in which the trimming result processed by the trimming processing unit 400 is input, it is first determined whether the fuse F41 is cut or not cut. The voltage VDD is applied to the power supply terminal 404 at time t1 shown in FIG. At this time, the voltages V1 and V2 of the first and second setting terminals 402 and 403 are at a low level. As a result, the PMOS transistor MP41 is turned on, so that the node N1 is at a low level when the fuse F41 is not cut and at a high level when the fuse F41 is cut. At this time, the OR circuit OR41 is enabled (the input terminal 402 is at a low level and the gate is opened), and outputs a low level when the fuse F41 is not cut, and outputs a high level when the fuse F41 is cut. To do. Next, at time t2, the voltage V2 of the setting terminal 403 changes from the low level to the high level, and the output signal of the OR circuit OR41 is taken into the flip-flop FF41. That is, the Q output (output terminal 405) of the flip-flop FF41 outputs a low level when the fuse F41 is not cut and a high level when the fuse F41 is cut. Next, at time t3, the voltage V1 of the setting terminal 402 changes from the low level to the high level, and the PMOS transistor MP41 is turned off. The OR circuit OR41 is disabled (the terminal 402 becomes high level and the gate is closed), and its output is fixed at high level.

以上のヒューズ切断／非切断の判定において、ヒューズＦ４１が仮に再接続されていたとしても、その抵抗値は図５で説明したように１０ｋΩのオーダーかそれ以上であるので、ＰＭＯＳトランジスタＭＰ４１のオン抵抗と電流制限抵抗Ｒ４１の抵抗の直列合成抵抗値を、それより小さい値（２００Ω〜１０ｋΩ未満程度）となるように予め設定しておけば、設定端子４０２の電圧Ｖ１がローレベルのとき、ノードＮ１の電圧レベルＶｎ１は、Ｖｎ１＞ＶＤＤ／２となり、オア回路ＯＲ４１の入力閾値を下回ることはない。よって、ヒューズＦ４１が仮に再接続されていたとしても、オア回路ＯＲ４１からは、ヒューズ切断の判定信号であるハイレベルが出力する。 In the above fuse cutting / non-cutting determination, even if the fuse F41 is reconnected, its resistance value is on the order of 10 kΩ or more as described with reference to FIG. When the voltage V1 of the setting terminal 402 is at a low level, the node N1 is set in advance so that the series combined resistance value of the resistor of the current limiting resistor R41 is set to a value smaller than that (about 200Ω to less than about 10 kΩ). The voltage level Vn1 is Vn1> VDD / 2 and does not fall below the input threshold value of the OR circuit OR41. Therefore, even if the fuse F41 is reconnected, the OR circuit OR41 outputs a high level that is a fuse cutting determination signal.

なお、オア回路ＯＲ４１の入力閾値は、通常、ノイズマージンを考え、ＶＤＤ／２に設定される。また、トリミング処理部４００では、ヒューズ切断／非切断の判定信号を取り込む期間にＰＭＯＳトランジスタＭＰ４１、電流制限抵抗Ｒ４１、ヒューズＦ４１に流れる電流を、図７の時刻ｔ３において、ＰＭＯＳトランジスタＭＰ４１をオフ状態にすることで遮断するため、消費電力が大きくなることはない。 The input threshold value of the OR circuit OR41 is normally set to VDD / 2 in consideration of a noise margin. Further, in the trimming processing unit 400, the current flowing through the PMOS transistor MP41, the current limiting resistor R41, and the fuse F41 during the period when the fuse cutting / non-cutting determination signal is fetched is turned off at time t3 in FIG. Since it cuts off by doing, power consumption does not become large.

特開平０５−０６３０９０号公報Japanese Patent Laid-Open No. 05-063090 特開平１０−３３４７８７号公報JP-A-10-334787 特開２００９−８１１６６号公報JP 2009-81166 A

しかし、ヒューズの再接続による問題を上記図６、図７に示す手段で解決すると、これを図２や図４のトリミング回路に組み込んだとき、ヒューズの切断／非切断の判定結果を保持するためのレジスタがヒューズの数だけ必要になる。レジスタは一般的に図６で示したフリップフロップＦＦ４１あるいはラッチ回路などのロジックセルによって実現する。これらロジックセルは、チップ上で大きな面積を占有するので、トリミング回路に必要なヒューズの数が多くなるほど、チップの製造コストに与える影響は甚大となる。 However, if the problem due to the reconnection of the fuse is solved by the means shown in FIGS. 6 and 7, when this is incorporated in the trimming circuit of FIG. 2 or FIG. 4, the determination result of cutting / non-cutting of the fuse is retained. As many registers as the number of fuses are required. The register is generally realized by a logic cell such as the flip-flop FF41 shown in FIG. 6 or a latch circuit. Since these logic cells occupy a large area on the chip, the larger the number of fuses necessary for the trimming circuit, the greater the influence on the manufacturing cost of the chip.

本発明の目的は、トリミング処理部にヒューズ等の配線の再接続対策を施した場合であっても、その再接続判定結果を保持するための特別なレジスタを不要とし、製造コストを最小限に抑えることができるようにしたトリミング回路を提供することである。 An object of the present invention is to eliminate the need for a special register for holding the reconnection determination result even when the trimming processing unit is provided with a reconnection measure such as a fuse, thereby minimizing the manufacturing cost. It is to provide a trimming circuit which can be suppressed.

上記目的を達成するために、請求項１にかかる発明は、トリミングデータをトリミング対象回路に入力させることによって該トリミング対象回路の回路特性値を調整するトリミング回路において、前記トリミング対象回路に入力させる前記トリミングデータを格納するレジスタと、切断可能な配線によってトリミングデータを発生するトリミング処理部と、プリテスト時に外部入力したテスト用のトリミングデータを前記レジスタに転送し、実際のトリミング時に前記トリミング処理部で発生したトリミングデータを前記レジスタに転送するセレクタ部とを備えることを特徴とする。 To achieve the above object, according to a first aspect of the present invention, in the trimming circuit for adjusting the circuit characteristic value of the circuit to be trimmed by inputting the trimming data to the circuit to be trimmed, the circuit to be trimmed is input to the circuit to be trimmed. A register for storing trimming data, a trimming processing unit for generating trimming data by a disconnectable wiring, and a test trimming data externally input during pre-testing are transferred to the register and generated by the trimming processing unit during actual trimming And a selector unit for transferring the trimming data to the register.

請求項２にかかる発明は、請求項１に記載のトリミング回路において、前記トリミング処理部は、前記配線の切断時および所定値以上の抵抗値を示す再接続時に切断を示し非切断時に非切断を示す論理値をトリミングデータとして発生することを特徴とする。 According to a second aspect of the present invention, in the trimming circuit according to the first aspect, the trimming processing section indicates disconnection when the wiring is disconnected and reconnection indicating a resistance value equal to or higher than a predetermined value, and disconnection is not performed when the disconnection is not performed. The logical value shown is generated as trimming data.

請求項３にかかる発明は、請求項１又は２に記載のトリミング回路において、前記レジスタは、前記プリテスト時に複数のレジスタによりシフトレジスタを構成し、前記外部入力したテスト用の複数のトリミングデータを格納して前記トリミング対象回路に入力させることを特徴とする。 According to a third aspect of the present invention, in the trimming circuit according to the first or second aspect, the register forms a shift register by a plurality of registers at the time of the pretest, and stores a plurality of trimming data for test input from the outside. And input to the trimming target circuit.

本発明によれば、プリテスト用のトリミングデータを格納するレジスタを、トリミング処理部で発生したトリミングデータを格納するレジスタとしても使用するため、トリミング処理部に配線の再接続対策を施した場合であっても、その再接続判定結果を保持するための特別なレジスタが必要なくなり、製造コストを最小限に抑えることが可能となる。 According to the present invention, the register for storing the pretest trimming data is also used as a register for storing the trimming data generated in the trimming processing unit. However, a special register for holding the reconnection determination result is not necessary, and the manufacturing cost can be minimized.

本発明の実施例のトリミング回路の回路図である。It is a circuit diagram of the trimming circuit of the Example of this invention. 従来のトリミング回路の回路図である。It is a circuit diagram of the conventional trimming circuit. 図２のトリミング回路のプリテスト処理時のタイミングチャートである。3 is a timing chart at the time of pretest processing of the trimming circuit of FIG. 2. 従来の別のトリミング回路の回路図である。It is a circuit diagram of another conventional trimming circuit. ヒューズ切断前後のヒューズ抵抗値の分布特性図である。It is a distribution characteristic figure of fuse resistance value before and after fuse cutting. 従来のトリミング処理部の回路図である。It is a circuit diagram of the conventional trimming process part. 図６のトリミング処理部の処理時のタイミングチャートである。It is a timing chart at the time of the process of the trimming process part of FIG.

図１に、本発明の１つの実施例のトリミング回路１００を示す。トリミング回路１００は、トリミング処理部１１０、セレクタ部１２０、シフトレジスタ１３０、トリミング対象回路１４０、トリミングクロック入力端子１０１、テスト端子１０２、トリミングデータ入力端子１０３、設定端子１０４、ヒューズパッド１０５，１０６，１０７で構成される。ここでは、切断可能な配線として、高電圧印加あるいはレーザによって切断できるヒューズを使用する。 FIG. 1 shows a trimming circuit 100 according to one embodiment of the present invention. The trimming circuit 100 includes a trimming processing unit 110, a selector unit 120, a shift register 130, a trimming target circuit 140, a trimming clock input terminal 101, a test terminal 102, a trimming data input terminal 103, a setting terminal 104, and fuse pads 105, 106, and 107. Consists of. Here, a fuse that can be cut by application of a high voltage or laser is used as the wiring that can be cut.

トリミング処理部１１０は３つの判定ビットから構成される。第１の判定ビットは、ヒューズパッド１０５に接続されるＰＭＯＳトランジスタＭＰ１、電流制限抵抗Ｒ１，Ｒ２、ヒューズＦ１、オア回路ＯＲ１で構成される。第２の判定ビットは、ヒューズパッド１０６に接続されるＰＭＯＳトランジスタＭＰ２、電流制限抵抗Ｒ３，Ｒ４、ヒューズＦ２、オア回路ＯＲ２で構成される。第３の判定ビットは、ヒューズパッド１０７に接続されるＰＭＯＳトランジスタＭＰ３、電流制限抵抗Ｒ５，Ｒ６、ヒューズＦ３、オア回路ＯＲ３で構成される。 The trimming processing unit 110 includes three determination bits. The first determination bit includes a PMOS transistor MP1 connected to the fuse pad 105, current limiting resistors R1 and R2, a fuse F1, and an OR circuit OR1. The second determination bit includes a PMOS transistor MP2 connected to the fuse pad 106, current limiting resistors R3 and R4, a fuse F2, and an OR circuit OR2. The third determination bit includes a PMOS transistor MP3 connected to the fuse pad 107, current limiting resistors R5 and R6, a fuse F3, and an OR circuit OR3.

セレクタ部１２０は、インバータＩＮＶ１、それぞれ２個のアンド回路と１個のオア回路からなるセレクタＳＥＬ１，ＳＥＬ２，ＳＥＬ３で構成される。また、シフトレジスタ１３０はフリップフロップＦＦ１，ＦＦ２，ＦＦ３で構成される。 The selector unit 120 includes an inverter INV1, selectors SEL1, SEL2, and SEL3 each including two AND circuits and one OR circuit. The shift register 130 includes flip-flops FF1, FF2, and FF3.

同トリミング回路１００の動作をプリテスト処理とトリミング処理に分けて説明する。テスト端子１０２をハイレベルに固定すると、トリミング回路１００はプリテスト処理に移行する。 The operation of the trimming circuit 100 will be described separately for pretest processing and trimming processing. When the test terminal 102 is fixed at a high level, the trimming circuit 100 shifts to a pretest process.

このプリテスト処理では、トリミングクロック入力端子１０１からトリミングクロックＴＣＬＫがシフトレジスタ１３０の各フリップフロップＦＦ１〜ＦＦ３のクロック端子に入力する。また、セレクタ部１２０のセレクタＳＥＬ１がトリミングデータ入力端子１０３に入力するトリミングデータＴＤＡＴＡを選択して同フリップフロップＦＦ１のＤ端子に入力し、セレクタＳＥＬ２がフリップフロップＦＦ１のＱ出力を選択してフリップフロップＦＦ２のＤ端子に入力し、セレクタＳＥＬ３がフリップフロップＦＦ２のＱ出力を選択してフリップフロップＦＦ３のＤ端子に入力する。 In this pretest process, the trimming clock TCLK is input from the trimming clock input terminal 101 to the clock terminals of the flip-flops FF 1 to FF 3 of the shift register 130. Further, the selector SEL1 of the selector unit 120 selects the trimming data TDATA input to the trimming data input terminal 103 and inputs it to the D terminal of the flip-flop FF1, and the selector SEL2 selects the Q output of the flip-flop FF1 to select the flip-flop. The selector SEL3 selects the Q output of the flip-flop FF2 and inputs it to the D terminal of the flip-flop FF3.

シフトレジスタ１３０の初段のフリップフロップＦＦ１には、トリミングクロックＴＣＬＫの立ち上がりエッジでトリミングデータＴＤＡＴＡが取り込まれる。シフトレジスタ１３０の各フリップフロップＦＦ１〜ＦＦ３には、トリミングクロックＴＣＬＫの立ち上がりエッジ３回目に１組（３ビット分）のトリミングデータＴＤＡＴＡが格納される。なお、トリミングクロックＴＣＬＫは１組のトリミングデータＴＤＡＴＡが格納されると一時的にハイレベルに維持される。トリミングクロックＴＣＬＫがハイレベルに維持されたとき、各フリップフロップＦＦ１〜ＦＦ３の出力がトリミング対象回路１４０に伝達され、トリミング対象回路１４０の回路特性値が図示しない診断回路で規格範囲内であるか否か診断される。そして、規格範囲内であれば、そのときのトリミングデータＴＤＡＴＡをプリテスト結果としてプリテストを終了し、トリミング処理に移行する。規格範囲外であれば、別なトリミングデータをシフトレジスタ１３０に入力し、再度トリミング対象回路１４０の回路特性値を診断する。 Trimming data TDATA is taken into the first flip-flop FF1 of the shift register 130 at the rising edge of the trimming clock TCLK. In each flip-flop FF1 to FF3 of the shift register 130, one set (three bits) of trimming data TDATA is stored at the third rising edge of the trimming clock TCLK. The trimming clock TCLK is temporarily maintained at a high level when one set of trimming data TDATA is stored. When the trimming clock TCLK is maintained at a high level, the outputs of the flip-flops FF1 to FF3 are transmitted to the trimming target circuit 140, and whether or not the circuit characteristic value of the trimming target circuit 140 is within the standard range by a diagnostic circuit (not shown). Is diagnosed. If it is within the standard range, the trimming data TDATA at that time is used as a pretest result to terminate the pretest and shift to the trimming process. If it is out of the standard range, another trimming data is input to the shift register 130, and the circuit characteristic value of the trimming target circuit 140 is diagnosed again.

トリミング処理時には、トリミング処理部１１０のヒューズＦ１〜Ｆ３のうちのプリテスト結果に対応したヒューズを、ヒューズパッド１０５〜１０７のうちの対応するパッドに高電圧Ｖｚ１〜Ｖｚ３を印加することで、切断する。この後、設定端子１０４をローレベルに固定すると、トリミング処理回路１１０のオア回路ＯＲ１〜ＯＲ３がイネーブルとなり、ヒューズＦ１〜Ｆ３の切断／非切断の状態に対応したトリミングデータがセレクタ部１２０に伝達する。このとき、テスト端子１０２をハイレベルからローレベルにすることで、セレクタ部１２０は、トリミング処理１１０から伝達されたトリミングデータを（プリテスト状態の時にはシフトレジスタを構成していた）フリップフロップＦＦ１〜ＦＦ３に伝達し、このフリップフロップＦＦ１〜ＦＦ３が上記トリミングデータを保持する。保持されたトリミングデータはトリミング対象回路１４０に伝達される。 At the time of trimming processing, the fuse corresponding to the pretest result among the fuses F1 to F3 of the trimming processing unit 110 is cut by applying the high voltages Vz1 to Vz3 to the corresponding pads of the fuse pads 105 to 107. Thereafter, when the setting terminal 104 is fixed to the low level, the OR circuits OR1 to OR3 of the trimming processing circuit 110 are enabled, and trimming data corresponding to the cut / non-cut state of the fuses F1 to F3 is transmitted to the selector unit 120. . At this time, by changing the test terminal 102 from the high level to the low level, the selector unit 120 converts the trimming data transmitted from the trimming process 110 into flip-flops FF1 to FF3 (which constitute a shift register in the pretest state). The flip-flops FF1 to FF3 hold the trimming data. The held trimming data is transmitted to the trimming target circuit 140.

以上の動作によって、プリテストによって最適な切断状態をあらかじめ判定した後にヒューズＦ１〜Ｆ３を切断することができる。また、トリミング処理部１１０は、ヒューズが再接続されたとしても、正しいトリミングデータをトリミング対象回路１４０に伝達することができる。さらに、プリテスト用のトリミングデータを格納するレジスタを、トリミング処理部で発生したトリミングデータを格納するレジスタとしても使用するため、チップの製造コストを最小限に抑えつつ、トリミング回路１００のプリテスト機能とヒューズの再接続対策を同時に実現することができる。 With the above operation, the fuses F1 to F3 can be cut after the optimum cut state is determined in advance by the pretest. In addition, the trimming processing unit 110 can transmit correct trimming data to the trimming target circuit 140 even if the fuse is reconnected. Further, since the register for storing the trimming data for pretest is also used as the register for storing the trimming data generated in the trimming processing unit, the pretest function and the fuse of the trimming circuit 100 are minimized while minimizing the chip manufacturing cost. Reconnection measures can be realized at the same time.

なお、本実施例では、トリミング処理部１１０は３ビット構成であるが、ビット数がいくつであっても本発明を実施することができる。また、セレクタ部１２０、シフトレジスタ１３０の数についても同様である。 In the present embodiment, the trimming processing unit 110 has a 3-bit configuration, but the present invention can be implemented regardless of the number of bits. The same applies to the number of selector units 120 and shift registers 130.

１００，２００，３００：トリミング回路
１１０，２１０，３１０：トリミング処理部
１２０，２２０，３２０：シフトレジスタ
１３０，２３０，３３０：セレクタ部
１４０，２４０，３４０：トリミング対象回路
100, 200, 300: Trimming circuit 110, 210, 310: Trimming processing unit 120, 220, 320: Shift register 130, 230, 330: Selector unit 140, 240, 340: Trimming target circuit

Claims

In the trimming circuit for adjusting the circuit characteristic value of the trimming target circuit by inputting the trimming data to the trimming target circuit,
A register that stores the trimming data to be input to the circuit to be trimmed, a trimming processing unit that generates trimming data by a cuttable wiring, and a test trimming data input externally during pretesting are transferred to the register, A trimming circuit comprising: a selector unit that transfers trimming data generated in the trimming processing unit to the register during trimming.

The trimming circuit according to claim 1,
3. The trimming circuit according to claim 1, wherein the trimming processing unit generates a logical value as trimming data indicating disconnection at the time of disconnection of the wiring and reconnection indicating a resistance value equal to or greater than a predetermined value and indicating non-disconnection at the time of non-disconnection.

The trimming circuit according to claim 1 or 2,
The trimming circuit, wherein the register constitutes a shift register by a plurality of registers at the time of the pretest, stores a plurality of test trimming data input from the outside, and inputs the trimming data to the trimming target circuit.