JP2009077165A - サンプルレート変換器 - Google Patents
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Abstract
【解決手段】この発明は、周波数fsでサンプリングされた入力信号をフィードバックループによるフィルタリングによってサンプルレートを変換するサンプルレート変換器において、0からfs/N(Nは自然数)までの周波数帯域において少なくとも1より大きい利得で、入力信号とフィードバック信号を合成した合成信号を生成する生成手段(1)と、合成信号をN分の1のサンプルレートfs/Nにダウンサンプリングするダウンサンプラ(2)と、ダウンサンプリングされた合成信号をN倍のサンプルレートfsにアップサンプリングするアップサンプラ(3)と、アップサンプリングされた信号を、フィードバック信号として生成手段に出力する出力手段(3)とを具備して構成するようにしたものである。
【選択図】 図1
Description
以下、図面を参照して、この発明の第1の実施形態に係るサンプルレート変換器について説明する。図1は、その構成を示すブロック図である。このサンプルレート変換器は、フィルタ回路1と、ダウンサンプラ回路2と、アップサンプラ回路3とを備え、これらによりフィードバックループ回路を形成している。
この回路の場合、入出力の関係は下式(1)のようにあらわされる。
加算器16は、上記合成信号107と、上記遅延信号108とを加算し、合成信号109として出力する。
加算器25は、上記合成信号114と、当該加算器25が出力する合成信号117が遅延器26で遅延した遅延信号116とを加算し、合成信号117として出力する。
加算器28は、上記合成信号118と、当該加算器28が出力する合成信号120が遅延器29で遅延した遅延信号119とを加算し、合成信号120として出力する。なお、遅延器26、遅延器29および遅延器30は、入力信号を1サンプルだけ遅延させる。
第2の実施形態に係るサンプルレート変換器について説明する。図12は、その構成を示すブロック図である。このサンプルレート変換器は、フィルタ回路33と、ダウンサンプラ回路34と、アップサンプラ回路35と、補間フィルタ回路36とを備え、これらによりフィードバックループ回路を形成している。
加算器38は、上記合成信号202と、当該加算器38が出力する合成信号204が遅延器39で遅延した遅延信号203とを加算し、合成信号204として出力する。
アップサンプラ回路44は、ダウンサンプラ回路43でダウンサンプルされた信号に対して、零値データを挿入して2倍のサンプルレートfsにアップサンプルする。
次に、上述した第3の実施形態に係るサンプルレート変換器について説明する。図14は、その構成を示すブロック図である。このサンプルレート変換器は、フィルタ回路1が、加算器47と、加算器48と、遅延器49と、遅延器50と、加算器51とを備える。またサンプルレート変換器は、ダウンサンプラ回路52を備えるとともに、Dフリップフロップ回路53とを備え、これらによりフィードバックループ回路を形成している。
加算器48は、上記合成信号302と、当該加算器48が出力する合成信号304が遅延器49で遅延した遅延信号303とを加算し、合成信号304として出力する。
ダウンサンプラ回路52は、フィルタ回路1の出力である合成信号306が入力され、この信号に対して、サンプルレートがfs/2になるように信号列を間引くダウンサンプルを行う。
次に、上述した第4の実施形態に係るサンプルレート変換器について説明する。このサンプルレート変換器は、図1に示したフィルタ回路1を、図15に示すような二次フィルタ特性を有するように構成したものである。
加算器55は、上記合成信号403と、当該加算器55が出力する合成信号405が遅延器56で遅延した遅延信号404とを加算し、合成信号405として出力する。
加算器58は、上記合成信号406と、当該加算器58が出力する合成信号408が遅延器59で遅延した遅延信号407とを加算し、合成信号408として出力する。なお、遅延器56、遅延器59および遅延器60は、入力信号を1サンプルだけ遅延させる。
加算器55は、上記合成信号403と、当該加算器55が出力する合成信号405が遅延器56で遅延した遅延信号404とを加算し、合成信号405として出力する。
加算器58は、上記合成信号406と、当該加算器58が出力する合成信号408が遅延器59で遅延した遅延信号407とを加算し、合成信号408として出力する。
加算器64は、上記合成信号410と、当該加算器64が出力する合成信号412が遅延器65で遅延した遅延信号411とを加算し、合成信号412として出力する。なお、遅延器56、遅延器59、遅延器60および遅延器65は、入力信号を1サンプルだけ遅延させる。
その他、この発明の要旨を逸脱しない範囲で種々の変形を施しても同様に実施可能であることはいうまでもない。
Claims (15)
- 周波数fsでサンプリングされた入力信号と周波数fsのフィードバック信号を0からfs/N(Nは自然数)までの周波数帯域において少なくとも1より大きい利得を与えて合成して合成信号を生成する合成部と、
前記合成信号を前記fsのN分の1のサンプルレートfs/Nにダウンサンプリングしてサンプルレートが変換された出力信号を得るダウンサンプラと、
前記出力信号を前記fs/NのN倍のサンプルレートfsにアップサンプリングして前記フィードバック信号を生成するアップサンプラとを具備することを特徴とするサンプルレート変換器。 - 前記合成部は、
前記フィードバック信号を遅延させて第1遅延信号を生成する第1遅延器と、
前記入力信号から前記第1遅延信号を減算して減算信号を生成する減算器と、
前記減算信号と第2遅延信号とを加算して前記合成信号を生成する加算器と、
前記合成信号を遅延させて前記第2遅延信号を生成する第2遅延器とを備えることを特徴とする請求項1に記載のサンプルレート変換器。 - 前記合成部は、
前記フィードバック信号を遅延させて第1遅延信号を生成する第1遅延器と、
前記第1遅延信号を割り算して割り算信号を生成する割り算器と、
前記入力信号から前記割り算信号を減算して減算信号を生成する減算器と、
前記減算信号と第2遅延信号とを加算して加算信号を生成する第1加算器と、
前記加算信号を遅延させて前記第2遅延信号を生成する第2遅延器と、
前記第加算信号と前記第2遅延信号とを加算して前記合成信号を生成する第2加算器とを備えることを特徴とする請求項1に記載のサンプルレート変換器。 - 前記合成部は、
前記フィードバック信号を遅延させて第1遅延信号を生成する第1遅延器と、
前記入力信号から前記第1遅延信号を減算して第1減算信号を生成する第1減算器と、
前記第1減算信号と第2遅延信号とを加算して第1加算信号を生成する第1加算器と、
前記第1加算信号を遅延させて前記第2遅延信号を生成する第2遅延器と、
前記第1加算信号から前記第1遅延信号を減算して第2減算信号を生成する第2減算器と、
前記第2減算信号と第3遅延信号とを加算して前記合成信号を生成する第2加算器と、
前記合成信号を遅延させて前記第3遅延信号を生成する第3遅延器とを備えることを特徴とする請求項1に記載のサンプルレート変換器。 - 前記合成部は、
前記フィードバック信号を遅延させて第1遅延信号を生成する第1遅延器と、
前記第1遅延信号に予め設定した係数を乗じる乗算器と、
前記入力信号から前記係数が乗じられた第1遅延信号を減算して第1減算信号を生成する第1減算器と、
前記第1減算信号と第2遅延信号とを加算して第1加算信号を生成する第1加算器と、
前記第1加算信号を遅延させて前記第2遅延信号を生成する第2遅延器と、
前記第1加算信号から前記第1遅延信号を減算して第2減算信号を生成する第2減算器と、
前記第2減算信号と第3遅延信号とを加算して前記合成信号を生成する第2加算器と、
前記合成信号を遅延させて前記第3遅延信号を生成する第3遅延器とを備えることを特徴とする請求項1に記載のサンプルレート変換器。 - 前記合成部は、
前記フィードバック信号を遅延させて第1遅延信号を生成する第1遅延器と、
前記第1遅延信号に予め設定した第1係数を乗算する第1乗算器と、
前記入力信号から前記係数が乗じられた第1遅延信号を減算して第1減算信号を生成する第1減算器と、
前記第1減算信号と第2遅延信号とを加算して第1加算信号を生成する第1加算器と、
前記第2加算信号を遅延させて前記第2遅延信号を生成する第2遅延器と、
前記第1遅延信号に予め設定した第2係数を乗算する第2乗算器と、
前記第1加算信号から前記第2係数が乗じられた第1遅延信号を減算して第2減算信号を生成する第2減算器と、
前記第2減算信号と第3遅延信号とを加算して第2加算信号を生成する第2加算器と、
前記第2加算信号を遅延させて前記第3遅延信号を生成する第3遅延器と、
前記第2加算信号から前記第1遅延信号を減算して第3減算信号を生成する第3減算器と、
前記第3減算信号と第4遅延信号とを加算して前記合成信号を生成する第3加算器と、
前記合成信号を遅延させて前記第4遅延信号を生成する第4遅延器とを備えることを特徴とする請求項1に記載のサンプルレート変換器。 - 前記Nは、4以上の自然数であることを特徴とする請求項1に記載のサンプルレート変換器。
- さらに、前記入力信号に窓関数を掛けてフィルタリングを行うFIRフィルタを備え、
前記合成部は、フィルタリングされた入力信号と前記フィードバック信号と合成することを特徴とする請求項1に記載のサンプルレート変換器。 - さらに、前記フィードバック信号に対して補間処理を行う補間器を備え、
前記合成部は、前記入力信号と前記補間処理が施されたフィードバック信号を0からfs/N(Nは自然数)までの周波数帯域において少なくとも1より大きい利得を与えて合成して合成信号を生成することを特徴とする請求項1に記載のサンプルレート変換器。 - 前記補間器は、前記フィードバック信号に窓関数を掛けるフィルタリングを行うことで前記補間処理を施すことを特徴とする請求項9に記載のサンプルレート変換器。
- 前記補間器は、
前記フィードバック信号を遅延させて遅延信号を生成する遅延器と、
前記フィードバック信号と前記遅延信号とを加算して前記補間処理が施されたフィードバック信号を生成する加算器とを備えることを特徴とする請求項9に記載のサンプルレート変換器。 - 前記補間器は、周波数N/fsで動作して、前記アップサンプリングされた出力信号から前記補間処理が施されたフィードバック信号を生成するD型フリップフロップであって、
前記合成部は、
前記入力信号から前記補間処理が施されたフィードバック信号を減算して減算信号を生成する減算器と、
前記減算信号と第1遅延信号とを加算して加算信号を生成する第1加算器と、
前記加算信号を遅延させて前記第1遅延信号を生成する第1遅延器と、
前記加算信号を遅延させて第2遅延信号を生成する第2遅延器と、
前記加算信号と前記第2遅延信号とを加算して前記合成信号を生成する第2加算器とを備えることを特徴とする請求項9に記載のサンプルレート変換器。 - 前記補間器は、周波数N/fsで動作して、前記アップサンプリングされた出力信号から前記補間処理が施されたフィードバック信号を生成するD型フリップフロップであって、
前記合成部は、
前記入力信号から前記補間処理が施されたフィードバック信号を減算して減算信号を生成する減算器と、
前記減算信号と遅延信号とを加算して加算信号を生成する第1加算器と、
前記加算信号を遅延させて前記遅延信号を生成する遅延器と、
前記加算信号と前記遅延信号とを加算して前記合成信号を生成する第2加算器とを備えることを特徴とする請求項9に記載のサンプルレート変換器。 - さらに、前記入力信号に窓関数を掛けてフィルタリングを行うFIRフィルタを備え、
前記合成部は、フィルタリングされた入力信号と前記補間処理が施されたフィードバック信号と合成することを特徴とする請求項9に記載のサンプルレート変換器。 - 請求項1に記載のサンプルレート変換器を複数直列に接続したことを特徴とする直列接続型サンプルレート変換器。
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