JP2009069292A - アクティブマトリックス型表示装置 - Google Patents

Abstract

【課題】 低階調の映像であっても、駆動薄膜トランジスタの特性ばらつきの影響を受けずに表示ムラの少ないアクティブマトリックス型表示装置を提供する。
【解決手段】 表示素子を駆動する駆動トランジスタＤＴｒを含む画素部ＰＸが基板上にマトリックス状に配置された表示部１０と、列毎に設けられて各列のそれぞれの画素部と接続する信号線ＤＬに信号を供給する信号供給部１０１と、行毎に設けられて各列のそれぞれの画素部と接続する選択線Ｓ１ａ〜Ｓ１ｄを介して前記画素部を選択すると共に、当該画素部が前記信号線から前記信号を取り込むための当該画素部の内部回路を切り換える画素選択部１３０と、前記画素選択部の動作と前記信号供給部からの信号の供給とを制御して前記選択された画素部に対して前記駆動トランジスタの閾値バラツキと移動度バラツキとを補正した表示がされるように制御する制御部１２０とを備えたアクティブマトリックス型表示装置である。
【選択図】図１

Description

本発明は、アクティブマトリックス型表示装置に係り、特には、映像信号が精度良く書き込まれるようにしたアクティブマトリクス型表示装置に関する。

有機ＥＬ素子を用いたアクティブマトリックス型表示装置が開発されている。この装置では、有機ＥＬ素子を駆動する薄膜トランジスタ、即ち駆動トランジスタの特性が画素間でほぼ同一であることが要求される。
しかしながら、薄膜トランジスタは、通常ガラス基板などの絶縁体上に形成されるため、画素間で駆動トランジスタの特性にばらつきが生ずることが多い。

特許文献１には、カレントコピー型の回路を画素回路に採用したアクティブマトリクス型有機ＥＬ表示装置が記載されている。この表示装置では、各画素に映像信号として電流信号を供給し、この電流信号に対応した大きさの駆動電流を有機ＥＬ素子に流して有機ＥＬ素子を発光させる。この技術によると、駆動トランジスタの特性のばらつきが駆動電流の大きさに与える影響を最小とすることができる。
米国特許第６３７３４５４号明細書

ところで、このカレントコピー型回路では、映像信号が信号線を介して画素回路に書き込まれる前に、信号線および選択された画素回路の駆動薄膜トランジスタのゲート端子の電位は一旦基準の電位に設定される。

通常は、１ライン毎に映像信号に関係なく、最低階調レベルの電位が定電圧源から信号線および選択された画素回路の駆動薄膜トランジスタのゲート端子に書き込まれる。この供給される最低階調レベル電位は、各画素回路で同じ電位である。即ち、供給される最低階調レベル電位は各画素の駆動薄膜トランジスタの閾値のバラツキを補正した電位ではない。このため、駆動薄膜トランジスタの閾値にバラツキが存在することによって、最低階調ラスタ表示において各画素の明るさが異なり表示ムラが発生していた。

また、低階調の表示を行うときは、一旦信号線および選択された画素回路の駆動薄膜トランジスタのゲート端子の電位を最低階調レベルの電位にした後、低階調に対応する映像信号電流で、低階調表示用の電位とする。しかし、低階調に対応する微小な映像信号電流では１水平期間内に駆動薄膜トランジスタの特性バラツキを補正することは困難である。従って、低階調の表示を行う場合にも表示ムラが発生していた。

本発明はこのような問題点に鑑みてなされたものであり、低階調の映像であっても、駆動薄膜トランジスタの特性ばらつきの影響を受けずに表示ムラの少ないアクティブマトリックス型表示装置を提供することを目的とする。

上記課題を解決するための本発明は、表示素子を駆動する駆動トランジスタを含む画素部が基板上にマトリックス状に配置された表示部と、列毎に設けられて各列のそれぞれの画素部と接続する信号線に信号を供給する信号供給部と、行毎に設けられて各列のそれぞれの画素部と接続する選択線を介して前記画素部を選択すると共に、当該画素部が前記信号線から前記信号を取り込むための当該画素部の内部回路を切り換える画素選択部と、前記画素選択部の動作と前記信号供給部からの信号の供給とを制御して前記選択された画素部に対して前記駆動トランジスタの閾値バラツキと移動度バラツキとを補正した表示がされるように制御する制御部とを備えたアクティブマトリックス型表示装置である。

本発明によれば、低階調の映像であっても、駆動薄膜トランジスタの特性ばらつきの影響を受けずに表示ムラの少ないアクティブマトリックス型表示装置を提供することができる。

以下、本発明の態様について、図面を参照しながら詳細に説明する。なお、各図において、同様又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する説明は省略する。
なお以下の実施の形態では、アクティブマトリックス型表示装置の内、有機ＥＬ表示装置について説明するが、本発明は有機ＥＬに限定されない。

図１は、本発明の実施の形態に係る表示装置を概略的に示すブロック図である。この表示装置１０は、アクティブマトリクス型駆動方式を採用した下面発光型の有機ＥＬ表示装置である。

表示装置１０のガラスなどの絶縁支持基板１００上には、マトリックス状に配置された画素部ＰＸ（１，１）、ＰＸ（２，１）・・・、複数の画素選択走査線Ｓ１ａ〜Ｓ１ｄ、Ｓ２ａ〜Ｓ２ｄ、・・・、複数の調光走査線Ｓ１ｅ、Ｓ２ｅ、・・・、複数の信号線ＤＬ１、ＤＬ２、・・・が設けられている。
更に絶縁支持基板１００上には、信号線駆動回路１０１、画素選択走査線駆動回路１３０、調光走査線駆動回路１４０及びシステム制御部１２０が駆動回路として備えられている。

画素部ＰＸは、有機ＥＬ素子と画素駆動回路とを含み、画素選択走査線（調光走査線）と信号線との交差部近傍に配置されている。この画素部ＰＸの構成については後でその詳細を説明する。

信号線駆動回路１０１には、画素の列毎に設けられた信号線ＤＬ１，ＤＬ２，ＤＬ３，…が接続されている。 信号線ＤＬ１、ＤＬ２、・・・は、図１に示すように、各々が画素部ＰＸの列方向（Ｙ方向）に伸びており、画素部ＰＸと行方向（Ｘ方向）に交互に配列している。これら信号線ＤＬ１、ＤＬ２、・・・は、信号線駆動回路１０１と各列の画素部ＰＸとに接続されている。

また、画素選択走査線駆動回路１３０には、画素の行毎に設けられた画素選択走査線が接続されている。画素選択走査線Ｓ１ａ〜Ｓ１ｄ、Ｓ２ａ〜Ｓ２ｄ、・・・は、図１に示すように、各々が画素部ＰＸの行方向（Ｘ方向）に伸びており、画素部ＰＸと列方向（Ｙ方向）に交互に配列している。これら画素選択走査線Ｓ１ａ〜Ｓ１ｄ、Ｓ２ａ〜Ｓ２ｄ、・・・は、画素選択走査線駆動回路１３０と各行の画素部ＰＸとに接続されている。

また、調光走査線駆動回路１４０には、画素の行毎に設けられた調光走査線が接続されている。調光走査線Ｓ１ｅ、Ｓ２ｅ、・・・は、図１に示すように、各々が画素部ＰＸの行方向（Ｘ方向）に伸びており、画素部ＰＸと列方向（Ｙ方向）に交互に配列している。

信号線駆動回路１０１と画素選択走査線駆動回路１３０と調光走査線駆動回路１４０は、システム制御部１２０からのタイミングパルスにより駆動される。システム制御部１２０には、入力端子１０３，１０４を介して、映像信号に同期したタイミング信号及びクロック信号が供給される。従って、システム制御部１２０は、信号線駆動回路１０１と画素選択走査線駆動回路１３０と調光走査線駆動回路１４０に対して、映像信号に同期した各種のタイミングパルスを与えることができる。

画素選択走査線駆動回路１３０は、映像信号を記憶させるために、行方向（Ｘ方向）に配列した複数の画素部ＰＸを選択する。画素選択走査線駆動回路１３０が、画素選択走査線Ｓ１ａ〜Ｓ１ｄ、Ｓ２ａ〜Ｓ２ｄ、・・・を制御してアクティブ状態にすると、アクティブ状態となった画素選択走査線に接続する複数の画素部ＰＸが映像信号（画像データと称しても良い）を記憶する一連の動作を実行する。

信号線駆動回路１０１は、入力端子１０２を介して映像信号を取り込む。取込んだ映像信号は、行方向（Ｘ方向）の各画素部ＰＸ毎の映像信号電流及び映像信号電圧に変換され、後述する制御動作によって対応する信号線ＤＬ１、ＤＬ２、・・・に出力される。アクティブ状態となっている画素部ＰＸが、対応する信号線ＤＬ１、ＤＬ２、・・・を介して映像信号を取込み記憶する。
ｎ番目のラインに必要な映像信号が、対応する信号線ＤＬ１、ＤＬ２、・・・を介してｎ番目のラインの各画素部ＰＸに供給されると、次のｎ＋１番目のラインに必要な映像信号が、対応する信号線ＤＬ１、ＤＬ２、・・・を介してｎ＋１番目のラインの各画素部ＰＸに供給される。画素選択走査線Ｓ１ａ〜Ｓ１ｄ、Ｓ２ａ〜Ｓ２ｄ、・・・の選択は、画素選択走査線駆動回路１３０により行われる。

調光走査線駆動回路１４０は、各画素部ＰＸに記憶された映像信号に対応した発光電流を有機ＥＬ素子に供給するタイミングを指定する。
システム制御部１２０には、入力端子１０３、１０４を介して映像信号に同期したタイミング信号及びクロック信号が供給される。システム制御部１２０は、このタイミング信号及びクロック信号に基づいて、信号線駆動回路１０１、画素選択走査線駆動回路１３０及び調光走査線駆動回路１４０に対して映像を表示させるための各種のタイミング信号を出力する。

なお、図示していないが、信号線駆動回路１０１、画素選択走査線駆動回路１３０、調光走査線駆動回路１４０及びシステム制御部１２０には、電源を供給するための電源ラインも導かれている。
また、信号線駆動回路１０１、画素選択走査線駆動回路１３０、調光走査線駆動回路１４０及びシステム制御部１２０は、基板１００上に形成されても良く、基板１００の外に外部ＩＣとして設けられても良い。

次に、本アクティブマトリクス表示装置の動作を説明する。
図２は、信号線ＤＬ１に接続されている画素部ＰＸ（１，１）とその画素部ＰＸ（１，１）と接続するドライバ回路の構成例を示している。以下、画素部ＰＸ（１，１）を代表して説明する。

画素部ＰＸ（１，１）は、画素回路と表示素子ＯＬＥＤを備えている。
表示素子ＯＬＥＤ１は、対向した一対の電極間に光活性層を備えている。この表示素子ＯＬＥＤ１のカソードはアースラインに接続され、アノードはこの素子を駆動するための画素回路を介して電源線ＰＶＤＤに接続されている。表示素子は、ここでは光活性層として少なくとも有機発光層を含んだ有機ＥＬ素子であり、例えば、赤、緑、青色に発光する有機ＥＬ素子が基板１００上で所定の順序で配列している。

画素回路は、駆動薄膜トランジスタＤＴｒ、電源スイッチＳＷ１、オフセットキャンセルスイッチＳＷ２、補正用スイッチＳＷ３、リセット＆電流信号スイッチＳＷ４、出力スイッチＳＷ５を含み、例えばこれらはｐチャネル型薄膜トランジスタにより構成される。また、駆動薄膜トランジスタＤＴｒのゲートと電源ラインＰＶＤＤ間電圧を保持するキャパシタＣ０を備える。

有機ＥＬ素子は出力スイッチＳＷ５を介して駆動薄膜トランジスタＤＴｒのドレインに接続し、駆動薄膜トランジスタＤＴｒのソースは電源スイッチＳＷ１を介して電源線ＰＶＤＤに接続する。電源スイッチＳＷ１のゲートは画素選択走査線Ｓｌａに接続する。駆動薄膜トランジスタＤＴｒのゲートは、キャパシタＣ０及び補正用スイッチＳＷ３のドレインに接続する。補正用スイッチＳＷ３は駆動薄膜トランジスタＤＴｒのゲートおよびドレイン間に接続され、そのゲートは画素選択走査線Ｓｌｃに接続する。

オフセットキャンセルスイッチＳＷ２は、信号線ＤＬ１および駆動薄膜トランジスタＤＴｒのソース間に接続され、そのゲートは画素選択走査線Ｓｌｂに接続する。リセット＆電流信号スイッチＳＷ４は、信号線ＤＬ１および駆動薄膜トランジスタＤＴｒのドレイン間に接続され、そのゲートは画素選択走査線Ｓｌｄに接続する。出力スイッチＳＷ５は、駆動薄膜トランジスタＤＴｒのドレイン及び有機ＥＬ素子間に接続され、そのゲートは調光走査線Ｓ１ｅに接続する。

ドライバ回路は信号線駆動回路１０１に設けられ、リセット電圧源、階調信号電流源及び階調信号電圧源を備えている。リセット電圧源は、出力スイッチＳＷ６を介してリセット電圧Ｖｒｓｅｔを信号線ＤＬ１に供給する。階調信号電流源は、出力スイッチＳＷ７を介して階調信号電流Ｉｓｉｇを信号線ＤＬ１に供給する。階調信号電圧源は、出力スイッチＳＷ８を介して階調信号電圧Ｖｓｉｇを信号線ＤＬ１に供給する。

なお、ＳＷ１〜ＳＷ８は、システム制御部１２０によってＯＮ−ＯＦＦ動作が制御される。

図３は、図２に示す画素部とドライバ回路の動作を説明するための図である。図３には、映像を表示するための各期間におけるスイッチＳＷ１〜ＳＷ８の状態とノードＡの電位の推移とが表されている。
ここでｎ（Ｈ）は１水平期間を表し、ｎ＋１（Ｈ）はそれに続く１水平期間を表している。ｎ（Ｈ）の１水平期間には、リセット期間、オフセットキャンセル期間、映像信号書き込み期間が設けられ、続くｎ＋１（Ｈ）以降の１水平期間が映像表示期間となっている。

続いて、リセット期間、オフセットキャンセル期間、映像信号書き込み期間及び映像表示期間における画素部ＰＸの動作について図３乃至図７を参照しつつ説明する。

図４は、リセット期間における信号の接続を示す図である。図４において、×の印が付されているスイッチは開放され、信号が接続されていないことを表している。
リセット期間では、スイッチＳＷ６がオンされる。これによって、信号線駆動回路１０１からは、リセット電圧Ｖｒｓｅｔが信号線ＤＬ１に供給される。画素ＰＸ（１，１）では、補正用スイッチＳＷ３、リセット及び電流信号スイッチＳＷ４をオンとして、信号線ＤＬ１より供給されるリセット電圧Ｖｒｓｅｔが駆動薄膜トランジスタＤＴｒのゲート端子電圧として保持可能なキャパシタＣ０に書き込まれる。

なお、リセット電圧Ｖｒｓｅｔは、表示に使用される範囲（白−黒）の階調電圧よりも小さい値である。このリセット電圧Ｖｒｓｅｔは、例えば、本アクティブマトリクス表示装置を出荷する前の調整段階において当該アクティブマトリクス表示装置毎に、全画素ＰＸに共通の値として決定される。

図５は、オフセットキャンセル期間における信号の接続を示す図である。図５において、×の印が付されているスイッチは開放され、信号が接続されていないことを表している。
オフセットキャンセル期間では、スイッチＳＷ８がオンされる。これによって、信号線駆動回路１０１からは、階調信号電圧Ｖｓｉｇが信号線ＤＬ１に供給される。画素ＰＸ（１，１）では、オフセットキャンセルスイッチＳＷ２及び補正用スイッチＳＷ３をオンとして、信号線ＤＬ１より供給される階調信号電圧Ｖｓｉｇを駆動薄膜トランジスタＤＴｒのソース端子に印加するとともに、駆動薄膜トランジスタＤＴｒのゲートとドレインとを接続する。

図６は、このようにスイッチを切り換えて構成された画素回路の等価回路を表す図である。この等価回路では、駆動薄膜トランジスタＤＴｒのゲートとドレインとが接続されたダイオード接続となっているため、駆動薄膜トランジスタＤＴｒは図６ではダイオードとして表している。

ノードＡの電位は、階調信号電圧Ｖｓｉｇからダイオード電圧だけ低下した値となる。ここで、駆動薄膜トランジスタＤＴｒのゲートとドレインとが接続されているため、ダイオード電圧は閾値電圧Ｖｔｈである。従って、ノードＡの電位は、Ｖｓｉｇ−Ｖｔｈである。

ところで、ノードＡの電位はリセット期間においてＶｒｓｅｔに設定されている。従って、ノードＡの電位がＶｒｓｅｔからＶｓｉｇ−Ｖｔｈに推移できるためには、このオフセットキャンセル期間の初期段階において、図６に示す矢印の方向に電流が流れることが必要である。即ち、Ｖｓｉｇ＞Ｖｒｓｅｔの条件が成立することが必要である。このようにＶｒｓｅｔを表示に使用される階調電圧よりも小さい値とするのはノードＡの電位をＶｓｉｇ−Ｖｔｈに推移させるためである。

このオフセットキャンセル期間を設けることによって、各画素の駆動薄膜トランジスタＤＴｒの閾値バラツキを補正した電位を画素内キャパシタＣ０に保持することができる。

このオフセットキャンセル期間における動作によって閾値バラツキが補正できる理由について説明する。
Ｉ：駆動薄膜トランジスタＤＴｒのソースドレイン間に流れる電流、Ｖｇｓ：駆動薄膜トランジスタＤＴｒのゲートソース間電圧、Ｖｔｈ：駆動薄膜トランジスタＤＴｒの閾値電圧、Ｋμ：移動度とすると、式（１）の関係が成立する。
Ｉ＝Ｋμ（Ｖｇｓ−Ｖｔｈ）^２ ・・・式（１）
ところで、Ｖｇｓは、電源電圧ＰＶＤＤとノードＡの電位（Ｖｓｉｇ−Ｖｔｈ）との差であるため、式（２）の関係が成立する。
Ｖｇｓ＝ＰＶＤＤ−（Ｖｓｉｇ−Ｖｔｈ） ・・・式（２）
式（２）を式（１）に代入して式（３）を得る。
Ｉ＝Ｋμ（ＰＶＤＤ−Ｖｓｉｇ）^２ ・・・式（３）
この式（３）では閾値電圧Ｖｔｈが消去されている。従って、駆動薄膜トランジスタＤＴｒの閾値特性をキャンセルすることができる。

しかしながら、この処理によってもなお、駆動薄膜トランジスタＤＴｒの移動度バラツキによる表示ムラを補正することが必要である。即ち、移動度ＫμがＫμ’である駆動薄膜トランジスタＤＴｒでは、電流Ｉ’はＩとは異なる式（４）で表される。
Ｉ’＝Ｋμ’（ＰＶＤＤ−Ｖｓｉｇ）^２ ・・・式（４）
このため、映像信号書き込み期間において、この移動度バラツキを補正する。

図７は、映像信号書き込み期間における信号の接続を示す図である。図７において、×の印が付されているスイッチは開放され、信号が接続されていないことを表している。
映像信号書き込み期間では、スイッチＳＷ７がオンされる。これによって、階調信号電流Ｉｓｉｇが画素回路から信号線ＤＬ１に供給され、信号線駆動回路１０１に流ることができる。画素ＰＸ（１，１）では、電源スイッチＳＷ１をオンとして、駆動薄膜トランジスタＤＴｒのソースに電源ラインＰＶＤＤを接続する。そして、補正用スイッチＳＷ３及びリセット＆電流信号スイッチＳＷ４をオンとして、信号線ＤＬ１に階調信号電流Ｉｓｉｇを供給すると共に、駆動薄膜トランジスタＤＴｒのゲートとドレインとを接続する。この結果、キャパシタＣ０には、階調信号電流Ｉｓｉｇが流れるように、駆動薄膜トランジスタＤＴｒのゲートソース間電圧を保持可能な電荷が蓄積される。
この動作によりノードＡの電位は次の映像表示期間において階調信号電流Ｉｓｉｇが表示素子ＯＬＥＤ１に流れるような値に設定される。図３ではこの電位をＰＶＤＤ−Ｖｇｓ（ＤＴｒ）として表している。

次の１水平期間以降の映像表示期間において、画素ＰＸ（１，１）では、補正用スイッチＳＷ３、リセット＆電流信号スイッチＳＷ４及びスイッチＳＷ７をオフとする。調光走査線駆動回路１４０は、調光走査線Ｓ１ｅをアクティブ状態として調光走査線Ｓ１ｅに接続する出力スイッチＳＷ５をオンとする。そうすると、駆動薄膜トランジスタＤＴｒのゲートソース間電圧に対応した発光電流が表示素子ＯＬＥＤ１に流れ、表示素子ＯＬＥＤ１は発光電流に対応した輝度で発光する。

〔第２の実施の形態〕
第２の実施の形態では、１水平期間の構成が第１の実施の形態の構成と異なっている。従って、第１の実施の形態と同一の部位には同一の符号を付してその詳細の説明は省略する。

図８は、画素部ＰＸ（１，１）とその画素部ＰＸ（１，１）と接続するドライバ回路の第２の実施形態の構成を示す図である。
第１の実施の形態と異なり、画素回路毎に２本の信号線ＤＬ１ａ、ＤＬ１ｂが設けられている。そして、信号線ＤＬ１ａには、ドライバ回側ではリセット電圧源と階調信号電流源とが接続し、画素回路側では、リセット＆電流信号スイッチＳＷ４とが接続している。信号線ＤＬ１ｂには、ドライバ回側では階調信号電圧源が接続し、画素回路側では、オフセットキャンセルスイッチＳＷ２が接続している。

図９は、図８に示す画素部とドライバ回路の動作を説明するための図である。図９には、映像を表示するための各期間におけるスイッチＳＷ１〜ＳＷ８の状態とノードＡの電位の推移とが表されている。
ｎ（Ｈ）の１水平期間には、リセット期間、オフセットキャンセル期間が設けられ、続くｎ＋１（Ｈ）の１水平期間には、映像信号書き込み期間が設けられ、ｎ＋２（Ｈ）以降の１水平期間が映像表示期間となっている。

リセット期間、オフセットキャンセル期間、映像信号書き込み期間及び映像表示期間における画素部ＰＸの動作は、第１の実施の形態と同様であるため、その詳細の説明は省略する。

以上説明した各実施の形態によれば、駆動薄膜トランジスタのゲート端子に信号線を介して、映像信号を書き込む機能において、信号線及び選択された画素回路の駆動薄膜トランジスタのゲート端子を映像信号の書込み前に、駆動薄膜トランジスタの閾値バラツキを補正した電位を画素内のコンデンサに保持し、最後に映像信号を電流で書き込むことで、駆動薄膜トランジスタの閾値バラツキ、移動度バラツキによる表示ムラを最小限に抑制したアクティブマトリクス表示装置を提供することが可能となる。

そして、このようにリセット期間、オフセットキャンセル期間、映像信号書込み期間を設けることによって、低階調の映像であっても、駆動薄膜トランジスタの特性ばらつきの影響を受けずに表示ムラを低減することができる。

なお、この発明は、上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合せてもよい。

本発明の実施の形態に係る表示装置を概略的に示すブロック図。 信号線に接続されている画素部とその画素部と接続するドライバ回路を示す図。 画素部とドライバ回路の動作を説明するための図。 リセット期間における信号の接続を示す図。 オフセットキャンセル期間における信号の接続を示す図。 スイッチを切り換えて構成された画素回路の等価回路を表す図。 映像信号書き込み期間における信号の接続を示す図。 画素部とその画素部と接続するドライバ回路の第２の実施形態の構成を示す図。 画素部とドライバ回路の動作を説明するための図。

符号の説明

１０…表示装置、１０１…信号線駆動回路、１３０…画素選択走査線駆動回路、１４０…調光走査線駆動回路、１２０…システム制御部、Ｃ０…キャパシタ、ＤＬ、ＤＬ１，ＤＬ２…信号線、ＤＴｒ…駆動薄膜トランジスタ、ＯＬＥＤ…表示素子、ＰＸ…画素部、Ｓ１ａ〜Ｓ１ｄ…画素選択走査線、Ｓ１ｅ…調光走査線、ＳＷ１…電源スイッチ、ＳＷ２…オフセットキャンセルスイッチ、ＳＷ３…補正用スイッチ、ＳＷ４…リセット＆電流信号スイッチ、ＳＷ５…出力スイッチ、ｔ０…リセット期間、ｔ１…オフセットキャンセル期間、ｔ２…映像信号書込期間、１Ｈ…１水平期間、１Ｖ…１垂直期間、Ｖｔｈ…閾値電圧、Ｖｒｓｅｔ…リセット電圧、Ｉｓｉｇ…階調信号電流、Ｖｓｉｇ…階調信号電圧。

Claims (6)

1. 表示素子を駆動する駆動トランジスタを含む画素部が基板上にマトリックス状に配置された表示部と、
   列毎に設けられて各列のそれぞれの画素部と接続する信号線に信号を供給する信号供給部と、
   行毎に設けられて各列のそれぞれの画素部と接続する選択線を介して前記画素部を選択すると共に、当該画素部が前記信号線から前記信号を取り込むための当該画素部の内部回路を切り換える画素選択部と、
   前記画素選択部の動作と前記信号供給部からの信号の供給とを制御して前記選択された画素部に対して前記駆動トランジスタの閾値バラツキと移動度バラツキとを補正した表示がされるように制御する制御部と
   を備えたことを特徴とするアクティブマトリックス型表示装置。
2. 前記制御部は、
   前記駆動トランジスタのゲート端子電位を所定値（Ｖｒｓｅｔ）に保持させるリセット期間と、
   前記駆動トランジスタのゲート端子電位を、電源電圧（ＶＤＤ）と映像信号に対応した電圧（Ｖｓｉｇ）との差に保持させるオフセットキャンセル期間と、
   前記駆動トランジスタに流れる電流が映像信号に対応した電流（Ｉｓｉｇ）となるようにゲート端子電圧を変更して保持させる映像信号書込み期間とを発生させること
   を特徴とする請求項１に記載のアクティブマトリックス型表示装置。
3. 前記信号供給部は、
   所定の電圧（Ｖｒｓｅｔ）を発生するリセット電圧部と、映像信号に対応した電圧（Ｖｓｉｇ）を発生する階調電圧発生部と、映像信号に対応した電流（Ｉｓｉｇ）を発生する階調電流発生部とを有し、
   前記制御部は、
   前記リセット期間においては、前記信号線に前記リセット電圧部からの所定の電圧（Ｖｒｓｅｔ）を供給させ、
   前記オフセットキャンセル期間においては、前記信号線に前記階調電圧発生部からの映像信号に対応した電圧（Ｖｓｉｇ）を供給させ、
   前記映像信号書込み期間においては、前記信号線に前記階調電流発生部からの映像信号に対応した電流（Ｉｓｉｇ）を供給させること
   を特徴とする請求項２に記載のアクティブマトリックス型表示装置。
4. 前記制御部は、１水平期間を、順次前記リセット期間、オフセットキャンセル期間、前記映像信号書込み期間で構成するように制御することを特徴とする請求項２に記載のアクティブマトリックス型表示装置。
5. 前記制御部は、１水平期間を、順次前記リセット期間、オフセットキャンセル期間で構成するように制御し、
   続く１水平期間を、前記映像信号書込み期間で構成するように制御することを特徴とする請求項２に記載のアクティブマトリックス型表示装置。
6. 前記所定の電圧（Ｖｒｓｅｔ）は、前記映像信号に対応した電圧（Ｖｓｉｇ）よりも小さいことを特徴とする請求項４または５に記載のアクティブマトリックス型表示装置。

Images