JP2009065631A

JP2009065631A - 信号再生装置

Info

Publication number: JP2009065631A
Application number: JP2008020684A
Authority: JP
Inventors: Atsushi Miyashita; 敦宮下; Kenichi Murayama; 研一村山
Original assignee: Hitachi Kokusai Electric Inc; Nippon Hoso Kyokai NHK; Japan Broadcasting Corp
Current assignee: Hitachi Kokusai Electric Inc; Japan Broadcasting Corp
Priority date: 2007-08-10
Filing date: 2008-01-31
Publication date: 2009-03-26
Anticipated expiration: 2028-01-31
Also published as: JP5069580B2

Abstract

【課題】受信したＤＶＢ−ＡＳＩ信号からジッタなどによる位相変動を抑制したクロックを再生可能とする。
【解決手段】パラレル変換されたＤＶＢ−ＡＳＩ信号の各ＴＳパケットの４７ｈコードが、４７コード検出器４により、検出された４７ｈコードパルスＥが得られ、適応型位相代替回路５を介してＰＬＬ回路の位相比較器１３に供給され、分周器８からの位相基準クロックＦ１と位相比較される。ジッタなどによって４７ｈコードパルスＥの位相が大きく急変し、位相基準クロックＦ１との位相差が異常に大きい場合には、適応型位相代替回路５は、かかる４７ｈコードパルスＥに代わる代替パルスを位相比較器１３に供給する。これにより、ＶＣＯ１５の制御電圧の急変を抑えることができ、安定した基準クロックＦが得られる。
【選択図】図１

Description

本発明は、ＭＰＥＧ(Motion Picture Experts Group)規格などの圧縮符号化方式に基づいて形成された映像信号や音声信号などの放送データのパケット化されたＴＳ(Transport Stream）の信号（ＴＳ信号)を、地上デジタル放送信号して、受信する信号再生装置に係り、特に、受信した地上デジタル放送信号からクロックを再生する信号再生装置に関する。

映像信号や音声信号からなる放送番組信号を無線伝送する場合、従来、アナログＦＭ(Frequency Modulation：周波数変調）方式による方法で伝送していたが、近年、QAM(Quadrature Amplitude Modulation：直交振幅変調）方式やOFDM(Orthogonal Frequency Division Multiplex：直交周波数分割多重）方式などのデジタル変調方式による無線デジタル伝送方式が用いられるようになってきている。

このようなデジタル伝送方式を用いて放送番組信号を一般家庭に伝送（放送）する場合、かかるデジタル放送番組信号（デジタルデータ）をスタジオから、例えば、東京タワーなどに設けられた無線中継装置に送るためのＳＴＬや無線中継装置間でデジタル放送番組信号を伝送するＴＴＬ(Transmitter to Transmitter Link）が用いられており、これらＳＴＬやＴＴＬの日本国内の地上デジタル放送用としては、映像信号や音声信号などの放送データを、ＭＰＥＧ規格などによる圧縮符号化方式に基づいて形成された約３２Mbpsの伝送ビットレートのパケット化されたＴＳ信号を上記のデジタル変調方式で変調して伝送するＩＳＤＢ−Ｔ(Integrated Service Digital Broadcasting-Terrestrial）方式が用いられるが、さらに、ＡＲＩＢ(Association of Radio Industries and Businesses）の規格に従って、これと8MHzのクロックとを伝送する２線式が採られている。これに対し、日本や米国を除くほとんどの地域では、ＤＶＢ(Digital Video Broadcasting）規格に従って上記のようにパケット化されたＴＳ信号のみを伝送する１線式が採られている。

なお、ＩＳＤＢ−Ｔ方式は、地上デジタル放送において、１つのチャンネルを１３セグメント（１セグメントは429KHzの周波数帯域）に区分し、伝送するデータに応じて１〜複数セグメントが使用できるようにした方式である。例えば、携帯機器に対しては１セグメントを使用し、通常画質のテレビジョンに対しては４セグメント、ハイビジョンに対しては１２セグメント夫々使用される。

一方、中継現場で取得した放送用素材をスタジオに伝送する場合、この中継現場から基地局（無線中継装置）を経てスタジオに伝送されるが、この無線中継装置，スタジオ間では、ＴＳＬ(Transmitter to Studio Link）の無線伝送回線が用いられ、上記の無線伝送方式が用いられる。これに対し、中継現場から無線中継装置への無線伝送システムとしては、中継カメラ側に設けられた送信用のＦＰＵ(Field Pickup Unit）装置と無線中継装置側に設けられた受信用のＦＰＵ装置とからなる無線伝送システム（信号再生装置）が用いられる。

図９はＦＰＵ装置を用いた従来のＴＳＬの無線伝送システムの一例を示すブロック構成図であって、１００は送信側のＦＰＵ（ＦＰＵ−ＴＸ）装置、１０１はインターフェース、１０２は変調部、１０３はコンバータ、１０４は送信アンテナ、１０５は受信アンテナ、１０６は受信側のＦＰＵ（ＦＰＵ−ＲＸ）装置、１０７はコンバータ、１０８は復調部、１０９はインターフェースである。

同図において、この従来例は、ＡＲＩＢの規格によるものであって、図示しない中継用カメラ装置からの映像信号や音声信号からなる送信データDATA-tと送信クロックCK-tとがＦＰＵ−ＴＸ装置１に供給される。かかるＦＰＵ−ＴＸ装置１では、伝送ビットレートが60Mbpsや44Mbpsの送信データDATA-tを処理するものとする。また、この場合の送信クロックCK-tは44MHzである。

ＦＰＵ−ＴＸ装置１００において、かかる44Mbpsの送信データDATA-tと44MHzの送信クロックCK-tとはインターフェース１０１から入力される。入力された送信データDATA-tは、変調部１０２により、送信クロックCK-tを基に、エネルギー拡散変調，リードソロモン符号化，インターリーブ，畳込み符号化，64QAM変調などの処理がなされ、コンバータ１０３でマイクロ波帯の信号に変換されて送信用アンテナ１０４から送信される。

一方、受信（即ち、基地局（無線中継装置））側のＦＰＵ−ＲＸ装置１０６では、ＦＰＵ−ＴＸ装置１００から送信されたマイクロ波信号を受信アンテナ１０５で受信し、コンバータ１０７でもとの周波数帯の信号に変換した後、復調部１０８により、64QAM復調，ビタビ復号，デインターリーブ，リードソロモン復号，エネルギー逆拡散変調などの処理がなされもとの44Mbpsのデータ（受信データ）DATA-rとし、インターフェース１０９から出力する。また、このインターフェース１０９では、復調されたデータDATA-rから44MHzのクロックCK-rを抽出し、受信データDATA-rとともに出力する。この受信データDATA-rとクロックCK-rとが、ＴＳＬにより、スタジオ（放送局）に伝送される。

図１０はＦＰＵ装置を用いた従来のＴＳＬの無線伝送システムの他の例を示すブロック構成図であって、２００は送信側のＦＰＵ（ＦＰＵ−ＴＸ）装置、２０１はシリアル・パラレル変換／レートコンバータ、２０２は変調部、２０３はコンバータ、２０４は送信アンテナ、２０５は受信アンテナ、２０６は受信側のＦＰＵ（ＦＰＵ−ＲＸ）装置、２０７はコンバータ、２０８は復調部、２０９はパラレル・シリアル変換／レートコンバータである。

同図において、この従来例は、ＤＶＢの規格によるものであって、図示しない中継用カメラ装置からの映像信号や音声信号からなる伝送ビットレートが44Mbpsのシリアルな送信データDVB-tがＦＰＵ−ＴＸ装置２００に供給される。ＦＰＵ−ＴＸ装置２００では、この送信データDVB-tがシリアル・パラレル変換／レートコンバータ２０３でシリアル・パラレル変換されるとともに、付加的なパケット（NULLパケット）の挿入，削除によって所定の伝送ビットレートに変換され、さらに、変調部２０２で、例えば、OFDM変調され、コンバータ２０３でマイクロ波信号に変換されて送信用アンテナ２０４から送信される。

一方、受信（即ち、基地局（無線中継装置））側のＦＰＵ−ＲＸ装置２０６では、ＦＰＵ−ＴＸ装置２００から送信されたマイクロ波信号が受信アンテナ２０５で受信され、コンバータ２０７でもとの周波数帯の信号に変換した後、復調部２０８でOFDM復調され、パラレル・シリアル変換／レートコンバータ２０９でもとの44Mbpsの伝送ビットレートのシリアルなデータ（受信データ）DVB-rに変換されて出力される。

ところで、以上のような放送伝送システムにおいて、上記のＳＴＬやＴＴＬが不具合な状態になると、一般家庭などへの地上デジタル放送ができなくなる。このような事態を回避する方法として、かかるＳＴＬやＴＴＬの代替システムとして上記のＦＰＵ装置で構成された信号再生装置を使用可能とした技術が提案されている（例えば、特許文献１参照）。

この特許文献１に記載の技術は、送信側のＦＰＵ装置に送信用のＭＰＥＧ規格で圧縮されて放送番組信号の32.5Mbps（より正確には、32.5079Mbps）のＴＳ信号を44.5MbpsのＴＳ信号に変換するレート変換部を設け、かつ中継現場から無線中継装置への伝送に用いる場合には、かかる伝送レートの変換が行われないように構成したものであり、送信側のＦＰＵ装置でも、これに対応する構成としたものである。

ところで、特許文献１に記載の技術のように、送信側での処理と受信側での処理とを同期させることが必要であり、このためには、通常、送信側から受信側にクロックが送られ、受信側では、このクロックを基に、受信した信号の処理が行われる。また、送信側でも、伝送レートの変換を行なう場合には、入力された32.5Mbpsの送信用の放送番組信号のＴＳ信号を44M.7bpsのＴＳ信号にレート変換する場合、この入力されたＴＳ信号に同期したクロックを周波数変換する必要がある。

一方、ＭＰＥＧ規格のＴＳ信号を伝送する方式の１つの規格として、ＤＶＢ−ＡＳＩ(Digital Video Broadcasting-Asynchronous Serial Interface)規格が知られている。これは、270Mbpsの非同期なクロックに上記のＭＰＥＧ規格の32.5MbpsのＴＳ信号を乗せて伝送するものである。かかるＤＶＢ−ＡＳＩ規格でＴＳ信号（以下、これをＤＶＢ−ＡＳＩ信号という）をスタジオから送信所（無線中継装置）に送信するＳＴＬの場合、このＴＳ信号とともに、このＴＳ信号のクロック周波数（＝32.5079MHz）の1/4の8.127MHzのクロックと、ＴＳ信号の各フレームの開始タイミングを示すフレーム同期信号Ｆ_syncとが送信される。
特開２００６ー３３２３６

ところで、ＳＴＬでスタジオから送信所にＤＶＢ−ＡＳＩ信号を送る場合、図９，図１０でも説明したように、このＤＶＢ−ＡＳＩ信号はマイクロ波帯の電波信号で送られる。このため、送信所では、スタジオからの直進する電波が受信されることになる。但し、地球の丸さにより、直進する電波を受信できる限界は100km程度である。本土から100kmを越える距離離れた離島との間にＳＴＬを構成する場合、マイクロ波帯でＤＶＢ−ＡＳＩ信号を伝送することができない。これを可能とするために、海底光ファイバを利用してＤＶＢ−ＡＳＩ信号を光伝送することが考えられる。

しかしながら、光ファイバ装置は、通常、ＴＳ信号のみを伝送するタイプのものが多く、クロックやＴＳ信号のフレーム開始を示すフレーム信号Ｆ_syncの伝送には対応していない。そこで、送信所側では、受信したＴＳ信号からクロックを再生し、これを利用してフレーム信号Ｆ_syncを生成することが考えられる。

ところが、ＤＶＢ−ＡＳＩ信号は非同期であることから、受信側の送信所でこのＤＶＢ−ＡＳＩ信号を処理する際にサンプリング誤差などが蓄積し、稀ではあるが、その発生周期が一時的に変動することがあり、かかるＤＶＢ−ＡＳＩ信号からＰＬＬ（Phase Locked Loop：位相ロックループ）回路を用いてクロックを再生すると、そのＶＣＯ(Voltage Controled Oscilator：電圧制御型発振器)への制御電圧が一時的に大きく揺れ、再生クロックに大きなジッタ（位相変動）が発生して、後段の処理装置に大きな影響を及ぼすことになる。

本発明の目的は、かかる問題を解消し、受信したＤＶＢ−ＡＳＩ信号からジッタなどによる位相変動を抑制したクロックを再生でき、このＤＶＢ−ＡＳＩ信号の周期の変動を除去することができるようにした信号再生装置を提供することにある。

上記目的を達成するために、本発明は、４７ｈ(１６進数)コードで始まるＴＳパケットからなるＴＳ信号から、ＰＬＬ回路を用いて、該ＴＳ信号の正規のクロックを再生する信号再生装置であって、該ＴＳ信号の該ＴＳパケット毎に該４７ｈコードを検出し、該４７ｈコードのタイミングで４７ｈコードパルスを出力する４７ｈコード検出器と、該４７ｈコードパルスが供給され、該ＰＬＬ回路での位相比較器に供給される位相基準クロックの位相を基準位相として、該基準位相から所定の範囲内にある位相の該４７ｈコードパルスに対しては、該４７ｈコードパルスを出力信号とし、該所定の範囲からはずれた位相の該４７ｈコードパルスに対しては、代替パルスを出力信号とする適応型位相代替回路とを設け、該位相基準クロックと該適応型位相代替回路の出力信号とを該ＰＬＬ回路の位相比較器に供給し、該ＰＬＬ回路から該正規のクロックを再生するものである。

また、本発明は、前記適応型位相代替回路が、前記基準位相に対し、前記４７ｈコード検出器から供給される前記４７ｈコードパルスの位相が前記所定の範囲内であるか否かを検知する適正位相範囲検知器と、該適正位相範囲検知器の検知結果に基づいて、前記所定範囲内の位相の前記４７ｈコードパルスを前記ＰＬＬ回路の前記位相比較器に供給し、前記所定の範囲を越える位相の前記４７ｈコードパルスに対しては、前記代替パルスを前記ＰＬＬ回路の前記位相比較器に供給する位相代替処理器とを備えたものである。

さらに、本発明は、前記位相代替処理器が、前記４７ｈコード検出器から供給される前記４７ｈコードパルスの位相が前記所定の範囲を越える進み位相であるとき、前記４７ｈコードパルスに代えて、前記所定の範囲内の位相の前記代替パルスを前記位相比較器に出力し、前記４７ｈコード検出器から供給される前記４７ｈコードパルスの位相が前記所定の範囲を越える遅れ位相であるとき、該遅れ位相の前記４７ｈコードパルスに代えて、前記所定範囲を越えたタイミングで代替パルスを前記位相比較器に出力した後、前記出力信号としての該遅れ位相の前記代替パルスによって前記ＰＬＬ回路の位相比較器で得られる位相誤差信号をキャンセルする２つ目の代替パルスを前記位相比較器に出力するものである。

本発明によると、ＴＳ信号の各ＴＳパケットに付加されている４７ｈコードを用いてこのＴＳ信号の適正なクロックを生成するものであるが、ジッタが生ずる４７ｈコードパルスに対しては、これを検出して代替パルスを用いるものであるから、ジッタに影響されない適正なクロックを得ることができる。

以下、本発明の実施形態を図面により説明する。

図１は本発明による信号再生装置の第１の実施形態を示すブロック構成図であって、１はＳ／Ｐ（シリアル／パラレル）変換器、２はＦＰＧＡ（Field Programmable Gate Array）、３はメモリ、４は４７ｈコード検出器、５は適応型位相代替回路、６は適正位相範囲検知器、７は位相代替処理器、８は分周器、９はＰＬＬロック判定回路、１０はフレーム検出器、１１，１２は２分周器、１３は位相比較器、１４はＬＰＦ（ローパスフィルタ）、１５はＶＣＯ、１６はＡＳＩ変調器、１７は２７０ＭＨｚ発振器である。

同図において、例えば、図１０に示す受信側のＦＰＵ装置２０６から出力されるシリアルのＤＶＢ−ＡＳＩ信号ＡはＳ／Ｐ変換器１に供給され、パラレルのＤＶＢ−ＡＳＩ信号に変換されてメモリ３に供給される。なお、この場合、図１０においては、ＦＰＵ−ＴＸ２００，ＦＰＵ−ＲＸ装置２０６間の送信は、例えば、光ファイバを介して行なわれるものであるが、これに限るものではない。

ここで、シリアルＤＶＢ−ＡＳＩ信号ＡのＴＳ信号は、クロック周波数が32.5079MHz（クロック周期＝1/32.5079μsec）で、図２に示すように、204バイト（＝1632ビット）のＴＳパケットの配列からなるものである。このＴＳパケットは、8バイトのヘッダと196バイトのデータ及びパリティとから構成されており、ヘッダは、先頭に１バイトの16進数「４７」を表わす４７ｈコードが付加され、これに次いで、データの有効，無効（ＮＵＬＬパケット）を識別するための３バイトのＰＩＤ（Packet IDentifier：パケットＩＤ）などから構成されている。

シリアルのＤＶＢ−ＡＳＩ信号Ａは、図３（ａ）に示す上記の32.5079MHzのクロック周波数のシリアルのＴＳ信号で図３（ｂ）に示す270MHzのクロックが変調されたものである。

Ｓ／Ｐ変換器１は、クロック周波数が270MHzのシリアルＤＶＢ−ＡＳＩ信号Ａを、図３（ｃ）に示すように、その１０ビット（クロック）毎に８ビット（32.5079MHzのクロック周波数のＴＳパケットの１ビットに相当する期間での270MHzのクロックのビット数）のパラレル信号に変換する。従って、得られたパラレルＤＶＢ−ＡＳＩ信号のクロック周波数は、図３（ｄ）に示すように、２７MHzとなる。

図４は図１における各部の信号を示すタイミング図であって、以下、図４を用いて図１での各部の動作を説明する。

Ｓ／Ｐ変換器１は、入力されるクロック周波数が270MHzのシリアルＤＶＢ−ＡＳＩ信号Ａ（図４（ａ））を、図３で説明したようにＴＳパケット毎にパラレル化した、クロック周波数が27MHzのパラレルＤＶＢ−ＡＳＩ信号Ｂ（図４（ｂ））に変換し、出力するとともに、この27MHzの周波数のクロック（２７Ｍクロック）も出力する。シリアルのＴＳパケットは、図２に示すように、1632ビットからなり、その期間はほぼ50μsec（＝1632ビット／32.5079Mbps）であり、これが8ビットパラレルのデータが204個（＝1632ビット／8）からなるパラレルデータとなるが、このパラレルのＴＳパケットの期間はほぼ7.5μsec（＝204個／27MHz）である。従って、ほぼ50μsecのシリアルＴＳパケットが7.5μsecのパラレルＴＳパケットに変換されることになる。

そこで、１つのシリアルＴＳパケットがパラレルＴＳパケットに変換されると、次のシリアルＴＳパケットが始まるまでシリアル／パラレル変換処理が休止され、次のシリアルＴＳパケットが始まると、このシリアルＴＳパケットのシリアル／パラレル変換処理が行なわれる。得られたパラレルＤＶＢ−ＡＳＩ信号では、ほぼ50μsec毎に7.5μsecのパラレルＴＳパケットからなる間欠的な信号となる。

このようにして、Ｓ／Ｐ変換器１では、シリアルのＤＶＢ−ＡＳＩ信号のシリアル／パラレル変換処理が行なわれるが、得られたパラレルＤＶＢ−ＡＳＩ信号での間欠的なパラレルＴＳパケットの期間（上記の7.5μsecの期間：有効期間）を表わす7.5μsecのＥＮ（ENable：イネーブル）信号Ｄ（図４（ｄ））も作成されて出力される。

クロック周波数が27MHzのパラレルＤＶＢ−ＡＳＩ信号Ｂ（図４（ｂ））と、シリアルＤＶＢ−ＡＳＩ信号Ａのクロック周波数270MHzを10分周した27MHzのクロック（２７Ｍクロック）Ｃ（図４（ｃ））と、ＥＮ信号Ｄ（図４（ｄ））とは、ＦＰＧＡ２に形成されているメモリ３に供給される。

ここで、ＦＰＧＡ２には、メモリ３とともに、４７ｈコード検出器と、適正位相範囲検知器６と位相代替処理器７とからなる適応型位相代替回路５と、分周器８と、ＰＬＬロック判定回路９と、フレーム検出器１０と、２分周器１１，１２とが形成されているが、これらはＦＰＧＡ２によって構成されたものに限定されるものではなく、ＤＳＰ（Digital Signal Processor）でこれらの機能を持たせるようにしてもよいし、これらとして専用ＩＣで構成したものを用いるようにしてもよく、特に限定されるものではない。

位相比較器１３とＬＰＦ１４とＶＣＯ１５と分周器８は、パラレルＤＶＢ−ＡＳＩ信号Ｂの４７ｈコードから分周基準クロックＦ２を生成するためのＰＬＬ回路を構成しており、これに４７ｈコード検出器４と適応型位相代替回路５とＰＬＬクロック判定回路９とが設けられている。適応型位相代替回路５は適応位相範囲検出器６と位相代替処理器７とで構成されている。

Ｓ／Ｐ変換器１からのパラレルＤＶＢ−ＡＳＩ信号Ｂと２７ＭクロックＣとＥＮ信号ｄとはメモリ３に供給され、２７ＭクロックＣを書込クロックとして、パラレルＴＳ信号ＢでのＥＮ信号Ｄで決まる有効期間の部分の信号、即ち、パラレルＴＳパケットが順次書き込まれる。また、パラレルＤＶＢ−ＡＳＩ信号Ｂと２７ＭクロックＣとＥＮ信号ｄとは４７ｈコード検出器４に供給され、パラレルＤＶＢ−ＡＳＩ信号ＢのシリアルＴＳパケットの先頭を示す４７ｈコードが検出され、この検出タイミングで４７ｈコードパルスＥ（図４（ｅ））が出力される。この４７ｈコード検出器４では、２７ＭクロックＣとＥＮ信号Ｄとを用いて、シリアルＴＳ信号Ｂ毎に１６進数「４７」の４７ｈコードが検出され、４７ｈコードパルスＥが生成出力されるものであって、この４７ｈコードパルスＥは32.5079MHzで1632周期のパルス、即ち、ほぼ19.9kHzのパルスである。

この４７ｈコードパルスＥは適応型位相代替回路５を介して位相比較回路１３に供給される。この位相比較器１３は、ＬＰＦ１４，ＶＣＯ１５及び分周器８とともに、ＰＬＬ回路を形成しており、ＶＣＯ１５は32.5079MHzの基準クロックＦを発生する。この基準クロックＦは分周器８で1632分周されてほぼ19.9kHzの位相基準クロックＦ１が生成され、位相比較器１３に供給されて適応型位相代替回路５からの４７ｈコードパルスＥと位相比較される。その位相誤差信号はＬＰＦ１４で平滑処理され、制御電圧としてＶＣＯ１５に供給される。ＶＣＯ１５はこの制御電圧によって制御され、これにより、ＶＣＯ１５から出力される基準クロックＦの位相，周波数が４７ｈコードパルスＥに同期する。

適応型位相代替回路５は、４７ｈコード検出器４からの４７ｈコードパルスＥの位相が位相基準クロックＦ１に対して異常にずれていても、これによってＰＬＬ回路が影響を受けないようにするものである。これにより、分周器８からは、ＶＣＯ１５からの32.5079MHzの基準クロックＦを４分周した8.127MHzの分周基準クロックＦ２が得られるが、この分周基準クロックＦ２は、４７ｈコード、従って、４７ｈコードパルスＥの異常位相（即ち、ジッタ）に影響されない安定したものとなる。この適応型位相代替回路５については、詳細に後述する。

分周器８からの分周基準クロックＦ２は２分周器１１で２分周され、これによって得られた4.0635MHzのクロックが読出クロックとして、メモリ３から上記のパラレルＴＳパケットが順番に連続して読み出される。これによると、１つのパラレルＴＳパケットは204個の８ビットパラレルデータからなるから、１パラレルＴＳパケット読出期間は、
204×8／32.5079μsec＝1632／32.5079μsec＝約50μsec
であって、32.5079MHzのクロック周波数のシリアルＴＳパケットの期間長に等しい。これにより、メモリ３からはパラレルＴＳパケットが順次連続したクロック周波数32.5079／8MHzの８ビットパラレルデータ（３２Ｍデータ）Ｉが読み出されることになる。この３２ＭデータＩはＡＳＩ変調器１６に供給され、２７０ＭＨｚ発振器１７からの270ＭＨｚのクロックを用いてパラレルのＤＶＢ−ＡＳＩ信号Ｊ（図４（ｇ））が生成され、次の送信所に送信される。

また、メモリ３から読み出された３２ＭデータＩはフレーム検出器１０に供給され、分周器８からの分周基準クロックＦ２を２分周器１１でさらに２分周して得られる８分周クロックを用いてフレームの先頭を示すＦ_sync信号Ｋが生成される。このＦ_sync信号Ｋも、ＡＳＩ変調器１６からのパラレルＤＶＢ−ＡＳＩ信号Ｊとともに、次の送信所に送信される。

さらにまた、分周器８からの分周基準クロックＦ２も、ＡＳＩ変調器１６からのパラレルＤＶＢ−ＡＳＩ信号Ｊやフレーム検出器１０からのＦ_sync信号Ｋとともに、次の送信所に送信される。

このようにして、ジッタに影響されない分周基準クロックＦ２が得られることになり、これをパラレルＤＶＢ−ＡＳＩ信号Ｊのクロック信号して用いることができるし、また、このパラレルＤＶＢ−ＡＳＩ信号Ｊも、この分周基準クロックＦ２を用いてメモリ３から読み出されるので、ジッタの影響を受けたものではない。

次に、適応型位相代替回路５について説明する。

なお、ＰＬＬロック判定回路９は、分周器８からの分周基準クロックＦ２とパラレルＤＶＢ−ＡＳＩ信号Ｂとから、このＰＬＬ回路が安定（ロック）したか否かを判定し、安定したことを判定すると、適応型位相代替回路５の適正位相検知器６に起動信号Ｈを送り、適正位相検知器６を起動させて適応型位相代替回路５の動作を開始させる。このＰＬＬ回路がロックするまでは（即ち、適正位相検知器６が起動するまでは）、適正位相範囲検知器６から位相代替処理器７に代替指示信号Ｇが供給されないため、４７ｈコード検出器４から出力される４７ｈコードパルスＥはそのまま位相代替処理器７を通ってＰＬＬ回路の位相比較器１３に供給され、これにより、ＰＬＬ回路がこの４７ｈコードパルスＥに位相ロックする動作を行なう。

ここで、まず、この適応型位相代替回路５が設けられない場合の従来のＰＬＬ回路の動作について、図５により、説明する。

図５（ａ）は位相基準クロックＦ１の位相を基準位相θ_Sとして、この基準位相θ_Sに対する４７ｈコードパルスＥの位相のずれ（位相差）が小さい場合の位相比較器１３が出力する位相誤差電圧Δθを示すものであって、図５（ａ），（イ）に示すように、４７ｈコードパルスＥの位相が基準位相θ_Sと一致する場合には、位相比較器１３からの位相誤差電圧Δθは０である。この場合には、ＶＣＯ１５は現在の基準クロックＦの位相，周波数をそのまま保持するように制御される。また、図５（ａ），（ロ）に示すように、４７ｈコードパルスＥの位相が基準位相θ_Sよりも小さく進んでいる場合には、その位相差に応じた正の位相誤差電圧Δθが位相比較器１３から出力され、これにより、ＶＣＯ１５は基準クロックＦの周波数を上昇させて、位相基準クロックＦ１の基準位相θ_Sが小さく進むように（左向きの短い矢印）、制御される。さらに、図５（ａ），（ハ）に示すように、４７ｈコードパルスＥの位相が基準位相θ_Sよりも小さく遅れている場合には、その位相差に応じた負の位相誤差電圧Δθが位相比較器１３から出力され、これにより、ＶＣＯ１５は基準クロックＦの周波数を下降させて位相基準クロックＦ１の基準位相θ_Sが小さく遅れるように（右向きの短い矢印）、制御される。このように、４７ｈコードパルスＥの位相と基準位相θ_Sとの位相差が小さい場合に、小さい制御電圧により、４７ｈコードパルスＥと位相基準クロックＦ１とが位相同期するように、ＰＬＬ回路が制御されることになる。

図５（ｂ）は位相基準クロックＦ１の位相、即ち、基準位相θ_Sに対する４７ｈコードパルスＥの位相差が大きい場合の位相比較器１３が出力する位相誤差電圧Δθを示すものであって、図５（ｂ），（イ）に示すように、４７ｈコードパルスＥの位相が基準位相θ_Sよりも大きく進む場合には、その位相差に応じた正の大きな位相誤差電圧Δθが位相比較器１３から出力され、これにより、ＶＣＯ１５は基準クロックＦの周波数を上昇させて位相基準クロックＦ１の基準位相θ_Sが大きく進むように（左向きの長い矢印）、制御される。また、図５（ｂ），（ロ）に示すように、４７ｈコードパルスＥの位相が基準位相θ_Sよりも大きく遅れる場合には、その位相差に応じた負の大きな位相誤差電圧Δθが位相比較器１３から出力され、これにより、ＶＣＯ１５は基準クロックＦの周波数を下降させて位相基準クロックＦ１の基準位相θ_Sが大きく遅れるように（右向きの長い矢印）、制御される。このように、４７ｈコードパルスＥの位相と基準位相θ_Sとの位相差が大きい場合も、この場合、制御電圧は大きくなるが、４７ｈコードパルスＥと位相基準クロックＦ１とが位相同期するように、ＰＬＬ回路が制御されることになる。

ＰＬＬロック判定回路９が起動信号Ｈを出力する前の適応型位相代替回路５が動作していない期間でのＰＬＬ回路の動作も、以上の動作と同様である。

次に、ＰＬＬロック判定回路９からの起動信号Ｈによる起動後の適応型位相代替回路５とＰＬＬ回路の動作について、図６，図７を用いて説明する。

まず、位相基準クロックＦ１の位相、即ち、基準位相θ_Sに対する４７ｈコードパルスＥの位相のずれが小さい場合について、図６を用いて説明する。

ここで、基準位相θ_Sに対する４７ｈコードパルスＥの位相のずれが小さいとは、図６（ａ）に示すように、この基準位相θ_Sの前から後にわたる所定の期間を適正位相範囲ＰＰＥとし、この適正位相範囲ＰＰＥ内にある位相をいう。この適正位相範囲ＰＰＥとしては、例えば、基準位相θ_Sを中心として、32.5079MHzのクロックで３クロック分の範囲とする。但し、これのみに限るものではない。

４７ｈコードパルスＥの位相がこの適正位相範囲ＰＰＥ内にあるときには、適正位相範囲検知器６から代替指示信号Ｇが発生されず、これにより、このときの４７ｈコードパルスＥはそのまま位相代替処理器７を通過してＰＬＬ回路の位相比較器１３に供給される。

そこで、図６（ｂ）に示すように、４７ｈコードパルスＥの位相が基準位相θ_Sと一致する場合には、この４７コードパルスＥは位相代替処理器７を介して位相比較器１３に供給され、位相比較器１３からの位相誤差電圧Δθは０となる。この場合には、ＶＣＯ１５は現在の基準クロックＦの位相，周波数をそのまま保持するように制御される。また、図６（ｃ）に示すように、４７ｈコードパルスＥの位相が適正位相範囲ＰＰＥ内で基準位相θ_Sよりも進んでいる場合も、この４７コードパルスＥは位相代替処理器７を介して位相比較器１３に供給され、その位相差に応じた正の位相誤差電圧Δθが位相比較器１３から出力される。これにより、ＶＣＯ１５は基準クロックＦの周波数を上昇させて位相基準クロックＦ１の基準位相θ_Sが小さく進むように（左向きの短い矢印）、制御される。さらに、図６（ｄ）に示すように、４７ｈコードパルスＥの位相が適正位相範囲ＰＰＥ内で基準位相θ_Sよりも遅れている場合も、この４７コードパルスＥは位相代替処理器７を介して位相比較器１３に供給され、その位相差に応じた負の位相誤差電圧Δθが位相比較器１３から出力される。これにより、ＶＣＯ１５は基準クロックＦの周波数を下降させて位相基準クロックＦ１の基準位相θ_Sが小さく遅れるように（右向きの短い矢印）、制御される。このように、４７ｈコードパルスＥの位相が適正位相範囲ＰＰＥ内にあるときには、ＰＬＬ回路は、図５に示した従来のＰＬＬ回路と同様の動作が行なわれ、適応型位相代替回路５がない場合と同様の動作を実行することになる。

次に、４７ｈコードパルスＥの位相が適正位相範囲ＰＰＥを越える場合の動作について、図７を用いて説明する。これは、ジッタなどによって４７ｈコードの位相が大きく急変した場合に生ずるものである。

図７（ａ）は、図６（ａ）と同様、位相基準クロックＦ１の基準位相θ_Sに対する適正位相範囲ＰＰＥを示すものである。

図７（ｂ）に示すように、４７ｈコードパルスＥの位相が、適正位相範囲ＰＰＥを越えて、大きく進んだ場合には、適応型位相代替回路５がない場合、この４７ｈコードパルスＥの位相と基準位相θ_Sとの間の正の大きな位相誤差電圧Δθ’が位相比較器１３で得られ、これに基づく制御電圧によってＶＣＯ１５は基準クロックＦの周波数を大きく上昇させるが、この実施形態では、適応型位相代替回路５において、適正位相範囲検知器６が、４７ｈコードパルスＥを検知し、その位相が適正位相範囲ＰＰＥを越えて進んでいることを判定すると、基準基準位相θ_Sのタイミングで代替指示信号Ｇを発生して位相代替処理器７に供給する。位相代替処理器７は、この代替指示信号Ｇを受けると、分周器８から代替パルスＦ３を取り込み、４７ｈコードパルスＥに代えてこの代替パルスＦ３を位相比較器１３に供給する。

ここで、この代替パルスＦ３は、位相基準クロックＦ１よりも32.5079MHzのクロックの１クロック分遅れたパルスであり、分周器８はかかる代替パルスＦ３も生成している。また、適正位相範囲検知器６は、位相基準スロックＦ１が供給される毎に、ＶＣＯ１５からの基準クロックＦを繰り返しカウントしており、そのカウント値によって適正位相範囲ＰＰＥの期間を判定するとともに、また、４７ｈコードパルスＥのタイミングをこのカウント値によって認識し、この４７ｈコードパルスＥの位相が適正位相範囲ＰＰＥ外にあるか否かを判定している。そして、４７ｈコードパルスＥの位相が適正位相範囲ＰＰＥよりも進んでいると判定した場合には、代替指示信号Ｇを位相代替処理器７に送り、位相代替処理器７は、この代替指示信号Ｇを受けると、このときの４７ｈコードパルスＥを阻止し、代わりに分周器８からの代替パルスＦ３を位相比較器１３に送るものである。これにより、位相比較器１３では、位相基準クロックＦ１とこの代替パルスＦ３とが位相比較され、これらの位相差に応じた充分小さい位相誤差電圧Δθが得られることになる。従って、ＶＣＯ１５は上記のジッタによって影響されず、これから得られる基準クロックＦは大きく位相が変動することなく、安定した位相、周波数のクロックとなる。

図７（ｃ）に示すように、４７ｈコードパルスＥの位相が、適正位相範囲ＰＰＥを越えて、大きく遅れた場合には、適応型位相代替回路５がない場合、この４７ｈコードパルスＥの位相と基準位相θ_Sとの間の正の大きな位相誤差電圧Δθ’が位相比較器１３で得られ、これに基づく制御電圧によってＶＣＯ１５は基準クロックＦの周波数を大きく下降させるが、この実施形態では、適応型位相代替回路５において、かかる４７ｈコードパルスＥによる位相誤差電圧Δθ’をキャンセルし、位相比較器１３での位相誤差信号Δθに変化を与えないようにする代替パルスＦ３を用いたのと等化な処理を行なうものである。

以下、図８を用いて４７ｈコードパルスＥの位相が適正位相範囲ＰＰＥよりも遅れている場合の処理動作を具体的に説明する。

図８（ａ）は、図７（ａ）と同様、位相基準クロックＦ１と適正位相範囲ＰＰＥとを示すものであり、これらを時間基準として説明する。

ここで、図８（ｂ）に示すように、適正位相範囲ＰＰＥの終了時点ｔ₁から所定期間の遅れ処理範囲ＤＰＥが設定されている。この遅れ処理範囲ＤＰＥの期間は、例えば、32.5079MHzのクロックで２〜３クロック分の期間とする。適正位相範囲検知器６は、また、４７ｈコードパルスＥの位相がこの遅れ処理範囲ＤＰＥ内にあるか否かも検出し、その検出結果も、代替指示信号Ｇとして、位相代替処理器７に出力する。

図８（ｃ）に示すように、４７ｈコードパルスＥの位相がこの遅れ処理範囲ＤＰＥ内にあるときには、適正位相範囲検知器６からの代替指示信号Ｇにより、位相代替処理器７は、４７ｈコード検出器４からの４７ｈコードパルスＥをそのまま位相比較器１３に供給すると共に、この４７ｈコードパルスを一定時間遅延して得られるパルスを、代替パルスＥ’として、位相比較器１３に供給する。また、適正位相範囲検知器６は、位相基準クロックＦ１から32.5079MHzのクロックを用いて時間を計測しており、４７ｈコードパルスＥの位相が適正位相範囲ＰＰＥよりも遅れる場合には、位相基準クロックＦ１からこの４７ｈコードパルスＥまでの時間の計測情報Ｔ₁を位相代替処理器７に送る。これにより、位相代替処理器７は、代替指示信号Ｇにより、４７ｈコードパルスＥの位相が遅れ処理範囲ＤＰＥ内にあることが認識されると、上記のように、この４７ｈコードパルスＥに続けて代替パルスＥ’を位相比較器１３に供給するとともに、代替パルスＥ’よりも上記の計測情報Ｔ₁の時間遅れて、代替クロックＦ１’を位相比較器１３に供給する。

このように、４７ｈコードパルスＥと位相基準クロックＦ１夫々に続いて代替パルスＥ’と代替クロックＦ１’とを上記の時間間隔Ｔ₁で位相比較器１３に供給することにより、位相比較器１３では、位相基準クロックＦ１と４７ｈコードパルスＥとの位相差に応じた位相誤差信号Δθは、代替パルスＥ’と代替クロックＦ１’との位相差に応じた位相誤差信号（−Δθ）によってキャンセルされ、図７（ｃ）に示す４７ｈコードパルスＥの代替パルスＦ３を用いた場合と同等の効果が得られることになる。

また、図８（ｄ）に示すように、４７ｈコードパルスＥの位相が遅れ処理範囲ＤＰＥよりもさらに遅れているときには、適正位相範囲検知器６はこの遅れ処理範囲ＤＰＥ内に４７ｈコードパルスＥがないことから、この遅れ処理範囲ＤＰＥの終了と共に代替指示信号Ｇを位相代替処理器７に送る。位相代替処理器７は、この代替指示信号Ｇにより、４７ｈコードパルスＥの第１の代替パルスＥ１’をこの４７ｈコードパルスの経路を介して位相比較器１３に送り、これに続けて第２の代替信号Ｅ２’を位相比較器１３に送る。この場合、４７ｈコード検出器４からの４７ｈコードパルスＥは阻止され、位相比較器１３に供給されない。そして、第２の代替信号Ｅ２’を出力してから、位相基準クロックＦ１の基準位相θ_Sから遅れ処理範囲ＤＰＥの終了時点までの時間Ｔ２に等しい時間経過すると、位相基準クロックＦ１の径路を介して代替クロックＦ１’を出力し、位相比較器１３に供給する。

このように、４７ｈコードパルスＥの第１の代替パルスＥ１’と位相基準クロックＦ１夫々に続いて第２の代替パルスＥ２’と代替クロックＦ１’とを上記の時間間隔Ｔ₂で位相比較器１３に供給することにより、位相比較器１３では、位相基準クロックＦ１と４７ｈコードパルスＥの第１の代替パルスＥ１’との位相差に応じた位相誤差信号Δθは、第２の代替パルスＥ’と代替クロックＦ１’との位相差に応じた位相誤差信号（−Δθ）によってキャンセルされ、図７（ｃ）に示す４７ｈコードパルスＥの代替パルスＦ３を用いた場合と同等の効果が得られることになる。

なお、図８（ｃ）に示す場合も、図８（ｄ）に示すように、４７ｈコード検出器４からの４７ｈコードパルスＥを阻止し、第１，第２の代替パルスＥ１’，Ｅ２’を用いるようにしてもよい。

以上のように、この実施形態では、ジッタによってＤＶＢ−ＡＳＩ信号の位相が急変しても、かかるジッタに影響されない安定した周波数，位相の基準クロックＦ２が得られることになる。

本発明による信号再生装置の第１の実施形態を示す斜視図である。シリアルＴＳ信号のＴＳパケットのフォーマットを示す図である。図１におけるＳ／Ｐ変換器の動作を示すタイミング図である。図１における各部の信号を示すタイミング図である。従来のＰＬＬ回路の動作を示すタイミング図である。図１におけるＰＬＬ回路の４７ｈコードパルスＥの位相が適正位相範囲ＰＰＥ内にあるときの動作を示すタイミング図である。図１におけるＰＬＬ回路の４７ｈコードパルスＥの位相が適正位相範囲ＰＰＥ外にあるときの動作を示すタイミングである。図７（ｃ）の処理動作を具体的に示すタイミング図である。ＦＰＵ装置を用いた従来のＴＳＬの無線伝送システムの一例を示すブロック構成図である。ＦＰＵ装置を用いた従来のＴＳＬの無線伝送システムの他の例を示すブロック構成図である。

符号の説明

１Ｓ／Ｐ変換器
３メモリ
４４７ｈコード検出器
５適応型位相代替回路
６適正位相範囲検知器
７位相代替処理器
８４分周器
９ＰＬＬロック判定回路
１０フレーム検出器
１１，１２２分周器
１３位相比較器
１４ＬＰＦ
１５ＶＣＯ
１６ＡＳＩ変調器
１７２７０ＭＨｚ発振器

Claims

４７ｈ(１６進数)コードで始まるＴＳパケットからなるＴＳ信号から、ＰＬＬ回路を用いて、該ＴＳ信号の正規のクロックを再生する信号再生装置であって、
該ＴＳ信号の該ＴＳパケット毎に該４７ｈコードを検出し、該４７ｈコードのタイミングで４７ｈコードパルスを出力する４７ｈコード検出器と、
該４７ｈコードパルスが供給され、該ＰＬＬ回路での位相比較器に供給される位相基準クロックの位相を基準位相として、該基準位相から所定の範囲内にある位相の該４７ｈコードパルスに対しては、該４７ｈコードパルスを出力信号とし、該所定の範囲からはずれた位相の該４７ｈコードパルスに対しては、代替パルスを出力信号とする適応型位相代替回路と
を設け、
該位相基準クロックと該適応型位相代替回路の出力信号とを該ＰＬＬ回路の位相比較器に供給し、該ＰＬＬ回路から該正規のクロックを再生することを特徴とする信号再生装置。
請求項１において、
前記適応型位相代替回路は、
前記基準位相に対し、前記４７ｈコード検出器から供給される前記４７ｈコードパルスの位相が前記所定の範囲内であるか否かを検知する適正位相範囲検知器と、
該適正位相範囲検知器の検知結果に基づいて、前記所定範囲内の位相の前記４７ｈコードパルスを前記ＰＬＬ回路の前記位相比較器に供給し、前記所定の範囲を越える位相の前記４７ｈコードパルスに対しては、前記代替パルスを前記ＰＬＬ回路の前記位相比較器に供給する位相代替処理器と
を備えたことを特徴とする信号再生装置。
請求項２において、
前記位相代替処理器は、
前記４７ｈコード検出器から供給される前記４７ｈコードパルスの位相が前記所定の範囲を越える進み位相であるとき、前記４７ｈコードパルスに代えて、前記所定の範囲内の位相の前記代替パルスを前記位相比較器に出力し、
前記４７ｈコード検出器から供給される前記４７ｈコードパルスの位相が前記所定の範囲を越える遅れ位相であるとき、該遅れ位相の前記４７ｈコードパルスに代えて、前記所定範囲を越えたタイミングで代替パルスを前記位相比較器に出力した後、前記出力信号としての該遅れ位相の前記代替パルスによって前記ＰＬＬ回路の位相比較器で得られる位相誤差信号をキャンセルする２つ目の代替パルスを前記位相比較器に出力する
ことを特徴とする信号再生装置。