JP2009053812A - 回路設計装置、回路設計方法、及び、回路設計プログラム - Google Patents
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Abstract
【解決手段】回路設計装置は、回路を記述した第1ハードウェア記述に含まれるフリップフロップから第1クロックおよび制御信号を受信するフリップフロップを抽出するとともに、前記抽出したフリップフロップが受信するクロックを第2クロックに変更した第2ハードウェア記述を生成し、この第2ハードウェア記述に対して、前記第1クロックおよび前記制御信号に基づき前記第2クロックの供給を停止する制御回路を挿入した第3ハードウェア記述を生成するプロセッサを有する。
【選択図】図1
Description
このような問題を解決する為に、クロック供給停止回路を自動挿入する方法、及び、その新たな回路構成が必要となり、例えば、特許文献1から特許文献3の技術が開示されている。
実施形態1では、ハードウェア記述に含まれるF/Fをグループ化し、グループ毎にクロック供給停止回路を挿入する回路設計を行う一態様を説明する。
F/F情報テーブル12は、基本ハードウェア記述11に含まれる各F/Fの名、リセット名、F/Fがリセットされるときの論理(リセットアクティブ情報)をまとめた情報テーブルである。例えば、図5の回路を記述した基本ハードウェア記述に含まれる各F/Fの情報をまとめたF/F情報テーブル12は、図7となる。リセットアクティブ情報は、Hi又はLowで表される。本明細書では、クロック名、リセット名、及びリセットアクティブ情報をまとめて「リセット情報」という。F/F情報テーブル12は、基本ハードウェア記述11に基づいて、一般的に知られる手法を用いて得ることができる。例えば、F/F情報テーブル12は、EDAツールであるConformal−ASICが基本ハードウェア記述11を解析することにより得ることができる。F/F情報テーブル12は、「Clock/Reset/Reset Activeテーブル」ともいう。
修正後ハードウェア記述14は、基本ハードウェア記述11へ、クロック供給停止回路を自動挿入したハードウェア記述である。
実施形態2では、実施形態1に示した回路設計装置及び方法へ、クロック供給停止回路がクロック供給を停止するまでの期間を調整する機能を追加した一態様を説明する。本実施形態では、実施形態1の図4に示したCPU3が行うフローに新たな処理を追加した構成となる。具体的には、図2のメモリ2内にあるプログラム記憶領域20が有する挿入手段22を、異なる挿入手段23とする。その他の構成、機能等については、実施形態1と同様であるため、説明を省略する。
CPU3は図10のS42からS46までの処理をステップ41で取得したグループ数だけ繰り返す。そして、CPU3は、グループテーブルが有する各グループ内のF/Fのそれぞれに対してクロック供給停止回路を挿入した回路であって、対応するクロック供給停止回路のEnableに遅延回路を接続した回路を示す修正後ハードウェア記述14を完成させる(S53)。具体的にはCPU3は、図14に示した回路を記述した修正後ハードウェア記述14を得る。図6記載の回路と比較すると図14に記載の回路には遅延回路が含まれていることが分かる。そして、CPU3は、バス5を介してメモリ2のデータ記憶領域10へアクセスし、修正後ハードウェア記述をデータ記憶領域10に書き込む。
2 メモリ
3 CPU
4 ワークメモリ
5 バス
6 入出力ポート
8 制御部
11 基本ハードウェア記述
12 F/F情報テーブル
13 グループテーブル
14 修正後ハードウェア記述
16 クロックリネーム後のハードウェア記述
17 パラメータ
21 グループ化手段
22、23 クロック供給停止回路自動挿入手段(挿入手段)
Claims (7)
- 回路を記述した第1ハードウェア記述に含まれるフリップフロップから第1クロックおよび制御信号を受信するフリップフロップを抽出するとともに、前記抽出したフリップフロップが受信するクロックを第2クロックに変更した第2ハードウェア記述を生成し、この第2ハードウェア記述に対して、前記第1クロックおよび前記制御信号に基づき前記第2クロックの供給を停止する制御回路を挿入した第3ハードウェア記述を生成するプロセッサを有することを特徴とする回路設計装置。
- 前記第1ハードウェア記述を記憶する記憶装置をさらに有し、
前記プロセッサは、前記記憶装置から前記第1ハードウェア記述を読みだすとともに、前記第3ハードウェア記述を前記記憶装置に書き込むことを特徴とする請求項1に記載の回路設計装置。 - 前記プロセッサは、前記第2ハードウェア記述に対して、前記制御回路に対する前記制御信号の伝達を遅延させる遅延回路をさらに挿入することを特徴とする請求項1に記載の回路設計装置。
- 前記制御信号は、前記第1ハードウェア記述に含まれるフリップフロップが受信するリセット信号であることを特徴とする請求項1に記載の回路設計装置。
- 前記プロセッサは、前記第1ハードウェア記述に含まれるフリップフロップ内、受信するクロックと、受信するリセット信号と、受信するリセット信号がアクティブを示す信号のレベルと、が共通であるフリップフロップを抽出することを特徴とする請求項4に記載の回路設計装置。
- 回路を記述した第1ハードウェア記述に含まれるフリップフロップから第1クロックおよび制御信号を受信するフリップフロップを抽出するとともに、前記抽出したフリップフロップが受信するクロックを第2クロックに変更した第2ハードウェア記述を生成し、この第2ハードウェア記述に対して、前記第1クロックおよび前記制御信号に基づき前記第2クロックの供給を停止する制御回路を挿入した第3ハードウェア記述を生成する処理をコンピュータに実行させるプログラム。
- 前記第2ハードウェア記述に対して、さらに、前記制御回路に対する前記制御信号の伝達を遅延させる遅延回路を挿入する処理をコンピュータに実行させる請求項6記載のプログラム。
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