JP2009038393A - Semiconductor device and method of manufacturing semiconductor device - Google Patents

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宗佳 ▲はま▼
Muneyoshi Hama
Koichi Wada
康一 和田
Koji Ikeda
弘次 池田
Naohiro Moriya
直弘 守屋
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a method of manufacturing a semiconductor device which reduces a conduction failure between a plug which is formed in an insulating film using CMP and upper wiring connected to the plug. <P>SOLUTION: The method includes the steps of: providing an opening for exposing lower wiring 2 in an interlayer dielectric film 3; depositing a barrier metal film 5 and a tungsten film 6; forming a tungsten plug 6' using CMP; eliminating an oxide layer including polished waste materials 7 formed on the plug by dry etching or wet etching; and forming an upper wiring layer thereon. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は半導体装置および半導体装置の製造方法に関し、特に、ＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ：化学的機械的研磨）を用いて絶縁膜内にタングステンプラグを埋め込む方法に適用して好適なものである。   The present invention relates to a semiconductor device and a method for manufacturing the semiconductor device, and is particularly suitable for application to a method of embedding a tungsten plug in an insulating film by using CMP (chemical mechanical polishing).

従来の半導体装置では、例えば、特許文献１に開示されているように、タングステンプラグを絶縁膜内に形成する場合、研磨速度の異なる研磨剤を用いてタングステン膜、窒化チタン膜およびチタン膜の研磨を行うことにより、絶縁膜によるエロージョンを低減することが行われている。
特開平１０−２１４８３４号公報 In a conventional semiconductor device, for example, as disclosed in Patent Document 1, when a tungsten plug is formed in an insulating film, polishing of a tungsten film, a titanium nitride film, and a titanium film is performed using polishing agents having different polishing rates. By performing this, erosion due to the insulating film is reduced.
JP-A-10-214834

しかしながら、従来の半導体装置では、ＣＭＰを用いてタングステン膜の研磨を行うと、タングステンプラグが埋め込まれる開口部内に絶縁膜の研磨屑が堆積し、タングステンプラグの導通不良が発生するという問題があった。
そこで、本発明の目的は、絶縁膜内に埋め込まれたプラグの導通不良を低減させることが可能な半導体装置および半導体装置の製造方法を提供することである。 However, in the conventional semiconductor device, when the tungsten film is polished using CMP, there is a problem in that the polishing waste of the insulating film accumulates in the opening in which the tungsten plug is embedded, and the conduction failure of the tungsten plug occurs. .
SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to provide a semiconductor device and a method for manufacturing the semiconductor device that can reduce conduction failure of a plug embedded in an insulating film.

上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、絶縁層上に形成された下層配線層と、前記下層配線層上に形成された層間絶縁層と、前記層間絶縁層上に形成された上層配線層と、前記層間絶縁層に形成された開口部と、前記開口部に埋め込まれ、前記下層配線層と前記上層配線層とを接続するプラグと、前記プラグ上に存在する酸化層が除去された酸化層除去領域とを備えることを特徴とする。   In order to solve the above-described problem, according to a semiconductor device of one embodiment of the present invention, a lower wiring layer formed on an insulating layer, an interlayer insulating layer formed on the lower wiring layer, and the interlayer An upper wiring layer formed on the insulating layer; an opening formed in the interlayer insulating layer; a plug embedded in the opening and connecting the lower wiring layer and the upper wiring layer; and And an oxide layer removal region from which the oxide layer present in is removed.

これにより、プラグ上に存在する酸化層が除去された状態で、プラグと上層配線層とを接続することができる。このため、層間絶縁層に埋め込まれたプラグを形成する際に、プラグ上に酸化層が生成された場合においても、層間絶縁層内に埋め込まれたプラグの導通不良を低減させることが可能となる。
また、本発明の一態様に係る半導体装置によれば、前記酸化層は前記層間絶縁層の研磨屑を含むことを特徴とする。 As a result, the plug and the upper wiring layer can be connected in a state where the oxide layer present on the plug is removed. For this reason, when the plug embedded in the interlayer insulating layer is formed, even when an oxide layer is generated on the plug, it is possible to reduce the conduction failure of the plug embedded in the interlayer insulating layer. .
In the semiconductor device according to one embodiment of the present invention, the oxide layer includes polishing waste of the interlayer insulating layer.

これにより、プラグを形成するためのＣＭＰに起因して、層間絶縁層の研磨屑がプラグ上に堆積した場合においても、プラグ上に存在する研磨屑が除去された状態で、プラグと上層配線層とを接続することができ、層間絶縁層内に埋め込まれたプラグの導通不良を低減させることが可能となる。
また、本発明の一態様に係る半導体装置によれば、絶縁層上に形成された下層配線層と、前記下層配線層上に形成された層間絶縁層と、前記層間絶縁層上に形成された上層配線層と、前記層間絶縁層に形成された開口部と、前記開口部の途中まで埋め込まれ、前記下層配線層と前記上層配線層とを接続するプラグとを備えることを特徴とする。 As a result, even when polishing waste of the interlayer insulating layer is deposited on the plug due to CMP for forming the plug, the plug and the upper wiring layer are removed with the polishing waste existing on the plug removed. Can be connected to each other, and the conduction failure of the plug embedded in the interlayer insulating layer can be reduced.
According to the semiconductor device of one embodiment of the present invention, the lower wiring layer formed on the insulating layer, the interlayer insulating layer formed on the lower wiring layer, and the interlayer insulating layer are formed. An upper wiring layer, an opening formed in the interlayer insulating layer, and a plug buried in the middle of the opening and connecting the lower wiring layer and the upper wiring layer.

これにより、プラグを形成するためのＣＭＰに起因して、プラグが埋め込まれた開口部内に研磨屑が堆積した場合においても、開口部から研磨屑が除去された状態で、プラグと上層配線層とを接続することができ、層間絶縁層内に埋め込まれたプラグの導通不良を低減させることが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、絶縁層上に下層配線層を形成する工程と、前記下層配線層上に層間絶縁層を形成する工程と、前記層間絶縁層に開口部を形成する工程と、前記下層配線層に接続され、前記開口部に埋め込まれたプラグを形成する工程と、前記プラグ上に生成された酸化層を除去する工程と、前記酸化層が除去されたプラグに接続される上層配線層を前記層間絶縁層上に形成する工程とを備えることを特徴とする。 As a result, even when polishing debris accumulates in the opening in which the plug is embedded due to CMP for forming the plug, the plug, the upper wiring layer, and the polishing debris are removed from the opening. Can be connected, and the conduction failure of the plug embedded in the interlayer insulating layer can be reduced.
In addition, according to the method for manufacturing a semiconductor device of one embodiment of the present invention, a step of forming a lower wiring layer on the insulating layer, a step of forming an interlayer insulating layer on the lower wiring layer, and the interlayer insulating layer A step of forming an opening, a step of forming a plug connected to the lower wiring layer and embedded in the opening, a step of removing an oxide layer generated on the plug, and the oxide layer Forming an upper wiring layer connected to the removed plug on the interlayer insulating layer.

これにより、プラグ上に生成された酸化層を除去してから、プラグと上層配線層とを接続することができる。このため、層間絶縁層に埋め込まれたプラグを形成する際に、プラグ上に酸化層が生成された場合においても、層間絶縁層内に埋め込まれたプラグの導通不良を低減させることが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、絶縁層上に下層配線層を形成する工程と、前記下層配線層上に層間絶縁層を形成する工程と、前記層間絶縁層に開口部を形成する工程と、前記開口部内を埋め込むようにして、前記層間絶縁層上に導電膜を形成する工程と、前記導電膜の研磨を行うことにより前記層間絶縁層の表面を露出させ、前記開口部に埋め込まれたプラグを形成する工程と、前記プラグ上に堆積された前記層間絶縁層の研磨屑を除去する工程と、前記研磨屑が除去されたプラグに接続される上層配線層を前記層間絶縁層上に形成する工程とを備えることを特徴とする。 Thereby, after removing the oxide layer produced | generated on the plug, a plug and an upper wiring layer can be connected. For this reason, when the plug embedded in the interlayer insulating layer is formed, even when an oxide layer is generated on the plug, it is possible to reduce the conduction failure of the plug embedded in the interlayer insulating layer. .
In addition, according to the method for manufacturing a semiconductor device of one embodiment of the present invention, a step of forming a lower wiring layer on the insulating layer, a step of forming an interlayer insulating layer on the lower wiring layer, and the interlayer insulating layer Forming an opening in the substrate, forming a conductive film on the interlayer insulating layer so as to fill the opening, and polishing the conductive film to expose a surface of the interlayer insulating layer. A step of forming a plug embedded in the opening, a step of removing polishing debris of the interlayer insulating layer deposited on the plug, and an upper wiring layer connected to the plug from which the polishing debris has been removed Forming on the interlayer insulating layer.

これにより、プラグを形成するためのＣＭＰに起因して、プラグが埋め込まれた開口部内に研磨屑が堆積した場合においても、開口部から研磨屑を除去した後に、プラグと上層配線層とを接続することができ、層間絶縁層内に埋め込まれたプラグの導通不良を低減させることが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、前記層間絶縁層の研磨屑を除去する工程は、前記研磨屑のドライエッチング工程、前記研磨屑のウェットエッチング工程または前記研磨屑の研磨工程であることを特徴とする。 As a result, even when polishing debris accumulates in the opening in which the plug is embedded due to CMP for forming the plug, the plug and the upper wiring layer are connected after removing the polishing debris from the opening. It is possible to reduce the conduction failure of the plug embedded in the interlayer insulating layer.
Further, according to the method of manufacturing a semiconductor device according to one aspect of the present invention, the step of removing the polishing dust of the interlayer insulating layer may be a dry etching process of the polishing scrap, a wet etching process of the polishing scrap, or the polishing scrap. It is characterized by being a polishing process.

これにより、層間絶縁層の研磨屑が開口部内に堆積した場合においても、層間絶縁層の研磨屑を安定して除去することができ、縁膜内に埋め込まれたプラグの導通不良を低減させることが可能となる。   As a result, even when the polishing dust of the interlayer insulating layer is accumulated in the opening, the polishing dust of the interlayer insulating layer can be stably removed, and the conduction failure of the plug embedded in the edge film can be reduced. Is possible.

以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１および図２は、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
図１（ａ）において、例えば、ＴｉＮ／Ａｌ−Ｃｕ／Ｔｉ／ＴｉＮを絶縁層１上に順次スパッタし、フォトリソグラフィー技術およびエッチング技術を用いて、ＴｉＮ／Ａｌ−Ｃｕ／Ｔｉ／ＴｉＮからなる積層構造をパターニングすることにより、絶縁層１上に下層配線層２を形成する。 Hereinafter, a semiconductor device and a manufacturing method thereof according to embodiments of the present invention will be described with reference to the drawings.
1 and 2 are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the first embodiment of the present invention.
In FIG. 1A, for example, TiN / Al—Cu / Ti / TiN is sequentially sputtered onto the insulating layer 1, and a laminated layer made of TiN / Al—Cu / Ti / TiN is used by using a photolithography technique and an etching technique. The lower wiring layer 2 is formed on the insulating layer 1 by patterning the structure.

そして、例えば、高密度プラズマＣＶＤにより、下層配線層２間の隙間の深い部分が埋め込まれるように、層間絶縁膜３を下層配線層２上に形成する。ここで、高密度プラズマＣＶＤを用いて層間絶縁膜３を形成することにより、ギャップフィル特性を向上させることが可能となり、下層配線層２のアスペクト比が高く、間隔が狭い場合においても、下層配線層２間の隙間を精度よく埋め込むことができる。   Then, for example, the interlayer insulating film 3 is formed on the lower wiring layer 2 by high density plasma CVD so that the deep part of the gap between the lower wiring layers 2 is buried. Here, by forming the interlayer insulating film 3 using high-density plasma CVD, it becomes possible to improve the gap fill characteristics, and even when the aspect ratio of the lower wiring layer 2 is high and the interval is narrow, the lower wiring The gap between the layers 2 can be embedded with high accuracy.

なお、下層配線層２上に層間絶縁膜３を形成する場合、例えば、ＴＥＯＳ（テトラエトキシシラン）を用いたプラズマＣＶＤにより、層間絶縁膜３を成膜するようにしてもよい。
そして、層間絶縁膜３が下層配線層２上に形成されると、例えば、ＣＭＰを用いて、層間絶縁膜３の表面を研磨することにより、層間絶縁膜３の表面を平坦化する。 In the case where the interlayer insulating film 3 is formed on the lower wiring layer 2, the interlayer insulating film 3 may be formed by plasma CVD using TEOS (tetraethoxysilane), for example.
When the interlayer insulating film 3 is formed on the lower wiring layer 2, the surface of the interlayer insulating film 3 is flattened by polishing the surface of the interlayer insulating film 3 using, for example, CMP.

そして、層間絶縁膜３の表面が平坦化されると、フォトリソグラフィー技術およびエッチング技術を用いて、層間絶縁膜３をパターニングすることにより、下層配線層２を露出させる開口部４を層間絶縁膜３に形成する。
そして、開口部４が層間絶縁膜３に形成されると、スパッタリングなどの方法を用いてＴｉ／ＴｉＮを順次成膜することにより、開口部４が設けられた層間絶縁膜３にバリアメタル膜５を形成する。そして、層間絶縁膜３にバリアメタル膜５が形成されると、例えば、ＷＦ6／ＳｉＨ4／Ｈ2／Ａｒ系ガスを用いたＣＶＤを行うことにより、バリアメタル膜
５上にタングステン膜６を形成する。 Then, when the surface of the interlayer insulating film 3 is planarized, the opening 4 exposing the lower wiring layer 2 is formed in the interlayer insulating film 3 by patterning the interlayer insulating film 3 using a photolithography technique and an etching technique. To form.
Then, when the opening 4 is formed in the interlayer insulating film 3, Ti / TiN is sequentially formed using a method such as sputtering, so that the barrier metal film 5 is formed on the interlayer insulating film 3 provided with the opening 4. Form. When the barrier metal film 5 is formed on the interlayer insulating film 3, for example, the tungsten film 6 is formed on the barrier metal film 5 by performing CVD using a WF 6 / SiH 4 / H 2 / Ar-based gas. Form.

次に、図１（ｂ）に示すように、ＣＭＰを用いてバリアメタル膜５およびタングステン膜６の研磨を行うことにより、層間絶縁膜３の表面を露出させ、開口部４内に埋め込まれたタングステンプラグ６´を形成する。ここで、ＣＭＰを用いてバリアメタル膜５およびタングステン膜６の研磨を行うと、層間絶縁膜３の表面が露出した際に、層間絶縁膜３の研磨屑７がタングステンプラグ６´上の開口部４内に堆積し、研磨屑７を含む酸化層がタングステンプラグ６´上に形成される。   Next, as shown in FIG. 1B, by polishing the barrier metal film 5 and the tungsten film 6 using CMP, the surface of the interlayer insulating film 3 is exposed and buried in the opening 4. A tungsten plug 6 'is formed. Here, when the barrier metal film 5 and the tungsten film 6 are polished using CMP, when the surface of the interlayer insulating film 3 is exposed, the polishing scraps 7 of the interlayer insulating film 3 are opened to the opening on the tungsten plug 6 ′. 4 is formed on the tungsten plug 6 '.

次に、図２（ａ）に示すように、タングステンプラグ６´上に形成された研磨屑７を含む酸化層のドライエッチングまたはウェットエッチングを行うことにより、研磨屑７を含む酸化層を除去する。ここで、ドライエッチングを用いて研磨屑７を含む酸化層を除去する場合、エッチングガスとして、例えば、Ｃ4Ｆ8、Ｏ2、ＣＯおよびＡｒの混合ガスを用いることができる。または、Ｃ4Ｆ8、Ｏ2、ＣＯおよびＡｒの混合ガスにＣＨ2Ｆ2、ＣＨＦ3またはＣＦ4を添加するようにしてもよい。また、ウェットエッチングを用いて研磨屑７を含む酸化層を除去する場合、エッチング液として、例えば、フッ酸またはフッ酸とフッ化アンモンとの混合液などを用いることができる。 Next, as shown in FIG. 2A, the oxide layer containing the polishing dust 7 is removed by dry etching or wet etching of the oxide layer containing the polishing dust 7 formed on the tungsten plug 6 '. . Here, when removing the oxide layer containing the polishing scraps 7 using dry etching, for example, a mixed gas of C 4 F 8 , O 2 , CO, and Ar can be used as the etching gas. Alternatively, CH 2 F 2 , CHF 3 or CF 4 may be added to a mixed gas of C 4 F 8 , O 2 , CO and Ar. Further, when the oxide layer including the polishing scraps 7 is removed by wet etching, for example, hydrofluoric acid or a mixed liquid of hydrofluoric acid and ammonium fluoride can be used as the etchant.

次に、図２（ｂ）に示すように、例えば、ＴｉＮ／Ａｌ−Ｃｕ／Ｔｉ／ＴｉＮを研磨屑７が除去された層間絶縁膜３上に順次スパッタし、フォトリソグラフィー技術およびエッチング技術を用いて、ＴｉＮ／Ａｌ−Ｃｕ／Ｔｉ／ＴｉＮからなる積層構造をパターニングすることにより、タングステンプラグ６´に接続された上層配線層８を層間絶縁膜３上に形成する。   Next, as shown in FIG. 2B, for example, TiN / Al—Cu / Ti / TiN is sequentially sputtered onto the interlayer insulating film 3 from which the polishing scraps 7 have been removed, and photolithography technology and etching technology are used. Then, the upper layer wiring layer 8 connected to the tungsten plug 6 ′ is formed on the interlayer insulating film 3 by patterning the laminated structure made of TiN / Al—Cu / Ti / TiN.

これにより、タングステンプラグ６´を形成するためのＣＭＰに起因して、タングステンプラグ６´が埋め込まれた開口部４内に研磨屑７が堆積した場合においても、開口部４から研磨屑７を除去した後に、タングステンプラグ６´と上層配線層８とを接続することができ、層間絶縁層３内に埋め込まれたタングステンプラグ６´の導通不良を低減させることが可能となる。   As a result, even when polishing waste 7 accumulates in the opening 4 in which the tungsten plug 6 ′ is embedded due to CMP for forming the tungsten plug 6 ′, the polishing waste 7 is removed from the opening 4. After that, the tungsten plug 6 ′ can be connected to the upper wiring layer 8, and the conduction failure of the tungsten plug 6 ′ embedded in the interlayer insulating layer 3 can be reduced.

図３および図４は、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。
図３（ａ）において、例えば、ＴｉＮ／Ａｌ−Ｃｕ／Ｔｉ／ＴｉＮを絶縁層１１上に順次スパッタし、フォトリソグラフィー技術およびエッチング技術を用いて、ＴｉＮ／Ａｌ−Ｃｕ／Ｔｉ／ＴｉＮからなる積層構造をパターニングすることにより、絶縁層１１上に下層配線層１２を形成する。 3 and 4 are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the second embodiment of the present invention.
In FIG. 3A, for example, TiN / Al—Cu / Ti / TiN is sequentially sputtered on the insulating layer 11, and a laminated layer made of TiN / Al—Cu / Ti / TiN is used by using a photolithography technique and an etching technique. The lower wiring layer 12 is formed on the insulating layer 11 by patterning the structure.

そして、例えば、高密度プラズマＣＶＤにより、下層配線層１２間の隙間の深い部分が埋め込まれるように、層間絶縁膜１３を下層配線層１２上に形成する。ここで、高密度プラズマＣＶＤを用いて層間絶縁膜１３を形成することにより、ギャップフィル特性を向上させることが可能となり、下層配線層１２のアスペクト比が高く、間隔が狭い場合においても、下層配線層１２間の隙間を精度よく埋め込むことができる。   Then, for example, the interlayer insulating film 13 is formed on the lower wiring layer 12 by high density plasma CVD so that a deep part of the gap between the lower wiring layers 12 is buried. Here, by forming the interlayer insulating film 13 using high-density plasma CVD, it becomes possible to improve the gap fill characteristics, and even when the aspect ratio of the lower wiring layer 12 is high and the interval is narrow, the lower wiring The gap between the layers 12 can be embedded with high accuracy.

そして、層間絶縁膜１３が下層配線層１２上に形成されると、例えば、ＣＭＰを用いて層間絶縁膜１３の表面を研磨することにより、層間絶縁膜１３の表面を平坦化する。
そして、層間絶縁膜１３の表面が平坦化されると、フォトリソグラフィー技術およびエッチング技術を用いて、層間絶縁膜１３をパターニングすることにより、下層配線層１２を露出させる開口部１４を層間絶縁膜１３に形成する。 Then, when the interlayer insulating film 13 is formed on the lower wiring layer 12, the surface of the interlayer insulating film 13 is planarized by polishing the surface of the interlayer insulating film 13 using, for example, CMP.
When the surface of the interlayer insulating film 13 is flattened, the opening 14 exposing the lower wiring layer 12 is formed in the interlayer insulating film 13 by patterning the interlayer insulating film 13 using a photolithography technique and an etching technique. To form.

そして、開口部１４が層間絶縁膜１３に形成されると、スパッタリングなどの方法を用いてＴｉ／ＴｉＮを順次成膜することにより、開口部１４が設けられた層間絶縁膜１３にバリアメタル膜１５を形成する。そして、層間絶縁膜１３にバリアメタル膜１５が形成されると、例えば、ＷＦ6／ＳｉＨ4／Ｈ2／Ａｒ系ガスを用いたＣＶＤを行うことにより、バリアメタル膜１５上にタングステン膜１６を形成する。 Then, when the opening 14 is formed in the interlayer insulating film 13, Ti / TiN is sequentially formed using a method such as sputtering, so that the barrier metal film 15 is formed on the interlayer insulating film 13 provided with the opening 14. Form. When the barrier metal film 15 is formed on the interlayer insulating film 13, for example, the tungsten film 16 is formed on the barrier metal film 15 by performing CVD using a WF 6 / SiH 4 / H 2 / Ar-based gas. Form.

次に、図３（ｂ）に示すように、ＣＭＰを用いてバリアメタル膜１５およびタングステン膜１６の研磨を行うことにより、層間絶縁膜１３の表面を露出させ、開口部１４内に埋め込まれたタングステンプラグ１６´を形成する。なお、バリアメタル膜１５およびタングステン膜１６の研磨を行う場合、研磨スラリーとしては、例えば、砥粒としてＳｉＯ2、加工液／添加剤としてＦｅ（ＮＯ3）2、Ｈ2Ｏ2、（ＫＩＯ3）を用いることができる。
または、砥粒としてＡｌ2Ｏ3またはＭｎＯ2、加工液／添加剤としてＦ2（ＮＯ3）2、Ｈ2Ｏ2、（ＫＩＯ3）を用いることができる。 Next, as shown in FIG. 3B, by polishing the barrier metal film 15 and the tungsten film 16 using CMP, the surface of the interlayer insulating film 13 is exposed and buried in the opening 14. A tungsten plug 16 'is formed. When the barrier metal film 15 and the tungsten film 16 are polished, the polishing slurry may be, for example, SiO 2 as abrasive grains, Fe (NO 3 ) 2 , H 2 O 2 , (KIO 3 ) as a processing liquid / additive. ) Can be used.
Alternatively, Al 2 O 3 or MnO 2 can be used as the abrasive grains, and F 2 (NO 3 ) 2 , H 2 O 2 , (KIO 3 ) can be used as the working fluid / additive.

ここで、ＣＭＰを用いてバリアメタル膜１５およびタングステン膜１６の研磨を行うと、層間絶縁膜１３の表面が露出した際に、層間絶縁膜１３の研磨屑１７がタングステンプラグ１６´上の開口部１４内に堆積し、研磨屑１７を含む酸化層がタングステンプラグ１６´上に形成される。
次に、図４（ａ）に示すように、ＣＭＰを用いて研磨屑１７を含む酸化層の研磨を行うことにより、タングステンプラグ１６´上に形成された研磨屑１７を含む酸化層を除去する。なお、タングステンプラグ１６´上に形成された研磨屑１７を含む酸化層の研磨を行う場合、バリアメタル膜１５およびタングステン膜１６の研磨時の研磨スラリーと異なるものを用いることができ、例えば、砥粒としてＳｉＯ2、加工液／添加剤としてＫＯＨ、ＮＨ4ＯＨ、Ｈ2Ｏを用いることができる。または、砥粒としてＣｅＯ2、ＺｒＯ2、ＡｌＯ3またはＭｎ2Ｏ3、加工液／添加剤としてＨ2Ｏ、（ＮＨ4ＯＨ）を用いることができる。
水酸化カリウム（ＫＯＨ）やアンモニア（ＮＨ4ＯＨ）などのアルカリベースの液にシリカ砥粒を分散させたものを用いることができる。 Here, when the barrier metal film 15 and the tungsten film 16 are polished using CMP, when the surface of the interlayer insulating film 13 is exposed, the polishing debris 17 of the interlayer insulating film 13 becomes an opening on the tungsten plug 16 ′. An oxide layer deposited within 14 and containing polishing debris 17 is formed on the tungsten plug 16 '.
Next, as shown in FIG. 4A, the oxide layer containing the polishing dust 17 formed on the tungsten plug 16 'is removed by polishing the oxide layer containing the polishing dust 17 using CMP. . Note that when polishing the oxide layer including the polishing scraps 17 formed on the tungsten plug 16 ', a polishing slurry different from that used for polishing the barrier metal film 15 and the tungsten film 16 can be used. SiO 2 can be used as the grains, and KOH, NH 4 OH, and H 2 O can be used as the processing liquid / additive. Alternatively, CeO 2 , ZrO 2 , AlO 3 or Mn 2 O 3 can be used as the abrasive grains, and H 2 O, (NH 4 OH) can be used as the processing liquid / additive.
A solution in which silica abrasive grains are dispersed in an alkali-based liquid such as potassium hydroxide (KOH) or ammonia (NH 4 OH) can be used.

次に、図４（ｂ）に示すように、例えば、ＴｉＮ／Ａｌ−Ｃｕ／Ｔｉ／ＴｉＮを研磨屑１７が除去された層間絶縁膜１３上に順次スパッタし、フォトリソグラフィー技術およびエッチング技術を用いて、ＴｉＮ／Ａｌ−Ｃｕ／Ｔｉ／ＴｉＮからなる積層構造をパターニングすることにより、タングステンプラグ１６´に接続された上層配線層１８を層間絶縁膜１３上に形成する。   Next, as shown in FIG. 4B, for example, TiN / Al—Cu / Ti / TiN is sequentially sputtered onto the interlayer insulating film 13 from which the polishing debris 17 has been removed, and the photolithography technique and the etching technique are used. Then, the upper wiring layer 18 connected to the tungsten plug 16 ′ is formed on the interlayer insulating film 13 by patterning the laminated structure made of TiN / Al—Cu / Ti / TiN.

これにより、タングステンプラグ１６´を形成するためのＣＭＰに起因して、タングステンプラグ１６´が埋め込まれた開口部１４内に研磨屑１７が堆積した場合においても、開口部１４から研磨屑１７を除去した後に、タングステンプラグ１６´と上層配線層１８とを接続することができ、層間絶縁層１３内に埋め込まれたタングステンプラグ１６´の導通不良を低減させることが可能となる。   As a result, even when polishing waste 17 accumulates in the opening 14 embedded with the tungsten plug 16 ′ due to CMP for forming the tungsten plug 16 ′, the polishing waste 17 is removed from the opening 14. After that, the tungsten plug 16 ′ and the upper wiring layer 18 can be connected, and the conduction failure of the tungsten plug 16 ′ embedded in the interlayer insulating layer 13 can be reduced.

なお、上述した実施形態では、下層配線層２、１２および上層配線層８、１８として、ＴｉＮ／Ａｌ−Ｃｕ／Ｔｉ／ＴｉＮ構造をそれぞれ用いる方法について説明したが、下層配線層２、１２および上層配線層８、１８として、ＴｉＮ／Ａｌ／Ｔｉ／ＴｉＮ構造、ＴｉＮ／Ａｌ−Ｃｕ／ＴｉＮ構造、ＴｉＮ／Ｔｉ／Ａｌ−Ｃｕ／Ｔｉ／ＴｉＮ構造、ＴｉＮ／Ｔｉ／Ａｌ／Ｔｉ／ＴｉＮ構造、Ｔｉ／ＴｉＮ／Ａｌ−Ｃｕ／Ｔｉ／ＴｉＮ構造、Ｔｉ／ＴｉＮ／Ａｌ／Ｔｉ／ＴｉＮ構造、Ｔｉ／ＴｉＮ／Ｔｉ／Ａｌ−Ｃｕ／Ｔｉ／ＴｉＮ構造またはＴｉ／ＴｉＮ／Ｔｉ／Ａｌ／Ｔｉ／ＴｉＮ構造などをそれぞれ用いるようにしてもよい。   In the above-described embodiment, the method of using the TiN / Al—Cu / Ti / TiN structure as the lower wiring layers 2 and 12 and the upper wiring layers 8 and 18 has been described, but the lower wiring layers 2 and 12 and the upper wiring layers 8 and 18 are used. As the wiring layers 8 and 18, TiN / Al / Ti / TiN structure, TiN / Al-Cu / TiN structure, TiN / Ti / Al-Cu / Ti / TiN structure, TiN / Ti / Al / Ti / TiN structure, Ti / TiN / Al-Cu / Ti / TiN structure, Ti / TiN / Al / Ti / TiN structure, Ti / TiN / Ti / Al-Cu / Ti / TiN structure or Ti / TiN / Ti / Al / Ti / TiN structure Etc. may be used respectively.

また、層間絶縁層３、１３としては、例えば、シリコン酸化膜またはフッ化珪酸ガラス膜（ＦＳＧ膜）などを用いることができる。また、例えば、「Ｓｉｌｋ（米Ｔｈｅ Ｄｏｗ Ｃｈｅｍｉｃａｌ Ｃｏ．製）」などのＰＡＥ（ｐｏｌｙ ａｒｙｌｅｎｅｅｔｈｅｒ）系材料、ＨＳＱ（ｈｙｄｒｏｇｅｎｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系材料、ＭＳＱ（ｍｅｔｈｙｌ ｉｌｓｅｓｑｕｉｏｘａｎｅ）系材料などの有機ｌｏｗｋ材料などを用いるようにしてもよい。   As the interlayer insulating layers 3 and 13, for example, a silicon oxide film or a fluorosilicate glass film (FSG film) can be used. In addition, for example, organic materials such as PAE (poly arylene ether) -based materials such as “Silk (manufactured by The Dow Chemical Co.)”, HSQ (hydroxysilsesquioxane) materials, MSQ (methyl lssequioxane) -based materials are used. May be.

第１実施形態に係る半導体装置の製造方法を示す断面図Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on 1st Embodiment. 第１実施形態に係る半導体装置の製造方法を示す断面図Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on 1st Embodiment. 第２実施形態に係る半導体装置の製造方法を示す断面図Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on 2nd Embodiment. 第２実施形態に係る半導体装置の製造方法を示す断面図Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on 2nd Embodiment.

符号の説明Explanation of symbols

１、１１ 絶縁層、２、１２ 下層配線層、３、１３ 層間絶縁層、４、１４ 開口部、５、１５ バリアメタル膜、６、１６ タングステン膜、６´、１６´ タングステンプラグ、７、１７ 削り屑、８、１８ 上層配線層   1, 11 Insulating layer, 2, 12 Lower wiring layer, 3, 13 Interlayer insulating layer, 4, 14 Opening, 5, 15 Barrier metal film, 6, 16 Tungsten film, 6 ', 16' Tungsten plug, 7, 17 Shavings, 8, 18 Upper wiring layer

Claims (6)

絶縁層上に形成された下層配線層と、
前記下層配線層上に形成された層間絶縁層と、
前記層間絶縁層上に形成された上層配線層と、
前記層間絶縁層に形成された開口部と、
前記開口部に埋め込まれ、前記下層配線層と前記上層配線層とを接続するプラグと、
前記プラグ上に存在する酸化層が除去された酸化層除去領域とを備えることを特徴とする半導体装置。 A lower wiring layer formed on the insulating layer;
An interlayer insulating layer formed on the lower wiring layer;
An upper wiring layer formed on the interlayer insulating layer;
An opening formed in the interlayer insulating layer;
A plug embedded in the opening and connecting the lower wiring layer and the upper wiring layer;
A semiconductor device comprising: an oxide layer removal region from which an oxide layer existing on the plug is removed. 前記酸化層は前記層間絶縁層の研磨屑を含むことを特徴とする請求項１記載の半導体装置。   The semiconductor device according to claim 1, wherein the oxide layer includes polishing scraps of the interlayer insulating layer. 絶縁層上に形成された下層配線層と、
前記下層配線層上に形成された層間絶縁層と、
前記層間絶縁層上に形成された上層配線層と、
前記層間絶縁層に形成された開口部と、
前記開口部の途中まで埋め込まれ、前記下層配線層と前記上層配線層とを接続するプラグとを備えることを特徴とする半導体装置。 A lower wiring layer formed on the insulating layer;
An interlayer insulating layer formed on the lower wiring layer;
An upper wiring layer formed on the interlayer insulating layer;
An opening formed in the interlayer insulating layer;
A semiconductor device comprising: a plug buried in the middle of the opening and connecting the lower wiring layer and the upper wiring layer. 絶縁層上に下層配線層を形成する工程と、
前記下層配線層上に層間絶縁層を形成する工程と、
前記層間絶縁層に開口部を形成する工程と、
前記下層配線層に接続され、前記開口部に埋め込まれたプラグを形成する工程と、
前記プラグ上に生成された酸化層を除去する工程と、
前記酸化層が除去されたプラグに接続される上層配線層を前記層間絶縁層上に形成する工程とを備えることを特徴とする半導体装置の製造方法。 Forming a lower wiring layer on the insulating layer;
Forming an interlayer insulating layer on the lower wiring layer;
Forming an opening in the interlayer insulating layer;
Forming a plug connected to the lower wiring layer and embedded in the opening;
Removing the oxide layer formed on the plug;
Forming an upper wiring layer connected to the plug from which the oxide layer has been removed on the interlayer insulating layer. 絶縁層上に下層配線層を形成する工程と、
前記下層配線層上に層間絶縁層を形成する工程と、
前記層間絶縁層に開口部を形成する工程と、
前記開口部内を埋め込むようにして、前記層間絶縁層上に導電膜を形成する工程と、
前記導電膜の研磨を行うことにより前記層間絶縁層の表面を露出させ、前記開口部に埋め込まれたプラグを形成する工程と、
前記プラグ上に堆積された前記層間絶縁層の研磨屑を除去する工程と、
前記研磨屑が除去されたプラグに接続される上層配線層を前記層間絶縁層上に形成する工程とを備えることを特徴とする半導体装置の製造方法。 Forming a lower wiring layer on the insulating layer;
Forming an interlayer insulating layer on the lower wiring layer;
Forming an opening in the interlayer insulating layer;
Forming a conductive film on the interlayer insulating layer so as to be embedded in the opening;
Exposing the surface of the interlayer insulating layer by polishing the conductive film and forming a plug embedded in the opening;
Removing polishing debris of the interlayer insulating layer deposited on the plug;
Forming an upper wiring layer connected to the plug from which the polishing debris has been removed on the interlayer insulating layer. 前記層間絶縁層の研磨屑を除去する工程は、前記研磨屑のドライエッチング工程、前記研磨屑のウェットエッチング工程または前記研磨屑の研磨工程であることを特徴とする請求項５記載の半導体装置の製造方法。   6. The semiconductor device according to claim 5, wherein the step of removing the polishing scraps of the interlayer insulating layer is a dry etching step of the polishing scraps, a wet etching step of the polishing scraps or a polishing step of the polishing scraps. Production method.
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