JP2009030167A - Method and apparatus for treating substrate - Google Patents
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Abstract
Description
本発明は、基板処理方法及び基板処理装置に関し、特に半導体ウェハ等の基板の表面(被めっき面)に設けた微細な配線用凹部内に銅や銀等の金属(配線材料)を埋込んで配線を形成するのに使用される基板処理方法及び基板処理装置に関する。 The present invention relates to a substrate processing method and a substrate processing apparatus, and in particular, a metal (wiring material) such as copper or silver is embedded in a fine wiring recess provided on the surface (surface to be plated) of a substrate such as a semiconductor wafer. The present invention relates to a substrate processing method and a substrate processing apparatus used for forming wiring.
電子機器の小型化、高速化及び低消費電力化の進行に伴って、半導体装置内の配線パターンの微細化が進み、配線材料も従来のアルミニウムまたはその合金から銅または銅合金へと移り変わってきている。銅の電気抵抗率は、1.67μΩcmとアルミニウムの電気抵抗率(2.65μΩcm)よりも約37%低い。このため、配線に銅を使用することにより、配線による電力の消費を抑えると同時に、アルミニウムと同等の配線抵抗でもその分の微細化が可能であり、さらに配線の低抵抗化により信号遅延も抑えることができる。 As electronic devices become smaller, faster, and consume less power, the wiring patterns in semiconductor devices are becoming finer, and the wiring material has also changed from conventional aluminum or its alloys to copper or copper alloys. Yes. The electrical resistivity of copper is 1.67 μΩcm, which is about 37% lower than that of aluminum (2.65 μΩcm). Therefore, by using copper for the wiring, power consumption by the wiring can be suppressed, and at the same time, the wiring resistance equivalent to that of aluminum can be miniaturized, and the signal delay can be suppressed by reducing the wiring resistance. be able to.
一方で、銅原子は、シリコンや絶縁膜中を容易に移動し、半導体装置の特性を狂わせてしまう。このため、銅配線にあっては、配線の周辺をバリア層と呼ばれる保護層で被覆する必要がある。また配線全体をバリア層で被覆した構造を実現するために、銅配線の形成には、基板の表面に設けたトレンチ等の配線用凹部内に銅(配線材料)を埋込むダマシン法が広く用いられている。これまで、バリア層としては、PVD、CVDまたはALDで成膜された、Ti、TiN、TaまたはTaN等が広く用いられてきた。また、銅の埋込みは、高速で成膜できる電解めっき法で行うのが一般的である。 On the other hand, copper atoms easily move in silicon and the insulating film, and the characteristics of the semiconductor device are upset. For this reason, in the case of copper wiring, it is necessary to cover the periphery of the wiring with a protective layer called a barrier layer. In order to realize a structure in which the entire wiring is covered with a barrier layer, a damascene method in which copper (wiring material) is embedded in a wiring recess such as a trench provided on the surface of the substrate is widely used for the formation of copper wiring. It has been. Until now, Ti, TiN, Ta, TaN, etc., formed by PVD, CVD, or ALD have been widely used as the barrier layer. Copper is generally embedded by an electrolytic plating method capable of forming a film at a high speed.
図1は、従来の一般的な銅配線形成例を工程順に示す。先ず、図1(a)に示すように、半導体素子を形成した半導体基材1上の導電層1aの上にSiO2やLow−K材からなる絶縁膜(層間絶縁膜)2を堆積し、絶縁膜2の内部に、リソグラフィ・エッチング技術により、配線用凹部としてのビアホール3とトレンチ4を形成する。そして、その上にTaN等からなるバリア層5、更にその上に電解めっきの給電層としてシード層7を形成する。
FIG. 1 shows an example of forming a conventional general copper wiring in the order of steps. First, as shown in FIG. 1A, an insulating film (interlayer insulating film) 2 made of SiO 2 or Low-K material is deposited on a
そして、図1(b)に示すように、基板Wの表面に銅めっきを施すことで、ビアホール3及びトレンチ4内に銅を充填するとともに、絶縁膜2上に銅めっき膜6を堆積する。その後、化学的機械的研磨(CMP)により、絶縁膜2上の銅めっき膜6、シード層7及びバリア層5を除去して、ビアホール3及びトレンチ4内に充填させた銅めっき膜6の表面と絶縁膜2の表面とをほぼ同一平面にする。これにより、図1(c)に示すように、絶縁膜2の内部に銅めっき膜6からなる配線を形成する。
Then, as shown in FIG. 1B, copper plating is performed on the surface of the substrate W, thereby filling the
電解銅めっきでは、硫酸銅を含む酸性のめっき液を用い、基板周辺から銅等からなるシード層7に給電して、シード層7の表面に銅めっき膜6を成長させることが一般に行われている。ここで、例えばPVDにより形成されるシード層7の膜厚は、基板表面では数10nmあるが、トレンチ4の側壁では数nm以下となり、このため、酸性の銅めっき液に基板を長時間接触させるとシード層7がめっき液中に容易に溶解してしまう。そこで、例えば、0.2μm以下の微細配線化に伴い、実際に電解めっきを行う場合には、図2に示すように、基板をめっき液に接触させる直前に、カソードとなるシード層7と対極(アノード)との間に電圧を印加して、基板をめっき液へ接触させると同時に電解めっきを開始させ、めっき終了後に基板をめっき液から取り出し、洗浄して乾燥させる方法が一般に採られている。
In electrolytic copper plating, an acidic plating solution containing copper sulfate is used to feed power from the periphery of the substrate to the
前述のように、シード層は、一般にPVDで形成されることから、配線内のシード層の膜厚は、基板表面(フィールド部)の膜厚の10〜20%程度に薄くなる。配線のより微細化に伴い、配線部の開口を確保するために、基板表面のシード層の膜厚はより薄くなり、また配線内のシード層の膜厚は更に薄くなる。このシード層の薄膜化に対応するため、シード層と対極(アノード)との間に印加する電圧を工夫したり(特許文献1参照)、シード層と対極(アノード)との間にめっき液より抵抗の大きな高抵抗体を挿入することが提案されている(特許文献2参照)。更なる微細化が進んでシード層の膜厚が更に薄くなると、配線内のシード層の膜厚が数μmになり、シード層の連続性が保つことができなくなると考えられる。 As described above, since the seed layer is generally formed by PVD, the thickness of the seed layer in the wiring is as thin as about 10 to 20% of the thickness of the substrate surface (field portion). As the wiring is further miniaturized, the thickness of the seed layer on the substrate surface becomes thinner and the thickness of the seed layer in the wiring becomes thinner in order to secure the opening of the wiring portion. In order to cope with the thinning of the seed layer, a voltage applied between the seed layer and the counter electrode (anode) is devised (see Patent Document 1), or a plating solution is used between the seed layer and the counter electrode (anode). It has been proposed to insert a high resistance body having a large resistance (see Patent Document 2). If further miniaturization advances and the film thickness of the seed layer further decreases, the film thickness of the seed layer in the wiring becomes several μm, and it is considered that the continuity of the seed layer cannot be maintained.
ここで、基板をめっき液に接触させてから、カソードとなるシード層7と対極(アノード)との間に電圧を印加した場合、トレンチ4の内部への銅の埋込み性が変化することが判っている。つまり、基板をめっき液に接触させてからシード層7と対極(アノード)と間に電圧を印加するまでの時間が長いと、トレンチ内部での該トレンチ底部からの銅めっき膜の優先成長が抑制され、銅めっき膜はトレンチの側壁と底部から等方的に成長するようになる。この場合、成長した銅めっき膜が互いにぶつかり合って、トレンチ内部に埋込まれた銅めっき膜中にシームと呼ばれる空隙が残り、これが銅配線の信頼性を低下させる原因となる。この基板のめっき液への接触から電圧印加までの時間と銅の埋込み性との関係は、めっき液中に含まれる添加剤が表面吸着するまでの時間の影響を受けているものと考えられる。
Here, it is understood that when the voltage is applied between the
半導体装置のトレンチやビアホールの埋込みめっきに用いられるめっき液には、金属イオン成分、pH調整成分の他に、埋込み性を改善するために促進剤、抑制剤、平滑化剤といった各種添加剤が一般に含まれている。これらの添加剤は、基板表面に吸着することでそれぞれの効果を示すが、サブミクロンレベルのトレンチ内では表面積に比べてトレンチ中のめっき液量が少なくなるため、基板表面の平坦部と比較して一定量吸着するまでの時間が長くなる。 In addition to metal ion components and pH adjusting components, various additives such as accelerators, inhibitors, and smoothing agents are generally used in plating solutions used for embedding trenches and via holes in semiconductor devices. include. These additives exhibit their respective effects by adsorbing to the substrate surface, but the amount of plating solution in the trench is smaller than the surface area in the sub-micron level trench, so compared with the flat part of the substrate surface. It takes a long time to adsorb a certain amount.
抑制剤は、本来、基板表面の平坦部でのめっき膜の析出を抑制する働きをもつが、基板をめっき液に接触させたまま放置すると、トレンチ内周面への抑制剤の吸着も進行してめっき膜の析出を抑制する。このため、トレンチ内部にあっても、等方的にめっき膜が成長し、結果としてトレンチ内にめっき膜を完全に埋込むことができず、めっき膜の内部にシームやボイドが発生することがある。
バリア層材料として一般に用いられているTi系合金やTa系合金の場合、それらの電気抵抗率は、例えばTaにあっては12.45μΩcm、Tiにあっては42μΩcmと銅(配線材料)に比べて1桁以上も高い。そのため電解めっきでトレンチ内に銅を埋込む際には、バリア層表面に給電層としてのシード層を形成する必要がある。シード層としては、PVD法により成膜される銅シード層が一般に用いられているが、配線が微細化するに従って、トレンチ表面に銅シード層を形成することが次第に困難になってきている。今後、配線の微細化が更に進むと、配線幅に比べてシード層の膜厚が占める割合が大きくなる。そのため、その後の電解めっき工程ではトレンチ内へのめっき液の浸入が妨げられ、埋込み性が悪化することが懸念される。また、連続したシード層を形成すること自体が次第に困難になってくる。 In the case of Ti-based alloys and Ta-based alloys generally used as barrier layer materials, their electrical resistivity is, for example, 12.45 μΩcm for Ta and 42 μΩcm for Ti, compared to copper (wiring material) More than an order of magnitude higher. Therefore, when copper is buried in the trench by electrolytic plating, it is necessary to form a seed layer as a power feeding layer on the surface of the barrier layer. As the seed layer, a copper seed layer formed by the PVD method is generally used. However, it is becoming increasingly difficult to form a copper seed layer on the trench surface as the wiring becomes finer. If the miniaturization of wiring further progresses in the future, the proportion of the seed layer film thickness will increase compared to the wiring width. Therefore, in the subsequent electrolytic plating process, the penetration of the plating solution into the trench is hindered, and there is a concern that the embedding property may be deteriorated. In addition, it becomes increasingly difficult to form a continuous seed layer itself.
そこで、比較的電気抵抗の低いバリア層を用いて、バリア層の表面に直接電解銅めっきを行う方法(ダイレクトめっき)が検討され始めている。また、バリア層として従来広く用いられているTaと配線を形成する銅等の配線材料との密着性は一般に低く、配線の信頼性を下げる一因となっている。 Therefore, a method of directly performing electrolytic copper plating on the surface of the barrier layer using a barrier layer having a relatively low electric resistance (direct plating) has begun to be studied. In addition, the adhesion between Ta, which has been widely used as a barrier layer, and a wiring material such as copper forming the wiring is generally low, which is a cause of lowering the reliability of the wiring.
これらの問題を解決するため、バリア層としてRu(ルテニウム)やWNC(炭窒化タングステン)などを使用することが提案されている。このうちRuは、電気抵抗率が7.6μΩcmと、Taと比べて電気抵抗が低く、ルテニウム膜の表面へ直接電解めっきを行うことも視野に入れられている。このように、ルテニウムからなるバリア層(ルテニウム膜)の表面に直接電解めっきを行うことができれば、給電層としてのシード層が不要となるため、工程を削減できるだけでなく、不均一なシード層による導通不良や、電解めっき液のトレンチ内への浸入不足に起因するボイドの発生を抑えることもできる。 In order to solve these problems, it has been proposed to use Ru (ruthenium), WNC (tungsten carbonitride) or the like as a barrier layer. Of these, Ru has an electrical resistivity of 7.6 μΩcm, which is lower than that of Ta, and direct electroplating on the surface of the ruthenium film is also under consideration. In this way, if electrolytic plating can be performed directly on the surface of the ruthenium barrier layer (ruthenium film), a seed layer as a power feeding layer becomes unnecessary, so that not only the process can be reduced, but also a non-uniform seed layer is used. It is also possible to suppress the occurrence of voids due to poor continuity and insufficient penetration of the electrolytic plating solution into the trench.
従来のシード層を用いた一般的な電解めっきによる銅の埋込みにあっては、シード層の溶解防止と穴埋め後の欠陥防止の観点から、基板をめっき液へ接触させるのとほぼ同時に、カソードとなるシード層と対極(アノード)との間に電圧を印加して、電解めっきを開始させる必要があった。しかし、バリア層にルテニウムを用い、バリア層としてのルテニウム膜の表面に直接電解銅めっきを行った場合、従来の条件では、トレンチ内に埋込まれた銅めっき膜中にシームやボイドが発生することを見出した。 In copper embedding by general electrolytic plating using a conventional seed layer, from the viewpoint of preventing dissolution of the seed layer and preventing defects after filling the hole, the cathode and the cathode are almost simultaneously contacted with the plating solution. It was necessary to start the electroplating by applying a voltage between the seed layer and the counter electrode (anode). However, when ruthenium is used for the barrier layer and the electrolytic copper plating is directly applied to the surface of the ruthenium film as the barrier layer, seams and voids are generated in the copper plating film embedded in the trench under the conventional conditions. I found out.
本発明は上記事情に鑑みて為されたもので、バリア層としてのルテニウム膜の表面に直接電解めっきを行って、トレンチ等の配線用凹部内に内部に欠陥のない配線材料を埋込むことができるようにした基板処理方法及び基板処理装置を提供することを目的とする。 The present invention has been made in view of the above circumstances, and by directly electroplating the surface of a ruthenium film as a barrier layer, a wiring material having no defects can be embedded in a wiring recess such as a trench. It is an object of the present invention to provide a substrate processing method and a substrate processing apparatus which can be used.
請求項1に記載の発明は、配線用凹部の表面を含む全表面にルテニウム膜を形成した基板を用意し、前記基板表面をめっき液に所定時間接触させてめっき液中の添加剤をルテニウム膜に吸着させ、しかる後、電解めっきによりルテニウム膜の表面に導電膜を成膜すること特徴とする基板処理方法である。 According to the first aspect of the present invention, a substrate having a ruthenium film formed on the entire surface including the surface of the concave portion for wiring is prepared, and the substrate surface is brought into contact with the plating solution for a predetermined time, and the additive in the plating solution is added to the ruthenium film. Then, after that, a conductive film is formed on the surface of the ruthenium film by electrolytic plating.
バリア層としてルテニウム(Ru)膜を使用し、このルテニウム膜の表面に電解めっきで銅めっき膜を成長させた時における該銅めっき膜の成長過程を追って分析したところ、めっき初期におけるルテニウム膜表面での銅の粒状析出が銅めっき膜内部にボイドが発生する原因と判明し、更にこの粒状析出の発生状況は、基板をめっき液に接触させてから電解めっきを開始するまでの時間に依存することが判った。つまり従来のシード層を用いた埋込み電解めっきとは異なり、めっき液に基板の表面を接触させ、一定時間静置させてめっき液中の添加剤をルテニウム膜に吸着させてから電解めっきを開始することにより、めっき膜内部にボイドが発生することを抑えて、従来のシード層を用いた場合と同等の穴埋め性を確保することができる。 When a ruthenium (Ru) film was used as the barrier layer and the copper plating film was grown on the surface of the ruthenium film by electrolytic plating, the growth process of the copper plating film was analyzed. It turned out that the granular precipitation of copper was the cause of voids inside the copper plating film, and the occurrence of this granular precipitation was dependent on the time from the contact of the substrate with the plating solution to the start of electrolytic plating I understood. In other words, unlike the conventional electroplating using a seed layer, the surface of the substrate is brought into contact with the plating solution and allowed to stand for a certain period of time so that the additive in the plating solution is adsorbed to the ruthenium film before starting the electroplating. Thus, generation of voids in the plating film can be suppressed, and the same hole filling property as that in the case of using a conventional seed layer can be ensured.
請求項2に記載の発明は、前記導電膜は、銅または銅合金からなることを特徴とする請求項1記載の基板処理方法である。
これにより、配線用凹部内に電解めっきによって埋込んだ銅または銅合金からなる配線を形成することができる。
The invention according to
As a result, it is possible to form a wiring made of copper or a copper alloy embedded in the wiring recess by electrolytic plating.
請求項3に記載の発明は、前記めっき液は、銅イオン、硫酸イオン及び添加剤を含むことを特徴とする請求項2記載の基板処理方法である。
このように酸性のめっき液を使用して電解めっきを行っても、バリア層としてのルテニウム膜がめっき液中に溶解してしまうことはない。
The invention according to
Thus, even when electrolytic plating is performed using an acidic plating solution, the ruthenium film as the barrier layer does not dissolve in the plating solution.
請求項4に記載の発明は、電解めっきに先立って、基板表面をめっき液に接触させる時間は、0.5秒以上、60秒以下であることを特徴とする請求項1乃至3のいずれか一項に記載の基板処理方法である。
The invention according to
請求項5に記載の発明は、電解めっきに先立って、基板表面をめっき液に接触させる時間は、0.1秒以上、20秒以下であることを特徴とする請求項1乃至3のいずれか一項に記載の基板処理方法である。
請求項6に記載の発明は、電解めっきに先立って、基板表面をめっき液に接触させる時間は、0.1秒以上、5秒以下であることを特徴とする請求項1乃至3のいずれか一項に記載の基板処理方法である。
The invention according to
The invention according to
請求項7に記載の発明は、配線用凹部の表面を含む全表面にルテニウム膜を形成した基板を用意し、前記基板表面をめっき液に所定時間接触させてめっき液中の添加剤をルテニウム膜に吸着させた後、第1電解めっきによってルテニウム膜の表面に前記配線用凹部の全表面を覆う初期導電膜を成膜し、基板表面を洗浄し乾燥させ、しかる後、第2電解めっきによって前記初期導電膜の表面に導電膜を更に成長させることを特徴とする基板処理方法である。 According to the seventh aspect of the present invention, a substrate having a ruthenium film formed on the entire surface including the surface of the concave portion for wiring is prepared, and the substrate surface is brought into contact with the plating solution for a predetermined time so that the additive in the plating solution is added to the ruthenium film. Then, an initial conductive film covering the entire surface of the concave portion for wiring is formed on the surface of the ruthenium film by first electrolytic plating, the substrate surface is washed and dried, and then the second electrolytic plating is used to A substrate processing method characterized by further growing a conductive film on the surface of the initial conductive film.
これにより、ルテニウム膜の表面に、配線用凹部の全表面を均一に覆う初期導電膜を第1電解めっきでコンフォーマルに成膜し、しかる後、この初期導電膜をシード層とした第2電解めっきを行うことで、めっき膜内部にボイドが発生することを抑えて、従来のシード層を用いた場合と同等の穴埋め性を確保することができる。第2電解めっきは、基板表面をめっき液に短時間接触させてめっき液中の添加剤を初期導電膜に少量吸着させてから行っても、基板表面をめっき液に接触させるのと同時に行ってもよい。 As a result, an initial conductive film that uniformly covers the entire surface of the concave portion for wiring is formed on the surface of the ruthenium film conformally by the first electrolytic plating, and then the second electrolysis using the initial conductive film as a seed layer. By performing the plating, it is possible to prevent voids from being generated inside the plating film, and to ensure the same hole filling property as when a conventional seed layer is used. Even if the second electrolytic plating is performed after the substrate surface is contacted with the plating solution for a short time and the additive in the plating solution is adsorbed to the initial conductive film in a small amount, it is performed simultaneously with the contact of the substrate surface with the plating solution. Also good.
請求項8に記載の発明は、前記第1めっき処理と前記第2めっき処理を、同一めっき液を使用して行うことを特徴とする請求項7記載の基板処理方法である。
請求項9に記載の発明は、前記第1電解めっきに先立って、基板表面にめっき液を浸漬させる時間は、5秒以上であることを特徴とする請求項7または8記載の基板処理方法である。
The invention according to
The invention according to claim 9 is the substrate processing method according to
請求項10に記載の発明は、配線用凹部の表面を含む全表面にルテニウム膜を形成した基板表面に電解めっきにより導電膜を成膜する基板処理装置であって、基板表面をめっき液に接触させてからの経過時間を計測する計測部を有することを特徴とする基板処置装置である。 A tenth aspect of the present invention is a substrate processing apparatus for forming a conductive film by electrolytic plating on a substrate surface having a ruthenium film formed on the entire surface including the surface of the concave portion for wiring, and contacting the substrate surface with a plating solution A substrate treatment apparatus having a measuring unit that measures an elapsed time since the start.
請求項11に記載の発明は、前記計測部は、基板または基板ホルダの位置を検出する位置検出器、または基板とめっき液の接触を検知する接液検出器からなることを特徴とする請求項10記載の基板処理装置である。
請求項12に記載の発明は、前記接液検出器は、光センサ、圧力センサ、導電率センサ、温度センサまたは超音波センサ、またはこれらの組合せからなることを特徴とする請求項11記載の基板処理装置である。
According to an eleventh aspect of the present invention, the measurement unit includes a position detector that detects the position of the substrate or the substrate holder, or a liquid contact detector that detects contact between the substrate and the plating solution. 10. The substrate processing apparatus according to 10.
The invention according to
本発明によれば、バリア層として電気抵抗が低いルテニウム膜を用い、その表面に直接電解めっきを行って、内部にボイド等の欠陥のない配線材料、例えば銅をトレンチ等の配線用凹部内に内部に確実に埋込むことができ、これによって、工程を削減しつつ、配線の信頼性を高めることができる。 According to the present invention, a ruthenium film having a low electrical resistance is used as a barrier layer, and the surface thereof is directly subjected to electrolytic plating, so that a wiring material having no defects such as voids inside, for example, copper is placed in a wiring recess such as a trench. Thus, the wiring can be reliably embedded, thereby improving the reliability of the wiring while reducing the number of processes.
以下、本発明の実施の形態を図面を参照して説明する。
図3は、本発明の実施の形態の基板処理装置の全体配置図を示す。図3に示すように、この基板処理装置には、同一設備内に位置して、内部に複数の基板Wを収納する2基のロード・アンロード部10と、電解めっき処理及びその付帯処理を行う2基の電解めっき装置12と、ロード・アンロード部10と電解めっき装置12との間で基板Wの受渡しを行う搬送ロボット14と、めっき液タンク16を有するめっき液供給設備18が備えられている。
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
FIG. 3 shows an overall layout of the substrate processing apparatus according to the embodiment of the present invention. As shown in FIG. 3, this substrate processing apparatus includes two load / unload
電解めっき装置12には、図4に示すように、めっき処理及びその付帯処理を行う基板処理部20が備えられ、この基板処理部20に隣接して、めっき液を溜めるめっき液トレー22が配置されている。また、回転軸24を中心に揺動する揺動アーム26の先端に保持されて基板処理部20とめっき液トレー22との間を移動する電極ヘッド28を有する電極アーム部30が備えられている。更に、基板処理部20の側方に位置して、めっき液回収アーム32と、純水やイオン水等の薬液、または気体等を基板に向けて噴射する固定ノズル34が配置されている。この実施の形態にあっては、3個の固定ノズル34が備えられ、その内の1個を純水の供給用に用いている。
As shown in FIG. 4, the
基板処理部20には、図5に示すように、表面(被めっき面)を上向きにして基板Wを保持する基板保持部36と、この基板保持部36の上方に該基板保持部36の周縁部を囲繞するように配置されたカソード部38が備えられている。更に、基板保持部36の周囲を囲繞して処理中に用いる各種薬液の飛散を防止する有底略円筒状の飛散防止カップ40が、エアシリンダ(図示せず)を介して上下動自在に配置されている。
As shown in FIG. 5, the
ここで、基板保持部36は、エアシリンダ44によって、下方の基板受渡し位置Aと、上方のめっき位置Bと、これらの中間の前処理・洗浄位置Cとの間を昇降し、図示しない回転モータ及びベルトを介して、任意の加速度及び速度でカソード部38と一体に回転するように構成されている。この基板受渡し位置Aに対向して、電解めっき装置12のフレーム側面の搬送ロボット14側には、基板搬出入口(図示せず)が設けられ、また基板保持部36がめっき位置Bまで上昇した時に、基板保持部36で保持された基板Wの周縁部に下記のカソード部38のシール材90とカソード接点88が当接する。飛散防止カップ40は、その上端が基板搬出入口下方に位置し、図5に仮想線で示すように、上昇した時に基板搬出入口を塞いでカソード部38の上方に達する。
Here, the
めっき液トレー22は、めっき処理を実施していない時に、電極アーム部30の下記の多孔質構造体110及びアノード98をめっき液で湿潤させるためのもので、この多孔質構造体110が収容できる大きさに設定され、図示しないめっき液供給口とめっき液排水口を有している。また、光センサがめっき液トレー22に取付けられており、めっき液トレー22内のめっき液の満水、即ちオーバーフローと排水の検出が可能になっている。
電極アーム部30は、図示しないサーボモータからなる上下動モータとボールねじを介して上下動し、旋回モータを介して、めっき液トレー22と基板処理部20との間を電極ヘッド28が移動するように旋回(揺動)する。
The
The
めっき液回収アーム32は、図6に示すように、上下方向に延びる支持軸58の上端に連結されて、ロータリアクチュエータ60を介して旋回(揺動)し、エアシリンダ(図示せず)を介して上下動するように構成されている。めっき液回収アーム32には、例えばシリンダポンプまたはアスピレータに接続されて、基板上のめっき液を吸引して回収するめっき液回収ノズル66が備えられている。
As shown in FIG. 6, the plating
基板保持部36は、図7乃至図9に示すように、円板状の基板ステージ68を備え、この基板ステージ68の周縁部の円周方向に沿った6カ所に、上面に基板Wを水平に載置して保持する支持腕70が立設されている。この支持腕70の1つの上端には、基板Wの端面に当接して位置決めする位置決め板72が固着され、この位置決め板72を固着した支持腕70に対向する支持腕70の上端には、基板Wの端面に当接し回動して基板Wを位置決め板72側に押付ける押付け片74が回動自在に支承されている。また、他の4個の支持腕70の上端には、回動して基板Wをこの上方から下方に押付けるチャック爪76が回動自在に支承されている。
As shown in FIGS. 7 to 9, the
ここで、押付け片74及びチャック爪76の下端は、コイルばね78を介して下方に付勢した押圧棒80の上端に連結されて、この押圧棒80の下動に伴って押付け片74及びチャック爪76が内方に回動して閉じるようになっており、基板ステージ68の下方には、押圧棒80に下面に当接してこれを上方に押上げる支持板82が配置されている。
Here, the lower end of the
これにより、基板保持部36が図5に示す基板受渡し位置Aに位置する時、押圧棒80は支持板82に当接し上方に押上げられて、押付け片74及びチャック爪76が外方に回動して開き、基板ステージ68を上昇させると、押圧棒80がコイルばね78の弾性力で下降して、押付け片74及びチャック爪76が内方に回転して閉じる。
As a result, when the
カソード部38は、図10及び図11に示すように、支持板82(図9等参照)の周縁部に立設した支柱84の上端に固着した環状の枠体86と、この枠体86の下面に内方に突出させて取付けた、この例では6分割されたカソード接点88と、このカソード接点88の上方を覆うように枠体86の上面に取付けた環状のシール材90とを有している。シール材90は、その内周縁部が内方に向け下方に傾斜し、かつ徐々に薄肉となって、内周端部が下方に垂下するように構成されている。
As shown in FIGS. 10 and 11, the
これにより、図5に示すように、基板保持部36がめっき位置Bまで上昇した時に、この基板保持部36で保持した基板Wの周縁部にカソード接点88が押付けられて通電し、同時にシール材90の内周端部が基板Wの周縁部上面に圧接し、ここを水密的にシールして、基板Wの上面(被めっき面)に供給されためっき液が基板Wの端部から染み出すのを防止するとともに、めっき液がカソード接点88を汚染することを防止する。
なお、この実施の形態において、カソード部38は、上下動不能で基板保持部36と一体に回転するようになっているが、上下動自在で、下降した時にシール材90が基板Wの被めっき面に圧接するように構成してもよい。
As a result, as shown in FIG. 5, when the
In this embodiment, the
前記電極アーム部30の電極ヘッド28は、図12及び図13に示すように、揺動アーム26の自由端にボールベアリング92を介して連結したハウジング94と、このハウジング94の下端開口部を塞ぐように配置された多孔質構造体110とを有している。すなわち、ハウジング94は、下方に開口した有底カップ状に形成され、この下部内周面には、凹状部94aが、多孔質構造体110の上部には、この凹状部94aに嵌合するフランジ部110aがそれぞれ設けられ、このフランジ部110aを凹状部94aに嵌入することで、ハウジング94に多孔質構造体110が保持されている。これによって、ハウジング94の内部に中空のめっき液室100が区画形成されている。
As shown in FIGS. 12 and 13, the
この多孔質構造体110の内部にめっき液を含有させることで、つまり多孔質構造体110自体は絶縁体であるが、この内部にめっき液を複雑に入り込ませ、厚さ方向にかなり長い経路を辿らせることで、めっき液の電気伝導率より小さい電気伝導率を有するように構成されている。
By containing a plating solution inside the
前記めっき液室100内には、多孔質構造体110の上方に位置して、内部に上下に貫通する多数の通孔98cを有するアノード98が配置されている。そして、ハウジング94には、めっき液室100の内部のめっき液を吸引して排出するめっき液排出口103が設けられ、このめっき液排出口103は、めっき液供給設備18(図3参照)から延びるめっき液排出管106に接続されている。更に、ハウジング94の周壁内部には、アノード98及び多孔質構造体110の側方に位置して上下に貫通するめっき液注入部104が設けられている。このめっき液注入部104は、この例では、下端をノズル形状としたチューブで構成され、めっき液供給設備18(図3参照)から延びるめっき液供給管102に接続されている。
In the
このめっき液注入部104は、基板保持部36がめっき位置B(図5参照)にある時に、基板保持部36で保持した基板Wと多孔質構造体110の隙間が、例えば0.5〜3mm程度となるまで電極ヘッド28を下降させ、この状態で、アノード98及び多孔質構造体110の側方から、基板Wと多孔質構造体110との間の領域にめっき液を注入するためのもので、シール材90と多孔質構造体110に挟まれた領域で下端のノズル部が開口するようになっている。また、多孔質構造体110の外周部には、ここを電気的にシールドするゴム製のシールドリング112が装着されている。
In the plating
このめっき液注入時には、めっき液注入部104から注入されためっき液は、基板Wの表面に沿って一方向に流れ、このめっき液の流れによって、基板Wと多孔質構造体110との間の領域の空気が外方に押し出されて外部に排出され、この領域がめっき液注入部104から注入された新鮮で組成が調整されためっき液で満たされて、基板Wとシール材90で区画された領域に溜められる。
At the time of injecting the plating solution, the plating solution injected from the plating
そして、ハウジング94の側方に位置して、基板保持部36で保持した基板Wの表面にめっき液注入部104からめっき液が供給されて該基板Wの表面がめっき液に接触したことを検出する、例えば光センサからなる、計測部としての接液検出器120が配置されている。つまり、この接液検出器120は、基板Wの表面がめっき液に接触したことを検出し、更に、この検出した信号を制御部等に入力することで、基板Wの表面がめっき液に接触した時からの時間を計測するようになっている。この接液検出器120の代わりに、例えば浸漬タイプの電解めっき装置にあっては、基板または基板ホルダの位置を検出する位置検出器を使用し、位置検出器からの検出信号を制御部等に入力するようにしてもよく、また、圧力センサの代わりに、導電率センサ、温度センサまたは超音波センサ、またはこれらの組合せからなるセンサを使用してもよい。
Then, the plating solution is supplied from the plating
ここで、アノード98は、スライムの生成を抑制するため、含有量が0.03〜0.05%のリンを含む銅(含リン銅)で構成されているが、例えば酸化イリジウムで被覆した不溶性アノードを使用するようにしてもよい。そして、アノード98はめっき電源114の陽極に、カソード接点88はめっき電源114の陰極にそれぞれ電気的に接続される。
Here, the
そして、基板保持部36がめっき位置B(図5参照)にある時に、基板保持部36で保持した基板Wと多孔質構造体110との隙間が、例えば0.5〜3mm程度となるまで電極ヘッド28を下降させる。この状態で、基板Wと多孔質構造体110との領域にめっき液注入部104からめっき液を注入してめっき液で満たし、このめっき液を基板Wとシール材90で区画された領域に溜めてめっき処理を行う。
Then, when the
次に、基板処理装置を使用した本発明の基板処理方法(めっき方法)について、図14乃至図16を更に参照して説明する。
先ず、図14(a)に示すように、半導体素子を形成した半導体基材1上の導電層1aの上にSiO2やLow−K材からなる絶縁膜(層間絶縁膜)2を堆積し、絶縁膜2の内部に、リソグラフィ・エッチング技術により、配線用凹部としてのビアホール3とトレンチ4を形成し、その表面にバリア層としてのルテニウム膜5aを形成した基板Wを用意する。
Next, the substrate processing method (plating method) of the present invention using the substrate processing apparatus will be described with further reference to FIGS.
First, as shown in FIG. 14A, an insulating film (interlayer insulating film) 2 made of SiO 2 or Low-K material is deposited on a
そして、先ず、ロード・アンロード部10からめっき処理前の基板Wを搬送ロボット14で取り出し、表面(被めっき面)を上向きにした状態で、フレームの側面に設けられた基板搬出入口から一方の電解めっき装置12の内部に搬送する。この時、基板保持部36は、下方の基板受渡し位置Aにあり、搬送ロボット14は、そのハンドが基板ステージ68の真上に到達した後に、ハンドを下降させることで、基板Wを支持腕70上に載置する。そして、搬送ロボット14のハンドを、前記基板搬出入口を通って退去させる。
First, the substrate W before plating treatment is taken out from the loading /
搬送ロボット14のハンドの退去が完了した後、飛散防止カップ40を上昇させ、同時に基板受渡し位置Aにあった基板保持部36を前処理・洗浄位置Cに上昇させる。この時、この上昇に伴って、支持腕70上に載置された基板は、位置決め板72と押付け片74で位置決めされ、チャック爪76で確実に把持される。
After the removal of the hand of the
一方、電極アーム部30の電極ヘッド28は、この時点ではめっき液トレー22上の通常位置にあって、多孔質構造体110またはアノード98がめっき液トレー22内に位置しており、この状態で、飛散防止カップ40の上昇と同時に、めっき液トレー22及び電極ヘッド28にめっき液の供給を開始する。そして、基板のめっき工程に移るまで、新しいめっき液を供給し、併せてめっき液排出管106を通じためっき液の吸引を行って、多孔質構造体110に含まれるめっき液の交換と泡抜きを行う。なお、飛散防止カップ40の上昇が完了すると、フレーム側面の基板搬出入口は飛散防止カップ40で塞がれて閉じ、フレーム内外の雰囲気が遮断状態となる。
On the other hand, the
続いてめっき処理に移る。先ず、基板保持部36を、この回転を停止、若しくは回転速度をめっき時速度まで低下させた状態で、めっきを施すめっき位置Bまで上昇させる。すると、基板Wの周縁部は、カソード接点88に接触して通電可能な状態となり、同時に基板Wの周縁部上面にシール材90が圧接して、基板Wの周縁部が水密的にシールされる。
Then, it moves to a plating process. First, the
一方、基板Wが搬入されたという信号に基づいて、電極アーム部30をめっき液トレー22上方からめっき処理を施す位置の上方に電極ヘッド28が位置するように水平方向に旋回させ、しかる後、電極ヘッド28をカソード部38に向かって下降させる。この時、多孔質構造体110を基板Wの表面に接触することなく、0.5mm〜3mm程度に近接した位置とする。そして、めっき液注入部104から基板Wと多孔質構造体110との間の領域にめっき液を注入して該領域をめっき液で満たす。
On the other hand, based on the signal that the substrate W has been carried in, the
この時、基板Wの表面がめっき液に接触したことを接液検出器120で検出し、この基板Wの表面がめっき液に接触した状態を所定時間維持して、めっき液中の添加剤をルテニウム膜5aに吸着させる。つまり、図16に示すように、基板Wの表面がめっき液に接触したことを接液検出器120で検出した後、この接触時間が所定時間経過したか否かを計測する。この基板表面をめっき液に接触させる時間は、例えば、0.5秒以上、60秒以下であり、0.1秒以上、20秒以下であることが好ましく、0.1秒以上、5秒以下であることが更に好ましい。
At this time, it is detected by the
そして、この接触時間が所定時間経過した後、カソード接点88とアノード98との間に、めっき電源114から電圧を印加し、これによって、図14(b)に示すように、ビアホール3及びトレンチ4内に銅を充填させつつ、ルテニウム膜(バリア層)5aの表面に銅めっき膜6を成膜する。このように、めっき液にルテニウム膜5aを接触させ、一定時間静置させてめっき液中の添加剤をルテニウム膜5aに吸着させてから電解めっきを開始することにより、めっき膜6の内部にボイドが発生することを抑え、しかも、従来と同等の穴埋め性を確保して、ルテニウム膜5aの表面に銅めっき膜6を成膜することができる。
Then, after a predetermined time has elapsed, a voltage is applied from the
これにより、バリア層として電気抵抗が低いルテニウム膜5aを用い、その表面に直接電解めっきを行って、内部にボイド等の欠陥のない銅めっき膜6をトレンチ等の配線用凹部内に内部に確実に埋込むことができ、これによって、工程を削減しつつ、配線の信頼性を高めることができる。しかも、めっき液として、銅イオン、硫酸イオン及び添加剤を含む酸性のめっき液を使用して電解めっきを行っても、バリア層としてのルテニウム膜5aがめっき液中に溶解してしまうことはない。
As a result, the
めっき処理が完了すると、電極アーム部30を上昇させ旋回させてめっき液トレー22上方へ戻し、通常位置へ下降させる。次に、めっき液回収ノズル66から基板W上のめっき液の残液を回収する。この残液の回収が終了した後、基板めっき面のリンスのために、純水用の固定ノズル34から基板Wの中央部に純水を吐出し、同時に基板保持部36をスピードを増して回転させて基板Wの表面のめっき液を純水に置換する。このように、基板Wのリンスを行うことで、基板保持部36をめっき位置Bから下降させる際に、めっき液が跳ねて、カソード部38のカソード接点88が汚染されることが防止される。
When the plating process is completed, the
リンス終了後に水洗工程に入る。即ち、基板保持部36をめっき位置Bから前処理・洗浄位置Cへ下降させ、純水用の固定ノズル34から純水を供給しつつ基板保持部36及びカソード部38を回転させて水洗を実施する。この時、カソード部38に直接供給した純水、又は基板Wの面から飛散した純水によってシール材90及びカソード接点88も基板Wと同時に洗浄することができる。
After rinsing, the water washing process is started. That is, the
水洗完了後にドライ工程に入る。即ち、固定ノズル34からの純水の供給を停止し、更に基板保持部36及びカソード部38の回転スピードを増して、遠心力により基板表面の純水を振り切って乾燥させる。併せて、シール材90及びカソード接点88も乾燥される。ドライ工程が完了すると基板保持部36及びカソード部38の回転を停止させ、基板保持部36を基板受渡し位置Aまで下降させる。すると、チャック爪76による基板Wの把持が解かれ、基板Wは、支持腕70の上面に載置された状態となる。これと同時に、飛散防止カップ40も下降させる。
After the water washing is completed, the drying process is started. That is, the supply of pure water from the fixed
以上でめっき処理及びそれに付帯する前処理や洗浄・乾燥工程の全て工程を終了し、搬送ロボット14は、そのハンドを基板搬出入口から基板Wの下方に挿入し、そのまま上昇させることで、基板保持部36から処理後の基板Wを受取る。そして、搬送ロボット14は、この基板保持部36から受取った処理後の基板Wをロード・アンロード部10に戻す。そして、化学的機械的研磨(CMP)により、絶縁膜2上の銅めっき膜6及びルテニウム膜(バリア膜)5aを除去して、図14(c)に示すように、絶縁膜2の内部に銅めっき膜6からなる配線を形成する。
Thus, the plating process and all the pre-processing and cleaning / drying processes incidental thereto are completed, and the
次に、上記基板処理装置を使用した本発明の他の基板処理方法(めっき方法)を、図17を参照して説明する。
先ず、図17(a)に示すように、SiO2やLow−K材からなる絶縁膜(層間絶縁膜)2aの内部に、配線用凹部としてのトレンチ4aを形成し、その表面にバリア層としてのルテニウム膜5bを形成した基板Wを用意する。
Next, another substrate processing method (plating method) of the present invention using the substrate processing apparatus will be described with reference to FIG.
First, as shown in FIG. 17A, a
そして、前述と同様にして、多孔質構造体110を基板Wの表面に接触することなく、0.5mm〜3mm程度に近接した位置とした後、めっき液注入部104から基板Wと多孔質構造体110との間の領域にめっき液を注入して該領域をめっき液で満たす。この時、基板Wの表面がめっき液に接触したことを接液検出器120で検出し、この基板Wの表面がめっき液に接触した状態を所定時間維持して、めっき液中の添加剤をルテニウム膜5aに吸着させる。この基板表面をめっき液に接触させる時間は、例えば5秒以上、好ましくは20秒以上であり、例えば30秒である。
Then, in the same manner as described above, the
そして、この接触時間が所定時間経過した後、カソード接点88とアノード98との間に、めっき電源114から電圧を印加し、これによって、図17(b)に示すように、ルテニウム膜5bの表面に、トレンチ4aの全表面を均一に覆う初期銅めっき膜6aをコンフォーマルに成膜する。
Then, after a predetermined time has elapsed, a voltage is applied from the
次に、前述と同様にして、基板めっき面を純水でリンス(洗浄)し、更に基板保持部36及びカソード部38の回転スピードを増し、例えば1500rpmで30秒のスピンドライを行って乾燥させる。これによって、図17(c)に示すように、ルテニウム膜5bの表面に初期銅めっき膜6aをコンフォーマルに成膜して乾燥させた基板Wを得る。
Next, in the same manner as described above, the substrate plating surface is rinsed (cleaned) with pure water, and the rotation speed of the
次に、前記初期銅めっき膜6aをシード層としためっきを行い、初期銅めっき膜6aの表面に銅めっき膜を成長させて、図17(d)に示すように、トレンチ4a内に銅めっき膜6を埋込む。つまり、前述と同様にして、多孔質構造体110を基板Wの表面に接触することなく、0.5mm〜3mm程度に近接した位置とした後、カソード接点88とアノード98との間にめっき電源114から電圧を印加しつつ、めっき液注入部104から基板Wと多孔質構造体110との間の領域にめっき液を注入して該領域をめっき液で満たし、これによって、初期銅めっき膜6aの表面に銅めっき膜を成長させる。
Next, plating is performed using the initial
なお、めっき液注入部104から基板Wと多孔質構造体110との間の領域にめっき液を注入して該領域をめっき液で満たし、短時間そのまま放置して、めっき液中の添加剤を初期銅めっき膜6aに少量吸着させてから、カソード接点88とアノード98との間にめっき電源114から電圧を印加するようにしてもよい。
この後の工程は、前述と同様であるので、その説明を省略する。
In addition, the plating solution is injected from the plating
Since the subsequent steps are the same as described above, the description thereof is omitted.
シリコン基板上にSiO2を成膜し、その内部に溝状の配線パターン(配線幅0.1μm以上)を形成したのち、表面にバリア層としてのルテニウム膜を成膜した試料を用意した。銅めっき液として、半導体装置の配線工程での銅めっき膜の成膜に用いられる硫酸銅系のめっき液に、促進剤、抑制剤及び平滑化剤等の各添加剤を適量加えたものを用いた。アノードには酸化イリジウムで被覆した不溶解アノードを用いた。基板をめっき液に接触させてから電解めっきを開始するまでの時間を変化させたのち、同一条件でめっき液を電解し、トレンチの内部を含むルテニウム膜の表面に銅めっき膜を成長させた。試料の断面を走査型電子顕微鏡で観察し、図18に示す、トレンチ内の銅めっき膜の膜厚a及び基板表面の銅めっき膜の膜厚bを測定した。これら銅めっき膜の膜厚a,bの値から穴埋めの選択比a/bを算出し、めっき液に基板を接触させてから電解開始までの時間との関係を調べた。図18にめっき液に基板を接触させてから電解めっき開始までの時間(めっき開始遅れ時間)と穴埋めの選択比(ボトムアップ(a/b))との関係を(▲)で示す。 A SiO 2 film was formed on a silicon substrate, a groove-like wiring pattern (wiring width of 0.1 μm or more) was formed therein, and then a sample was prepared in which a ruthenium film as a barrier layer was formed on the surface. As the copper plating solution, a copper sulfate plating solution used for the formation of a copper plating film in the wiring process of a semiconductor device is used by adding appropriate amounts of additives such as accelerators, inhibitors and smoothing agents. It was. An insoluble anode coated with iridium oxide was used as the anode. After changing the time from the contact of the substrate to the plating solution to the start of electrolytic plating, the plating solution was electrolyzed under the same conditions to grow a copper plating film on the surface of the ruthenium film including the inside of the trench. The cross section of the sample was observed with a scanning electron microscope, and the film thickness a of the copper plating film in the trench and the film thickness b of the copper plating film on the substrate surface shown in FIG. 18 were measured. The selection ratio a / b of hole filling was calculated from the values of the film thicknesses a and b of the copper plating films, and the relationship with the time from the start of electrolysis after contacting the substrate to the plating solution was examined. FIG. 18 shows the relationship between the time from contact of the substrate with the plating solution to the start of electroplating (plating start delay time) and the hole filling selectivity (bottom up (a / b)) by (().
比較対象として、PVDによって銅シード層を成膜した後、銅シード層の表面に銅めっき膜を形成した時における、前記銅めっき膜の膜厚a,bの値から穴埋めの選択比a/bを算出し、めっき液に基板を接触させてから電解開始までの時間との関係を調べた結果を図18に(○)で示す。これは、配線幅0.2μmの配線パターンを有するシリコン基板の表面に銅シード層を形成した場合を示す。
このため、これら2つの基板は、配線の構造やアスペクト比が異なり、添加剤の種類やめっき後の膜厚も違っているため、単純な値の比較はできない。
As a comparison object, after forming a copper seed layer by PVD, when a copper plating film is formed on the surface of the copper seed layer, the selection ratio a / b of the hole filling from the values of the film thicknesses a and b of the copper plating film The result of examining the relationship between the time from the contact of the substrate with the plating solution to the start of electrolysis is shown in FIG. This shows a case where a copper seed layer is formed on the surface of a silicon substrate having a wiring pattern with a wiring width of 0.2 μm.
For this reason, these two substrates have different wiring structures and aspect ratios, and different types of additives and different film thicknesses after plating, so that simple values cannot be compared.
図18から、銅シード層の表面に銅めっきを行った場合、めっき開始遅れ時間(switch on delay time)が長いほど、穴埋めの選択比(ボトムアップ(a/b))が小さくなり、穴埋め性が劣化することがわかる。一方、ルテニウム膜の表面に直接銅めっきを行った場合は、めっき開始遅れ時間(switch on delay time)が長い方が穴埋めの選択比(ボトムアップ(a/b))が大きくなり、穴埋め性が改善していることが判る。また、断面観察からも、めっき開始遅れ時間が長くなるにつれ、めっき初期に粒子状だっためっき膜が連続膜になることが判った。このことからルテニウム膜の表面に直接銅めっきを行う場合には、めっき液にルテニウム膜を接触させ、一定時間液中に静置してから電解めっきを開始した方が、トレンチ中に埋込まれる銅めっき膜中にボイドやシーム等が発生することを抑えて、配線の信頼性の面からも有利であることが判る。 From FIG. 18, when copper plating is performed on the surface of the copper seed layer, the longer the plating start delay time (switch on delay time), the smaller the filling ratio (bottom-up (a / b)), and the better the filling performance. It turns out that deteriorates. On the other hand, when copper plating is performed directly on the surface of the ruthenium film, the longer the plating start delay time (switch on delay time), the larger the filling ratio (bottom up (a / b)), and the better the filling ability. It turns out that it is improving. Also, from cross-sectional observation, it was found that as the plating start delay time becomes longer, the plated film that was particulate in the initial stage of plating becomes a continuous film. Therefore, when copper plating is performed directly on the surface of the ruthenium film, the one in which the ruthenium film is brought into contact with the plating solution and left in the solution for a certain period of time and then the electrolytic plating is started is buried in the trench. It can be seen that it is advantageous in terms of wiring reliability by suppressing the generation of voids and seams in the copper plating film.
配線深さ0.25μmで、配線幅0.1μm、0.2μm及び0.25μmの配線パターンをそれぞれ有し、表面に膜厚3nmのルテニウム膜をCVDで成膜した基板を用意した。このルテニウム膜のシート抵抗は、約150Ω/sqである。これらの各基板表面に、銅濃度50g/l、硫酸濃度80g/l、塩素濃度50ppmの銅めっき液に、促進剤、抑制剤及び平滑化剤を添加しためっき液を用いて、電解量として55nmのめっき量に相当する銅めっきを行った。この時、基板をめっき液に浸漬させてからの電解めっきを開始するまでの時間(めっき開始遅れ時間)を0秒、1秒、2秒及び3秒にそれぞれ設定した。電流密度は5〜40mA/cm2である。配線パターンとして、配線開口部の断面形状が丸まっているものを使用した(図24及び図25参照)。 A substrate having a wiring depth of 0.25 μm, wiring widths of 0.1 μm, 0.2 μm, and 0.25 μm and a ruthenium film having a thickness of 3 nm formed on the surface by CVD was prepared. The sheet resistance of this ruthenium film is about 150Ω / sq. On each of these substrates, a plating solution obtained by adding an accelerator, an inhibitor and a smoothing agent to a copper plating solution having a copper concentration of 50 g / l, a sulfuric acid concentration of 80 g / l, and a chlorine concentration of 50 ppm is used. Copper plating corresponding to the amount of plating was performed. At this time, the time (plating start delay time) from when the substrate was immersed in the plating solution until the start of electrolytic plating was set to 0 seconds, 1 second, 2 seconds and 3 seconds, respectively. The current density is 5-40 mA / cm 2 . As the wiring pattern, a wiring pattern having a rounded cross-sectional shape was used (see FIGS. 24 and 25).
図19に、基板をめっき液に浸漬させてから電解めっきを開始するまでの時間(めっき開始遅れ時間)と前記図17に示す穴埋め選択比(ボトムアップ(a/b))の関係を示す。図19から、特に配線幅が0.1μmの配線パターンでは、浸漬時間(めっき開始遅れ時間)を長くすると選択比(ボトムアップ(a/b))が浸漬時間とともに大きくなることが顕著に現れる。これは、基板がめっき液に浸漬する時間を長くすると、添加剤の1成分である硫黄を含む促進剤が配線内のルテニウム膜の表面に時間とともに吸着され増加していくためと考えられる。 FIG. 19 shows the relationship between the time from when the substrate is immersed in the plating solution until the start of electrolytic plating (plating start delay time) and the hole filling selectivity (bottom up (a / b)) shown in FIG. From FIG. 19, it is noticeable that the selection ratio (bottom-up (a / b)) increases with the immersion time when the immersion time (plating start delay time) is increased, particularly in a wiring pattern with a wiring width of 0.1 μm. This is presumably because when the time during which the substrate is immersed in the plating solution is lengthened, the promoter containing sulfur, which is one component of the additive, is adsorbed and increased over time on the surface of the ruthenium film in the wiring.
図20は、めっき開始遅れ時間を0秒とした時における各基板の銅めっきの析出状態をSEM観察した結果を示す。図21は、めっき開始遅れ時間を1秒とした時における各基板の銅めっきの析出状態をSEM観察した結果を示す。図22は、めっき開始遅れ時間を2秒とした時における各基板の銅めっきの析出状態をSEM観察した結果を示す。図23は、めっき開始遅れ時間を3秒とした時における各基板の銅めっきの析出状態をSEM観察した結果を示す。 FIG. 20 shows the result of SEM observation of the deposition state of the copper plating on each substrate when the plating start delay time was 0 second. FIG. 21 shows the result of SEM observation of the deposition state of the copper plating on each substrate when the plating start delay time was 1 second. FIG. 22 shows the result of SEM observation of the copper plating deposition state of each substrate when the plating start delay time was 2 seconds. FIG. 23 shows the result of SEM observation of the deposition state of copper plating on each substrate when the plating start delay time was 3 seconds.
これらの図20〜図23から、浸漬時間(めっき開始遅れ時間)が長くなると結晶析出が密になることが判る。これも促進剤の吸着による影響と考えられ、また、結晶析出が密になると配線内のボイドが減少することが予想される。 From FIG. 20 to FIG. 23, it can be seen that the crystal precipitation becomes dense as the immersion time (plating start delay time) increases. This is also considered to be due to the adsorption of the accelerator, and voids in the wiring are expected to decrease as the crystal precipitation becomes dense.
配線深さ0.25μmで、配線幅0.09μm及び0.15μm配線パターンをそれぞれ有し、表面に膜厚3nmのルテニウム膜をCVDで形成した基板を用意した。このルテニウム膜のシート抵抗は、約150Ω/sqである。これらの各基板表面に、銅濃度50g/l、硫酸濃度80g/l、塩素濃度50ppmの銅めっき液に、促進剤、抑制剤及び平滑化剤を添加しためっき液を用いて、電解量として55nmのめっき量に相当する銅めっきを行った。この時、基板をめっき液に浸漬させてからの電解めっきを開始するまでの時間(めっき開始遅れ時間)を、0秒、3秒、5秒、7秒及び1分にそれぞれ設定した。電流密度は5〜40mA/cm2である。 A substrate having a wiring depth of 0.25 μm, wiring widths of 0.09 μm and 0.15 μm, and a ruthenium film having a thickness of 3 nm formed on the surface by CVD was prepared. The sheet resistance of this ruthenium film is about 150Ω / sq. On each of these substrates, a plating solution obtained by adding an accelerator, an inhibitor and a smoothing agent to a copper plating solution having a copper concentration of 50 g / l, a sulfuric acid concentration of 80 g / l, and a chlorine concentration of 50 ppm is used. Copper plating corresponding to the amount of plating was performed. At this time, the time from the immersion of the substrate in the plating solution to the start of electrolytic plating (plating start delay time) was set to 0 seconds, 3 seconds, 5 seconds, 7 seconds, and 1 minute, respectively. The current density is 5-40 mA / cm 2 .
図24に、配線幅が0.09μmの配線パターンにおける、基板をめっき液に浸漬させてから電解めっきを開始するまでの時間(めっき開始遅れ時間)と配線内のボイドとの関係を示す。図25に、配線幅が0.15μmの配線パターンにおける基板をめっき液に浸漬させてから電解めっきを開始するまでの時間(めっき開始遅れ時間)と配線内のボイドとの関係を示す。 FIG. 24 shows the relationship between the time required to start electrolytic plating after the substrate is immersed in the plating solution (plating start delay time) and the voids in the wiring in the wiring pattern having a wiring width of 0.09 μm. FIG. 25 shows the relationship between the time required to start electrolytic plating after the substrate in the wiring pattern having a wiring width of 0.15 μm is immersed in the plating solution (plating start delay time) and the voids in the wiring.
図24及び図25は、絶縁膜(層間絶縁膜)2bの内部に形成した表面にルテニウム膜5cを形成し、トレンチ4b内に配線となる銅めっき膜6bを埋込んだ状態を示している。
24 and 25 show a state in which a
図24から、配線幅0.09μmの配線パターンでは、浸漬時間(めっき開始遅れ時間)が0秒と1分のときに配線(銅めっき膜)内部にボイドVの発生が見られた。これは、浸漬時間0秒のときは、添加剤の1成分である硫黄を含む促進剤が配線内のルテニウム膜の表面へ吸着される量が少なすぎるためと考えられる。また浸漬時間が1分のときは、添加剤の1つである抑制剤のルテニウム膜の表面への吸着量が増えめっきが付きにくくなって、配線内部にボイドが発生したものと予想される。これに対して、図25から、配線幅0.15μmの配線パターンでは、いずれの浸漬時間でも、配線内部にボイドの発生は見られなかった。 From FIG. 24, in the wiring pattern with a wiring width of 0.09 μm, generation of voids V was observed inside the wiring (copper plating film) when the immersion time (plating start delay time) was 0 seconds and 1 minute. This is presumably because when the immersion time is 0 seconds, the amount of the sulfur-containing promoter that is one component of the additive is adsorbed on the surface of the ruthenium film in the wiring is too small. When the immersion time is 1 minute, the amount of adsorption of the inhibitor, which is one of the additives, on the surface of the ruthenium film is increased and plating is difficult to occur, and it is expected that voids are generated inside the wiring. On the other hand, from FIG. 25, in the wiring pattern with the wiring width of 0.15 μm, no void was observed in the wiring at any immersion time.
配線幅0.08μm、配線深さ0.22μmの配線パターンを有し、表面に膜厚2nmのルテニウム膜をCVDで成膜した基板を用意した。このルテニウム膜のシート抵抗は、約250Ω/sqである。この基板表面に、銅濃度50g/l、硫酸濃度80g/l、塩素濃度50ppmの銅めっき液に、促進剤、抑制剤及び平滑化剤を添加しためっき液を用い、電解量として40nmのめっき量に相当する銅めっきを行った。この時、基板をめっき液に浸漬させてからの電解めっきを開始するまでの時間(めっき開始遅れ時間)を0秒、2秒、5秒、10秒及び20秒にそれぞれ設定した。電流密度は5〜40mA/cm2である。配線パターンとして、配線開口部の断面形状が比較的鋭角なものを使用した。 A substrate having a wiring pattern with a wiring width of 0.08 μm and a wiring depth of 0.22 μm and having a ruthenium film with a film thickness of 2 nm formed on the surface by CVD was prepared. The sheet resistance of this ruthenium film is about 250 Ω / sq. On this substrate surface, a plating solution in which an accelerator, an inhibitor and a smoothing agent are added to a copper plating solution having a copper concentration of 50 g / l, a sulfuric acid concentration of 80 g / l, and a chlorine concentration of 50 ppm. Copper plating corresponding to was performed. At this time, the time (plating start delay time) from when the substrate was immersed in the plating solution until the start of electrolytic plating was set to 0 second, 2 seconds, 5 seconds, 10 seconds, and 20 seconds, respectively. The current density is 5-40 mA / cm 2 . As the wiring pattern, a wiring opening having a relatively acute cross-sectional shape was used.
図26に、基板をめっき液に浸漬させてから電解めっきを開始するまでの時間(めっき開始遅れ時間)と前記図17に示す穴埋め選択比(ボトムアップ(a/b))の関係を示す。穴埋め選択比(ボトムアップ(a/b))は、配線幅、配線深さ、電解量により異なるため、同一実験条件での比較が必要となる。 FIG. 26 shows the relationship between the time from when the substrate is immersed in the plating solution until the start of electrolytic plating (plating start delay time) and the hole filling selection ratio (bottom up (a / b)) shown in FIG. Since the hole filling selection ratio (bottom-up (a / b)) varies depending on the wiring width, wiring depth, and amount of electrolysis, comparison under the same experimental conditions is necessary.
この図26から、めっき開始遅れ時間が0秒から5秒の間で穴埋め選択比(ボトムアップ(a/b))の値が大きく、めっき開始遅れ時間が10秒以後は穴埋め選択比(ボトムアップ(a/b))の値が小さくなり、めっき開始遅れ時間が20秒程度で穴埋め選択比(ボトムアップ(a/b))が飽和することが判る。穴埋め選択比(ボトムアップ(a/b))の値は、埋込みのための指標となる。このため、この実施例で使用しためっき液に対しては、浸漬時間(めっき開始遅れ時間)を5秒以内とすることが好ましく、より良好な埋め込みをするためには、浸漬時間を2秒以内とすることが望ましいことが判る。これは、添加剤の1つである硫黄を含む促進剤(アクセレレータ)の吸着が、浸漬時間2〜5秒で飽和するのに対して、添加剤の1つである抑制剤(サプレッサー)の吸着は、浸漬時間20秒で飽和するためである。 From FIG. 26, the value of the hole filling selection ratio (bottom up (a / b)) is large when the plating start delay time is between 0 seconds and 5 seconds, and the hole filling selection ratio (bottom up) after 10 seconds of the plating start delay time. It can be seen that the value of (a / b)) decreases, and the filling ratio (bottom up (a / b)) is saturated when the plating start delay time is about 20 seconds. The value of the hole filling selection ratio (bottom-up (a / b)) is an index for embedding. For this reason, the immersion time (plating start delay time) is preferably within 5 seconds for the plating solution used in this example, and the immersion time is within 2 seconds for better embedding. It turns out that it is desirable. This is because adsorption of an accelerator (accelerator) containing sulfur, which is one of the additives, saturates in an immersion time of 2 to 5 seconds, whereas adsorption of an inhibitor (suppressor), which is one of the additives. This is because it saturates at an immersion time of 20 seconds.
また、浸漬時間2〜5秒では、促進剤の吸着量の増加により、穴埋め選択比(ボトムアップ(a/b))の値が大きくなることで、埋込み性が良いめっきとなるが、これに対して、浸漬時間20秒では抑制剤吸着量の増加により配線内にコンフォーマルなめっきになることが判る。 In addition, when the immersion time is 2 to 5 seconds, the value of the hole filling selection ratio (bottom-up (a / b)) increases due to the increase in the adsorption amount of the accelerator, which results in plating with good embeddability. On the other hand, it can be seen that when the immersion time is 20 seconds, conformal plating is formed in the wiring due to an increase in the amount of adsorption of the inhibitor.
実施例4の結果を基に、コンフォーマルなめっき処理と埋込み性の良いめっき処理を組合せて行い、ボイドのないめっき処理ができるかどうかを確認した。先ず、配線幅0.08μm、配線深さ0.22μmの配線パターンを有し、表面に膜厚2nmのルテニウム膜をCVDで成膜した基板を用意した。このルテニウム膜のシート抵抗は、約250Ω/sqである。この基板表面に、前記実施例4で使用しためっき液を使用し、浸漬時間(めっき開始待ち時間)を20秒として、25nmのめっき量に相当する電解量(電流密度5〜40mA/cm2)の電解めっき処理を行い、コンフォーマルに銅めっき膜を配線パターン内に形成し、その後、水洗・乾燥し(リンス60秒、スピンドライ1500rpmで30秒)、めっき液を除去した。次に、上記同一のめっき液により、浸漬時間(めっき開始待ち時間)0秒で500nm相当する電解量(電流密度5〜40mA/cm2)の電解めっき処理を実施した。断面観察から埋込み性を確認したところ、ボイドのないことが確認された。
Based on the results of Example 4, a conformal plating process and a plating process with good embeddability were performed in combination, and it was confirmed whether or not a void-free plating process was possible. First, a substrate having a wiring pattern with a wiring width of 0.08 μm and a wiring depth of 0.22 μm and having a ruthenium film with a film thickness of 2 nm formed on the surface by CVD was prepared. The sheet resistance of this ruthenium film is about 250 Ω / sq. On this substrate surface, the plating solution used in Example 4 was used, the immersion time (plating start waiting time) was 20 seconds, and the amount of electrolysis corresponding to a plating amount of 25 nm (
これまで本発明の実施の形態について説明したが、本発明は上述の実施の形態に限定されず、その技術的思想の範囲内において種々異なる形態にて実施されてよいことは言うまでもない。例えば、配線材料として銅を使用しているが、銅の代わりに銅合金を使用してもよい。 Although the embodiments of the present invention have been described so far, it is needless to say that the present invention is not limited to the above-described embodiments, and may be implemented in various forms within the scope of the technical idea. For example, although copper is used as the wiring material, a copper alloy may be used instead of copper.
5a,5b,5c ルテニウム膜(バリア層)
6,6b 銅めっき膜
6a 初期銅めっき膜
10 ロード・アンロード部
12 電解めっき装置
20 基板処理部
26 揺動アーム
28 電極ヘッド
36 基板保持部
38 カソード部
68 基板ステージ
70 支持腕
88 カソード接点
90 シール材
94 ハウジング
98 アノード
100 めっき液室
102 めっき液供給管
103 めっき液排出口
104 めっき液注入部
106 めっき液排出管
110 多孔質構造体
112 シールドリング
114 電源
120 接液検出器(計測部)
5a, 5b, 5c Ruthenium film (barrier layer)
6, 6b
Claims (12)
前記基板表面をめっき液に所定時間接触させてめっき液中の添加剤をルテニウム膜に吸着させ、しかる後、
電解めっきによりルテニウム膜の表面に導電膜を成膜すること特徴とする基板処理方法。 Prepare a substrate with a ruthenium film formed on the entire surface including the surface of the wiring recess,
The substrate surface is brought into contact with the plating solution for a predetermined time to adsorb the additive in the plating solution to the ruthenium film, and then
A substrate processing method comprising forming a conductive film on a surface of a ruthenium film by electrolytic plating.
前記基板表面をめっき液に所定時間接触させてめっき液中の添加剤をルテニウム膜に吸着させた後、第1電解めっきによってルテニウム膜の表面に前記配線用凹部の全表面を覆う初期導電膜を成膜し、
基板表面を洗浄し乾燥させ、しかる後、
第2電解めっきによって前記初期導電膜の表面に導電膜を更に成長させることを特徴とする基板処理方法。 Prepare a substrate with a ruthenium film formed on the entire surface including the surface of the wiring recess,
After the substrate surface is brought into contact with the plating solution for a predetermined time to adsorb the additive in the plating solution to the ruthenium film, an initial conductive film covering the entire surface of the concave portion for wiring is formed on the surface of the ruthenium film by first electrolytic plating. Deposit,
Clean and dry the substrate surface, then
A substrate processing method, wherein a conductive film is further grown on the surface of the initial conductive film by second electrolytic plating.
基板表面がめっき液に接触してからの経過時間を計測する計測部を有することを特徴とする基板処置装置。 A substrate processing apparatus for forming a conductive film by electrolytic plating on a substrate surface on which a ruthenium film is formed on the entire surface including the surface of a recess for wiring,
A substrate treatment apparatus comprising a measuring unit that measures an elapsed time after the substrate surface contacts the plating solution.
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