JP2009015286A - Image display device and drive circuit - Google Patents
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Abstract
Description
本発明は、画像表示装置及び駆動回路に係る発明である。 The present invention relates to an image display device and a drive circuit.
画像表示装置である液晶表示装置では、消費電力を低減する駆動技術の１つとして、特許文献１の図１あるいは図８に開示されている容量結合駆動技術が採用されている。この駆動技術は、一定の電圧振幅を持つ信号（以下、補償信号ともいう）を、保持容量を介して画素ノードに結合させることで、画素に書き込まれた表示信号の電圧レベルを必要なレベルに調整する。これにより、容量結合駆動技術は、ソース線（以下、データ線ともいう）に供給する表示信号の電圧振幅を小さくすることができ、データ線で消費される電力を低減することができる。
In a liquid crystal display device which is an image display device, a capacitive coupling driving technology disclosed in FIG. 1 or FIG. 8 of
また、特許文献２の図４（ａ）には、容量結合駆動を行うための容量線駆動回路が開示されている。
Further, FIG. 4A of
さらに、ＩＰＳ（In Plane Switching）液晶表示パネルを採用した液晶表示装置でも容量結合駆動と同様の駆動方式としてライン毎独立コモン駆動方式が採用されている。このライン毎独立コモン駆動方式は、ゲート線駆動信号の振幅低減によるゲート線駆動回路の消費電力の低減を行うとともに、同回路に使用されるトランジスタの信頼性向上が可能な技術として知られている。具体的に、特許文献３では、図１８に開示される共通電極駆動回路において、特に単一導電型（Ｎ型）のＭＯＳトランジスタを使用して低コストでライン毎独立コモン駆動方式を実現していることが開示されている。また、特許文献４，５にもライン毎独立コモン駆動方式が開示されている。
Further, a liquid crystal display device adopting an IPS (In Plane Switching) liquid crystal display panel also employs an independent common drive method for each line as a drive method similar to capacitive coupling drive. This independent common drive system for each line is known as a technique that can reduce the power consumption of the gate line drive circuit by reducing the amplitude of the gate line drive signal and improve the reliability of the transistors used in the circuit. . Specifically, in
しかし、特許文献２の図４（ａ）に開示されている容量線駆動回路は、例えば、図４（ｂ）に示す真理値表において、Ｑ（ｎ）＝Ｈ，｛ＱＢ（ｎ）＝Ｌ｝，Ｑ（ｎ＋１）＝Ｌ，ＦＲ＝Ｌの場合、ＶＤＤとＶＳＳ間において貫通電流が流れることになり、当該部分で電力が消費されることになる。また、特許文献２の容量線駆動回路の出力は、関連するゲートラインの走査信号が変化する期間の前後約１水平走査期間のみ蓄積容量線と接続する。そのため、蓄積容量線は、上記以外の期間、フローティングになっており、ソース線の信号電圧が大きく変化すると配線のクロス容量を介して、蓄積容量線の電位が変化して、表示画像に影響を与える問題があった。
However, the capacitance line driving circuit disclosed in FIG. 4A of
また、特許文献３の図１８においては、ノードＮＤ１，ＮＤ２にそれぞれ相補のレベルが入力され、それに応じてトランジスタＴ３，Ｔ４が相補的にオン又はオフしてＯＵＴノードに出力信号が出力される。ノードＮＤ２又はノードＮＤ１がＨレベルになることで、フリップフロップ構成のトランジスタＴ１０又はＴ９のいずれかがオンすることになり、ノードＮＤ１又はノードＮＤ２のＬレベルが、低インピーダンスで基準電圧ＶＳＳレベルに設定される。一方、ノードＮＤ２又はノードＮＤ１のＨレベルは、高インピーダンス状態で、主に容量素子Ｃｂｓ１とＣｓ１又はＣｂｓ２とＣｓ２の直列容量に保持される。
In FIG. 18 of
Ｈレベルが保持される期間は、１フレーム期間（約１６．７ｍｓ）と比較的長く、トランジスタＴ９又はトランジスタＴ１０のドレイン・ソース間のリーク電流が大きい場合、当該レベルは低下し、トランジスタＴ３又はトランジスタＴ４を十分オンすることができなくなる。これにより、出カインピーダンスが増大し、容量結合等により出力に生じる電圧ノイズの抑制が不十分になる。レベル低下がさらに大きい場合は、出力信号ＯＵＴのＨレベルが低下することになる。その結果、液晶に印加される電圧が正規の値と異なることになり表示異常となる問題があった。さらに、Ｌレベル側で殆ど電力消費をしない駆動回路が望まれている。 The period during which the H level is held is relatively long as one frame period (about 16.7 ms). When the leak current between the drain and source of the transistor T9 or the transistor T10 is large, the level is lowered, and the transistor T3 or the transistor T4 cannot be sufficiently turned on. As a result, the output impedance increases, and the suppression of voltage noise generated at the output due to capacitive coupling or the like becomes insufficient. If the level drop is even greater, the H level of the output signal OUT will drop. As a result, there is a problem that the voltage applied to the liquid crystal is different from a normal value and display abnormality occurs. Furthermore, a drive circuit that consumes little power on the L level side is desired.
そこで、本発明は、以上の問題を解決するためになされたものであり、電力消費を低減できる画像表示装置及びそれに用いる駆動回路を提供することを目的とする。さらに、本発明のある実施形態では、上記の課題解決に加えて、貫通電流がなく、且つ蓄積容量線がフローティングとなる期間が存在しない画像表示装置及びそれに用いる駆動回路を提供することを目的とする。また、本発明の別の実施形態では、上記の課題解決に加えて、表示異常を生じない画像表示装置及びそれに用いる駆動回路を提供することを目的とする。 Accordingly, the present invention has been made to solve the above-described problems, and an object thereof is to provide an image display device capable of reducing power consumption and a drive circuit used therefor. Furthermore, in an embodiment of the present invention, in addition to solving the above-described problems, an object is to provide an image display device that does not have a through current and does not have a period during which a storage capacitor line is floating, and a driving circuit used therefor. To do. Another object of the present invention is to provide an image display device that does not cause display abnormality and a drive circuit used therefor, in addition to solving the above problems.
本発明に係る解決手段は、複数の信号線と、信号線と直交する複数の走査線と、走査線に沿って配列された複数の配線と、信号線と走査線との交点近傍のそれぞれに設けられ、一方の電流電極が信号線に、制御電極が走査線にそれぞれ接続されたトランジスタと、配線に接続される容量と、配線に接続され、容量に駆動信号を供給する駆動回路とを備えた画像表示装置である。そして、当該画像表示装置の駆動回路は、構成する能動素子が同一の導電型で、且つ能動素子がトランジスタと同一基板上に同時に形成され、所定の信号に基づき、駆動信号の電圧レベルを切り換える第１切換信号及び第２切換信号を生成し、出力する切換え回路と、第１切換信号及び第２切換信号の電圧レベルを繰り返し信号に基づき所定期間保持する出力レベル保持回路と、第１切換信号及び第２切換信号に基づいて駆動信号を生成し、駆動信号を配線に出力する出力回路とを備える。 The solving means according to the present invention includes a plurality of signal lines, a plurality of scanning lines orthogonal to the signal lines, a plurality of wirings arranged along the scanning lines, and the vicinity of the intersection of the signal lines and the scanning lines. A transistor having one current electrode connected to the signal line and a control electrode connected to the scanning line; a capacitor connected to the wiring; and a driving circuit connected to the wiring and supplying a driving signal to the capacitor. Image display device. In the drive circuit of the image display device, the active elements are the same conductivity type, and the active elements are formed on the same substrate as the transistors at the same time, and the voltage level of the drive signal is switched based on a predetermined signal. A switching circuit that generates and outputs one switching signal and a second switching signal, an output level holding circuit that holds the voltage levels of the first switching signal and the second switching signal for a predetermined period based on a repetitive signal, a first switching signal, and And an output circuit for generating a drive signal based on the second switching signal and outputting the drive signal to the wiring.
本発明に記載の画像表示装置及び駆動回路は、駆動回路が切換え回路と、出力レベル保持回路と、出力回路とを備えるので、画像表示装置及び駆動回路で消費する電力を低減できる。 In the image display device and the drive circuit according to the present invention, since the drive circuit includes the switching circuit, the output level holding circuit, and the output circuit, the power consumed by the image display device and the drive circuit can be reduced.
（実施の形態１）
図１に、本実施の形態１に係る画像表示装置のブロック図を示す。図１に示すブロック図では、本発明に係る画像表示装置の代表例として液晶表示装置１０の構成を示している。なお、本発明に係る画像表示装置は、図１に示す液晶表示装置１０に限定されない。
(Embodiment 1)
FIG. 1 is a block diagram of the image display apparatus according to the first embodiment. In the block diagram shown in FIG. 1, the structure of the liquid
まず、図１に示す液晶表示装置１０は、液晶アレイ部２０と、ゲート線駆動回路（走査線駆動回路）３０と、ソースドライバ４０とを備えている。さらに、図１に示す液晶表示装置１０では、後で詳しく説明する補償信号生成回路である容量線駆動回路９０を備えている。なお、図１に示す液晶表示装置１０では、容量線駆動回路９０が液晶アレイ部２０の右側に設けられているが、本発明はこれに限られず、ゲート線駆動回路３０が液晶アレイ部２０の基板上に形成されている場合、容量線駆動回路９０を液晶アレイ部２０の左側に設けても良い。さらに、容量線駆動回路９０は、ゲート線駆動回路３０で使用される電源線，信号線を共用化し、ゲート線駆動回路３０と一体化する構成でも良い。
First, the liquid
液晶アレイ部２０は、行列状に配設された複数の画素２５を備えている。さらに、液晶アレイ部２０には、画素の行（以下、画素ラインともいう）毎に、ゲート線ＧＬ１，ＧＬ２・・・（これらを総称してゲート線ＧＬという）が配設されている。また、液晶アレイ部２０には、画素の列（以下、画素列ともいう）毎に、データ線ＤＬ１，ＤＬ２・・・（これらを総称してデータ線ＤＬともいう）が配設されている。なお、図１では、第１行及び第２行の第１列及び第２列に設けられた画素２５と、それに対応して配設されたゲート線ＧＬ１，ＧＬ２、データ線ＤＬ１，ＤＬ２及び容量線ＣＣＬ０，ＣＣＬ１，ＣＣＬ２・・・（これらを総称して容量線ＣＣＬともいう）が代表的に図示されている。
The liquid
各画素２５は、対応するデータ線ＤＬと画素電極Ｎｐとの間に画素スイッチ素子２６、画素電極Ｎｐと容量線ＣＣＬとの間に保持容量素子２７、画素電極Ｎｐと共通電極ノードＮｃとの間に液晶表示素子２８を有している。液晶表示素子２８は、画素電極Ｎｐと共通電極ノードＮｃとの間に生じる電位差に応じて、挟持された液晶の配向性を変化させて表示輝度を変化する。これにより、各画素２５の輝度は、データ線ＤＬ及び画素スイッチ素子２６を介して画素電極Ｎｐへ伝達される表示電圧によってコントロールすることが可能となる。即ち、最大輝度に対応する電圧差と最小輝度に対応する電圧差との間の中間的な電圧差を、画素電極Ｎｐと共通電極ノードＮｃとの間に印加することによって、各画素２５は中間的な輝度を得ることができる。従って、図１に示す液晶表示装置１０は、上記表示電圧を段階的に設定することにより階調的な輝度を表示することが可能となる。
Each
次に、ゲート線駆動回路３０は、所定の走査周期に基づき、ゲート線ＧＬを順に選択して駆動する。そして、ゲート線ＧＬのそれぞれは、対応する画素スイッチ素子２６のゲートに接続されている。ゲート線駆動回路３０が特定のゲート線ＧＬを選択している間、当該ゲート線ＧＬに接続されている画素は、画素スイッチ素子２６が導通状態となり画素電極Ｎｐと対応するデータ線ＤＬとが接続される。そのため、画素電極Ｎｐには、データ線ＤＬを介して表示信号に対応した表示電圧が供給される。
Next, the gate
そして、画素電極Ｎｐでは、供給された表示電圧が保持容量素子２７によりそのレベルが調整されると共に保持される。なお、画素スイッチ素子２６は、一般的に液晶表示素子２８と同一の絶縁基板（ガラス基板や樹脂基板等）上に形成されたＴＦＴ（Thin Film Transistor）で構成される。
In the pixel electrode Np, the level of the supplied display voltage is adjusted and held by the holding
次に、ソースドライバ４０は、Ｎビットのデジタル信号である表示信号ＳＩＧによって段階的に設定された表示電圧を、データ線ＤＬへ出力する。ここで、表示信号ＳＩＧが例えば６ビットの信号とすると、表示信号ＳＩＧは表示信号ビットＤＢ０〜ＤＢ５により構成される。６ビットの表示信号ＳＩＧに基づくと、各画素２５は、２6＝６４段階の階調表示が可能となる。さらに、画素２５がＲ（Ｒｅｄ），Ｇ（Ｇｒｅｅｎ）及びＢ（Ｂｌｕｅ）の３色で１つの表示単位を構成すれば、約２６万色のカラー表示が可能となる。
Next, the
また、図１に示すソースドライバ４０は、シフトレジスタ５０と、データラッチ回路５２，５４と、階調電圧生成回路６０と、デコード回路７０と、アナログアンプ８０とを備えている。表示信号ＳＩＧは、各々の画素２５の表示輝度に対応する表示信号ビットＤＢ０〜ＤＢ５がシリアルに生成されて構成されている。即ち、各タイミングにおける表示信号ビットＤＢ０〜ＤＢ５は、液晶アレイ部２０中のいずれか１つの画素２５における表示輝度を示している。
The
次に、シフトレジスタ５０は、表示信号ＳＩＧの設定を切り換える周期に同期したタイミングで、データラッチ回路５２に対し表示信号ビットＤＢ０〜ＤＢ５の取込みを指示する。データラッチ回路５２は、シリアルに生成された表示信号ビットＤＢ０〜ＤＢ５で構成された表示信号ＳＩＧを順に取り込み、１つの画素ライン分の表示信号ＳＩＧを保持する。
Next, the
一方、データラッチ回路５４には、ラッチ信号ＬＴが入力される。このラッチ信号ＬＴは、データラッチ回路５２に１つの画素ライン分の表示信号ＳＩＧが取り込まれるタイミングで活性化する。つまり、データラッチ回路５４は、ラッチ信号ＬＴの活性化するタイミングに応答して、データラッチ回路５２に保持されている１つの画素ライン分の表示信号ＳＩＧを取り込む。
On the other hand, the latch signal LT is input to the
階調電圧生成回路６０は、高電圧ＶＤＨと低電圧ＶＤＬとの間に直列に接続された６３個の分圧抵抗で構成されている。そして、階調電圧生成回路６０は、この６３個の分圧抵抗を用いて６４段階の階調電圧Ｖ１〜Ｖ６４を生成する。
The gradation
デコード回路７０は、データラッチ回路５４で保持されている表示信号ＳＩＧをデコードする。そして、デコード回路７０は、当該デコード結果に基づいて各デコード出力ノードＮｄ１，Ｎｄ２・・・（これらを総称してデコード出力ノードＮｄという）に出力する電圧を、階調電圧生成回路６０で生成した階調電圧Ｖ１〜Ｖ６４の内から選択する。
The
その結果、データラッチ回路５４に保持された１つの画素ライン分の表示信号ＳＩＧに対応した表示電圧（階調電圧Ｖ１〜Ｖ６４のいずれか１つの電圧）が同時に（パラレルに）デコード出力ノードＮｄから出力される。なお、図１では、第１列目及び第２列目のデータ線ＤＬ１，ＤＬ２に対応するデコード出力ノードＮｄ１，Ｎｄ２が代表的に図示されている。
As a result, the display voltage (any one of the gradation voltages V1 to V64) corresponding to the display signal SIG for one pixel line held in the
次に、アナログアンプ８０は、デコード回路７０からデコード出力ノードＮｄに出力された各表示電圧に対応したアナログ電圧に増幅して、データ線ＤＬに出力する。
Next, the
以上のように、本実施の形態に係る液晶表示装置１０は、ソースドライバ４０が、所定の走査周期に基づいて、一連の表示信号ＳＩＧに対応する表示電圧を１画素ライン分ずつデータ線ＤＬへ出力し、ゲート線駆動回路３０がその走査周期に同期してゲート線ＧＬを順に駆動することにより液晶アレイ部２０に表示信号ＳＩＧに基づいた画像を表示させる。
As described above, in the liquid
なお、図１に示す液晶表示装置１０では、容量線駆動回路９０、ゲート線駆動回路３０及びソースドライバ４０が液晶アレイ部２０を同一の絶縁体基板上に一体として形成される構成であった。しかし、本発明はこれに限られず、ゲート線駆動回路３０及びソースドライバ４０は、液晶アレイ部２０の外部回路として設けても良い。
In the liquid
例えば、図２に、ソースドライバ４０の代わりに、単結晶シリコン基板上に形成された半導体集積回路によるソースドライバＩＣ１００を外部回路として設け、ゲート線駆動回路３０、容量線駆動回路９０及び液晶アレイ部２０を同一の絶縁体基板１１上に形成する構成を示す。
For example, in FIG. 2, a
また、図３に、ソースドライバ４０及びゲート線駆動回路３０の代わりに、半導体集積回路によるソースドライバＩＣ１００及びゲートドライバＩＣ１１０を外部回路として設け、容量線駆動回路９０及び液晶アレイ部２０を同一の絶縁体基板１１上に形成する構成を示す。
Further, in FIG. 3, instead of the
なお、ゲート線の走査方法には、一般的に図１中の上方から下方又は下方から上方のいずれか一方方向に走査する方法と、使用条件に応じて両方向を切換えて走査する方法とがある。それぞれのゲート線の走査方法は、本発明に係る画像表示装置に適用することができるが、以下に説明する本実施の形態に係る画像表示装置では、まず単一方向の走査方法を用いた場合について説明する。 In general, the gate line scanning method includes a method of scanning in one direction from the upper side to the lower side or the lower side to the upper side in FIG. 1 and a method of scanning by switching both directions according to use conditions. . Each gate line scanning method can be applied to the image display device according to the present invention. However, in the image display device according to the present embodiment described below, first, the scanning method in a single direction is used. Will be described.
また、容量結合駆動には、特許文献１の実施の形態１で説明されているゲート線選択信号が選択状態から非選択状態になったタイミングから１水平期間（Ｈ）後に補償信号が入力される場合と、特許文献１の実施の形態２で説明されているゲート線選択信号が選択状態から非選択状態になった直後のタイミングに補償信号が入力される場合とがある。いずれの容量結合駆動も本発明に係る画像表示装置に適用することが可能であるが、以下に説明する本実施の形態に係る画像表示装置では、ゲート線選択信号が選択状態から非選択状態になったタイミングから１水平期間（Ｈ）後に補償信号が入力される場合について説明する。
Further, for the capacitive coupling drive, a compensation signal is input after one horizontal period (H) from the timing when the gate line selection signal described in the first embodiment of
次に、本実施の形態に係る画像表示装置の容量線駆動回路９０を図４に示す。図４に示す容量線駆動回路９０は、画素ラインの奇数行におけるゲート線駆動信号に対応する容量線駆動回路９０を示している。図４に示す容量線駆動回路９０に用いられているトランジスタは、ポリシリコンＴＦＴ，アモルファスシリコンＴＦＴ，有機ＴＦＴのいずれであっても良い。但し、アモルファスシリコンＴＦＴ及び有機ＴＦＴは、当該ＴＦＴのゲートとソースとの間に直流的なバイアスが継続的に印加されると、当該ＴＦＴのしきい値電圧がシフトし誤動作を起こす可能性がある。そのため、アモルファスシリコンＴＦＴ及び有機ＴＦＴを用いる場合は、しきい値電圧のシフトに対して何らかの対策を考慮する必要がある。
Next, the capacitor
以下で説明する本実施の形態に係る画像表示装置では、しきい値電圧のシフトが生じ難いポリシリコンＴＦＴについて説明する。また、本実施の形態では、アモルファスシリコンＴＦＴ及び有機ＴＦＴを用いた場合、しきい値電圧のシフトについて対策した回路については後の実施の形態で説明する。もちろん、当該回路を、ポリシリコンＴＦＴに用いても良い。 In the image display device according to the present embodiment described below, a polysilicon TFT that hardly causes a threshold voltage shift will be described. Further, in this embodiment, when an amorphous silicon TFT and an organic TFT are used, a circuit that takes measures against a threshold voltage shift will be described in a later embodiment. Of course, the circuit may be used for a polysilicon TFT.
また、図４に示す容量線駆動回路９０に用いられているトランジスタはＮ型とし、そのしきい値電圧Ｖｔｈは全て等しいと仮定する。Ｎ型のトランジスタは、ゲートがソースに対しＨ（Ｈｉｇｈ）レベルになると活性（オン）状態となり、Ｌ（Ｌｏｗ）レベルになると非活性（オフ）状態となる。なお、図４に示す容量線駆動回路９０に用いられているトランジスタはＮ型としたが、本発明の容量線駆動回路９０に用いられているトランジスタはＰ型トランジスタで構成しても良い。Ｐ型のトランジスタは、ゲートがソースに対しＬ（Ｌｏｗ）レベルになると活性（オン）状態となり、Ｈ（Ｈｉｇｈ）レベルになると非活性（オフ）状態となる。
Further, it is assumed that the transistors used in the capacitor
一般的に、画像表示装置の基準電位は、画素に書き込まれる表示信号の電位を基準に設定されるが、本実施の形態に係る画像表示装置の基準電位では、説明を容易にするために容量線駆動回路９０の低電位電源の電位を便宜的に基準電位ＶＳＳとする。同様に、本実施の形態に係る画像表示装置の高電位電源ＶＤＤ１，ＶＤＤ２の電位は同一としてＶＤＤとする。本実施の形態に係る画像表示装置の制御信号であるＶＦＲ信号及び／ＶＦＲ信号は、ＨレベルをＶＤＤ，ＬレベルをＶＳＳとする。さらに、本実施の形態に係る画像表示装置のクロック信号（ＣＬＫ，／ＣＬＫ）も、ＨレベルをＶＤＤ，ＬレベルをＶＳＳとする。また、図４に示すＶＣＣＨ及びＶＣＣＬは、容量線ＣＣＬを駆動する補償信号ＣＣｎに対し、Ｈレベル及びＬレベルをそれぞれ供給する電圧源である。
In general, the reference potential of the image display device is set based on the potential of the display signal written to the pixel. However, the reference potential of the image display device according to the present embodiment is a capacitor for ease of explanation. For the sake of convenience, the potential of the low potential power source of the
次に、図４に示す容量線駆動回路９０は、出力レベル切換え回路１と、出力レベル保持回路２と、出力回路３とを備えている。出力レベル切換え回路１は、出力信号のプルアップ、プルダウンを決定する。図４に示す出力レベル切換え回路１は、基準電位ＶＳＳと接続される端子Ｓ１と高電位電源ＶＤＤ１と接続される端子Ｓ２のとの間に直列接続されたトランジスタＱ１，Ｑ２及びトランジスタＱ３，Ｑ４と、入力信号の端子ＩＮ１と基準電位ＶＳＳと接続される端子Ｓ１との間に直列接続されたトランジスタＱ５，Ｑ６及びトランジスタＱ７，Ｑ８とを備えている。トランジスタＱ１，トランジスタＱ４及びトランジスタＱ８は、ゲートにＶＦＲ信号が、トランジスタＱ２，トランジスタＱ３及びトランジスタＱ６は、ゲートに／ＶＦＲ信号がそれぞれ入力される。トランジスタＱ５は、トランジスタＱ１とトランジスタＱ２との共通接続ノードであるノードＮ１の出力がゲートに入力され、トランジスタＱ６との共通接続ノードであるノードＮ３の出力が切換信号ＧＡ１となる。また、トランジスタＱ７は、トランジスタＱ３とトランジスタＱ４との共通接続ノードであるノードＮ２の出力がゲートに入力され、トランジスタＱ８との共通接続ノードであるノードＮ４の出力が切換信号ＧＢ１となる。
Next, the capacitor
出力レベル保持回路２は、出力レベル切換え回路１の出力信号に駆動能力を与え、且つその出力レベルを１フレーム間保持する。図４に示す出力レベル保持回路２は、端子Ｓ１と高電位電源ＶＤＤ２と接続される端子Ｓ３のとの間に直列接続されたトランジスタＱ９，Ｑ１３、トランジスタＱ１５，Ｑ１０、トランジスタＱ１１，Ｑ１４及びトランジスタＱ１６，Ｑ１２と、高電位電源ＶＤＤ２がゲートに接続されたトランジスタＱ１７及びトランジスタＱ１８とを備えている。トランジスタＱ９及びトランジスタＱ１２は、ゲートにノードＮ３の出力である切換信号ＧＡ１が、トランジスタＱ１１及びトランジスタＱ１０は、ゲートにノードＮ４の出力である切換信号ＧＢ１がそれぞれ入力される。トランジスタＱ９とトランジスタＱ１３との共通接続ノードであるノードＮ５の出力は、出力信号ＧＡ２となり、トランジスタＱ１１とトランジスタＱ１４との共通接続ノードであるノードＮ６の出力は、出力信号ＧＢ２となる。また、トランジスタＱ１５のゲートと、トランジスタＱ１７のドレインとの共通接続ノードであるノードＮ７は、容量素子Ｃ１を介してクロック信号／ＣＬＫが入力される端子ＣＫに接続されている。トランジスタＱ１６のゲートと、トランジスタＱ１８のドレインとの共通接続ノードであるノードＮ８は、容量素子Ｃ２を介してクロック信号／ＣＬＫが入力される端子ＣＫに接続されている。
The output
出力回路３は、出力レベル保持回路２の出力を受けてより高い駆動能力を持つ補償信号ＣＣｎを出力する。図４に示す出力回路３は、電源ＶＣＣＬと接続される端子Ｓ４と電源ＶＣＣＨと接続される端子Ｓ５との間に直列接続されたトランジスタＱ１９，Ｑ２０を備える。トランジスタＱ１９のゲートにはノードＮ５の出力である出力信号ＧＡ２が、トランジスタＱ２０のゲートにはノードＮ６の出力である出力信号ＧＢ２がそれぞれ入力される。トランジスタＱ１９とトランジスタＱ２０との共通接続ノードである出力ノードＯＵＴから補償信号ＣＣｎが容量線ＣＣＬｎに対して出力される。
The
図５に、本実施の形態に係る容量線駆動回路９０の動作波形図を示す。図５に示す動作波形においてＶＦＲ信号と／ＶＦＲ信号とは互いに相補の信号であり、画像表示装置のブランキング期間において、１フレーム毎にそのレベルが交番する。図５に示す動作波形では、ＶＦＲ信号がＨレベルの期間を奇数フレーム、Ｌレベルの期間を偶数フレームと定義する。
FIG. 5 shows an operation waveform diagram of the capacitor
図５に示す動作波形においてクロック信号ＣＬＫ，／ＣＬＫは、一定周期で交番する繰り返し信号である。クロック信号ＣＬＫ，／ＣＬＫには、例えば、ゲート線駆動回路３０において、ゲート線駆動信号Ｇｎを生成するために用いられるクロック信号を用いても良い。図５に示すクロック信号ＣＬＫ，／ＣＬＫには、ゲート線駆動回路３０に用いられるクロック信号を用いている。
In the operation waveform shown in FIG. 5, the clock signals CLK and / CLK are repetitive signals that alternate at a constant period. As the clock signals CLK and / CLK, for example, a clock signal used for generating the gate line driving signal Gn in the gate
図４に示す容量線駆動回路９０の入力信号は、補償信号ＣＣｎに対応するゲート線駆動信号Ｇｎの２行後のゲート線駆動信号Ｇｎ＋２である。本実施の形態では、容易に得ることができるゲート線ＧＬｎ＋２に供給されているゲート線駆動信号Ｇｎ＋２を容量線駆動回路９０の入力信号として直接用いているが、同じタイミングで且つ所定の電圧レベルを持つ信号であればゲート線駆動信号Ｇｎ＋２に限らない。
The input signal of the capacitance
次に、図５の動作波形を参照して、図４に示す容量線駆動回路９０の動作を説明する。まず、時刻ｔ１では、ＶＦＲ信号，／ＶＦＲ信号のレベルがそれぞれ変化すると、図４に示すトランジスタＱ１がオン、トランジスタＱ２がオフとなりノードＮ１が高電位電源ＶＤＤ１によりＶＤＤ−Ｖｔｈの電位に充電される。ノードＮ１の電位がＶＤＤ−Ｖｔｈとなると、トランジスタＱ５がオンする。
Next, the operation of the capacitor
また、時刻ｔ１では、トランジスタＱ３がオフ、Ｑ４がオンとなりノードＮ２がＶＳＳの電位に放電され、トランジスタＱ７がオフとなる。さらに、時刻ｔ１では、トランジスタＱ６がオフ、トランジスタＱ８がオンとなる。この時、入力信号であるゲート線駆動信号Ｇｎ＋２（以下、単にＧｎ＋２信号ともいう）はＬレベルなので、ノードＮ３はトランジスタＱ５を介してＬレベルに、ノードＮ４はトランジスタＱ８を介してＬレベルにそれぞれ設定される。 At time t1, the transistor Q3 is turned off, Q4 is turned on, the node N2 is discharged to the potential of VSS, and the transistor Q7 is turned off. Further, at time t1, the transistor Q6 is turned off and the transistor Q8 is turned on. At this time, since the gate line drive signal Gn + 2 (hereinafter also simply referred to as Gn + 2 signal) as an input signal is at the L level, the node N3 is set to the L level via the transistor Q5, and the node N4 is set to the L level via the transistor Q8. Is set.
次に、時刻ｔ２では、ゲート線駆動信号ＧｎがＨレベルとなり、その２水平期間（２Ｈ）後の時刻ｔ３にゲート線駆動信号Ｇｎ＋２がＨレベルになる。Ｇｎ＋２信号がＨレベルになると、オン状態のトランジスタＱ５を通してノードＮ３の電圧レベル（ＧＡ１）が上昇する。この時、トランジスタＱ５のゲート・チャネル間容量を介してノードＮ３ので電圧レベル変化（ＧＡ１）がノードＮ１に結合して、ノードＮ１のレベルが上昇する。この結果、トランジスタＱ５は、非飽和領域で動作し、ノードＮ３の出力電圧（ＧＡ１）はＶｔｈ損失のないＨレベル（ＶＤＤ）になる。 Next, at time t2, the gate line driving signal Gn becomes H level, and at time t3 after two horizontal periods (2H), the gate line driving signal Gn + 2 becomes H level. When the Gn + 2 signal becomes H level, the voltage level (GA1) of the node N3 rises through the transistor Q5 in the on state. At this time, the voltage level change (GA1) is coupled to the node N1 at the node N3 through the gate-channel capacitance of the transistor Q5, and the level of the node N1 rises. As a result, the transistor Q5 operates in the non-saturated region, and the output voltage (GA1) of the node N3 becomes the H level (VDD) with no Vth loss.
出力レベル切換え回路１の出力信号がＨレベル（ＶＤＤ）の場合、出力レベル保持回路２は、トランジスタＱ９とトランジスタＱ１２とがオンとなる。トランジスタＱ９がオンとなることで、ノードＮ５の電圧レベル（ＧＡ２）が上昇し、トランジスタＱ１２がオンとなることでノードＮ６の電圧レベル（ＧＢ２）が降下する。この結果、ノードＮ５は、Ｈレベル（ＶＤＤ−Ｖｔｈ）となり、ノードＮ６がＬレベル（ＶＳＳ）となる。即ち、時刻ｔ３では、トランジスタＱ９がオン、トランジスタＱ１０及びトランジスタＱ１３がオフ、トランジスタＱ１１がオフ、トランジスタＱ１２がオンとなるので、高電位電源ＶＤＤ２とＶＳＳ電位との間には貫通電流は流れない。
When the output signal of the output
ここで、トランジスタＱ９（Ｑ１１），Ｑ１２（Ｑ１０）は、ノードＮ５，Ｎ６を所定時間内で充放電するよう十分な駆動能力を与えられている。つまり、トランジスタＱ９（Ｑ１１），Ｑ１２（Ｑ１０）は、バッファ回路としても働く。 Here, the transistors Q9 (Q11) and Q12 (Q10) are given sufficient drive capability to charge and discharge the nodes N5 and N6 within a predetermined time. That is, the transistors Q9 (Q11) and Q12 (Q10) also function as a buffer circuit.
次に、時刻ｔ４では、Ｇｎ＋２信号がＬレベルになり、トランジスタＱ５がオン状態なので、トランジスタＱ５を通してノードＮ３が放電する。この結果、時刻ｔ４では、トランジスタＱ９，Ｑ１２がオフとなる。ノードＮ５が充電されＨレベルとなり、それに伴いトランジスタＱ１４がオンとなると、ノードＮ５はＨレベル、ノードＮ６はＬレベルをそれぞれ保持することになる。しかし、時間が経過すると、ノードＮ５とＳ１端子との間のリーク電流によりノードＮ５のレベルが低下し、Ｈレベルを維持できなくなる。そこで、トランジスタＱ１５，Ｑ１７、容量素子Ｃ１は、ノードＮ５のＨレベルを保持するためのレベル保持回路を構成している。 Next, at time t4, the Gn + 2 signal becomes L level and the transistor Q5 is in an on state, so that the node N3 is discharged through the transistor Q5. As a result, at time t4, the transistors Q9 and Q12 are turned off. When the node N5 is charged and becomes H level, and accordingly the transistor Q14 is turned on, the node N5 holds the H level and the node N6 holds the L level. However, when time elapses, the level of the node N5 decreases due to the leakage current between the node N5 and the S1 terminal, and the H level cannot be maintained. Thus, the transistors Q15 and Q17 and the capacitive element C1 form a level holding circuit for holding the H level of the node N5.
時刻ｔ４の直後、クロック信号／ＣＬＫが立ち上がると、クロック端子ＣＫの電圧変化分であるＶＤＤの電位が容量素子Ｃ１を介してノードＮ７に結合する。ノードＮ７は、既にノードＮ５からトランジスタＱ１７を通してＶＤＤ−Ｖｔｈの電位に充電されているので、ノードＮ７の電圧はＶＤＤ−Ｖｔｈの略２倍（２・ＶＤＤ−Ｖｔｈ）に昇圧される。ノードＮ７が昇圧されると、トランジスタＱ１５がオンとなり、高電位電源ＶＤＤ２によりノードＮ５がＶＤＤの電位に充電され、リーク電流によるノードＮ５のレベル低下を補償する。 Immediately after time t4, when the clock signal / CLK rises, the potential of VDD, which is the voltage change of the clock terminal CK, is coupled to the node N7 through the capacitive element C1. Since the node N7 has already been charged from the node N5 to the potential of VDD−Vth through the transistor Q17, the voltage of the node N7 is boosted to approximately twice (2 · VDD−Vth) of VDD−Vth. When the node N7 is boosted, the transistor Q15 is turned on, the node N5 is charged to the VDD potential by the high potential power supply VDD2, and the level decrease of the node N5 due to the leakage current is compensated.
次に、時刻ｔ５では、クロック信号／ＣＬＫがＬレベルになると、ノードＮ７の電圧レベルが再びＶＤＤ−Ｖｔｈとなる。すると、トランジスタＱ１５のソース（ノードＮ５）は、ゲート（ノードＮ７）の電圧レベルよりも高くなるのでトランジスタＱ１５はオフとなり、ノードＮ５はリーク電流により再び降下を始める。しかし、時刻ｔ５の１水平期間（Ｈ）後にクロック信号／ＣＬＫが再びＨレベルに変化するので、ノードＮ５の電圧レベルはＶＤＤの電位に復帰する。即ち、ノードＮ５のＨレベルは、クロック信号／ＣＬＫにより一定期間（クロック信号周期）でリフレッシュされて保持される。 Next, at time t5, when the clock signal / CLK becomes L level, the voltage level of the node N7 becomes VDD−Vth again. Then, since the source (node N5) of the transistor Q15 becomes higher than the voltage level of the gate (node N7), the transistor Q15 is turned off, and the node N5 starts to fall again due to the leakage current. However, since the clock signal / CLK changes to the H level again after one horizontal period (H) at time t5, the voltage level of the node N5 returns to the VDD potential. That is, the H level of the node N5 is refreshed and held for a certain period (clock signal cycle) by the clock signal / CLK.
また、トランジスタＱ１６，Ｑ１８及び容量素子Ｃ２で構成される回路は、ノードＮ６がＬレベルなので、ノードＮ８もＬレベルとなっている。そのため、クロック信号／ＣＬＫが立上ると、容量素子Ｃ２を介した結合によりノードＮ８のレベルも上昇するが、トランジスタＱ１４がオンしているので、一定レベルまで上昇した後、瞬時にＬレベルに低下する。つまり、ノードＮ８には、スパイク状の電圧が生成されることになる。このスパイク状の電圧は、トランジスタＱ１４のオン抵抗値と容量素子Ｃ２の容量値とを適切に設定することにより、小さくすることができる。そのため、トランジスタＱ１６も、オフ状態を維持することができる。即ち、ノードＮ６はＬレベルに保つことができる。また、トランジスタＱ１６とトランジスタＱ１４との間にも貫通電流は流れず、無効な電力消費はない。 In the circuit including the transistors Q16 and Q18 and the capacitor C2, the node N6 is at the L level because the node N6 is at the L level. Therefore, when the clock signal / CLK rises, the level of the node N8 also rises due to the coupling through the capacitive element C2, but since the transistor Q14 is on, it rises to a certain level and then instantaneously falls to the L level. To do. That is, a spike-like voltage is generated at the node N8. This spike voltage can be reduced by appropriately setting the on-resistance value of the transistor Q14 and the capacitance value of the capacitive element C2. Therefore, the transistor Q16 can also be kept off. That is, the node N6 can be kept at the L level. Further, no through current flows between the transistor Q16 and the transistor Q14, and there is no invalid power consumption.
上記では、ノードＮ５（Ｎ６）がＨレベルを保持するためのクロック信号／ＣＬＫとしてゲート線駆動回路３０に用いるクロック信号を採用した場合について説明を行った。しかし、本発明はこれに限られず、リーク電流によるレベルの低下を補償することができれば、より周波数の低いクロック信号を用いても良い。なお、より周波数の低いクロック信号を用いる場合、クロック信号による電力消費を低減することができる。
In the above description, the case where the clock signal used for the gate
再び、時刻ｔ３に戻り図４に示す容量線駆動回路９０の動作を説明する。時刻ｔ３において、ノードＮ５がＨレベル、ノードＮ６がＬレベルになると、トランジスタＱ１９がオン、トランジスタＱ２０がオフとなり、出力ノードＯＵＴが電源ＶＣＣＨにより充電され、ＶＣＣＨの電圧が出力される。
Returning to time t3, the operation of the capacitor
即ち、出力ノードＯＵＴのレベルは、時刻ｔ３以前ＶＣＣＬであったが、時刻ｔ３になりＶＣＣＨに変化し、この電圧変化分（ＶＣＣＨ−ＶＣＣＬ）が補償信号ＣＣｎとして容量線ＣＣＬを介して画素の保持容量素子２７に供給される。電圧変化分（ＶＣＣＨ−ＶＣＣＬ）の補償信号ＣＣｎは、画素の保持容量素子２７を介して画素電極Ｎｐに結合して画素電極Ｎｐの電位を所望のレベルにする。なお、画素電極Ｎｐと出力ノードＯＵＴとは容量結合をしているので、電圧変化分（ＶＣＣＨ−ＶＣＣＬ）が所定の値になっていれば、その絶対値は問題とならない。
That is, the level of the output node OUT is VCCL before time t3, but changes to VCCH at time t3, and this voltage change (VCCH−VCCL) is held as a compensation signal CCn via the capacitor line CCL. It is supplied to the
従って、出力ノードＯＵＴのレベルは、駆動する上で都合の良い条件に設定することができる。例えば、ＶＣＣＬの電位を表示装置のグランド電位（画素書き込み信号の基準レベル）にすれば、ＶＣＣＬ電源を新たに準備する必要がなく、表示装置のコスト低減ができる。この場合、正極性側のＶＣＣＨ電源も他の電源から比較的容易に流用することが一般的に可能である。 Therefore, the level of the output node OUT can be set to a condition convenient for driving. For example, if the VCCL potential is set to the ground potential of the display device (the reference level of the pixel writing signal), it is not necessary to prepare a new VCCL power source, and the cost of the display device can be reduced. In this case, it is generally possible to divert the VCCH power source on the positive polarity side from other power sources relatively easily.
また、図４に示す容量線駆動回路９０にアモルファスシリコンＴＦＴを用いる場合、その駆動能力はポリシリコンＴＦＴに比べて低いので、トランジスタＱ１９のゲート・ソース間電圧をできるだけ大きくするためにＶＳＳの電位をＶＣＣＬ電源とすれば、トランジスタの駆動能力を最も高くすることができる。この場合、ＶＣＣＬ電源が不要となる。
Further, when an amorphous silicon TFT is used for the capacitor
ノードＮ５，Ｎ６のレベルは、次に反転される（図５では１フレーム後）まで、出力レベル保持回路２により保持される。そのため、出力ノードＯＵＴは、高インピーダンス（フローティング）になることはない。
The levels of the nodes N5 and N6 are held by the output
次に、時刻ｔ６では、ＶＦＲ信号がＬレベル，／ＶＦＲ信号がＨレベルに変化し、出力レベル切換え回路１が時刻ｔ１と逆の動作を行う。つまり、ノードＮ１がＬレベル、ノードＮ２がＨレベル（ＶＤＤ−Ｖｔｈ）となるが、ノードＮ３は、トランジスタＱ６がオンとなるのでＬレベルを維持し、ノードＮ４は、トランジスタＱ７がオンとなるのでＬレベルを維持する。従って、時刻ｔ６では、図５に示すように、出力レベル保持回路２のそれぞれの出力レベル（ＧＡ２，ＧＢ２）は変化せず、出力回路３の出力ノードＯＵＴのレベル（ＣＣｎ）も変化しない。
Next, at time t6, the VFR signal changes to the L level and the / VFR signal changes to the H level, and the output
次に、時刻ｔ７では、ゲート線駆動信号ＧｎがＨレベルとなり、その２水平期間（２Ｈ）後の時刻ｔ３にゲート線駆動信号Ｇｎ＋２がＨレベルになる。時刻ｔ８でゲート線駆動信号Ｇｎ＋２がＨレベルになると、オンしているトランジスタＱ７を通してノードＮ４のレベルが上昇しＨレベル（ＶＤＤ）になる。ノードＮ４がＨレベルになることにより、出力レベル保持回路２のトランジスタＱ１１及びトランジスタＱ１０がオンする。トランジスタＱ１１がオンすることで、ノードＮ６のレベルが上昇し、トランジスタＱ１０がオンすることでノードＮ５のレベルが降下する。この結果、時刻ｔ８では、ノードＮ６がＨレベル（ＶＤＤ−Ｖｔｈ）、ノードＮ５がＬレベル（ＶＳＳ）になり、出力レベル保持回路２の出力レベル（ＧＡ２，ＧＢ２）が図５に示すように反転する。
Next, at time t7, the gate line drive signal Gn becomes H level, and at time t3 after two horizontal periods (2H), the gate line drive signal Gn + 2 becomes H level. When the gate line drive signal Gn + 2 becomes H level at time t8, the level of the node N4 rises to H level (VDD) through the transistor Q7 that is turned on. As the node N4 becomes H level, the transistors Q11 and Q10 of the output
時刻ｔ９では、Ｇｎ＋２信号がＬレベルになるが、時刻ｔ４と同様、出力レベル保持回路２の出力状態は変化しない。以降、トランジスタＱ１６，Ｑ１８及び容量素子Ｃ２からなる回路とクロック信号／ＣＬＫにより、出力レベル保持回路２の出力レベル（ＧＡ２，ＧＢ２）は保持される。
At time t9, the Gn + 2 signal becomes L level, but as at time t4, the output state of the output
時刻ｔ８では、ノードＮ５がＬレベル、ノードＮ６がＨレベルになると、トランジスタＱ１９がオフ、トランジスタＱ２０がオンとなり、出力ノードＯＵＴはＶＣＣＬ電源により放電され、ＶＣＣＬの電圧が出力される。即ち、出力ノードＯＵＴのレベル（ＣＣｎ）は、ＶＣＣＨからＶＣＣＬに変化し、この電圧変化分（ＶＣＣＨ−ＶＣＣＬ）が補償信号ＣＣｎとして容量線ＣＣＬｎを介して画素の保持容量素子２７に供給される。電圧変化分（ＶＣＣＨ−ＶＣＣＬ）の補償信号ＣＣｎは、画素の保持容量素子２７を介して画素電極Ｎｐに結合して画素電極Ｎｐの電位を所望のレベルにする。
At time t8, when the node N5 becomes L level and the node N6 becomes H level, the transistor Q19 is turned off and the transistor Q20 is turned on, the output node OUT is discharged by the VCCL power supply, and the voltage of VCCL is output. That is, the level (CCn) of the output node OUT changes from VCCH to VCCL, and this voltage change (VCCH−VCCL) is supplied as the compensation signal CCn to the holding
以上は、奇数行に対応する容量線駆動回路９０について説明したが、図６に偶数行に対する容量線駆動回路９０の回路図を示す。図６に示す容量線駆動回路９０は、図４に示す容量線駆動回路９０と同様に、対応するゲート線の２行後のゲート線駆動信号が入力信号として入力される。図６に示す容量線駆動回路９０では、例えば、対応する偶数行をゲート線ＧＬｎ＋１と仮定すると、ゲート線駆動信号Ｇｎ＋３（以下、単にＧｎ＋３信号ともいう）を入力信号として入力している。
The foregoing has described the capacitor
しかし、図６に示す容量線駆動回路９０は、図４に示す容量線駆動回路９０と異なり、クロック端子ＣＫにＧｎ＋３信号と活性レベルが重ならないクロック信号ＣＬＫが入力される。また、図６に示す容量線駆動回路９０の回路構成は、図４に示す容量線駆動回路９０と基本的に同じであるが、図４に示す容量線駆動回路９０の反転出力を得るために、例えば出力回路３のトランジスタＱ１９，Ｑ２０のゲート入力を互に交換している。あるいは、図６に示す容量線駆動回路９０が、図４に示す容量線駆動回路９０の反転出力を得るために、ノードＮ３，Ｎ４の出力信号を互に交換しても良い。
However, unlike the capacitor
即ち、図６に示す容量線駆動回路９０は、図４に示す容量線駆動回路９０の場合と逆に、補償信号ＣＣｎが奇数フレーム（ＶＦＲ信号がＨレベル）の時に立下り、偶数フレーム（ＶＦＲ信号がＬレベル）の時に立上る。図７に、奇数行及び偶数行をまとめて図示した表示装置の動作波形を示す。なお、図７には、ＶＦＲ信号，／ＶＦＲ信号、入力信号（Ｇｎ，Ｇｎ＋１，Ｇｎ２）及び補償信号（ＣＣｎ，ＣＣｎ＋１，ＣＣｎ＋２）の時間変化が図示されている。
That is, the capacitance
（変形例）
次に、本実施の形態に係る容量線駆動回路９０の変形例について説明する。以下の説明では、説明を容易にするために、奇数行に対応する回路を代表的に説明するが、当該内容は偶数行に対する回路にも適用できる。
(Modification)
Next, a modified example of the capacitor
まず、図８に、容量線駆動回路９０の第１の変形例の回路図を示す。図８に示す容量線駆動回路９０では、図４に示す容量線駆動回路９０と異なり、出力レベル切換え回路１におけるトランジスタＱ１のドレインとトランジスタＱ２のソースとにＶＦＲ信号が供給されている。また、図８に示す容量線駆動回路９０では、図４に示す容量線駆動回路９０と異なり、出力レベル切換え回路１におけるトランジスタＱ３のドレインとトランジスタＱ４のソースとに／ＶＦＲ信号が供給されている。
First, FIG. 8 shows a circuit diagram of a first modified example of the capacitor
そのため、図８に示す容量線駆動回路９０では、高電位電源ＶＤＤ１やＶＳＳへの配線が不要になるので、レイアウト設計が容易になる。なお、図８では、トランジスタＱ１（Ｑ３），Ｑ２（Ｑ４）へのＶＦＲ（／ＶＦＲ）信号の供給はまとめて行われているが、本発明はこれに限られず個別に行っても良い。
Therefore, the capacitor
図９に、容量線駆動回路９０の第２の変形例の回路図を示す。図９に示す容量線駆動回路９０では、図４に示す容量線駆動回路９０と異なり、出力レベル切換え回路１におけるトランジスタＱ１を通してトランジスタＱ５のゲートにＶＦＲを供給している。また、図９に示す容量線駆動回路９０では、図４に示す容量線駆動回路９０と異なり、出力レベル切換え回路１におけるトランジスタＱ３を通してトランジスタＱ７のゲートに／ＶＦＲ信号を供給している。
FIG. 9 shows a circuit diagram of a second modification of the capacitor
そのため、図９に示す容量線駆動回路９０では、図４に示す出力レベル切換え回路１のトランジスタＱ２，Ｑ４が不要となりトランジスタ数を削減できるので、回路面積を小さくすることができる。
Therefore, in the capacitance
図１０に、容量線駆動回路９０の第３の変形例の回路図を示す。図１０に示す容量線駆動回路９０では、図４に示す容量線駆動回路９０と異なり、出力レベル保持回路２の昇圧容量素子Ｃ１，Ｃ２に、ＭＯＳ容量を用いている。このＭＯＳ容量は、チャネルが形成されないと容量とならないので、出力レベルがＬレベル側では容量が見かけ上存在しないことになる。そのため、ＭＯＳ容量を図１０に示す容量線駆動回路９０に用いる場合、クロック信号／ＣＬＫの立上り時ノードＮ５，Ｎ６に生じるスパイク電圧を無くすことができる。なお、以下に述べるいずれの実施の形態についても、容量素子Ｃ１，Ｃ２にＭＯＳ容量を適用することができる。
FIG. 10 shows a circuit diagram of a third modification of the capacitor
図１１に、容量線駆動回路９０の第４の変形例の回路図を示す。図１１に示す容量線駆動回路９０では、図４に示す容量線駆動回路９０と異なり、出力レベル保持回路２において昇圧容量素子Ｃ１，Ｃ２とノードＮ５，Ｎ６とを直接結合していない。そのため、図１１に示す容量線駆動回路９０は、リフレッシュ時において、クロック信号／ＣＬＫによる出力Ｌレベルの上昇を防止することができる。また、図１１に示す容量線駆動回路９０では、トランジスタＱ１５（Ｑ１６）のゲートに、トランジスタＱ２１（Ｑ２２），Ｑ１７（Ｑ１８）からなるインバータの出力信号が入力される。
FIG. 11 shows a circuit diagram of a fourth modification of the capacitor
図１１に示すノードＮ５がＬレベル、ノードＮ６がＨレベルとすると、容量素子Ｃ１を介したクロック信号／ＣＬＫの結合は、ノードＮ６のＨレベルによりオン状態のトランジスタＱ１７によってＳ１端子へ放電されるので、ノードＮ５へは直接影響しない。 When the node N5 shown in FIG. 11 is at L level and the node N6 is at H level, the coupling of the clock signal / CLK through the capacitive element C1 is discharged to the S1 terminal by the transistor Q17 which is turned on by the H level of the node N6. Therefore, it does not directly affect the node N5.
他方、図１１に示すノードＮ８は、ノードＮ６のＨレベルにより、初期はＶＤＤ−２・Ｖｔｈの電位に充電されるが、容量素子Ｃ２を介したクロック信号／ＣＬＫの結合により略２・ＶＤＤ−２・Ｖｔｈの電位に昇圧される。そのため、トランジスタＱ１６は非飽和領域でオンして、ノードＮ６のレベルがリフレッシュされると同時に、ＶＤＤの電位に上昇する。 On the other hand, the node N8 shown in FIG. 11 is initially charged to the potential of VDD−2 · Vth due to the H level of the node N6, but is approximately 2 · VDD− by the coupling of the clock signal / CLK via the capacitive element C2. The voltage is boosted to 2 · Vth. Therefore, the transistor Q16 is turned on in the non-saturated region, and the level of the node N6 is refreshed and at the same time rises to the potential of VDD.
なお、図１１に示すノードＮ８もトランジスタＱ１８のオフリーク電流により、レベルが低下する。しかし、図１１に示すノードＮ８は、クロック信号／ＣＬＫがＬレベルになってレベルがＶＤＤ−Ｖｔｈの電位以下になった時、トランジスタＱ２２を通してＶＤＤ−Ｖｔｈの電位にリフレッシュされる。 Note that the level of the node N8 shown in FIG. 11 also decreases due to the off-leak current of the transistor Q18. However, the node N8 shown in FIG. 11 is refreshed to the potential of VDD-Vth through the transistor Q22 when the clock signal / CLK becomes L level and the level becomes lower than the potential of VDD-Vth.
図１２に、容量線駆動回路９０の第５の変形例の回路図を示す。図１２に示す容量線駆動回路９０では、図４に示す容量線駆動回路９０と異なり、出力レベル保持回路２における出力レベルの保持を電源電圧ＶＤＤがゲートに供給されたトランジスタＱ１５，Ｑ１６で行う。そのため、図１２に示す容量線駆動回路９０では、出力レベル保持のための回路素子数が少なくなるので、回路面積を小さくできる。
FIG. 12 shows a circuit diagram of a fifth modification of the capacitor
図１３に、容量線駆動回路９０の第６の変形例の回路図を示す。図１３に示す容量線駆動回路９０では、図１２に示す容量線駆動回路９０と異なり、トランジスタＱ１５，Ｑ１６のゲートにクロック信号／ＣＬＫを供給している。そのため、図１３に示す容量線駆動回路９０では、クロック信号／ＣＬＫの活性期間のみ電流が流れるので、図１２に示す容量線駆動回路９０よりも消費電力を低減できる。
FIG. 13 shows a circuit diagram of a sixth modification of the capacitor
（実施の形態２）
図１４に、本実施の形態に係る画像表示装置の容量線駆動回路９０の回路図を示す。なお、本実施の形態に係る画像表示装置の構成は、図１，図２，図３に示した構成と同じであるため、詳細な説明は省略する。また、図１４に示す容量線駆動回路９０において、図４に示す容量線駆動回路９０と共通する構成については同一の参照符号を付して詳細な説明を省略する。さらに、図１４に示す容量線駆動回路９０は、アモルファスシリコンＴＦＴを用いる場合に有効である。以下の説明では、説明を容易にするために、奇数行に対応する回路を代表的に説明するが、当該内容は偶数行に対する回路にも適用できる。
(Embodiment 2)
FIG. 14 is a circuit diagram of the capacitor
まず、図１４に示す出力レベル切換え回路１では、ノードＮ３，Ｎ４のそれぞれを充電するトランジスタＱ５，Ｑ７のしきい値Ｖｔｈのシフトを軽減するために、トランジスタＱ５，Ｑ７のゲートがＨレベルになる時間を短縮している。即ち、トランジスタＱ５（Ｑ７）のゲートに接続されるノードＮ１（Ｎ２）を充電するトランジスタＱ１（Ｑ３）を入力信号Ｇｎ＋２の１水平期間（１Ｈ）前のＧｎ＋１信号でオンさせる。同じくノードＮ１を放電するトランジスタＱ２（Ｑ４）をＧｎ＋２信号の１水平期間（１Ｈ）後のＧｎ＋３信号でオンさせる。よって、トランジスタＱ５（Ｑ７）のゲートがＨレベルになる時間は、２水平期間（２Ｈ）となる。なお、上記の駆動にＧｎ＋１信号より以前の信号や、Ｇｎ＋３信号より以降の信号を用いても良いが、トランジスタＱ５（Ｑ７）のゲートは、Ｈレベルである時間に応じてしきい値Ｖｔｈのシフト量が大きくなる。
First, in the output
次に、図１４に示す出力レベル保持回路２では、ノードＮ５，Ｎ６のそれぞれを初期充電するトランジスタＱ９，Ｑ１１のしきい値Ｖｔｈの負側のシフトを軽減するために、トランジスタＱ９，Ｑ１１のドレインをゲートに接続している。つまり、図１４に示すノードＮ３，Ｎ４は、１水平期間（１Ｈ）Ｈレベルになった後にＬレベルに保たれる。そのため、図４に示す出力レベル保持回路２では、アモルファスシリコンＴＦＴを用いると、出力がＨレベルとなるトランジスタＱ９，Ｑ１１のゲートがＬレベル、ドレイン及びソースがＨレベルのバイアスが加わり、トランジスタＱ９，Ｑ１１のしきい値Ｖｔｈが負側にシフトする。トランジスタＱ９，Ｑ１１のしきい値Ｖｔｈが負側にシフトすると、トランジスタＱ９，Ｑ１１はノーマリオン状態となる。一方、図１４に示す出力レベル保持回路２では、アモルファスシリコンＴＦＴを用いたとしても、トランジスタＱ９，Ｑ１１のドレインをゲートに接続させているので、上記の条件を回避している。
Next, in the output
図１４に示すトランジスタＱ１５，Ｑ１６は、ゲート・ソース間が正側にバイアスされるのでしきい値Ｖｔｈが正側にシフトするが、交流的なバイアスであり、最大値までシフトをしてもトランジスタＱ１５，Ｑ１６はオンする。また、トランジスタＱ１５，Ｑ１６は、ノードＮ５，Ｎ６のリーク電流によるレベル低下を補償すれば良いので、しきい値Ｖｔｈは問題とならない。図１４に示すトランジスタＱ２３，Ｑ２４は、ノードＮ３，Ｎ４がＬレベルの高インピーダンス状態になって回路が誤動作することを回避するためのトランジスタである。図１４に示すトランジスタＱ２３，Ｑ２４は、Ｌレベルであるべきノードを低インピーダンスのＬレベルにする。 In the transistors Q15 and Q16 shown in FIG. 14, the threshold voltage Vth shifts to the positive side because the gate and the source are biased to the positive side. Q15 and Q16 are turned on. Further, since the transistors Q15 and Q16 only have to compensate for the level drop due to the leakage current of the nodes N5 and N6, the threshold value Vth is not a problem. Transistors Q23 and Q24 shown in FIG. 14 are transistors for avoiding the malfunction of the circuit due to the nodes N3 and N4 being in the high impedance state at the L level. Transistors Q23 and Q24 shown in FIG. 14 make the node which should be at L level L level of low impedance.
図１４に示すトランジスタＱ２１，Ｑ２２は、ゲートがＬレベルの時、ソース（ノードＮ７，Ｎ８）はＬレベルで、ドレイン（Ｓ３端子）のみに正バイアスが印加されるので、しきい値Ｖｔｈのシフト量は少なく問題とならない。また、図１４に示すトランジスタＱ２１，Ｑ２２は、ゲートがＨレベルの時、ドレイン（ノードＮ７，Ｎ８）は交流的なＨレベルで、ソース（Ｓ３端子）がゲートと同じＨレベルとなるので、しきい値Ｖｔｈのシフト量は少なく問題とならない。 In the transistors Q21 and Q22 shown in FIG. 14, when the gate is at the L level, the sources (nodes N7 and N8) are at the L level and a positive bias is applied only to the drain (S3 terminal). The amount is small and does not matter. Further, in the transistors Q21 and Q22 shown in FIG. 14, when the gate is at the H level, the drains (nodes N7 and N8) are at the AC high level and the source (S3 terminal) is at the same H level as the gate. The shift amount of the threshold value Vth is small and does not cause a problem.
なお、上記以外の図１４に示す出力レベル保持回路２のトランジスタは、ゲート・ソース間が１フレーム毎にＨレベルとＬレベルとが交流的にバイアスされしきい値Ｖｔｈがシフトするが、放電動作のため問題とならない。
Other than the above, the transistor of the output
次に、図１４に示す出力回路３では、トランジスタＱ１９，Ｑ２０が１フレーム毎に交流的にバイアスされ、しきい値Ｖｔｈがゲート電圧の振幅の略１/２までシフトする。トランジスタＱ２０は放電動作をするので、放電時間が所定時間で行われるようにトランジスタＱ２０のゲート幅を設定すれば、しきい値Ｖｔｈのシフトは問題とならない。
Next, in the
トランジスタＱ１９は充電動作をするが、出力するＨレベル（＝ＶＣＣＨ）は通常ＶＣＣＬに近い値に設定されている（例えば３Ｖ程度）。しかし、ＶＣＣＨよりも十分高いＨレベル（＝ＶＤＤ、例えば３０Ｖ程度）がトランジスタＱ１９のゲート電圧に設定されているので、トランジスタＱ１９にしきい値Ｖｔｈのシフトが生じても、トランジスタＱ１９は非飽和領域で動作する。従って、充電時間が所定時間で行われるようにトランジスタＱ１９のゲート幅を設定すれば、しきい値Ｖｔｈのシフトは問題とならない。 The transistor Q19 performs a charging operation, but the output H level (= VCCH) is normally set to a value close to VCCL (for example, about 3V). However, since the H level (= VDD, for example, about 30 V) sufficiently higher than VCCH is set to the gate voltage of the transistor Q19, the transistor Q19 remains in the unsaturated region even if the threshold voltage Vth shifts in the transistor Q19. Operate. Therefore, if the gate width of the transistor Q19 is set so that the charging time is performed for a predetermined time, the shift of the threshold value Vth does not cause a problem.
（変形例）
次に、本実施の形態に係る容量線駆動回路９０の変形例について説明する。まず、図１５に、容量線駆動回路９０の第１の変形例の回路図を示す。図１５に示す容量線駆動回路９０では、図１４に示す容量線駆動回路９０と異なり、出力レベル保持回路２におけるトランジスタＱ２１のゲートとドレインとがノードＮ３に、トランジスタＱ２２のゲートとドレインとがノードＮ４にそれぞれ接続されている。さらに、図１５に示す容量線駆動回路９０では、トランジスタＱ１７がノードＮ７とノードＮ５との間に、トランジスタＱ１８がノードＮ８とノードＮ６との間にそれぞれ接続されている。
(Modification)
Next, a modified example of the capacitor
図１５に示すトランジスタＱ２１，Ｑ２２は、初期においてノードＮ７，Ｎ８をそれぞれＨレベルに充電するために用いられる。また、図１５に示すトランジスタＱ１７，Ｑ１８は、ノードＮ７，Ｎ８をそれぞれ選択的に放電するために用いられる。 Transistors Q21 and Q22 shown in FIG. 15 are used for initially charging nodes N7 and N8 to H level, respectively. Transistors Q17 and Q18 shown in FIG. 15 are used for selectively discharging nodes N7 and N8, respectively.
図１５に示す出力レベル保持回路２は、ノードＮ５，Ｎ６のそれぞれがＬレベルの時にノードＮ７，Ｎ８の放電が行われ、Ｈレベルの時には行われない。ノードＮ５，Ｎ６のそれぞれがＨレベルの時、ノードＮ７，Ｎ８は昇圧され、ノードＮ５，Ｎ６のそれぞれがＶＤＤに充電される。ノードＮ５，Ｎ６がＨレベルになると、トランジスタＱ１７，Ｑ１８を通してノードＮ７，Ｎ８をそれぞれ充電し、ノードＮ７，Ｎ８のリーク電流によるＨレベルの低下を補償する。
In the output
図１５に示すトランジスタＱ１７，Ｑ１８は、ノードＮ５，Ｎ６がＬレベルの時、ゲート・ソース間に正バイアスが印加され、しきい値Ｖｔｈは正側にシフトするが、リーク電流の補償動作に対して問題とならない。 In the transistors Q17 and Q18 shown in FIG. 15, when the nodes N5 and N6 are at the L level, a positive bias is applied between the gate and the source, and the threshold value Vth shifts to the positive side. No problem.
図１６に、容量線駆動回路９０の第２の変形例の回路図を示す。図１６に示す容量線駆動回路９０では、図１４に示す容量線駆動回路９０と異なり、出力レベル切換え回路１のノードＮ１，Ｎ２とＳ１端子間にトランジスタＱ２５，Ｑ２６をそれぞれ設けている。
FIG. 16 shows a circuit diagram of a second modification of the capacitor
図１４に示すノードＮ１，Ｎ２において、Ｇｎ＋２信号が立上る時、非選択側は高インピーダンスのＬレベルとなる。また、図１４に示すトランジスタＱ５又はトランジスタＱ７のゲート・ドレイン間にオーバラップ容量（図示せず）が存在しているため、Ｇｎ＋２信号の立上り時における電圧変化により、非選択側トランジスタのゲート電圧が上昇し、当該トランジスタがオンし選択状態になる場合があった。 In the nodes N1 and N2 shown in FIG. 14, when the Gn + 2 signal rises, the non-selected side becomes a high impedance L level. Further, since an overlap capacitance (not shown) exists between the gate and drain of the transistor Q5 or transistor Q7 shown in FIG. 14, the gate voltage of the non-selected side transistor is changed by the voltage change at the rise of the Gn + 2 signal. In some cases, the transistor is turned on and the transistor is turned on.
そこで、図１６に示す出力レベル切換え回路１では、ノードＮ１，Ｎ２とＳ１端子間のそれぞれに、トランジスタＱ２５，Ｑ２６を設け、選択側の電位によりオンさせることで、非選択側トランジスタのゲート電位を低インピーダンスのＬレベルに設定して、出力レベル回路３の誤動作を防止している。なお、図１６に示す出力レベル切換え回路１の構成は、もちろん図１５に示す容量線駆動回路９０にも適用することができる。
Therefore, in the output
（実施の形態３）
上記の実施形態に係る画像表示装置では、ゲート線駆動回路３０が一方向に操作する場合について説明したが、本実施の形態に係る画像表示装置では、ゲート線駆動回路３０が双方向に走査する機能を有する場合について説明する。
(Embodiment 3)
In the image display device according to the above-described embodiment, the case where the gate
しかし、ゲート線が逆方向に走査された場合、図４に示す容量線駆動回路９０は、Ｇｎ信号の１水平期間（１Ｈ）後に入力されるべき入力信号が１水平期間（１Ｈ）前のＧｎ−２信号である必要があるため、正常に動作しない。
However, when the gate line is scanned in the reverse direction, the capacitor
ところで、単一チャネルのトランジスタを用いた双方向のゲート線駆動回路（シフトレジスタ）の構成については、特開２００１−３５０４３８の図１３に開示されている。当該構成では、２種類の電圧信号Ｖ１，Ｖ２のレベルを切り換えることでシフト方向を切り換えている。即ち、電圧信号Ｖ１がＨレベルで、且つ電圧信号Ｖ２がＬレベルの時はゲート線が順方向に走査され、電圧信号Ｖ１がＬレベルで、且つ電圧信号Ｖ２がＨレベルの時はゲート線が逆方向に走査される。 Incidentally, the configuration of a bidirectional gate line driving circuit (shift register) using a single channel transistor is disclosed in FIG. 13 of Japanese Patent Laid-Open No. 2001-350438. In this configuration, the shift direction is switched by switching the levels of the two types of voltage signals V1 and V2. That is, when the voltage signal V1 is H level and the voltage signal V2 is L level, the gate line is scanned in the forward direction, and when the voltage signal V1 is L level and the voltage signal V2 is H level, the gate line is scanned. Scans in the reverse direction.
そこで、本実施の形態に係る画像表示装置では、図１７に示す容量線駆動回路９０を採用している。図１７に示す容量線駆動回路９０は、出力レベル切換え回路１，出力レベル保持回路２及び出力回路３に加えて、走査方向切換え回路４を備えている。なお、図１７に示す容量線駆動回路９０は、図４に示す出力レベル切換え回路１，出力レベル保持回路２及び出力回路３を採用しているが、本発明はこれに限られず、上記の実施の形態で説明した回路構成（図８〜図１６）を採用しても良い。
Therefore, the image display device according to the present embodiment employs the capacitor
図１７に示す走査方向切換え回路４は、トランジスタＱ２７〜Ｑ３０による回路が構成されている。ここで、図１７においてＧｎ−２，Ｇｎ＋２の走査順を示す添字は、順方向走査を基準としている。
The scanning
順方向走査の場合、電圧信号Ｖ１がＨレベル（ＶＤＤ）になりノードＮ９をＶＤＤ−Ｖｔｈに充電するので、トランジスタＱ２７はオンとなる。一方、電圧信号Ｖ２は、Ｌレベル（ＶＳＳ）となりノードＮ１０をＶＳＳに放電するので、トランジスタＱ２８はオフとなる。トランジスタＱ２８がオフとなると、ゲート線駆動信号Ｇｎ−２はノードＮ１１に伝達されない。 In the case of forward scanning, the voltage signal V1 becomes H level (VDD) and the node N9 is charged to VDD-Vth, so that the transistor Q27 is turned on. On the other hand, the voltage signal V2 becomes L level (VSS) and discharges the node N10 to VSS, so that the transistor Q28 is turned off. When transistor Q28 is turned off, gate line drive signal Gn-2 is not transmitted to node N11.
従って、ノードＮ１１にはゲート線駆動信号Ｇｎ＋２のレベルが入力される。いま、Ｇｎ＋２信号がＬレベルからＨレベルに変化した時、このレベル変化はトランジスタＱ２７のゲート・チャネル間容量を介してノードＮ９に結合し、ノードＮ９のレベルを上昇させる。その結果、トランジスタＱ２７は非飽和領域で動作し、ノードＮ１１にはＶＤＤの電位のＨレベル信号が出力される。 Therefore, the level of the gate line drive signal Gn + 2 is input to the node N11. Now, when the Gn + 2 signal changes from the L level to the H level, this level change is coupled to the node N9 via the gate-channel capacitance of the transistor Q27 and raises the level of the node N9. As a result, the transistor Q27 operates in the non-saturated region, and an H level signal having the potential of VDD is output to the node N11.
逆方向走査の場合、電圧信号Ｖ２がＨレベル（ＶＤＤ）になりノードＮ１０をＶＤＤ−Ｖｔｈに充電するので、トランジスタＱ２８はオンとなる。トランジスタＱ２８がオンし、ゲート線駆動信号Ｇｎ−２がノードＮ１１に入力され、当該Ｇｎ−２信号が順方向走査のＧｎ＋２信号と同じ働きをする。順方向走査及び逆方向走査の場合における出力レベル切換え回路１，出力レベル保持回路２及び出力回路３の動作は、実施の形態１で説明した図４の回路と同じであるため、説明を省略する。
In the case of reverse scanning, the voltage signal V2 becomes H level (VDD) and the node N10 is charged to VDD-Vth, so that the transistor Q28 is turned on. The transistor Q28 is turned on, the gate line drive signal Gn-2 is input to the node N11, and the Gn-2 signal has the same function as the forward scan Gn + 2 signal. Since the operations of the output
走査方向切換え回路４は、図１７に示す回路構成に限定されず、例えば図１８及び図１９に示す回路構成を採用しても良い。図１８に示す走査方向切換え回路４は、トランジスタＱ３１，Ｑ３２が追加され、トランジスタＱ２９，Ｑ３２のゲートに電圧信号Ｖ１が供給され、トランジスタＱ３０，Ｑ３１のゲートに電圧信号Ｖ２が供給されている。また、図１８に示す走査方向切換え回路４では、トランジスタＱ２９，Ｑ３０のドレインが高電位電源ＶＤＤ１に、トランジスタＱ３１，Ｑ３２のソースがＶＳＳに、トランジスタＱ２９のソースとトランジスタＱ３１のドレインとがノードＮ９に、トランジスタＱ３０のソースとトランジスタＱ３２のドレインとがノードＮ１０にそれぞれ接続されている。
The scanning
図１９に示す走査方向切換え回路４は、図１８に示す走査方向切換え回路４の回路構成においてトランジスタＱ２９のドレインとトランジスタＱ３１のソースとをトランジスタＱ２９のゲートに、トランジスタＱ３０のドレインとトランジスタＱ３２のソースとをトランジスタＱ３０のゲートにそれぞれ接続した回路構成である。
19 includes a drain of transistor Q29 and a source of transistor Q31 as the gate of transistor Q29, a drain of transistor Q30 and a source of transistor Q32 in the circuit configuration of scan
（変形例）
図１７〜図１９に示す走査方向切換え回路４では、トランジスタＱ２７，Ｑ２８のゲート・ソース/ドレイン間が継続的に直流バイアスが印加されるので、アモルファスシリコンＴＦＴを用いた場合、しきい値Ｖｔｈのシフトが起こり、回路が誤動作ことが考えられる。そこで、本変形例に係る容量線駆動回路９０では、しきい値Ｖｔｈのシフトを軽減する容量線駆動回路９０を採用している。図２０に、容量線駆動回路９０の変形例の回路図を示す。
(Modification)
In the scanning
図２０に示す走査方向切換え回路４では、順方向走査の場合、電圧信号Ｖ１＝Ｈレベル，電圧信号Ｖ２＝Ｌレベルである。ノードＮ１０側では、電圧信号Ｖ２がＬレベルなので、Ｇｎ−１信号がＨレベルになってもトランジスタＱ２８はオフである。一方、ノードＮ９側では、Ｇｎ＋１信号がＨレベルになると、ノードＮ９がＨレベルに充電される。Ｇｎ＋１信号がＬレベルになった後、Ｇｎ＋２信号がＨレベルになるとノードＮ９が昇圧され、トランジスタＱ２７を通してノードＮ１１がＨレベル（ＶＤＤ）になる。Ｇｎ＋２信号がＬレベルになると、ノードＮ１１はＬレベルになる。つまり、図１２に示す容量線駆動回路９０において、ＩＮ１端子にＧｎ＋２信号が入力された状態と等価になる。
In the scanning
図２０に示す出力レベル切換え回路１では、ＶＦＲ信号がＨレベル，／ＶＦＲ信号がＬレベルの場合、ノードＮ２側では、／ＶＦＲ信号がＬレベルなのでＧｎ−１信号，Ｇｎ＋１信号がＨレベルになってもノードＮ２はＬレベルであり、トランジスタＱ７はオフとなる。ノードＮ１側では、Ｇｎ−１信号がＨレベルになると、トランジスタＱ３３を通してノードＮ１がＨレベルに充電され、トランジスタＱ５がオンする。しかし、この時ノードＮ９は、トランジスタＱ３７を通してクロック信号／ＣＬＫにより、ＬレベルにプルダウンされているのでノードＮ３はＬレベルに維持される。
In the output
次に、Ｇｎ＋１信号がＨレベルになると、トランジスタＱ１を通してノードＮ１がＨレベルに充電されトランジスタＱ５がオンする。この時ノードＮ１１はＧｎ＋２信号によりＨレベルとなり、トランジスタＱ５を通してノードＮ３がＨレベルになる。なお、Ｇｎ＋２信号とクロック信号／ＣＬＫは互いにその活性レベルの位相が異なるので、クロック信号／ＣＬＫによりノードＮ１１はＨレベルを低下することはない。以降の動作は、実施の形態２の図１２に示した容量線駆動回路９０と同じ動作が行われる。
Next, when the Gn + 1 signal becomes H level, the node N1 is charged to H level through the transistor Q1, and the transistor Q5 is turned on. At this time, the node N11 becomes H level by the Gn + 2 signal, and the node N3 becomes H level through the transistor Q5. Since the Gn + 2 signal and the clock signal / CLK are different in the phase of their activation levels, the node N11 does not decrease the H level by the clock signal / CLK. Subsequent operations are the same as those of the capacitor
図２１に、走査方向切換え回路４の別の回路構成を示す。図２１に示す走査方向切換え回路４は、図２０に示す走査方向切換え回路４を改良したものであり、図２０に示す走査方向切換え回路４と置き換えることができる。
FIG. 21 shows another circuit configuration of the scanning
図２０に示す走査方向切換え回路４では、ノードＮ９，Ｎ１０において、Ｇｎ−２信号が立上る時、非選択側は高インピーダンスのＬレベルとなっている。トランジスタＱ２７あるいはＱ２８のゲート・ドレイン（ノードＮ１１）間にはオーバラップ容量（図示せず）が存在している。そのため、Ｇｎ＋２信号の立上り時における電圧変化により、非選択側トランジスタのゲート電圧が上昇してトランジスタがオンとなり、ノードＮ１１のレベルが低下する場合がある。図２１に示す走査方向切換え回路４では、トランジスタＱ３８，Ｑ３９をそれぞれノードＮ９，Ｎ１０とＳ１端子間に設け、選択側の電位によりオンさせることで、非選択側トランジスタのゲート電位を低インピーダンスのＬレベルに設定して、回路の誤動作を防止している。
In the scanning
（実施の形態４）
図２２に、本実施の形態に係る画像表示装置の一部のブロック図を示す。図２２に示すブロック図では、シフトレジスタ５と、容量線駆動回路９０とを備え、ゲート線駆動信号Ｇｎから補償信号ＣＣｎを生成する様子を示している。実施の形態１〜３に示す容量線駆動回路９０では、入力信号としてゲート線駆動信号Ｇｎから２行後のゲート線駆動信号Ｇｎ＋２等を用いていた。しかし、本実施の形態に係る画像表示装置では、ゲート線駆動信号Ｇｎ＋２を直接入力信号として利用するのではなく、図２２に示すようにゲート線駆動信号Ｇｎから入力信号を生成する機能を有している。
(Embodiment 4)
FIG. 22 is a block diagram showing a part of the image display apparatus according to this embodiment. In the block diagram shown in FIG. 22, the
図２２に示すシフトレジスタ５では、ゲート線駆動信号Ｇｎが選択状態になってから所定時間後の信号（他の実施の形態との整合性を図るため、当該信号をＧｎ＋２信号と記載する。）を生成し、当該信号（Ｇｎ＋２信号）を容量線駆動回路９０に入力する。本実施の形態では、ゲート線駆動信号Ｇｎから遅延信号を生成することで、走査方向とは無関係に所定時間遅延させた入力信号（Ｇｎ＋２信号）を生成できる。従って、図１７に示したように走査方向切換え回路４を必要としないので、信号配線や回路のレイアウト設計が容易になる。
In the
なお、シフトレジスタ５の入力信号は、ゲート線駆動信号Ｇｎに限定されず、同等の位相と所定の電圧レベルを持つ信号であれば、他の信号であっても良い。また、本実施の形態に係る画像表示装置の構成は、図１，図２，図３に示した構成と同じであるため、詳細な説明は省略する。本実施の形態に係る容量線駆動回路９０は、走査方向切換え回路４を持たない図４等の容量線駆動回路９０を適用する。
The input signal of the
図２３に、本実施の形態に係るシフトレジスタ５の回路図を示す。図２３に示す単一導電型のＴＦＴによるシフトレジスタ５は例示であり、当該回路に限定されない。図２３に示すシフトレジスタ５は、前段５ａと後段５ｂの２段の単位シフトレジスタから構成され、２水平期間（２Ｈ）の周期を持つ互いに相補の２相クロック信号で動作する。
FIG. 23 shows a circuit diagram of the
図２３に示すシフトレジスタ５は、Ｇｎ信号の立上りから２水平期間（２Ｈ）後にその出力が立上り、略１水平期間（１Ｈ）の幅のパルスを出力する。なお、図２３に示す昇圧容量素子Ｃ１は、トランジスタＱ１のゲート・チャネル間容量で代用することもできるため必須の回路要素ではない。また、電圧源ＶＤＤ３の電圧はＶＤＤと仮定する。
The output of the
次に、図２３に示す前段５ａは、Ｇｎ信号がＨレベルになると、トランジスタＱ３がオンする。同時にＧｎ信号と同位相のクロック信号ＣＬＫがトランジスタＱ４のゲートに入力されるが、トランジスタＱ４のソースにＧｎ信号が入力されているので、トランジスタＱ４はオフとなる。従って、ノードＮ１はＶＤＤ−Ｖｔｈの電位に充電され、トランジスタＱ７がオンする。トランジスタＱ６及びトランジスタＱ７で構成されるインバータは、トランジスタＱ６，Ｑ７のオン抵抗比が所定の割合に設定されたレシオ回路を構成している。これにより、ノードＮ２がＬレベルになり、トランジスタＱ５，Ｑ２がオフとなる。同時にトランジスタＱ１がオンして、出力ノードＯＵＴはクロック信号／ＣＬＫのＬレベルに従いＬレベルとなる。
Next, in the
次に、図２３に示す前段５ａは、Ｇｎ信号がＬレベルになると、トランジスタＱ３はオフとなる。しかし、ノードＮ１は、Ｈレベルを維持する。従って、ノードＮ２のＬレベルも維持され、トランジスタＱ５，Ｑ２はオフを維持する。
Next, in the
次に、図２３に示す前段５ａは、クロック信号／ＣＬＫがＨレベルになると、トランジスタＱ１を通して出力ノードＯＵＴがＨレベルとなる。出力ノードＯＵＴの電圧変化分は、昇圧容量Ｃ１を介してノードＮ１に結合し、ノードＮ１のレベルが昇圧され、トランジスタＱ１が非飽和領域で動作し、出力ノードＯＵＴはＶＤＤの電位を持つＨレベルになる。
Next, in the
次に、図２３に示す前段５ａは、クロック信号／ＣＬＫがＬレベルになると、トランジスタＱ１がオンであるので、出力ノードＯＵＴはＬレベルになる。よって、図２３に示す前段５ａは、Ｇｎ信号から１水平期間遅延したＧｎ＋１信号を出力する。
Next, in the
次に、図２３に示す前段５ａは、クロック信号ＣＬＫがＨレベルになると、既にＧｎ信号がＬレベルになっているので、トランジスタＱ４がオンとなり、ノードＮ１に残るＶＤＤ−Ｖｔｈに相当する電荷をＬレベルに放電する。これにより、次のクロック信号／ＣＬＫがＨレベルになった時に、出力ノードＯＵＴがＨレベルになることを防止することができる。また、トランジスタＱ７がオフするので、トランジスタＱ６によりノードＮ２がＨレベルとなり、トランジスタＱ５，Ｑ２がオンする。そして、ノードＮ１及び出力ノードＯＵＴは、低インピーダンスのＬレベルを維持し、シフトレジスタ５の動作を安定化させる。
Next, in the
図２３に示す後段５ｂは、前段５ａと同じ回路構成であり、その動作はクロック信号ＣＬＫの位相１水平期間（１Ｈ）分遅延させた前段５ａの動作と等価である。従って、後段５ａの出力信号のＧｎ＋２信号は、図２３に示す前段５ａの出力信号のＧｎ＋１信号を１水平期間（１Ｈ）分遅延させた信号であり、前段５ａの入力信号のＧｎ信号から２水平期間（２Ｈ）分遅延させた信号である。
The
（変形例）
図２４に、本実施の形態に係るシフトレジスタ５の変形例の回路図を示す。図２４に示すシフトレジスタ５は、図２３に示すシフトレジスタ５に比べて消費電力を低減したものである。図２４に示すシフトレジスタ５は、前段５ａのトランジスタＱ４のゲート入力をクロック信号ＣＬＫではなく、後段５ｂからの出力信号とすることで、トランジスタＱ４のゲート容量が充放電する際の消費電力を削減している。
(Modification)
FIG. 24 shows a circuit diagram of a modification of the
なお、上記で説明した図２３及び図２４に示すシフトレジスタ５は、Ｇｎ信号の立上りから２水平期間（２Ｈ）後に立上る信号（Ｇｎ＋２信号）を生成する例を示すが、１水平期間（１Ｈ）後に立上る信号で良ければ、前段５ａのみの回路構成で良い。
The
（実施の形態５）
図２５に、本実施の形態に係るシフトレジスタ５の回路図を示す。本実施の形態に係るシフトレジスタ５は、特にアモルファスシリコンＴＦＴを用いた場合に有効な構成である。図２５に示すシフトレジスタ５を備える表示装置は、図２０に示す容量線駆動回路９０のように、走査方向切換え回路４が不要で、且つ６つのゲート線駆動信号及び２つの電圧信号Ｖ１，Ｖ２を必要としないので、回路及び信号配線のレイアウト設計が容易になる。なお、本実施の形態に係る画像表示装置では、図２５に示すシフトレジスタ５の構成以外は、実施の形態４に係る画像表示装置の構成と同じである。
(Embodiment 5)
FIG. 25 shows a circuit diagram of the
図２５に示すシフトレジスタ５は、図２３に示すシフトレジスタ５と同じく前段５ａと後段５ｂの２段の単位シフトレジスタから構成され、２水平期間（２Ｈ）の周期を持つ互いに相補の２相クロック信号で動作する。
The
図２５に示すシフトレジスタ５は、Ｇｎ信号の立上りから２水平期間（２Ｈ）後にその出力が立上り、略１水平期間（１Ｈ）の幅のパルスを出力する。図２５に示すシフトレジスタ５では、各トランジスタに直流的なバイアス印加が回避できるように構成されており、しきい値Ｖｔｈのシフトを軽減できる。なお、図２５に示す昇圧容量素子Ｃ１は、トランジスタＱ１のゲート・チャネル間容量で代用することもできるため必須の回路要素ではない。
The output of the
図２５に示す前段５ａは、Ｇｎ信号がＨレベルになると、トランジスタＱ３がオンする。同時に、Ｇｎ信号と同位相のクロック信号ＣＬＫがトランジスタＱ４のゲートに入力されるが、トランジスタＱ４のソースにはＧｎ信号が入力されているので、トランジスタＱ４はオフとなる。従って、ノードＮ１は、ＶＤＤ−Ｖｔｈの電位に充電され、トランジスタＱ７がオンとなる。これにより、ノードＮ２がＬレベルとなり、トランジスタＱ５，Ｑ２がオフとなる。同時に、トランジスタＱ１，Ｑ６がオンとなり、出力ノードＯＵＴはＬレベルとなる。
In the
次に、図２５に示す前段５ａは、Ｇｎ信号がＬレベルになると、トランジスタＱ３がオフとなる。しかし、ノードＮ１は、Ｈレベルを維持する。従って、ノードＮ２のＬレベルも維持され、トランジスタＱ５，Ｑ２はオフを維持することになる。
Next, in the
次に、図２５に示す前段５ａは、クロック信号／ＣＬＫがＨレベルになると、ノードＮ２が容量素子Ｃ２を介してクロック信号／ＣＬＫと結合する。しかし、トランジスタＱ７がオンしているので、ノードＮ２はＬレベルを維持し、トランジスタＱ５，Ｑ２はオフ状態を維持する。同時に、トランジスタＱ１を通して出力ノードＯＵＴがＨレベルとなる。出力ノードＯＵＴの電圧変化分は、昇圧容量Ｃ１を介してノードＮ１に結合し、ノードＮ１のレベルが昇圧されて、トランジスタＱ１が非飽和領域で動作するので、出力ノードＯＵＴはＶＤＤの電位のＨレベルとなる。
Next, in the
次に、図２５に示す前段５ａは、クロック信号／ＣＬＫがＬレベルになると、トランジスタＱ１がオンするので、出力ノードＯＵＴはＬレベルとなる。よって、図２５に示す前段５ａは、Ｇｎ信号から１水平期間遅延したＧｎ＋１信号を出力する。
Next, in the
次に、図２５に示す前段５ａは、クロック信号ＣＬＫがＨレベルになると、Ｇｎ信号がＬレベルになっているのでトランジスタＱ４がオンとなり、ノードＮ１に残るＶＤＤ−Ｖｔｈの電位に相当する電荷をＬレベルに放電する。これにより、図２５に示す前段５ａは、次にクロック信号／ＣＬＫがＨレベルになった際に、出力ノードＯＵＴがＨレベルになることを防止している。
Next, in the
次に、図２５に示す前段５ａは、クロック信号ＣＬＫがＬレベルになった後、クロック信号／ＣＬＫがＨレベルになると、容量素子Ｃ２を介した結合によりノードＮ２がＨレベルとなり、トランジスタＱ５，Ｑ２をオンにする。以降、図２５に示す前段５ａは、クロック信号ＣＬＫ，／ＣＬＫにより、トランジスタＱ２とＱ６を交互にオンして出力ノードＯＵＴを低インピーダンスのＬレベルにすることで動作の安定化を図っている。
Next, in the
図２５に示す後段５ｂは、前段５ａと同じ回路構成であり、その動作はクロック信号ＣＬＫの位相１水平期間（１Ｈ）分遅延させた前段５ａの動作と等価である。従って、後段５ａの出力信号のＧｎ＋２信号は、図２５に示す前段５ａの出力信号のＧｎ＋１信号を１水平期間（１Ｈ）分遅延させた信号であり、前段５ａの入力信号のＧｎ信号から２水平期間（２Ｈ）分遅延させた信号である。
The
以上の動作において、図２５に示すシフトレジスタ５は、いずれのトランジスタのゲートも交流的なバイアスが印加され、直流的なバイアスが印加されることがないのでしきい値Ｖｔｈのシフトを軽減できる。
In the above operation, the
（変形例）
図２６に、本実施の形態に係るシフトレジスタ５の変形例の回路図を示す。図２６に示すシフトレジスタ５は、図２５に示すシフトレジスタ５に比べて消費電力を低減したものである。図２６に示すシフトレジスタ５は、前段５ａのトランジスタＱ４のゲート入力をクロック信号ＣＬＫではなく、後段５ｂからの出力信号とすることで、トランジスタＱ４のゲート容量が充放電する際の消費電力を削減している。
(Modification)
FIG. 26 shows a circuit diagram of a modification of the
なお、上記で説明した図２５及び図２６に示すシフトレジスタ５は、Ｇｎ信号の立上りから２水平期間（２Ｈ）後に立上る信号（Ｇｎ＋２信号）を生成する例を示すが、１水平期間（１Ｈ）後に立上る信号で良ければ、前段５ａのみの回路構成で良い。
The
（実施の形態６）
図２７は、本実施の形態に係る画像表示装置の容量線駆動回路の回路図である。図２７に示す容量線駆動回路は、図４に示す容量線駆動回路と同じ機能を有するが、より少数のトランジスタで構成されている点が異なる。図２７に示すように、本実施の形態に係る容量線駆動回路は、回路の占有面積を小さくすることができる効果を有している。
(Embodiment 6)
FIG. 27 is a circuit diagram of the capacitor line driving circuit of the image display device according to the present embodiment. The capacitor line driver circuit illustrated in FIG. 27 has the same function as the capacitor line driver circuit illustrated in FIG. 4 except that the capacitor line driver circuit includes fewer transistors. As shown in FIG. 27, the capacitor line driving circuit according to the present embodiment has an effect that the area occupied by the circuit can be reduced.
次に、図２７に示す容量線駆動回路９０は、図４と同様、出力レベル切換え回路１と、出力レベル保持回路２と、出力回路３とを備えている。出力レベル切換え回路１は、出力信号のプルアップ、プルダウンを決定する。図２７に示す出力レベル切換え回路１は、端子ＩＮ１がゲートに、端子ＩＮ２がソースにそれぞれ接続されたトランジスタＱ５と、端子ＩＮ１がゲートに、端子ＩＮ３がソースにそれぞれ接続されたトランジスタＱ７とを備えている。端子ＩＮ１には入力信号であるゲート線駆動信号Ｇｎ＋２が、端子ＩＮ２にはＶＦＲ信号が、端子ＩＮ３には／ＶＦＲ信号がそれぞれ入力される。また、トランジスタＱ５のドレインから切換信号ＧＡが、トランジスタＱ７のドレインから切換信号ＧＢがそれぞれ出力される。
Next, the capacitor
出力レベル保持回路２は、出力レベル切換え回路１の出力信号に駆動能力を与え、且つその出力レベルを１フレーム間保持する。図２７に示す出力レベル保持回路２は、基準電位ＶＳＳに接続される端子Ｓ１と高電位電源ＶＤＤ２に接続される端子Ｓ３のとの間に直列接続されたトランジスタＱ１５及びトランジスタＱ１６と、高電位電源ＶＤＤ２がゲートに接続されたトランジスタＱ１７及びトランジスタＱ１８とを備えている。出力レベル切換え回路１の出力である切換信号ＧＡがノードＮ５に、出力レベル切換え回路１の出力である切換信号ＧＢがノードＮ６にそれぞれ入力される。
The output
また、トランジスタＱ１５のゲートと、トランジスタＱ１７のドレインとの共通接続ノードであるノードＮ７は、容量素子Ｃ１を介してクロック信号／ＣＬＫが入力される端子ＣＫに接続されている。トランジスタＱ１６のゲートと、トランジスタＱ１８のドレインとの共通接続ノードであるノードＮ８は、容量素子Ｃ２を介してクロック信号／ＣＬＫが入力される端子ＣＫに接続されている。 A node N7, which is a common connection node between the gate of the transistor Q15 and the drain of the transistor Q17, is connected to the terminal CK to which the clock signal / CLK is input via the capacitive element C1. A node N8, which is a common connection node between the gate of the transistor Q16 and the drain of the transistor Q18, is connected to the terminal CK to which the clock signal / CLK is input via the capacitive element C2.
出力回路３は、出力レベル保持回路２の出力を受けてより高い駆動能力を持つ補償信号ＣＣｎを出力する。図２７に示す出力回路３は、電源ＶＣＣＬと接続される端子Ｓ４と電源ＶＣＣＨと接続される端子Ｓ５との間に直列接続されたトランジスタＱ１９，Ｑ２０を備える。トランジスタＱ１９のゲートにはノードＮ５の出力である出力信号ＧＡが、トランジスタＱ２０のゲートにはノードＮ６の出力である出力信号ＧＢがそれぞれ入力される。トランジスタＱ１９とトランジスタＱ２０との共通接続ノードである出力ノードＯＵＴから補償信号ＣＣｎが容量線ＣＣＬｎに対して出力される。
The
図２８に、本実施の形態に係る容量線駆動回路の動作波形図を示す。図２８に示す動作波形においてＶＦＲ信号と／ＶＦＲ信号とは互いに相補の信号であり、画像表示装置のブランキング期間において、１フレーム毎にそのレベルが交番する。図２８に示す動作波形では、ＶＦＲ信号がＨレベルの期間を奇数フレーム、Ｌレベルの期間を偶数フレームと定義する。 FIG. 28 shows an operation waveform diagram of the capacitor line driving circuit according to the present embodiment. In the operation waveform shown in FIG. 28, the VFR signal and the / VFR signal are complementary signals, and their levels alternate every frame during the blanking period of the image display device. In the operation waveform shown in FIG. 28, a period when the VFR signal is at the H level is defined as an odd frame, and a period when the L level is at the L level is defined as an even frame.
図２８に示す動作波形においてクロック信号ＣＬＫ，／ＣＬＫは、一定周期で交番する繰り返し信号である。クロック信号ＣＬＫ，／ＣＬＫには、例えば、ゲート線駆動回路３０において、ゲート線駆動信号Ｇｎを生成するために用いられるクロック信号を用いても良い。図２８に示すクロック信号ＣＬＫ，／ＣＬＫには、ゲート線駆動回路３０に用いられるクロック信号を用いている。
In the operation waveform shown in FIG. 28, the clock signals CLK and / CLK are repetitive signals that alternate at a constant cycle. As the clock signals CLK and / CLK, for example, a clock signal used for generating the gate line driving signal Gn in the gate
図２７に示す容量線駆動回路の入力信号は、補償信号ＣＣｎに対応するゲート線駆動信号Ｇｎの２行後のゲート線駆動信号Ｇｎ＋２である。本実施の形態では、容易に得ることができるゲート線ＧＬｎ＋２に供給されているゲート線駆動信号Ｇｎ＋２を容量線駆動回路の入力信号として直接用いているが、同じタイミングで且つ所定の電圧レベルを持つ信号であればゲート線駆動信号Ｇｎ＋２に限らない。 The input signal of the capacitor line driving circuit shown in FIG. 27 is a gate line driving signal Gn + 2 that is two rows after the gate line driving signal Gn corresponding to the compensation signal CCn. In this embodiment, the gate line drive signal Gn + 2 supplied to the gate line GLn + 2 that can be easily obtained is directly used as an input signal of the capacitor line drive circuit, but has the same voltage and a predetermined voltage level. As long as it is a signal, it is not limited to the gate line drive signal Gn + 2.
次に、図２８の動作波形を参照して、図２７に示す容量線駆動回路の動作を説明する。まず、時刻ｔ１では、ＶＦＲ信号，／ＶＦＲ信号のレベルがそれぞれ変化すると、入力端子ＩＮ２がＶＤＤの電圧レベルに、入力端子ＩＮ３がＶＳＳの電圧レベルにそれぞれ設定される。ノードＮ５〜ノードＮ８，出力ノードＯＵＴの電圧レベルは前フレームの動作によって決まっており、ここではノードＮ５，Ｎ７，出力ノードＯＵＴがＶＳＳの電圧レベル（以下、Ｌレベルともいう）、ノードＮ６，Ｎ８がＶＤＤの電圧レベル（以下、Ｈレベルともいう）である。 Next, the operation of the capacitor line driving circuit shown in FIG. 27 will be described with reference to the operation waveform of FIG. First, at time t1, when the levels of the VFR signal and the / VFR signal change, the input terminal IN2 is set to the VDD voltage level and the input terminal IN3 is set to the VSS voltage level. The voltage levels of the nodes N5 to N8 and the output node OUT are determined by the operation of the previous frame. Here, the nodes N5 and N7 and the output node OUT are at the VSS voltage level (hereinafter also referred to as L level), and the nodes N6 and N8. Is the voltage level of VDD (hereinafter also referred to as H level).
時刻ｔ２では、ゲート線駆動信号ＧｎがＨレベルとなり、その１水平期間（１Ｈ）後にＬレベルとなる。時刻ｔ３では、ゲート線駆動信号Ｇｎ＋２がＨレベルになると、トランジスタＱ５，Ｑ７がオン状態となる。まず、切換え信号ＧＢがＬレベルになり、トランジスタＱ１３，Ｑ２０をオフ状態にする。それとほぼ同時に、切換え信号ＧＡはＨレベルとなり、トラトランジスタＱ１４，Ｑ１９をオン状態にする。これに対応して、ノードＮ８がＬレベルに、ノードＮ７がＨレベルになる。トランジスタＱ１９のゲートには、トランジスタＱ１９が非飽和領域で動作する電圧が供給されるので、出力ノードＯＵＴは電源ＶＣＣＨのレベルになる。 At time t2, the gate line drive signal Gn becomes H level, and becomes L level after one horizontal period (1H). At time t3, when the gate line drive signal Gn + 2 becomes H level, the transistors Q5 and Q7 are turned on. First, switching signal GB becomes L level, and transistors Q13 and Q20 are turned off. At substantially the same time, the switching signal GA becomes H level, and the transistors Q14 and Q19 are turned on. Correspondingly, node N8 goes to L level and node N7 goes to H level. Since the voltage at which the transistor Q19 operates in the non-saturation region is supplied to the gate of the transistor Q19, the output node OUT is at the level of the power supply VCCH.
時刻ｔ４では、ゲート線駆動信号Ｇｎ＋２がＬレベルになると、トランジスタＱ５，Ｑ７がオフ状態となり、ノードＮ５，Ｎ６と入力端子ＩＮ２，ＩＮ３がそれぞれ電気的に分離される。即ち、入力端子ＩＮ２，ＩＮ３に入力されたＶＦＲ信号，／ＶＦＲ信号はゲート線駆動信号Ｇｎ＋２の立下る時刻ｔ４で、それぞれノードＮ５，Ｎ６にラッチされる。このことからＶＦＲ信号，／ＶＦＲ信号は、必ずしも１フレーム間ＨレベルあるいはＬレベルの状態を維持する必要がないことを意味している。つまり、ゲート線駆動信号Ｇｎ＋２がＬレベルになる時にＶＦＲ信号，／ＶＦＲ信号が所定のレベルに設定されていればよい。但し、ＶＦＲ信号，／ＶＦＲ信号の電圧レベルが交番することにより消費電力が増大することになる。 At time t4, when the gate line drive signal Gn + 2 becomes L level, the transistors Q5 and Q7 are turned off, and the nodes N5 and N6 and the input terminals IN2 and IN3 are electrically separated from each other. That is, the VFR signal and / VFR signal input to the input terminals IN2 and IN3 are latched at the nodes N5 and N6, respectively, at time t4 when the gate line drive signal Gn + 2 falls. This means that the VFR signal and / VFR signal do not necessarily need to maintain the H level or L level state for one frame. That is, it is only necessary that the VFR signal and the / VFR signal are set to predetermined levels when the gate line drive signal Gn + 2 becomes L level. However, power consumption increases when the voltage levels of the VFR signal and the / VFR signal alternate.
さらに、時刻ｔ４にクロック信号／ＣＬＫがＨレベルになる。クロック信号／ＣＬＫの電圧変化分となるＶＤＤは、容量素子Ｃ１を介してノードＮ７に結合される。ノードＮ７は、既にノードＮ５からトランジスタＱ１７を介してＶＤＤ−Ｖｔｈの電圧レベルに充電されているので、電圧レベルがさらに略２・ＶＤＤ−Ｖｔｈに昇圧される。ノードＮ７がさらに昇圧されると、トランジスタＱ１５が非飽和領域でオン状態となり、ノードＮ５が高電位電源ＶＤＤ２によりＶＤＤの電圧レベルまで充電される。 Further, clock signal / CLK becomes H level at time t4. VDD that is a voltage change amount of the clock signal / CLK is coupled to the node N7 through the capacitive element C1. Since the node N7 has already been charged from the node N5 through the transistor Q17 to the voltage level of VDD-Vth, the voltage level is further boosted to about 2 · VDD-Vth. When the node N7 is further boosted, the transistor Q15 is turned on in the non-saturated region, and the node N5 is charged to the voltage level of VDD by the high potential power supply VDD2.
他方、トランジスタＱ１６，Ｑ１８，容量素子Ｃ２から構成される回路では、ノードＮ６がＬレベルなので、ノードＮ８もＬレベルとなっている。クロック信号／ＣＬＫが立上ると、容量素子Ｃ２を介して結合されたノードＮ８の電圧レベルが上昇する。しかし、トランジスタＱ１４がオン状態なので、ノードＮ６，Ｎ８の電圧レベルは、一定レベル上昇後、瞬時にＬレベルに低下する。即ち、ノードＮ６，Ｎ８には、スパイク状の電圧が生成される。トランジスタＱ１４及びトランジスタＱ１８のオン抵抗値と容量素子Ｃ２の容量値を適切に設定することにより、このスパイク電圧は小さくすることができ、トランジスタＱ１６のオフ状態を維持することができる。即ち、ノードＮ６はＬレベルに保たれると同時に、トランジスタＱ１６とトランジスタＱ１４を通して電源ＶＤＤ２とＶＳＳとの間に貫通電流は殆ど流れず、電力は殆ど消費されない。 On the other hand, in the circuit composed of the transistors Q16 and Q18 and the capacitive element C2, since the node N6 is at the L level, the node N8 is also at the L level. When clock signal / CLK rises, the voltage level of node N8 coupled through capacitive element C2 rises. However, since transistor Q14 is on, the voltage levels at nodes N6 and N8 instantaneously drop to L level after a certain level rise. That is, spike-like voltages are generated at the nodes N6 and N8. By appropriately setting the on-resistance values of the transistors Q14 and Q18 and the capacitance value of the capacitive element C2, the spike voltage can be reduced and the off-state of the transistor Q16 can be maintained. That is, the node N6 is kept at the L level, and at the same time, almost no through current flows between the power supply VDD2 and VSS through the transistor Q16 and the transistor Q14, so that almost no power is consumed.
以上のように本実施の形態に係る容量線駆動回路では、電力を殆ど消費することなく、出力はＨレベル側のみがプルアップされ、Ｌレベル側はプルアップされない選択的プルアップ動作が行われる。 As described above, in the capacitor line driving circuit according to the present embodiment, a selective pull-up operation is performed in which the output is pulled up only on the H level side and is not pulled up on the L level side without consuming almost any power. .
時刻ｔ５では、クロック信号／ＣＬＫがＬレベルになると、ノードＮ７の電圧レベルは再びＶＤＤ−Ｖｔｈとなり、ノードＮ５は高インピーダンス状態のＶＤＤレベルとなる。 At time t5, when the clock signal / CLK becomes L level, the voltage level of the node N7 becomes VDD-Vth again, and the node N5 becomes VDD level in the high impedance state.
以降、ノードＮ７はクロック信号／ＣＬＫがＨレベルに変化する度に略２・ＶＤＤ−Ｖｔｈに昇圧され、これに応じてトランジスタＱ１５がオン状態となりノードＮ５が高電位電源ＶＤＤ２によりＶＤＤの電圧レベルに充電され、リーク電流によるノードＮ５のレベル低下を補償している。この結果、出力ノードＯＵＴは低インピーダンスのＨレベルを１フレーム間維持することができる。さらに、この期間、高電位電源ＶＤＤ２と低電位電源ＶＳＳ間に貫通電流は殆ど流れず、低消費電力状態も維持できる。 Thereafter, the node N7 is boosted to approximately 2 · VDD−Vth every time the clock signal / CLK changes to the H level, and accordingly the transistor Q15 is turned on and the node N5 is brought to the VDD voltage level by the high potential power supply VDD2. It is charged and compensates for the level drop of the node N5 due to the leakage current. As a result, the output node OUT can maintain the low impedance H level for one frame. Further, during this period, almost no through current flows between the high potential power supply VDD2 and the low potential power supply VSS, and the low power consumption state can be maintained.
ここで、切換え信号ＧＡ（ＧＢ）のＨレベルを保持するためのクロック信号としてゲート線駆動回路に用いられるクロック信号を用いる場合について説明したが、リーク電流による電圧レベルの低下を補償することができれば、より周波数の低いクロック信号を用いて電力消費を低減してもよい。 Here, the case where the clock signal used in the gate line driving circuit is used as the clock signal for holding the H level of the switching signal GA (GB) has been described. However, if the decrease in the voltage level due to the leakage current can be compensated for. A lower frequency clock signal may be used to reduce power consumption.
時刻ｔ６では、ＶＦＲ信号，／ＶＦＲ信号がそれぞれＬレベル，Ｈレベルに変化するが、トランジスタＱ５，Ｑ７のオフ状態が維持されているので、ノードＮ５，Ｎ６，出力ノードＯＵＴの電圧レベルは維持される。 At time t6, the VFR signal and the / VFR signal change to the L level and the H level, respectively, but since the transistors Q5 and Q7 are maintained in the off state, the voltage levels of the nodes N5 and N6 and the output node OUT are maintained. The
時刻ｔ７でゲート線駆動信号ＧｎがＨレベルになった後、時刻ｔ８では、ゲート線駆動信号Ｇｎ＋２がＨレベルになり、トランジスタＱ５，Ｑ７がオン状態となって、出力レベル切換え回路１において、時刻ｔ２と逆の動作が行われる。つまり、切換え信号ＧＡがＬレベル、切換え信号ＧＢがＨレベルとなり、これに応じて出力ノードＯＵＴが電源ＶＣＣＬの電圧レベルになる。
After the gate line drive signal Gn becomes H level at time t7, at time t8, the gate line drive signal Gn + 2 becomes H level, the transistors Q5 and Q7 are turned on, and the output
時刻ｔ８，ｔ９では、時刻ｔ３，ｔ４においてノードＮ５，Ｎ６，出力ノードＯＵＴの電圧レベルを反転させたのと同じ動作が行われる。時刻ｔ９以降、ノードＮ６でのＶＤＤの電圧レベルがクロック信号／ＣＬＫにより保持され、これに応じてノードＮ５及び出力ノードＯＵＴが低インピーダンスのＬレベルを１フレーム間維持できる。 At times t8 and t9, the same operation is performed as when the voltage levels of the nodes N5 and N6 and the output node OUT are inverted at times t3 and t4. After time t9, the voltage level of VDD at the node N6 is held by the clock signal / CLK, and accordingly the node N5 and the output node OUT can maintain the low impedance L level for one frame.
（変形例）
以上で説明した図２７に示す容量線駆動回路は、奇数行に対応する補償信号を生成する回路に関するものである。本変形例では、偶数行に対応する補償信号を生成する回路を図２９，図３０に示す。図２９，図３０に示す回路にも奇数行に対応する図２７に示す回路と同様に、対応するゲート線の２行後のゲート線駆動信号が入力信号として入力される。例えば、対応する偶数行をＧＬｎ＋１と仮定すると、補償信号の生成する回路の入力としてゲート線駆動信号Ｇｎ＋３が入力される。また、クロック端子ＣＫには、ゲート線駆動信号Ｇｎ＋３と活性期間の重ならないクロック信号ＣＬＫが入力される。
(Modification)
The capacitor line driving circuit shown in FIG. 27 described above relates to a circuit that generates a compensation signal corresponding to an odd-numbered row. In this modification, circuits for generating compensation signals corresponding to even rows are shown in FIGS. 29 and 30. FIG. Similarly to the circuit shown in FIG. 27 corresponding to the odd-numbered rows, the gate line driving signals after two rows of the corresponding gate lines are input as input signals to the circuits shown in FIGS. For example, assuming that the corresponding even-numbered row is GLn + 1, the gate line drive signal Gn + 3 is input as the input of the circuit that generates the compensation signal. A clock signal CLK whose active period does not overlap with the gate line drive signal Gn + 3 is input to the clock terminal CK.
図２９，図３０に示す回路構成は、奇数行に対応する図２７に示す回路と基本的に同じであるが、図２９に示す回路では、図２７に示す回路に対して反転出力が得られるように、出力回路３のトランジスタＱ１９，Ｑ２０のゲートへの入力が互に交換されている。
The circuit configuration shown in FIGS. 29 and 30 is basically the same as the circuit shown in FIG. 27 corresponding to the odd-numbered rows, but the circuit shown in FIG. 29 provides an inverted output with respect to the circuit shown in FIG. Thus, the inputs to the gates of the transistors Q19 and Q20 of the
また、図３０に示す回路では、図２７に示す回路に対して反転出力が得られるように、入力端子ＩＮ２，ＩＮ３に入力されるＶＦＲ信号，／ＶＦＲ信号を互に交換している。図２９，図３０に示す回路では、奇数行の場合と逆に、補償信号は奇数フレーム（ＶＦＲ信号がＨレベル）の時立下り、偶数フレーム（ＶＦＲ信号がＬレベル）の時に立上る。 In the circuit shown in FIG. 30, the VFR signal and / VFR signal input to the input terminals IN2 and IN3 are exchanged with each other so that an inverted output can be obtained with respect to the circuit shown in FIG. In the circuits shown in FIGS. 29 and 30, the compensation signal falls when the frame is an odd frame (VFR signal is H level) and rises when the frame is an even frame (VFR signal is L level).
なお、以下で説明する実施の形態に係る容量線駆動回路についても、説明を容易にするために、奇数行に対応する回路（実施の形態６では図２７）を代表して説明する。その場合であっても、図２９，図３０に示す回路構成で用いた変更を適用することで、同様に偶数行に対応する容量線駆動回路とすることができる。 Note that the capacitor line driving circuit according to the embodiment described below is also described on behalf of a circuit corresponding to an odd-numbered row (FIG. 27 in Embodiment 6) for ease of explanation. Even in such a case, by applying the changes used in the circuit configurations shown in FIGS. 29 and 30, a capacitor line driver circuit corresponding to even rows can be similarly formed.
図３１に、本実施の形態に係る容量線駆動回路の別の変形例を示す。図３１に示す回路は、出力レベル保持回路２の昇圧容量素子Ｃ１，Ｃ２に、ＭＯＳ容量素子を用いている点が、図２７に示す回路と異なる。このＭＯＳ容量素子は、ゲートとソース／ドレイン間の電圧がしきい値電圧Ｖｔｈ以上であればチャネルが形成され、容量が形成される。
FIG. 31 shows another modification of the capacitor line driving circuit according to this embodiment. The circuit shown in FIG. 31 is different from the circuit shown in FIG. 27 in that MOS capacitor elements are used for the boost capacitor elements C1 and C2 of the output
そして、図３１に示す回路では、ＭＯＳ容量のゲート端子がノードＮ７，Ｎ８に、ソース／ドレイン端子がクロック端子ＣＫに接続されている。そのため、切換え信号ＧＡ，ＧＢの電圧レベルがＨレベルの場合、ゲートとソース／ドレイン間の電圧はＶｔｈ以上となり容量が形成されるので、切換え信号ＧＡ，ＧＢのＨレベルはプルアップされる。 In the circuit shown in FIG. 31, the gate terminal of the MOS capacitor is connected to the nodes N7 and N8, and the source / drain terminal is connected to the clock terminal CK. Therefore, when the voltage levels of the switching signals GA and GB are H level, the voltage between the gate and the source / drain becomes Vth or more and a capacitance is formed, so that the H level of the switching signals GA and GB is pulled up.
逆に、切換え信号ＧＡ，ＧＢの電圧レベルがＬレベルの場合、ゲートとソース／ドレイン間の電圧はＶｔｈ以下となり容量が形成されず、容量が見かけ上存在しないことになり、クロック信号／ＣＬＫの立上り時に出力ノードＯＵＴに生じるスパイク電圧を無くすことができる。また、この場合、Ｌレベル出力側で消費されるクロック信号による交流電力も削減される。 On the other hand, when the voltage levels of the switching signals GA and GB are L level, the voltage between the gate and the source / drain becomes Vth or less, no capacitance is formed, and no capacitance is apparently present. A spike voltage generated at the output node OUT at the rising edge can be eliminated. In this case, the AC power due to the clock signal consumed on the L level output side is also reduced.
なお、以下に説明する実施の形態に係る容量線駆動回路についても、同様に容量素子Ｃ１，Ｃ２をＭＯＳ容量素子に変更することができる。 Note that the capacitive elements C1 and C2 can be similarly changed to MOS capacitive elements in the capacitive line driving circuit according to the embodiment described below.
（実施の形態７）
図３２、本実施の形態に係る容量線駆動回路の回路図である。図３２に示す回路は、図２７に示す回路とは異なり、昇圧容量素子Ｃ１，Ｃ２とノードＮ５，Ｎ６とがそれぞれ直接結合しないようにして、リフレッシュ時にクロック信号による出力レベルの上昇を防止した回路である。具体的に、図３２に示す回路では、トランジスタＱ１５（Ｑ１６）のゲートにトランジスタＱ２１，Ｑ１７（Ｑ２２，Ｑ１８）からなるインバータの出力信号が入力される点が図２７に示す回路と異なる。
(Embodiment 7)
32 is a circuit diagram of the capacitor line driving circuit according to the present embodiment. The circuit shown in FIG. 32 is different from the circuit shown in FIG. 27 in that the boost capacitance elements C1 and C2 and the nodes N5 and N6 are not directly coupled to prevent the output level from being increased by the clock signal during refresh. It is. Specifically, the circuit shown in FIG. 32 is different from the circuit shown in FIG. 27 in that the output signal of the inverter composed of transistors Q21, Q17 (Q22, Q18) is input to the gate of transistor Q15 (Q16).
図３２に示す回路では、ノードＮ５がＬレベル、ノードＮ６がＨレベルとすると、昇圧容量素子Ｃ１を介したクロック信号／ＣＬＫが、ノードＮ６のＨレベルによりオンしているトランジスタＱ１７により端子Ｓ１へ放電され、ノードＮ５へ直接影響しない。また、ノードＮ８は、ノードＮ６がＨレベルであることにより、初期はＶＤＤ−２・Ｖｔｈに充電されているが、その後、容量素子Ｃ２を介したクロック信号／ＣＬＫにより略２・ＶＤＤ−２・Ｖｔｈに昇圧される。これに応じてトランジスタＱ１６は非飽和領域でオン状態となり、ノードＮ６の電圧レベルがプルアップされると同時に、ノードＮ６の電圧レベルはＶＤＤに上昇する。 In the circuit shown in FIG. 32, when the node N5 is at the L level and the node N6 is at the H level, the clock signal / CLK via the boost capacitor C1 is turned to the terminal S1 by the transistor Q17 turned on by the H level of the node N6. It is discharged and does not directly affect node N5. The node N8 is initially charged to VDD−2 · Vth because the node N6 is at the H level, but thereafter, the node N8 is approximately 2 · VDD−2 · by the clock signal / CLK via the capacitive element C2. Boosted to Vth. In response, transistor Q16 is turned on in the non-saturated region, and the voltage level at node N6 is pulled up, and at the same time, the voltage level at node N6 rises to VDD.
ノードＮ６の電圧レベルがＶＤＤレベルになった後、クロック信号／ＣＬＫがＬレベルになって、ノードＮ８の電圧レベルが再び初期のＶＤＤ−２・Ｖｔｈに向かって低下する。そして、ノードＮ６の電圧レベル（ＶＤＤ）により、ノードＮ８の電圧レベルがトランジスタＱ２２を通してＶＤＤ−Ｖｔｈレベルに引き上げられる。 After the voltage level of the node N6 becomes the VDD level, the clock signal / CLK becomes the L level, and the voltage level of the node N8 decreases again toward the initial VDD-2 · Vth. Then, the voltage level of the node N6 is raised to the VDD-Vth level through the transistor Q22 by the voltage level (VDD) of the node N6.
以降、ノードＮ８もトランジスタＱ１８のオフリーク電流によりそのレベルが低下するが、クロック信号／ＣＬＫがＬレベルになってノードＮ８の電圧レベルがＶＤＤ−Ｖｔｈ以下になった場合、トランジスタＱ２２を通してＶＤＤ−Ｖｔｈレベルにリフレッシュされる。 Thereafter, the level of the node N8 also decreases due to the off-leakage current of the transistor Q18. However, when the clock signal / CLK becomes L level and the voltage level of the node N8 becomes equal to or lower than VDD-Vth, the level of VDD-Vth through the transistor Q22. Refreshed.
（変形例）
図３３に、本実施の形態に係る変形例の容量線駆動回路の回路図を示す。図３３に示す回路は、図３２に示す回路の昇圧容量素子Ｃ１，Ｃ２にＭＯＳ容量素子を採用した構成である。図３３に示すＭＯＳ容量素子は、ゲート端子がノードＮ７，Ｎ８に、ソース／ドレイン端子がクロック端子ＣＫにそれぞれ接続されている。
(Modification)
FIG. 33 is a circuit diagram of a capacitor line driving circuit according to a modification example of the present embodiment. The circuit shown in FIG. 33 has a configuration in which MOS capacitive elements are employed as the boosting capacitive elements C1 and C2 of the circuit shown in FIG. 33 has a gate terminal connected to nodes N7 and N8 and a source / drain terminal connected to a clock terminal CK.
トランジスタＱ１５又はトランジスタＱ１６がオフの時に、ゲートにスパイク電圧が生じ難いので、貫通電流を少なくでき低消費電力化ができる。同時に、トランジスタＱ１７又はトランジスタＱ１８を通して流れるクロック信号／ＣＬＫによる無効電流も削減できる。 When the transistor Q15 or the transistor Q16 is off, it is difficult for a spike voltage to be generated at the gate, so that a through current can be reduced and power consumption can be reduced. At the same time, the reactive current due to the clock signal / CLK flowing through the transistor Q17 or the transistor Q18 can be reduced.
（実施の形態８）
次に、本実施の形態では、図２７に示す容量線駆動回路を採用する画像表示装置が、双方向に走査するゲート線駆動回路を備えている場合について説明する。
(Embodiment 8)
Next, in this embodiment, the case where an image display device that employs the capacitor line driver circuit illustrated in FIG. 27 includes a gate line driver circuit that performs bidirectional scanning is described.
図３４に、本実施の形態に係る容量線駆動回路の回路図を示す。図３４に示す回路では、図２７に示す回路の入力部にゲート線駆動回路が双方向走査することに対応するための走査方向切換え回路４を備えている。つまり、図３４に示すトランジスタＱ２７〜Ｑ３０で構成される回路が、走査方向切換え回路４である。ここで、ゲート線駆動信号Ｇｎ＋２，Ｇｎ−２の添字は、順方向走査を基準としている。
FIG. 34 shows a circuit diagram of the capacitor line driving circuit according to the present embodiment. In the circuit shown in FIG. 34, a scanning
図３４に示す回路では、高電位電源ＶＤＤ１の電圧レベルをＶＤＤとすると、順方向走査の場合、電圧信号Ｖ１がＨ（ＶＤＤ）レベルになりノードＮ９の電圧レベルをＶＤＤ−Ｖｔｈに充電するのでトランジスタＱ２７はオン状態となる。一方、電圧信号Ｖ２がＬ（ＶＳＳ）レベルになりノードＮ１０の電圧レベルがＶＳＳに放電されると、トランジスタＱ２８はオフ状態となる。そのため、図３４に示す回路では、上記の場合、ノードＮ１１にゲート線駆動信号Ｇｎ＋２が伝達され、ゲート線駆動信号Ｇｎ−２が伝達されない。 In the circuit shown in FIG. 34, when the voltage level of the high-potential power supply VDD1 is VDD, the voltage signal V1 becomes H (VDD) level and the voltage level of the node N9 is charged to VDD−Vth in forward scanning. Q27 is turned on. On the other hand, when the voltage signal V2 becomes L (VSS) level and the voltage level of the node N10 is discharged to VSS, the transistor Q28 is turned off. Therefore, in the circuit shown in FIG. 34, in the above case, the gate line drive signal Gn + 2 is transmitted to the node N11 and the gate line drive signal Gn-2 is not transmitted.
いま、Ｌレベルのゲート線駆動信号Ｇｎ＋２がＨレベルに変化した場合、当該電圧レベルの変化がトランジスタＱ２７のゲート−チャネル間容量を介してノードＮ９に結合し、ノードＮ９の電圧レベルが上昇する。この結果、トランジスタＱ２７は非飽和領域で動作し、ノードＮ１１の電圧レベルがＶＤＤのＨレベル信号として出力される。 Now, when the L-level gate line drive signal Gn + 2 changes to the H level, the change in the voltage level is coupled to the node N9 via the gate-channel capacitance of the transistor Q27, and the voltage level of the node N9 increases. As a result, the transistor Q27 operates in a non-saturated region, and the voltage level of the node N11 is output as an H level signal of VDD.
逆方向走査の場合は、トランジスタＱ２８がオン状態となり、ゲート線駆動信号Ｇｎ−２がノードＮ１１に入力され、これが順方向走査のゲート線駆動信号Ｇｎ＋２と同じ働きをする。その他の回路の構成及び動作は、図２７に示す回路と同じであるので、詳細な説明は省略する。なお、図３４に示す回路では、走査方向切換え回路４以外の回路構成を図２７に示す回路としたが、本発明はこれに限られず、図２７に示す回路の替わりに図２９，図３０，図３１，図３２，図３３に示す回路を採用しても良い。さらに、走査方向切換え回路４の回路構成に、図１８又は図１９に示した回路を採用しても良い。
In the case of backward scanning, the transistor Q28 is turned on, and the gate line drive signal Gn-2 is input to the node N11, which has the same function as the gate line drive signal Gn + 2 of forward scanning. Since the configuration and operation of the other circuits are the same as those of the circuit shown in FIG. 27, detailed description thereof is omitted. In the circuit shown in FIG. 34, the circuit configuration other than the scanning
（実施の形態９）
図３５に、本実施の形態に係る容量線駆動回路の回路図を示す。図２７に示す回路では、トランジスタＱ１５，Ｑ１６のドレインに電圧源ＶＤＤ２を供給しているが、図３５に示す回路では、電圧源ＶＤＤ２の替わりに電圧源ＶＤＤ４を供給している。電圧源ＶＤＤ４は、図３６に示すようにチャージポンプ回路で構成されており、ＶＤＤ以上の電圧値を持つ電圧源である。図３６に示すチャージポンプ回路は、トランジスタＱ４０，Ｑ４１をダイオード接続した構成で、ノードＮ１２に容量素子Ｃ３を介してクロック端子ＣＫに接続され、トランジスタＱ４１のドレインが容量素子Ｃ４を介して端子Ｓ１に接続されている。そして、図３６に示すチャージポンプ回路では、端子Ｓ８入力する電圧源ＶＤＤ５の電圧値をＶＤＤとすると、出力する電圧源ＶＤＤ４の電圧値が２・ＶＤＤ−２・Ｖｔｈとなる。
(Embodiment 9)
FIG. 35 is a circuit diagram of the capacitor line driving circuit according to this embodiment. In the circuit shown in FIG. 27, the voltage source VDD2 is supplied to the drains of the transistors Q15 and Q16. However, in the circuit shown in FIG. 35, the voltage source VDD4 is supplied instead of the voltage source VDD2. The voltage source VDD4 is configured by a charge pump circuit as shown in FIG. 36, and is a voltage source having a voltage value equal to or higher than VDD. The charge pump circuit shown in FIG. 36 has a configuration in which the transistors Q40 and Q41 are diode-connected, and is connected to the node N12 through the capacitive element C3 to the clock terminal CK, and the drain of the transistor Q41 is connected to the terminal S1 through the capacitive element C4. It is connected. In the charge pump circuit shown in FIG. 36, when the voltage value of the voltage source VDD5 input to the terminal S8 is VDD, the voltage value of the output voltage source VDD4 is 2 · VDD−2 · Vth.
図３５に示す回路では、例えばノードＮ７が昇圧された場合、その電圧レベルが理想的には２・ＶＤＤ−Ｖｔｈとなるので、ノードＮ５の電圧レベルが２・ＶＤＤ−２・Ｖｔｈまで上昇することが可能になる。従って、図３５に示す回路では、図３６のように、電圧源ＶＤＤ４の電圧レベルを２・ＶＤＤ−２・Ｖｔｈとすることにより、ノードＮ５のＨレベルを２・ＶＤＤ−２・Ｖｔｈにすることができる。このことは、出力トランジスタＱ１９（Ｑ２０）のゲート電圧を高くすることを意味するので、そのオン抵抗を低下させることができる。つまり、同じ抵抗値に設定した場合、その寸法（ゲート幅）を小さくすることができるので、回路の占有面積を小さくすることができる。 In the circuit shown in FIG. 35, for example, when the node N7 is boosted, the voltage level is ideally 2 · VDD−Vth, so that the voltage level of the node N5 rises to 2 · VDD−2 · Vth. Is possible. Therefore, in the circuit shown in FIG. 35, as shown in FIG. 36, the voltage level of the voltage source VDD4 is set to 2 · VDD−2 · Vth, so that the H level of the node N5 is set to 2 · VDD−2 · Vth. Can do. This means that the gate voltage of the output transistor Q19 (Q20) is increased, so that the on-resistance can be lowered. In other words, when the resistance values are set to the same value, the dimension (gate width) can be reduced, so that the area occupied by the circuit can be reduced.
次に、図３７に、本実施の形態に係る容量線駆動回路の別の回路図を示す。図３７に示す回路では、図３２に示す回路における電圧源ＶＤＤ２の替わりに電圧源ＶＤＤ４を供給している。この電圧源ＶＤＤ４は、図３６に示すチャージポンプ回路で生成される２・ＶＤＤ−２・Ｖｔｈの電圧値を持つ電圧源である。 Next, FIG. 37 shows another circuit diagram of the capacitor line driving circuit according to the present embodiment. In the circuit shown in FIG. 37, the voltage source VDD4 is supplied instead of the voltage source VDD2 in the circuit shown in FIG. The voltage source VDD4 is a voltage source having a voltage value of 2 · VDD−2 · Vth generated by the charge pump circuit shown in FIG.
図３７に示す回路では、例えばノードＮ７が昇圧された場合、１回目の昇圧ではノードＮ７の電圧レベルがＶＤＤ−２・Ｖｔｈから２・ＶＤＤ−２・Ｖｔｈに上昇する。この結果、ノードＮ５の電圧レベルは、トランジスタＱ１５により２・ＶＤＤ−３・Ｖｔｈとなる。クロック信号／ＣＬＫがＬレベルになると、当該クロック信号／ＣＬＫの電圧レベルによりノードＮ７の電圧レベルが２・ＶＤＤ−４・Ｖｔｈとなる。そして、クロック信号／ＣＬＫが再びＨ（ＶＤＤ）レベルになると、ノードＮ７が昇圧され、その電圧レベルが３・ＶＤＤ−４・Ｖｔｈとなる。この結果、トランジスタＱ１５が非飽和領域で動作して、ノードＮ５の電圧レベルが電圧源ＶＤＤ４と同じ、２・ＶＤＤ−２・Ｖｔｈとなり、図３５に示す回路と同様にトランジスタＱ１９（Ｑ２０）の寸法を小さくすることができる。 In the circuit shown in FIG. 37, for example, when the node N7 is boosted, the voltage level of the node N7 rises from VDD−2 · Vth to 2 · VDD−2 · Vth in the first boosting. As a result, the voltage level of the node N5 becomes 2 · VDD−3 · Vth by the transistor Q15. When the clock signal / CLK becomes L level, the voltage level of the node N7 becomes 2 · VDD−4 · Vth depending on the voltage level of the clock signal / CLK. When the clock signal / CLK becomes H (VDD) level again, the node N7 is boosted and the voltage level becomes 3 · VDD−4 · Vth. As a result, the transistor Q15 operates in the non-saturated region, and the voltage level of the node N5 becomes 2 · VDD−2 · Vth, which is the same as the voltage source VDD4. The dimensions of the transistor Q19 (Q20) are the same as in the circuit shown in FIG. Can be reduced.
（変形例）
図３８に、本実施の形態に係る変形例のチャージポンプ回路の回路図を示す。図３８に示す回路図は、３・ＶＤＤ−３・Ｖｔｈの電圧を生成するチャージポンプ回路である。図３８に示すチャージポンプ回路は、トランジスタＱ４０，Ｑ４１，Ｑ４２をダイオード接続した構成で、ノードＮ１２に容量素子Ｃ３を介してクロック端子ＣＫに、ノードＮ１３に容量素子Ｃ５を介してクロック端子ＣＫにそれぞれ接続され、トランジスタＱ４２のドレインが容量素子Ｃ４を介して端子Ｓ１に接続されている。そして、図３８に示すチャージポンプ回路では、端子Ｓ８入力する電圧源ＶＤＤ５の電圧値をＶＤＤとすると、出力する電圧源ＶＤＤ４の電圧値が３・ＶＤＤ−３・Ｖｔｈとなる。
(Modification)
FIG. 38 shows a circuit diagram of a charge pump circuit according to a modification example of the present embodiment. The circuit diagram shown in FIG. 38 is a charge pump circuit that generates a voltage of 3 · VDD−3 · Vth. The charge pump circuit shown in FIG. 38 has a configuration in which transistors Q40, Q41, and Q42 are diode-connected. The node N12 is connected to the clock terminal CK via the capacitive element C3, and the node N13 is connected to the clock terminal CK via the capacitive element C5. The drain of the transistor Q42 is connected to the terminal S1 through the capacitive element C4. In the charge pump circuit shown in FIG. 38, when the voltage value of the voltage source VDD5 input to the terminal S8 is VDD, the voltage value of the output voltage source VDD4 is 3 · VDD−3 · Vth.
図３７に示す電圧源ＶＤＤ４に図３８に示すチャージポンプ回路を採用して３・ＶＤＤ−３・Ｖｔｈの電圧を供給した場合、上述したようにノードＮ７の電圧レベルが３・ＶＤＤ−４・Ｖｔｈであるので、ノードＮ５の電圧レベルが３・ＶＤＤ−５・Ｖｔｈまで上昇する。従って、図３７に示す回路図では、トランジスタＱ１９（Ｑ２０）の寸法をより小さくすることができる。 When the voltage of 3 · VDD−3 · Vth is supplied to the voltage source VDD4 shown in FIG. 37 using the charge pump circuit shown in FIG. 38, the voltage level of the node N7 is 3 · VDD−4 · Vth as described above. Therefore, the voltage level of the node N5 rises to 3 · VDD−5 · Vth. Therefore, in the circuit diagram shown in FIG. 37, the dimension of the transistor Q19 (Q20) can be further reduced.
なお、図３６，図３８に示すチャージポンプ回路では、ダイオード接続されたトランジスタＱ４０，Ｑ４１，Ｑ４２及び容量素子Ｃ３，Ｃ４，Ｃ５が容量線駆動回路と同一基板上で同時に形成されることを想定しているが、本発明はこれに限られず、基板外部に例えば、ディスクリートのダイオード素子、容量素子を用いて図３６，図３８に示すチャージポンプ回路を構成しても良い。 In the charge pump circuits shown in FIGS. 36 and 38, it is assumed that the diode-connected transistors Q40, Q41, and Q42 and the capacitive elements C3, C4, and C5 are formed simultaneously on the same substrate as the capacitive line driving circuit. However, the present invention is not limited to this, and the charge pump circuit shown in FIGS. 36 and 38 may be configured using, for example, discrete diode elements and capacitive elements outside the substrate.
実施の形態１から実施の形態９までの説明では、１行の走査線に接続される全画素に対し、列毎交互に２つの補償信号を画素電極に容量結合して駆動する例を示した。しかし、本発明に係る画像表示装置はこれに限られず、表示装置の画質を重視しない場合、図３９に示す画像表示装置のように１行の走査線に接続される全画素に対し、列毎に区別することなく１つの補償信号を容量結合して駆動する構成でも良い。 In the description from the first embodiment to the ninth embodiment, an example in which, for all the pixels connected to one scanning line, two compensation signals are alternately coupled to the pixel electrode for each column and driven is shown. . However, the image display device according to the present invention is not limited to this, and when the image quality of the display device is not emphasized, every column connected to all the pixels connected to one scanning line as in the image display device shown in FIG. A configuration may be adopted in which one compensation signal is capacitively coupled and driven without distinction.
図３９に示す画像表示装置では、走査線と容量線が交差しないので画素のレイアウト設計が容易になる。また、図３９に示す構成は、図１乃至図３に示した画像表示装置の構成に適用しても良い。 In the image display device shown in FIG. 39, since the scanning lines and the capacitance lines do not intersect, the pixel layout design becomes easy. The configuration shown in FIG. 39 may be applied to the configuration of the image display device shown in FIGS.
さらに、実施の形態１から実施の形態９までの説明では、奇数行と偶数行で容量線駆動回路の出力が反転する例を示したが、本発明はこれに限られず、奇数行と偶数行とで出力を反転させずにフレーム毎に出力を反転させる構成でも良い。なお、フレーム毎に出力を反転させる構成の場合、奇数行と偶数行で同一の容量線駆動回路を用いれば良い。
Further, in the description from
（実施の形態１０）
実施の形態９までの画像表示装置は、主に全画面共通のコモン電極と、ライン毎の容量線ＣＣＬとを備える構成であって、容量線駆動回路９０が容量線ＣＣＬを介して保持容量素子２７を駆動する容量結合駆動を行っていた。しかし、本発明に係る画像表示装置はこれに限られず、ライン毎に独立したコモン電極を備え、容量線駆動回路に替えて共通電極駆動回路が当該コモン電極を駆動するライン毎独立コモン駆動方式を採用する画像表示装置でも良い。以下の実施の形態では、ライン毎独立コモン駆動方式を採用する画像表示装置について説明する。
(Embodiment 10)
The image display device up to the ninth embodiment mainly includes a common electrode common to all screens and a capacitance line CCL for each line, and the capacitance
図４０に、本実施の形態１０に係る画像表示装置のブロック図を示す。図４０に示すブロック図では、本発明に係る画像表示装置の代表例として液晶表示装置１０の構成を示している。なお、本発明に係る画像表示装置は、図４０に示す液晶表示装置１０に限定されない。
FIG. 40 is a block diagram of the image display apparatus according to the tenth embodiment. In the block diagram shown in FIG. 40, the configuration of the liquid
まず、図４０に示す液晶表示装置１０は、液晶アレイ部２０と、ゲート線駆動回路（走査線駆動回路）３０と、ソースドライバ４０とを備えている。さらに、図４０に示す液晶表示装置１０では、後で詳しく説明する共通電極駆動回路９１を備えている。なお、図４０に示す液晶表示装置１０では、共通電極駆動回路９１が液晶アレイ部２０の右側に設けられているが、本発明はこれに限られず、ゲート線駆動回路３０が液晶アレイ部２０の基板上に形成されている場合、共通電極駆動回路９１を液晶アレイ部２０の左側に設けても良い。さらに、共通電極駆動回路９１は、ゲート線駆動回路３０で使用される電源線，信号線を共用化し、ゲート線駆動回路３０と一体化する構成でも良い。また、一体化する構成において、画像表示装置の解像度が高くなり、後述の画素２５の領域が小さくなって、共通電極駆動回路９１のピッチが画素２５のピッチよりも大きくなった場合、共通電極駆動回路９１を液晶アレイ部２０の両側に配置しても良い。この場合、奇数行の画素は左側の一体化回路で、偶数行の画素は右側の一体化回路で駆動する構成で良い。
First, the liquid
液晶アレイ部２０は、行列状に配設された複数の画素２５を備えている。さらに、液晶アレイ部２０には、画素の行（以下、画素ラインともいう）毎に、ゲート線ＧＬ１，ＧＬ２・・・（これらを総称してゲート線ＧＬという）が配設されている。また、液晶アレイ部２０には、画素の列（以下、画素列ともいう）毎に、データ線ＤＬ１，ＤＬ２・・・（これらを総称してデータ線ＤＬともいう）が配設されている。なお、図４０では、第１行及び第２行の第１列及び第２列に設けられた画素２５、それに対応して配設されたゲート線ＧＬ１，ＧＬ２、データ線ＤＬ１，ＤＬ２及びゲート線ＧＬ１，ＧＬ２に対応する共通電極線ＣＯＭＬ１，ＣＯＭＬ２・・・（これらを総称して共通電極線ＣＯＭＬともいう）が代表的に図示されている。
The liquid
各画素２５は、対応するデータ線ＤＬと画素電極Ｎｐとの間に画素スイッチ素子２６、画素電極Ｎｐと共通電極線ＣＯＭＬとの間に保持容量素子２７、画素電極Ｎｐと共通電極線ＣＯＭＬとの間に液晶表示素子２８を有している。液晶表示素子２８は、画素電極Ｎｐと共通電極線ＣＯＭＬとの間に生じる電位差に応じて、挟持された液晶の配向性を変化させて表示輝度を変化する。これにより、各画素２５の輝度は、データ線ＤＬ及び画素スイッチ素子２６を介して画素電極Ｎｐへ伝達される表示電圧によってコントロールすることが可能となる。即ち、最大輝度に対応する電圧差と最小輝度に対応する電圧差との間の中間的な電圧差を、画素電極Ｎｐと共通電極線ＣＯＭＬとの間に印加することによって、各画素２５は中間的な輝度を得ることができる。従って、図４０に示す液晶表示装置１０は、上記表示電圧を段階的に設定することにより階調的な輝度を表示することが可能となる。また、液晶表示素子２８は、画素電極Ｎｐと共通電極線ＣＯＭＬとの間で、電気的な容量素子として働くことになる。
Each
次に、ゲート線駆動回路３０は、所定の走査周期に基づき、ゲート線ＧＬを順に選択して駆動する。そして、ゲート線ＧＬのそれぞれは、対応する画素スイッチ素子２６のゲートに接続されている。ゲート線駆動回路３０が特定のゲート線ＧＬを選択している間、当該ゲート線ＧＬに接続されている画素は、画素スイッチ素子２６が導通状態となり画素電極Ｎｐと対応するデータ線ＤＬとが接続される。そのため、画素電極Ｎｐには、データ線ＤＬを介して表示信号に対応した表示電圧が供給される。
Next, the gate
そして、画素電極Ｎｐでは、供給された表示電圧が保持容量素子２７によりそのレベルが保持される。なお、画素スイッチ素子２６は、一般的に液晶表示素子２８と同一の絶縁基板（ガラス基板や樹脂基板等）上に形成されたＴＦＴ（Thin Film Transistor）で構成される。
In the pixel electrode Np, the level of the supplied display voltage is held by the holding
次に、共通電極線ＣＯＭＬは、ゲート線ＧＬに沿って配置され、対応するゲート線ＧＬに接続された各画素２５の液晶表示素子２８の共通電極に接続される。共通電極駆動回路９１は、当該共通電極線ＣＯＭＬに対して、画素電極Ｎｐに書き込まれた表示電圧の極性に応じた電圧を供給する。
Next, the common electrode line COML is arranged along the gate line GL, and is connected to the common electrode of the liquid
次に、ソースドライバ４０は、Ｎビットのデジタル信号である表示信号ＳＩＧによって段階的に設定された表示電圧を、データ線ＤＬへ出力する。ここで、表示信号ＳＩＧが例えば６ビットの信号とすると、表示信号ＳＩＧは表示信号ビットＤＢ０〜ＤＢ５により構成される。６ビットの表示信号ＳＩＧに基づくと、各画素２５は、２6＝６４段階の階調表示が可能となる。さらに、画素２５がＲ（Ｒｅｄ），Ｇ（Ｇｒｅｅｎ）及びＢ（Ｂｌｕｅ）の３色で１つの表示単位を構成すれば、約２６万色のカラー表示が可能となる。
Next, the
また、図４０に示すソースドライバ４０は、シフトレジスタ５０と、データラッチ回路５２，５４と、階調電圧生成回路６０と、デコード回路７０と、アナログアンプ８０とを備えている。表示信号ＳＩＧは、各々の画素２５の表示輝度に対応する表示信号ビットＤＢ０〜ＤＢ５がシリアルに生成されて構成されている。即ち、各タイミングにおける表示信号ビットＤＢ０〜ＤＢ５は、液晶アレイ部２０中のいずれか１つの画素２５における表示輝度を示している。
The
次に、シフトレジスタ５０は、表示信号ＳＩＧの設定を切り換える周期に同期したタイミングで、データラッチ回路５２に対し表示信号ビットＤＢ０〜ＤＢ５の取込みを指示する。データラッチ回路５２は、シリアルに生成された表示信号ビットＤＢ０〜ＤＢ５で構成された表示信号ＳＩＧを順に取り込み、１つの画素ライン分の表示信号ＳＩＧを保持する。
Next, the
一方、データラッチ回路５４には、ラッチ信号ＬＴが入力される。このラッチ信号ＬＴは、データラッチ回路５２に１つの画素ライン分の表示信号ＳＩＧが取り込まれるタイミングで活性化する。つまり、データラッチ回路５４は、ラッチ信号ＬＴの活性化するタイミングに応答して、データラッチ回路５２に保持されている１つの画素ライン分の表示信号ＳＩＧを取り込む。
On the other hand, the latch signal LT is input to the
階調電圧生成回路６０は、高電圧ＶＤＨと低電圧ＶＤＬとの間に直列に接続された６３個の分圧抵抗で構成されている。そして、階調電圧生成回路６０は、この６３個の分圧抵抗を用いて６４段階の階調電圧Ｖ１〜Ｖ６４を生成する。
The gradation
デコード回路７０は、データラッチ回路５４で保持されている表示信号ＳＩＧをデコードする。そして、デコード回路７０は、当該デコード結果に基づいて各デコード出力ノードＮｄ１，Ｎｄ２・・・（これらを総称してデコード出力ノードＮｄという）に出力する電圧を、階調電圧生成回路６０で生成した階調電圧Ｖ１〜Ｖ６４の内から選択する。
The
その結果、データラッチ回路５４に保持された１つの画素ライン分の表示信号ＳＩＧに対応した表示電圧（階調電圧Ｖ１〜Ｖ６４のいずれか１つの電圧）が同時に（パラレルに）デコード出力ノードＮｄから出力される。なお、図４０では、第１列目及び第２列目のデータ線ＤＬ１，ＤＬ２に対応するデコード出力ノードＮｄ１，Ｎｄ２が代表的に図示されている。
As a result, the display voltage (any one of the gradation voltages V1 to V64) corresponding to the display signal SIG for one pixel line held in the
次に、アナログアンプ８０は、デコード回路７０からデコード出力ノードＮｄに出力された各表示電圧に対応したアナログ電圧に増幅して、データ線ＤＬに出力する。
Next, the
以上のように、本実施の形態に係る液晶表示装置１０は、ソースドライバ４０が、所定の走査周期に基づいて、一連の表示信号ＳＩＧに対応する表示電圧を１画素ライン分ずつデータ線ＤＬへ出力し、ゲート線駆動回路３０がその走査周期に同期してゲート線ＧＬを順に駆動することにより液晶アレイ部２０に表示信号ＳＩＧに基づいた画像を表示させる。
As described above, in the liquid
なお、液晶アレイ部２０の構成は、図４０に示す構成に限られず、例えば、図４１に示す液晶アレイ部２０の構成であっても良い。図４１に示す液晶アレイ部２０は、保持容量素子２７の一端を、共通電極駆動回路９１ではなく、任意の電圧レベルを持つ電源ＶＣＳに接続する構成である。この電源ＶＣＳは、保持容量素子２７が画素電極Ｎｐにおける電位を交流的に安定化すればよいので、低インピーダンスの一定電圧源であれば良い。図４１に示す液晶アレイ部２０の構成により、共通電極駆動回路９１の負荷を小さくすることができ、共通電極駆動回路９１を小型化して消費電力を削減することができる。
Note that the configuration of the liquid
また、図４０に示す液晶表示装置１０では、共通電極駆動回路９１、ゲート線駆動回路３０及びソースドライバ４０が液晶アレイ部２０を同一の絶縁体基板上に一体として形成される構成であった。しかし、本発明はこれに限られず、ゲート線駆動回路３０及びソースドライバ４０は、液晶アレイ部２０の外部回路として設けても良い。
In the liquid
例えば、図４２に、ソースドライバ４０の代わりに、単結晶シリコン基板上に形成された半導体集積回路によるソースドライバＩＣ１００を外部回路として設け、ゲート線駆動回路３０、共通電極駆動回路９１及び液晶アレイ部２０を同一の絶縁体基板１１上に形成する構成を示す。
For example, in FIG. 42, instead of the
また、図４３に、ソースドライバ４０及びゲート線駆動回路３０の代わりに、半導体集積回路によるソースドライバＩＣ１００及びゲートドライバＩＣ１１０を外部回路として設け、共通電極駆動回路９１及び液晶アレイ部２０を同一の絶縁体基板１１上に形成する構成を示す。
43, instead of the
なお、ゲート線の走査方法には、一般的に図４０中の上方から下方又は下方から上方のいずれか一方方向に走査する方法と、使用条件に応じて両方向を切換えて走査する方法とがある。それぞれのゲート線の走査方法は、本発明に係る画像表示装置に適用することができるが、以下に説明する本実施の形態に係る画像表示装置では、まず単一方向の走査方法を用いた場合について説明する。 Note that the gate line scanning method generally includes a method of scanning in any one direction from the upper side to the lower side or the lower side to the upper side in FIG. 40 and a method of scanning by switching both directions in accordance with use conditions. . Each gate line scanning method can be applied to the image display device according to the present invention. However, in the image display device according to the present embodiment described below, first, the scanning method in a single direction is used. Will be described.
以下に、本実施の形態に係る画像表示装置の説明を行うが、特許文献４に示されるように、ライン毎独立コモン駆動方式では、ゲートライン反転駆動、フレーム反転駆動が可能である。本実施の形態に係る画像表示装置についても両駆動を適用することが可能であるが、説明を簡単にするために、ゲートライン反転駆動を適用した画像表示装置について説明する。
The image display apparatus according to the present embodiment will be described below. As shown in
図４４に、本実施の形態に係る共通電極駆動回路９１の回路図を示す。図４４に示す共通電極駆動回路は、画素ラインの奇数行におけるのゲート線駆動信号に対応する共通電極駆動回路９１を示している。図４４に示す共通電極駆動回路９１に用いられるトランジスタは、ポリシリコンＴＦＴ、アモルファスシリコンＴＦＴ、有機ＴＦＴのいずれであっても良い。
FIG. 44 shows a circuit diagram of the common
また、図４４に示す共通電極駆動回路９１に用いられるトランジスタはＮ型とし、そのしきい値電圧Ｖｔｈは全て等しいと仮定する。Ｎ型のトランジスタは、ゲートがソースに対しＨ（Ｈｉｇｈ)レベルになると活性（オン)状態となり、Ｌ（Ｌｏｗ)レベルになると非活性（オフ)状態となる。なお、図４４に示す共通電極駆動回路９１に用いられているトランジスタはＮ型としたが、本発明の共通電極駆動回路９１に用いられているトランジスタはＰ型トランジスタで構成しても良い。Ｐ型のトランジスタは、ゲートがソースに対しＬ（Ｌｏｗ）レベルになると活性（オン）状態となり、Ｈ（Ｈｉｇｈ）レベルになると非活性（オフ）状態となる。
Further, it is assumed that the transistors used in the common
一般的に、画像表示装置の基準電位は、画素に書き込まれる表示信号の電位を基準に設定されるが、本実施の形態に係る画像表示装置の基準電位では、説明を容易にするために共通電極駆動回路９１の低電位電源の電位を便宜的に基準電位ＶＳＳとする。同様に、本実施の形態に係る画像表示装置の高電位電源ＶＤＤ２の電位は同一としてＶＤＤとする。本実施の形態に係る画像表示装置の極性制御信号ＶＦＲ，／ＶＦＲは、ＨレベルをＶＤＤ，ＬレベルをＶＳＳとする。さらに、本実施の形態に係る画像表示装置のクロック信号（ＣＬＫ，／ＣＬＫ）も、ＨレベルをＶＤＤ，ＬレベルをＶＳＳとする。また、図４４に示すＶＣＯＭＨ及びＶＣＯＭＬは、共通電極線ＣＯＭＬを駆動する共通電極駆動信号ＣＯＭｎに対し、Ｈレベル及びＬレベルをそれぞれ供給する電圧源である。
In general, the reference potential of the image display device is set with reference to the potential of the display signal written to the pixel. However, the reference potential of the image display device according to the present embodiment is common for ease of explanation. For the sake of convenience, the potential of the low potential power source of the
次に、図４４に示す共通電極駆動回路９１は、極性切換え回路７と、出力レベル保持回路２と、出力回路３とを備えている。なお、図４４に示す共通電極駆動回路９１は、上述の実施の形態で説明した構成要素と同じ機能を有するものは同じ符号を付して説明する。以下の図面も同様である。
Next, the common
まず、極性切換え回路７は、出力信号の極性を決定する。図４４に示す極性切換え回路７は、端子ＩＮ１がゲートに、端子ＩＮ２がソースにそれぞれ接続されたトランジスタＱ５と、端子ＩＮ１がゲートに、端子ＩＮ３がソースにそれぞれ接続されたトランジスタＱ７とを備えている。端子ＩＮ１には入力信号であるゲート線駆動信号Ｇｎ−２が、端子ＩＮ２には極性制御信号ＶＦＲが、端子ＩＮ３には極性制御信号／ＶＦＲがそれぞれ入力される。また、トランジスタＱ５のドレインから極性切換信号ＰＣが、トランジスタＱ７のドレインから極性切換信号／ＰＣがそれぞれ出力される。
First, the
出力レベル保持回路２は、極性切換え回路７の出力信号（ＰＣ，／ＰＣ）に駆動能力を与え、且つその出力レベルを１フレーム間低インピーダンスで保持する。図４４に示す出力レベル保持回路２は、基準電位ＶＳＳに接続される端子Ｓ１と高電位電源ＶＤＤ２に接続される端子Ｓ３のとの間に直列接続されたトランジスタＱ１５及びトランジスタＱ１６と、高電位電源ＶＤＤ２がゲートに接続されたトランジスタＱ１７及びトランジスタＱ１８とを備えている。極性切換え回路７の出力である極性切換信号ＰＣがノードＮ５に、極性切換え回路７の出力である極性切換信号／ＰＣがノードＮ６にそれぞれ入力される。
The output
また、トランジスタＱ１５のゲートと、トランジスタＱ１７のドレインとの共通接続ノードであるノードＮ７は、容量素子Ｃ１を介してクロック信号ＣＬＫが入力される端子ＣＫに接続されている。トランジスタＱ１６のゲートと、トランジスタＱ１８のドレインとの共通接続ノードであるノードＮ８は、容量素子Ｃ２を介してクロック信号ＣＬＫが入力される端子ＣＫに接続されている。 A node N7, which is a common connection node between the gate of the transistor Q15 and the drain of the transistor Q17, is connected to a terminal CK to which the clock signal CLK is input via the capacitive element C1. A node N8, which is a common connection node between the gate of the transistor Q16 and the drain of the transistor Q18, is connected to the terminal CK to which the clock signal CLK is input via the capacitive element C2.
出力回路３は、出力レベル保持回路２の出力を受けてより高い駆動能力を持つ共通電極駆動信号ＣＯＭｎを出力する。図４４に示す出力回路３は、電源ＶＣＯＭＬと接続される端子Ｓ４と電源ＶＣＯＭＨと接続される端子Ｓ５との間に直列接続されたトランジスタＱ１９，Ｑ２０を備える。トランジスタＱ１９のゲートにはノードＮ５の出力である極性切換信号ＰＣが、トランジスタＱ２０のゲートにはノードＮ６の出力である極性切換信号／ＰＣがそれぞれ入力される。トランジスタＱ１９とトランジスタＱ２０との共通接続ノードである出力ノードＯＵＴから共通電極駆動信号ＣＯＭｎが共通電極線ＣＯＭＬｎに対して出力される。
The
図４５に、本実施の形態に係る共通電極駆動回路９１の動作波形図を示す。図４５に示す動作波形において極性制御信号ＶＦＲと極性制御信号／ＶＦＲは、画素２５に書き込まれるデータの極性に応じてそのレベルが決定される信号で、互いに相補の信号であり、画像表示装置のブランキング期間において、１フレーム毎にそのレベルが交番する。図４５に示す動作波形では、極性制御信号ＶＦＲがＨレベルの期間を奇数フレーム、Ｌレベルの期間を偶数フレームと定義する。
FIG. 45 shows an operation waveform diagram of the common
図４５に示す動作波形においてクロック信号ＣＬＫ，／ＣＬＫは、一定周期で交番する繰り返し信号である。クロック信号ＣＬＫ，／ＣＬＫには、例えば、ゲート線駆動回路３０において、ゲート線駆動信号Ｇｎを生成するために用いられるクロック信号を用いても良い。図４５に示すクロック信号ＣＬＫ，／ＣＬＫには、ゲート線駆動回路３０に用いられるクロック信号を用いている。
In the operation waveform shown in FIG. 45, the clock signals CLK and / CLK are repetitive signals that alternate at a constant cycle. As the clock signals CLK and / CLK, for example, a clock signal used for generating the gate line driving signal Gn in the gate
図４４に示す共通電極駆動回路９１の入力信号は、共通電極駆動信号ＣＯＭｎに対応するゲート線駆動信号Ｇｎの１行前のゲート線駆動信号Ｇｎ−１である。本実施の形態では、容易に得ることができるゲート線ＧＬｎ−１に供給されているゲート線駆動信号Ｇｎ−１を共通電極駆動回路９１の入力信号として直接用いているが、同じタイミングで且つ所定の電圧レベルを持つ信号であればゲート線駆動信号Ｇｎ−１に限らない。
The input signal of the common
次に、図４５の動作波形を参照して、図４４に示す共通電極駆動回路９１の動作を説明する。まず、時刻ｔ１では、極性制御信号ＶＦＲ，／ＶＦＲのレベルがそれぞれ変化すると、入力端子ＩＮ２がＶＤＤの電圧レベルに、入力端子ＩＮ３がＶＳＳの電圧レベルにそれぞれ設定される。ノードＮ５〜ノードＮ８，出力ノードＯＵＴの電圧レベルは前フレームの動作によって決まっており、ここではノードＮ５，Ｎ７，出力ノードＯＵＴがＶＳＳの電圧レベル（以下、Ｌレベルともいう）、ノードＮ６，Ｎ８がＶＤＤの電圧レベル（以下、Ｈレベルともいう）である。
Next, the operation of the common
時刻ｔ２では、ゲート線駆動信号Ｇｎ−１がＨレベル（ＶＤＤ）になると、トランジスタＱ５，Ｑ７がオン状態となる。まず、極性切換信号／ＰＣがＬレベル（ＶＳＳ）になり、トランジスタＱ１３，Ｑ２０をオフ状態にする。それとほぼ同時に、極性切換信号ＰＣはＨレベル（ＶＤＤ−Ｖｔｈ）となり、トラトランジスタＱ１４，Ｑ１９をオン状態にする。これに対応して、ノードＮ８がＬレベル（ＶＳＳ）に、ノードＮ７がＨレベル（ＶＤＤ−Ｖｔｈ）になる。トランジスタＱ１９のゲートには、トランジスタＱ１９が非飽和領域で動作する電圧が供給されるので、出力ノードＯＵＴは電源ＶＣＯＭＨのレベルになる。 At time t2, when the gate line drive signal Gn-1 becomes H level (VDD), the transistors Q5 and Q7 are turned on. First, the polarity switching signal / PC becomes L level (VSS), and the transistors Q13 and Q20 are turned off. At substantially the same time, the polarity switching signal PC becomes H level (VDD-Vth), and the transistor transistors Q14 and Q19 are turned on. Correspondingly, the node N8 becomes L level (VSS), and the node N7 becomes H level (VDD-Vth). Since the voltage at which the transistor Q19 operates in the non-saturation region is supplied to the gate of the transistor Q19, the output node OUT is at the level of the power supply VCOMH.
時刻ｔ３では、ゲート線駆動信号Ｇｎ−１がＬレベルになると、トランジスタＱ５，Ｑ７がオフ状態となり、ノードＮ５，Ｎ６と入力端子ＩＮ２，ＩＮ３がそれぞれ電気的に分離される。即ち、入力端子ＩＮ２，ＩＮ３に入力された極性制御信号ＶＦＲ，／ＶＦＲはゲート線駆動信号Ｇｎ−１の立下る時刻ｔ４で、それぞれノードＮ５，Ｎ６にラッチされる。このことから極性制御信号ＶＦＲ，／ＶＦＲは、必ずしも１フレーム間ＨレベルあるいはＬレベルの状態を維持する必要がないことを意味している。つまり、ゲート線駆動信号Ｇｎ−１がＬレベルになる時に極性制御信号ＶＦＲ、／ＶＦＲが所定のレベルに設定されていればよい。但し、極性制御信号ＶＦＲ、／ＶＦＲの電圧レベルが交番することにより消費電力が増大することになる。 At time t3, when the gate line drive signal Gn-1 becomes L level, the transistors Q5 and Q7 are turned off, and the nodes N5 and N6 and the input terminals IN2 and IN3 are electrically separated from each other. That is, the polarity control signals VFR and / VFR input to the input terminals IN2 and IN3 are latched at the nodes N5 and N6, respectively, at time t4 when the gate line drive signal Gn-1 falls. This means that the polarity control signals VFR and / VFR do not necessarily need to maintain the H level or L level state for one frame. That is, it is only necessary that the polarity control signals VFR and / VFR are set to a predetermined level when the gate line drive signal Gn-1 becomes L level. However, power consumption increases when the voltage levels of the polarity control signals VFR and / VFR alternate.
さらに、時刻ｔ３にクロック信号／ＣＬＫがＨレベルになる。クロック信号／ＣＬＫの電圧変化分となるＶＤＤは、容量素子Ｃ１を介してノードＮ７に結合される。ノードＮ７は、既にノードＮ５からトランジスタＱ１７を介してＶＤＤ−Ｖｔｈの電圧レベルに充電されているので、電圧レベルがさらに略２・ＶＤＤ−Ｖｔｈに昇圧される。ノードＮ７がさらに昇圧されると、トランジスタＱ１５が非飽和領域でオン状態となり、ノードＮ５が高電位電源ＶＤＤ２によりＶＤＤの電圧レベルまで充電される。 Further, clock signal / CLK becomes H level at time t3. VDD that is a voltage change amount of the clock signal / CLK is coupled to the node N7 through the capacitive element C1. Since the node N7 has already been charged from the node N5 through the transistor Q17 to the voltage level of VDD-Vth, the voltage level is further boosted to about 2 · VDD-Vth. When the node N7 is further boosted, the transistor Q15 is turned on in the non-saturated region, and the node N5 is charged to the voltage level of VDD by the high potential power supply VDD2.
他方、トランジスタＱ１６，Ｑ１８，容量素子Ｃ２から構成される回路では、ノードＮ６がＬレベルなので、ノードＮ８もＬレベルとなっている。クロック信号／ＣＬＫが立上ると、容量素子Ｃ２を介して結合されたノードＮ８の電圧レベルが上昇する。しかし、トランジスタＱ１４がオン状態なので、ノードＮ６，Ｎ８の電圧レベルは、一定レベル上昇後、瞬時にＬレベルに低下する。即ち、ノードＮ６，Ｎ８には、スパイク状の電圧が生成される。トランジスタＱ１４及びトランジスタＱ１８のオン抵抗値と容量素子Ｃ２の容量値を適切に設定することにより、このスパイク電圧は小さくすることができ、トランジスタＱ１６のオフ状態を維持することができる。即ち、ノードＮ６はＬレベルに保たれると同時に、トランジスタＱ１６とトランジスタＱ１４を通して電源ＶＤＤ２とＶＳＳとの間に貫通電流は殆ど流れず、電力は殆ど消費されない。 On the other hand, in the circuit composed of the transistors Q16 and Q18 and the capacitive element C2, since the node N6 is at the L level, the node N8 is also at the L level. When clock signal / CLK rises, the voltage level of node N8 coupled through capacitive element C2 rises. However, since transistor Q14 is on, the voltage levels at nodes N6 and N8 instantaneously drop to L level after a certain level rise. That is, spike-like voltages are generated at the nodes N6 and N8. By appropriately setting the on-resistance values of the transistors Q14 and Q18 and the capacitance value of the capacitive element C2, the spike voltage can be reduced and the off-state of the transistor Q16 can be maintained. That is, the node N6 is kept at the L level, and at the same time, almost no through current flows between the power supply VDD2 and VSS through the transistor Q16 and the transistor Q14, so that almost no power is consumed.
以上のように本実施の形態に係る容量線駆動回路では、電力を殆ど消費することなく、出力はＨレベル側のみがプルアップされ、Ｌレベル側はプルアップされない選択的プルアップ動作が行われる。 As described above, in the capacitor line driving circuit according to the present embodiment, a selective pull-up operation is performed in which the output is pulled up only on the H level side and is not pulled up on the L level side without consuming almost any power. .
時刻ｔ４では、クロック信号／ＣＬＫがＬレベルになると、ノードＮ７の電圧レベルは再びＶＤＤ−Ｖｔｈとなり、ノードＮ５は高インピーダンス状態のＶＤＤレベルとなる。 At time t4, when the clock signal / CLK becomes L level, the voltage level of the node N7 becomes VDD-Vth again, and the node N5 becomes VDD level in the high impedance state.
以降、ノードＮ７はクロック信号／ＣＬＫがＨレベルに変化する度に略２・ＶＤＤ−Ｖｔｈに昇圧され、これに応じてトランジスタＱ１５がオン状態となりノードＮ５が高電位電源ＶＤＤ２によりＶＤＤの電圧レベルに充電され、リーク電流によるノードＮ５のレベル低下を補償している。この結果、出力ノードＯＵＴは低インピーダンスのＨレベルを１フレーム間維持することができる。さらに、この期間、高電位電源ＶＤＤ２と低電位電源ＶＳＳ間に貫通電流は殆ど流れず、低消費電力状態も維持できる。 Thereafter, the node N7 is boosted to approximately 2 · VDD−Vth every time the clock signal / CLK changes to the H level, and accordingly the transistor Q15 is turned on and the node N5 is brought to the VDD voltage level by the high potential power supply VDD2. It is charged and compensates for the level drop of the node N5 due to the leakage current. As a result, the output node OUT can maintain the low impedance H level for one frame. Further, during this period, almost no through current flows between the high potential power supply VDD2 and the low potential power supply VSS, and the low power consumption state can be maintained.
ここで、極性切換え信号ＰＣ（／ＰＣ）のＨレベルを保持するためのクロック信号としてゲート線駆動回路に用いられるクロック信号を用いる場合について説明したが、リーク電流による電圧レベルの低下を補償することができれば、より周波数の低いクロック信号を用いて電力消費を低減してもよい。 Here, the case where the clock signal used in the gate line driving circuit is used as the clock signal for holding the H level of the polarity switching signal PC (/ PC) has been described. However, the decrease in the voltage level due to the leakage current is compensated. If possible, power consumption may be reduced by using a clock signal having a lower frequency.
時刻ｔ５では、極性制御信号ＶＦＲ，／ＶＦＲがそれぞれＬレベル，Ｈレベルに変化するが、トランジスタＱ５，Ｑ７のオフ状態が維持されているので、ノードＮ５，Ｎ６，出力ノードＯＵＴの電圧レベルは維持される。 At time t5, the polarity control signals VFR and / VFR change to the L level and the H level, respectively, but since the transistors Q5 and Q7 are kept off, the voltage levels of the nodes N5 and N6 and the output node OUT are maintained. Is done.
時刻ｔ６でゲート線駆動信号Ｇｎ−１がＨレベルになると、トランジスタＱ５，Ｑ７がオン状態となって、極性切換え回路２において、時刻ｔ２と逆の動作が行われる。つまり、極性切換え信号ＰＣがＬレベル（ＶＳＳ）、極性切換え信号／ＰＣがＨレベル（ＶＤＤ−Ｖｔｈ）となり、これに応じて出力ノードＯＵＴが電源ＶＣＣＬの電圧レベルになる。
When the gate line drive signal Gn-1 becomes H level at time t6, the transistors Q5 and Q7 are turned on, and the
時刻ｔ７，ｔ８では、時刻ｔ３，ｔ４においてノードＮ５，Ｎ６，出力ノードＯＵＴの電圧レベルを反転させたのと同じ動作が行われる。時刻ｔ８以降、ノードＮ６でのＶＤＤの電圧レベルがクロック信号／ＣＬＫにより保持され、これに応じてノードＮ５及び出力ノードＯＵＴが低インピーダンスのＬレベルを１フレーム間維持できる。 At times t7 and t8, the same operation is performed as when the voltage levels of the nodes N5 and N6 and the output node OUT are inverted at times t3 and t4. After time t8, the voltage level of VDD at the node N6 is held by the clock signal / CLK, and accordingly the node N5 and the output node OUT can maintain the low impedance L level for one frame.
本実施の形態に係る画像表示装置では、共通電極駆動回路９１におけるトランジスタのゲート電圧を低消費電力でかつ低インピーダンスで供給するようにしたので、トランジスタのリーク電流による共通電極駆動信号の電圧レベルの不安定性を防止することができ、表示異常を防ぐことができる。
In the image display device according to the present embodiment, the gate voltage of the transistor in the common
（変形例）
以上で説明した図４４に示す共通電極駆動回路９１は、奇数行に対応する共通電極駆動信号を生成する回路に関するものである。本変形例では、偶数行に対応する共通電極駆動信号を生成する回路を図４６，図４７に示す。図４６，図４７に示す回路にも奇数行に対応する図４４に示す回路と同様に、対応するゲート線の１行前のゲート線駆動信号が入力信号として入力される。例えば、対応する偶数行をＧＬｎ＋１と仮定すると、共通電極駆動信号の生成する回路の入力としてゲート線駆動信号Ｇｎが入力される。また、クロック端子ＣＫには、ゲート線駆動信号Ｇｎと活性期間の重ならないクロック信号ＣＬＫが入力される。
(Modification)
The common
図４６，図４７に示す回路構成は、奇数行に対応する図４４に示す回路と基本的に同じであるが、図４６に示す回路では、図４４に示す回路に対して反転出力が得られるように、出力回路３のトランジスタＱ１９，Ｑ２０のゲートへの入力が互に交換されている。
The circuit configuration shown in FIGS. 46 and 47 is basically the same as the circuit shown in FIG. 44 corresponding to the odd-numbered rows, but the circuit shown in FIG. 46 can obtain an inverted output with respect to the circuit shown in FIG. Thus, the inputs to the gates of the transistors Q19 and Q20 of the
また、図４７に示す回路では、図４４に示す回路に対して反転出力が得られるように、入力端子ＩＮ２，ＩＮ３に入力される極性制御信号ＶＦＲ，／ＶＦＲを互に交換している。図４６，図４７に示す回路では、奇数行の場合と逆に、共通電極駆動信号は奇数フレーム（極性制御信号ＶＦＲがＨレベル）の時立下り、偶数フレーム（極性制御信号ＶＦＲがＬレベル）の時に立上る。 In the circuit shown in FIG. 47, the polarity control signals VFR and / VFR inputted to the input terminals IN2 and IN3 are exchanged with each other so that an inverted output can be obtained with respect to the circuit shown in FIG. In the circuits shown in FIGS. 46 and 47, in contrast to the case of the odd-numbered row, the common electrode drive signal falls when the odd-numbered frame (polarity control signal VFR is at the H level) and the even-numbered frame (polarity control signal VFR is at the L level). Get up at the time.
図４８に示す波形は、奇数行、偶数行の両方をまとめた画像表示装置の動作波形である。図４８に示す波形では、ゲート線駆動信号Ｇｎ−１，Ｇｎ，Ｇｎ＋１に対し、対応の共通線駆動信号ＣＯＭｎ−１，ＣＯＭｎ，ＣＯＭｎ＋１が１行前にその極性が反転し、且つ１行毎に共通線駆動信号ＣＯＭｎ−１，ＣＯＭｎ，ＣＯＭｎ＋１の極性が反転していることが分かる。 The waveform shown in FIG. 48 is an operation waveform of the image display device in which both odd and even rows are combined. In the waveform shown in FIG. 48, the polarity of the corresponding common line drive signals COMn-1, COMn, COMn + 1 is inverted one row before the gate line drive signals Gn-1, Gn, Gn + 1, and for each row. It can be seen that the polarities of the common line drive signals COMn-1, COMn, and COMn + 1 are reversed.
なお、以下で説明する実施の形態に係る共通電極駆動回路９１についても、説明を容易にするために、奇数行に対応する回路（実施の形態１０では図４４）を代表して説明する。その場合であっても、図４６，図４７に示す回路構成で用いた変更を適用することで、同様に偶数行に対応する容量線駆動回路とすることができる。
Note that the common
また、本実施の形態では、画素電極２５へのデータの書き込みが終了するまでに共通電極線ＣＯＭＬｎが所定のレベルに設定されるように前段のゲート線駆動信号Ｇｎを用いて共通電極駆動信号ＣＯＭｎを生成している共通電極駆動回路９１について説明した。しかし、本発明はこれに限られず、画素電極２５へのデータの書き込みが終了するまでに共通電極線ＣＯＭＬｎが所定のレベルに設定されれば、同一行のゲート線駆動信号Ｇｎを用いて共通電極駆動信号ＣＯＭｎを生成しても良い。
In the present embodiment, the common electrode drive signal COMn is used by using the previous gate line drive signal Gn so that the common electrode line COMLn is set to a predetermined level before the writing of data to the
具体的に、本実施の形態の変形例となる奇数行の共通電極駆動回路９１の回路図を図４９に示す。図４９に示す回路は、図４４に示す回路とは異なり、入力端子ＩＮ１に同一行のゲート線駆動信号Ｇｎ、クロック端子ＣＫにゲート線駆動信号Ｇｎと活性期間が重ならないクロック信号／ＣＬＫが入力される。
Specifically, FIG. 49 shows a circuit diagram of an odd-numbered row common
図４９に示す回路は、後述の双方向走査型ゲート線駆動回路を構成する場合、回路構成を単純化できる利点がある。また、図４９に示す回路は、前述のゲートライン反転駆動方式や、フレーム反転駆動方式にも適用することが可能である。 The circuit shown in FIG. 49 has an advantage that the circuit configuration can be simplified when a bidirectional scanning gate line driving circuit described later is formed. The circuit shown in FIG. 49 can also be applied to the above-described gate line inversion driving method and frame inversion driving method.
図５０に、図４９に示す回路の動作波形を示す。図５０に示す波形では、ゲート線駆動信号Ｇｎが立下がるまで（時刻ｔ３）に、共通電極駆動信号ＣＯＭｎが所定のレベルに達している。図５０に示す動作波形を得るためには、図４４に示す回路に比べてゲート幅が広いトランジスタを図４９に示す回路に採用して、回路動作を高速化する必要がある。 FIG. 50 shows operation waveforms of the circuit shown in FIG. In the waveform shown in FIG. 50, the common electrode drive signal COMn has reached a predetermined level until the gate line drive signal Gn falls (time t3). In order to obtain the operation waveform shown in FIG. 50, it is necessary to employ a transistor having a wider gate width than the circuit shown in FIG. 44 in the circuit shown in FIG.
図５１に、本実施の形態に係る共通電極駆動回路９１の別の変形例を示す。図５１に示す回路は、出力レベル保持回路２の昇圧容量素子Ｃ１，Ｃ２に、ＭＯＳ容量素子を用いている点が、図４４に示す回路と異なる。このＭＯＳ容量素子は、ゲートとソース／ドレイン間の電圧がしきい値電圧Ｖｔｈ以上であればチャネルが形成され、容量が形成される。
FIG. 51 shows another modification of the common
そして、図５１に示す回路では、ＭＯＳ容量のゲート端子がノードＮ７，Ｎ８に、ソース／ドレイン端子がクロック端子ＣＫに接続されている。そのため、極性切換え信号ＰＣ，／ＰＣの電圧レベルがＨレベルの場合、ゲートとソース／ドレイン間の電圧はＶｔｈ以上となり容量が形成されるので、極性切換え信号ＰＣ，／ＰＣのＨレベルはプルアップされる。 In the circuit shown in FIG. 51, the gate terminal of the MOS capacitor is connected to the nodes N7 and N8, and the source / drain terminal is connected to the clock terminal CK. Therefore, when the voltage level of the polarity switching signals PC and / PC is H level, the voltage between the gate and the source / drain becomes Vth or more and a capacitance is formed, so that the H level of the polarity switching signals PC and / PC is pulled up. Is done.
逆に、極性切換え信号ＰＣ，／ＰＣの電圧レベルがＬレベルの場合、ゲートとソース／ドレイン間の電圧はＶｔｈ以下となり容量が形成されず、容量が見かけ上存在しないことになり、クロック信号ＣＬＫの立上り時に出力ノードＯＵＴに生じるスパイク電圧を無くすことができる。また、この場合、Ｌレベル出力側で消費されるクロック信号による交流電力も削減される。 On the other hand, when the voltage level of the polarity switching signals PC and / PC is L level, the voltage between the gate and the source / drain becomes Vth or less and no capacitance is formed, and the capacitance apparently does not exist, and the clock signal CLK The spike voltage generated at the output node OUT at the rising edge of can be eliminated. In this case, the AC power due to the clock signal consumed on the L level output side is also reduced.
なお、以下に説明する実施の形態に係る共通電極駆動回路９１についても、同様に容量素子Ｃ１，Ｃ２をＭＯＳ容量素子に変更することができる。
In the common
（実施の形態１１）
図５２、本実施の形態に係る共通電極駆動回路９１の回路図である。図５２に示す回路は、図４４に示す回路とは異なり、昇圧容量素子Ｃ１，Ｃ２とノードＮ５，Ｎ６とがそれぞれ直接結合しないようにして、リフレッシュ時にクロック信号による出力レベルの上昇を防止した回路である。具体的に、図５２に示す回路では、トランジスタＱ１５（Ｑ１６）のゲートにトランジスタＱ２１，Ｑ１７（Ｑ２２，Ｑ１８）からなるインバータの出力信号が入力される点が図４４に示す回路と異なる。
(Embodiment 11)
FIG. 52 is a circuit diagram of the common
図５２に示す回路では、ノードＮ５がＬレベル、ノードＮ６がＨレベルとすると、昇圧容量素子Ｃ１を介したクロック信号ＣＬＫが、ノードＮ６のＨレベルによりオンしているトランジスタＱ１７により端子Ｓ１へ放電され、ノードＮ５へ直接影響しない。また、ノードＮ８は、ノードＮ６がＨレベルであることにより、初期はＶＤＤ−２・Ｖｔｈに充電されているが、その後、容量素子Ｃ２を介したクロック信号ＣＬＫにより略２・ＶＤＤ−２・Ｖｔｈに昇圧される。これに応じてトランジスタＱ１６は非飽和領域でオン状態となり、ノードＮ６の電圧レベルがプルアップされると同時に、ノードＮ６の電圧レベルはＶＤＤに上昇する。 In the circuit shown in FIG. 52, when the node N5 is at the L level and the node N6 is at the H level, the clock signal CLK via the boost capacitor C1 is discharged to the terminal S1 by the transistor Q17 turned on by the H level of the node N6. And does not directly affect the node N5. The node N8 is initially charged to VDD−2 · Vth because the node N6 is at the H level, but thereafter, the node N8 is approximately 2 · VDD−2 · Vth by the clock signal CLK via the capacitor C2. Is boosted. In response, transistor Q16 is turned on in the non-saturated region, and the voltage level at node N6 is pulled up, and at the same time, the voltage level at node N6 rises to VDD.
ノードＮ６の電圧レベルがＶＤＤレベルになった後、クロック信号ＣＬＫがＬレベルになって、ノードＮ８の電圧レベルが再び初期のＶＤＤ−２・Ｖｔｈに向かって低下する。そして、ノードＮ６の電圧レベル（ＶＤＤ）により、ノードＮ８の電圧レベルがトランジスタＱ２２を通してＶＤＤ−Ｖｔｈレベルに引き上げられる。 After the voltage level of the node N6 becomes the VDD level, the clock signal CLK becomes the L level, and the voltage level of the node N8 decreases again toward the initial VDD-2 · Vth. Then, the voltage level of the node N6 is raised to the VDD-Vth level through the transistor Q22 by the voltage level (VDD) of the node N6.
以降、ノードＮ８もトランジスタＱ１８のオフリーク電流によりそのレベルが低下するが、クロック信号ＣＬＫがＬレベルになってノードＮ８の電圧レベルがＶＤＤ−Ｖｔｈ以下になった場合、トランジスタＱ２２を通してＶＤＤ−Ｖｔｈレベルにリフレッシュされる。 Thereafter, the level of the node N8 also decreases due to the off-leakage current of the transistor Q18. However, when the clock signal CLK becomes the L level and the voltage level of the node N8 becomes equal to or lower than VDD−Vth, the level is lowered to the VDD−Vth level through the transistor Q22. Refreshed.
（変形例）
図５３に、本実施の形態に係る変形例の共通電極駆動回路９１の回路図を示す。図５３に示す回路は、図５２に示す回路の昇圧容量素子Ｃ１，Ｃ２にＭＯＳ容量素子を採用した構成である。図５３に示すＭＯＳ容量素子は、ゲート端子がノードＮ７，Ｎ８に、ソース／ドレイン端子がクロック端子ＣＫにそれぞれ接続されている。
(Modification)
FIG. 53 shows a circuit diagram of a common
トランジスタＱ１５又はトランジスタＱ１６がオフの時に、ゲートにスパイク電圧が生じ難いので、貫通電流を少なくでき低消費電力化ができる。同時に、トランジスタＱ１７又はトランジスタＱ１８を通して流れるクロック信号ＣＬＫによる無効電流も削減できる。 When the transistor Q15 or the transistor Q16 is off, it is difficult for a spike voltage to be generated at the gate, so that a through current can be reduced and power consumption can be reduced. At the same time, the reactive current due to the clock signal CLK flowing through the transistor Q17 or the transistor Q18 can be reduced.
（実施の形態１２）
次に、本実施の形態では、図４４に示す共通電極駆動回路９１を採用する画像表示装置が、双方向に走査するゲート線駆動回路を備えている場合について説明する。
(Embodiment 12)
Next, in this embodiment, the case where an image display device that employs the common
ゲート線駆動回路が逆方向に走査された場合、図４４に示す回路では、ゲート線駆動信号Ｇｎの順方向の１行前に入力されるべきゲート線駆動信号Ｇｎ−１が、逆方向の１行後のゲート線駆動信号となるため回路が正常に動作しない。 When the gate line drive circuit is scanned in the reverse direction, in the circuit shown in FIG. 44, the gate line drive signal Gn−1 to be input one row before the gate line drive signal Gn in the forward direction is 1 in the reverse direction. The circuit does not operate normally because it becomes the gate line drive signal after the row.
また、単一チャネルのトランジスタを用いた双方向ゲート線駆動回路（シフトレジスタ)の技術が特許文献５に開示されており、当該回路構成は２種類の電圧信号Ｖ１，Ｖ２のレベルを切換えることで信号のシフト方向を切換えている。即ち、当該回路構成は、電圧信号Ｖ１がＨレベルで電圧信号Ｖ２がＬレベルの時、ゲート線が順方向に走査され、電圧信号Ｖ１がＬレベルで電圧信号Ｖ２がＨレベルの時、ゲート線が逆方向に走査される。
Further, a technique of a bidirectional gate line driving circuit (shift register) using a single channel transistor is disclosed in
図５４に、本実施の形態に係る共通電極駆動回路９１の回路図を示す。図５４に示す回路では、図４４に示す回路の入力部にゲート線駆動回路が双方向走査することに対応するための走査方向切換え回路４を備えている。つまり、図５４に示すトランジスタＱ２７〜Ｑ３０で構成される回路が、走査方向切換え回路４である。ここで、ゲート線駆動信号Ｇｎ＋１，Ｇｎ−１の添字は、順方向走査を基準としている。
FIG. 54 shows a circuit diagram of the common
図５４に示す回路では、高電位電源ＶＤＤ１の電圧レベルをＶＤＤとすると、順方向走査の場合、電圧信号Ｖ１がＨ（ＶＤＤ）レベルになりノードＮ９の電圧レベルをＶＤＤ−Ｖｔｈに充電するのでトランジスタＱ２７はオン状態となる。一方、電圧信号Ｖ２がＬ（ＶＳＳ）レベルになりノードＮ１０の電圧レベルがＶＳＳに放電されると、トランジスタＱ２８はオフ状態となる。そのため、図５４に示す回路では、上記の場合、ノードＮ１１にゲート線駆動信号Ｇｎ−１が伝達され、ゲート線駆動信号Ｇｎ＋１が伝達されない。 In the circuit shown in FIG. 54, when the voltage level of the high-potential power supply VDD1 is VDD, the voltage signal V1 becomes H (VDD) level and the voltage level of the node N9 is charged to VDD−Vth in forward scanning. Q27 is turned on. On the other hand, when the voltage signal V2 becomes L (VSS) level and the voltage level of the node N10 is discharged to VSS, the transistor Q28 is turned off. Therefore, in the circuit shown in FIG. 54, in the above case, the gate line drive signal Gn−1 is transmitted to the node N11 and the gate line drive signal Gn + 1 is not transmitted.
いま、Ｌレベルのゲート線駆動信号Ｇｎ−１がＨレベルに変化した場合、当該電圧レベルの変化がトランジスタＱ２７のゲート−チャネル間容量を介してノードＮ９に結合し、ノードＮ９の電圧レベルが上昇する。この結果、トランジスタＱ２７は非飽和領域で動作し、ノードＮ１１の電圧レベルがＶＤＤのＨレベル信号として出力される。 Now, when the L-level gate line drive signal Gn-1 changes to the H level, the change in the voltage level is coupled to the node N9 via the gate-channel capacitance of the transistor Q27, and the voltage level of the node N9 increases. To do. As a result, the transistor Q27 operates in a non-saturated region, and the voltage level of the node N11 is output as an H level signal of VDD.
逆方向走査の場合は、トランジスタＱ２８がオン状態となり、ゲート線駆動信号Ｇｎ＋１がノードＮ１１に入力され、これが順方向走査のゲート線駆動信号Ｇｎ−１と同じ働きをする。その他の回路の構成及び動作は、図４４に示す回路と同じであるので、詳細な説明は省略する。なお、図５４に示す回路では、走査方向切換え回路４以外の回路構成を図４４に示す回路としたが、本発明はこれに限られず、図４４に示す回路の替わりに図４６，図４７，図５１，図５２，図５３に示す回路を採用しても良い。なお、図４９に示す回路には、走査方向切換え回路４は不要である。
In the case of backward scanning, the transistor Q28 is turned on, and the gate line driving signal Gn + 1 is input to the node N11, which functions in the same manner as the gate scanning signal Gn-1 for forward scanning. Since the configuration and operation of the other circuits are the same as those of the circuit shown in FIG. 44, detailed description thereof is omitted. In the circuit shown in FIG. 54, the circuit configuration other than the scanning
走査方向切換え回路４は、図５４に示す回路構成に限定されず、例えば図５５及び図５６に示す回路構成を採用しても良い。図５５に示す走査方向切換え回路４は、トランジスタＱ３１，Ｑ３２が追加され、トランジスタＱ２９，Ｑ３２のゲートに電圧信号Ｖ１が供給され、トランジスタＱ３０，Ｑ３１のゲートに電圧信号Ｖ２が供給されている。また、図５５に示す走査方向切換え回路４では、トランジスタＱ２９，Ｑ３０のドレインが高電位電源ＶＤＤ２に、トランジスタＱ３１，Ｑ３２のソースがＶＳＳに、トランジスタＱ２９のソースとトランジスタＱ３１のドレインとがノードＮ９に、トランジスタＱ３０のソースとトランジスタＱ３２のドレインとがノードＮ１０にそれぞれ接続されている。
The scanning
図５６に示す走査方向切換え回路４は、図５５に示す走査方向切換え回路４の回路構成においてトランジスタＱ２９のドレインとトランジスタＱ３１のソースとをトランジスタＱ２９のゲートに、トランジスタＱ３０のドレインとトランジスタＱ３２のソースとをトランジスタＱ３０のゲートにそれぞれ接続した回路構成である。
The scanning
（実施の形態１３）
図５７に、本実施の形態に係る共通電極駆動回路９１の回路図を示す。図４４に示す回路では、トランジスタＱ１５，Ｑ１６のドレインに電圧源ＶＤＤ２を供給しているが、図５７に示す回路では、電圧源ＶＤＤ２の替わりに電圧源ＶＤＤ４を供給している。電圧源ＶＤＤ４は、図５８に示すようにチャージポンプ回路で構成されており、ＶＤＤ以上の電圧値を持つ電圧源である。図５８に示すチャージポンプ回路は、トランジスタＱ４０，Ｑ４１をダイオード接続した構成で、ノードＮ１２に容量素子Ｃ３を介してクロック端子ＣＫに接続され、トランジスタＱ４１のドレインが容量素子Ｃ４を介して端子Ｓ１に接続されている。そして、図５８に示すチャージポンプ回路では、端子Ｓ８入力する電圧源ＶＤＤ５の電圧値をＶＤＤとすると、出力する電圧源ＶＤＤ４の電圧値が２・ＶＤＤ−２・Ｖｔｈとなる。
(Embodiment 13)
FIG. 57 shows a circuit diagram of the common
図５７に示す回路では、例えばノードＮ７が昇圧された場合、その電圧レベルが理想的には２・ＶＤＤ−Ｖｔｈとなるので、ノードＮ５の電圧レベルが２・ＶＤＤ−２・Ｖｔｈまで上昇することが可能になる。従って、図５７に示す回路では、図５８のように、電圧源ＶＤＤ４の電圧レベルを２・ＶＤＤ−２・Ｖｔｈとすることにより、ノードＮ５のＨレベルを２・ＶＤＤ−２・Ｖｔｈにすることができる。このことは、出力トランジスタＱ１９（Ｑ２０）のゲート電圧を高くすることを意味するので、そのオン抵抗を低下させることができる。つまり、同じ抵抗値に設定した場合、その寸法（ゲート幅）を小さくすることができるので、回路の占有面積を小さくすることができる。 In the circuit shown in FIG. 57, for example, when the node N7 is boosted, the voltage level is ideally 2 · VDD−Vth, so that the voltage level of the node N5 rises to 2 · VDD−2 · Vth. Is possible. Therefore, in the circuit shown in FIG. 57, as shown in FIG. 58, by setting the voltage level of the voltage source VDD4 to 2 · VDD−2 · Vth, the H level of the node N5 is set to 2 · VDD−2 · Vth. Can do. This means that the gate voltage of the output transistor Q19 (Q20) is increased, so that the on-resistance can be lowered. In other words, when the resistance values are set to the same value, the dimension (gate width) can be reduced, so that the area occupied by the circuit can be reduced.
次に、図５９に、本実施の形態に係る共通電極駆動回路９１の別の回路図を示す。図５９に示す回路では、図５２に示す回路における電圧源ＶＤＤ２の替わりに電圧源ＶＤＤ４を供給している。この電圧源ＶＤＤ４は、図５８に示すチャージポンプ回路で生成される２・ＶＤＤ−２・Ｖｔｈの電圧値を持つ電圧源である。
Next, FIG. 59 shows another circuit diagram of the common
図５９に示す回路では、例えばノードＮ７が昇圧された場合、１回目の昇圧ではノードＮ７の電圧レベルがＶＤＤ−２・Ｖｔｈから２・ＶＤＤ−２・Ｖｔｈに上昇する。この結果、ノードＮ５の電圧レベルは、トランジスタＱ１５により２・ＶＤＤ−３・Ｖｔｈとなる。クロック信号ＣＬＫがＬレベルになると、当該クロック信号ＣＬＫの電圧レベルによりノードＮ７の電圧レベルが２・ＶＤＤ−４・Ｖｔｈとなる。そして、クロック信号ＣＬＫが再びＨ（ＶＤＤ）レベルになると、ノードＮ７が昇圧され、その電圧レベルが３・ＶＤＤ−４・Ｖｔｈとなる。この結果、トランジスタＱ１５が非飽和領域で動作して、ノードＮ５の電圧レベルが電圧源ＶＤＤ４と同じ、２・ＶＤＤ−２・Ｖｔｈとなり、図５７に示す回路と同様にトランジスタＱ１９（Ｑ２０）の寸法を小さくすることができる。 In the circuit shown in FIG. 59, for example, when the node N7 is boosted, the voltage level of the node N7 rises from VDD−2 · Vth to 2 · VDD−2 · Vth in the first boosting. As a result, the voltage level of the node N5 becomes 2 · VDD−3 · Vth by the transistor Q15. When the clock signal CLK becomes L level, the voltage level of the node N7 becomes 2 · VDD−4 · Vth depending on the voltage level of the clock signal CLK. When the clock signal CLK becomes H (VDD) level again, the node N7 is boosted and the voltage level becomes 3 · VDD−4 · Vth. As a result, the transistor Q15 operates in the non-saturated region, and the voltage level of the node N5 becomes 2 · VDD−2 · Vth, which is the same as the voltage source VDD4. The dimensions of the transistor Q19 (Q20) are the same as in the circuit shown in FIG. Can be reduced.
（変形例）
図６０に、本実施の形態に係る変形例のチャージポンプ回路の回路図を示す。図６０に示す回路図は、３・ＶＤＤ−３・Ｖｔｈの電圧を生成するチャージポンプ回路である。図６０に示すチャージポンプ回路は、トランジスタＱ４０，Ｑ４１，Ｑ４２をダイオード接続した構成で、ノードＮ１２に容量素子Ｃ３を介してクロック端子ＣＫに、ノードＮ１３に容量素子Ｃ５を介してクロック端子ＣＫにそれぞれ接続され、トランジスタＱ４２のドレインが容量素子Ｃ４を介して端子Ｓ１に接続されている。そして、図６０に示すチャージポンプ回路では、端子Ｓ８入力する電圧源ＶＤＤ５の電圧値をＶＤＤとすると、出力する電圧源ＶＤＤ４の電圧値が３・ＶＤＤ−３・Ｖｔｈとなる。
(Modification)
FIG. 60 shows a circuit diagram of a charge pump circuit according to a modification example of the present embodiment. The circuit diagram shown in FIG. 60 is a charge pump circuit that generates a voltage of 3 · VDD−3 · Vth. The charge pump circuit shown in FIG. 60 has a configuration in which transistors Q40, Q41, and Q42 are diode-connected. The node N12 is connected to the clock terminal CK via the capacitive element C3, and the node N13 is connected to the clock terminal CK via the capacitive element C5. The drain of the transistor Q42 is connected to the terminal S1 through the capacitive element C4. In the charge pump circuit shown in FIG. 60, when the voltage value of the voltage source VDD5 input to the terminal S8 is VDD, the voltage value of the output voltage source VDD4 is 3 · VDD−3 · Vth.
図５９に示す電圧源ＶＤＤ４に図６０に示すチャージポンプ回路を採用して３・ＶＤＤ−３・Ｖｔｈの電圧を供給した場合、上述したようにノードＮ７の電圧レベルが３・ＶＤＤ−４・Ｖｔｈであるので、ノードＮ５の電圧レベルが３・ＶＤＤ−５・Ｖｔｈまで上昇する。従って、図５９に示す回路図では、トランジスタＱ１９（Ｑ２０）の寸法をより小さくすることができる。 When the voltage of 3 · VDD−3 · Vth is supplied to the voltage source VDD4 shown in FIG. 59 using the charge pump circuit shown in FIG. 60, the voltage level of the node N7 is 3 · VDD−4 · Vth as described above. Therefore, the voltage level of the node N5 rises to 3 · VDD−5 · Vth. Therefore, in the circuit diagram shown in FIG. 59, the dimension of the transistor Q19 (Q20) can be further reduced.
なお、図５８，図６０に示すチャージポンプ回路では、ダイオード接続されたトランジスタＱ４０，Ｑ４１，Ｑ４２及び容量素子Ｃ３，Ｃ４，Ｃ５が共通電極駆動回路９１と同一基板上で同時に形成されることを想定しているが、本発明はこれに限られず、基板外部に例えば、ディスクリートのダイオード素子、容量素子を用いて図５８，図６０に示すチャージポンプ回路を構成しても良い。
58 and 60, it is assumed that the diode-connected transistors Q40, Q41, and Q42 and the capacitive elements C3, C4, and C5 are formed on the same substrate as the common
なお、実施の形態１から実施の形態１３までにおいて説明したトランジスタとは、それぞれ制御電極（ゲート）と、一方の電流電極（ドレイン又はソース）と、他方の電流（ソース又はドレイン）とを含む少なくとも３つの電極を有する素子で、ゲートに所定の電圧を印加することによりドレインとソースとの間にチャネルが形成されスイッチング素子として機能する。そして、ドレインとソースは、基本的に同一の構造で、印加される電圧条件によって互いにその呼称が変わる。例えば、Ｎ型トランジスタの場合、相対的に電位の高い電極をドレイン、低い電極をソースと呼称する。Ｐ型トランジスタの場合は逆になる。
Note that the transistors described in
また、実施の形態１から実施の形態１３までにおいて説明した回路構成において、素子間、ノード間あるいは素子とノード間の接続は、他の素子やスイッチなどが配置されていても実質的に同一の機能が果たされていれば、同じ接続であるとみなすことができる。 In the circuit configurations described in the first to thirteenth embodiments, connections between elements, between nodes, or between elements and nodes are substantially the same even if other elements or switches are arranged. If the function is fulfilled, it can be regarded as the same connection.
実施の形態１から実施の形態９までにおいて説明した容量線駆動回路９０と、実施の形態１０から実施の形態１３までにおいて説明した共通電極駆動回路９１とは対象とする画像表示装置の構成が異なることによる違いのみで基本的な回路構成は共通する。具体的に、実施の形態１から実施の形態９までの画像表示装置は画素電極と容量線とで形成された保持容量素子を介して画素を制御するのに対して、実施の形態１０から実施の形態１３までの画像表示装置は共通電極線で直接液晶容量に作用して画素を制御している。そのため、容量線と共通電極線とは、画素を制御する駆動信号（補償信号又は共通電極信号）を供給する配線として共通する。また、保持容量素子と液晶容量とは、画素を制御する容量として共通する。従って、配線である容量線や共通電極線に駆動信号を供給する点で、容量線駆動回路９０や共通電極駆動回路９１は画像表示装置を駆動する駆動回路で共通する。
The capacitor
１ 出力レベル切換え回路、２ 出力レベル保持回路、３ 出力回路、４ 走査方向切換え回路、５ シフトレジスタ、７ 極性切換え回路、１０ 液晶表示装置、１１ 絶縁体基板、２０ 液晶アレイ部、２５ 画素、２６ 画素スイッチ素子、２７ 保持容量素子、２８ 液晶表示素子、３０ ゲート線駆動回路、４０ ソースドライバ、５０ シフトレジスタ、５２，５４ データラッチ回路、６０ 階調電圧生成回路、７０ デコード回路、８０ アナログアンプ、９０ 容量線駆動回路、９１ 共通電極駆動回路、１００ ソースドライバＩＣ。
DESCRIPTION OF
Claims (42)
前記信号線と直交する複数の走査線と、
前記走査線に沿って配列された複数の配線と、
前記信号線と前記走査線との交点近傍のそれぞれに設けられ、一方の電流電極が前記信号線に、制御電極が前記走査線にそれぞれ接続されたトランジスタと、
前記配線に接続される容量と、
前記配線に接続され、前記容量に駆動信号を供給する駆動回路とを備えた画像表示装置において、
前記駆動回路は、構成する能動素子が同一の導電型で、且つ前記能動素子が前記トランジスタと同一基板上に同時に形成され、
所定の信号に基づき、前記駆動信号の電圧レベルを切り換える第１切換信号及び第２切換信号を生成し、出力する切換え回路と、
前記第１切換信号及び前記第２切換信号の電圧レベルを繰り返し信号に基づき所定期間保持する出力レベル保持回路と、
前記第１切換信号及び前記第２切換信号に基づいて前記駆動信号を生成し、前記駆動信号を前記配線に出力する出力回路とを備えることを特徴とする画像表示装置。 Multiple signal lines,
A plurality of scanning lines orthogonal to the signal lines;
A plurality of wirings arranged along the scanning lines;
A transistor provided near each intersection of the signal line and the scanning line, one current electrode connected to the signal line and a control electrode connected to the scanning line;
A capacitance connected to the wiring;
In an image display device comprising a drive circuit connected to the wiring and supplying a drive signal to the capacitor,
In the drive circuit, active elements constituting the same conductivity type and the active elements are simultaneously formed on the same substrate as the transistors,
A switching circuit for generating and outputting a first switching signal and a second switching signal for switching a voltage level of the drive signal based on a predetermined signal;
An output level holding circuit for holding a voltage level of the first switching signal and the second switching signal for a predetermined period based on a repetitive signal;
An image display device comprising: an output circuit that generates the drive signal based on the first switch signal and the second switch signal and outputs the drive signal to the wiring.
前記信号線と直交する複数の走査線と、
前記走査線に沿って配列された複数の容量線と、
前記信号線と前記走査線との交点近傍のそれぞれに設けられ、一方の電流電極が前記信号線に、制御電極が前記走査線にそれぞれ接続されたトランジスタと、
前記トランジスタの他方の電流電極に接続された画素電極と、
前記画素電極と対応する前記容量線との間に接続された保持容量素子と、
前記容量線に接続され、前記保持容量素子に補償信号を供給する容量線駆動回路とを備えた画像表示装置において、
前記容量線駆動回路は、構成する能動素子が同一の導電型で、且つ前記能動素子が前記トランジスタと同一基板上に同時に形成され、
所定の信号に基づき、前記補償信号の電圧レベルを切り換える第１切換信号及び第２切換信号を生成し、出力する出力レベル切換え回路と、
前記第１切換信号及び前記第２切換信号の電圧レベルを繰り返し信号に基づき所定期間保持する出力レベル保持回路と、
前記第１切換信号及び前記第２切換信号に基づいて前記補償信号を生成し、前記補償信号を前記容量線に出力する出力回路とを備えることを特徴とする画像表示装置。 Multiple signal lines,
A plurality of scanning lines orthogonal to the signal lines;
A plurality of capacitance lines arranged along the scanning lines;
A transistor provided near each intersection of the signal line and the scanning line, one current electrode connected to the signal line and a control electrode connected to the scanning line;
A pixel electrode connected to the other current electrode of the transistor;
A storage capacitor connected between the pixel electrode and the corresponding capacitor line;
In an image display device including a capacitor line driving circuit connected to the capacitor line and supplying a compensation signal to the storage capacitor element,
In the capacitor line driving circuit, active elements constituting the same conductive type, and the active elements are simultaneously formed on the same substrate as the transistors,
An output level switching circuit for generating and outputting a first switching signal and a second switching signal for switching a voltage level of the compensation signal based on a predetermined signal;
An output level holding circuit for holding a voltage level of the first switching signal and the second switching signal for a predetermined period based on a repetitive signal;
An image display device comprising: an output circuit that generates the compensation signal based on the first switching signal and the second switching signal and outputs the compensation signal to the capacitor line.
前記出力回路は、
第１電圧源と、
前記第１電圧源と異なる電圧値を有する第２電圧源と、
前記第１電圧源と前記第２電圧源との間に直列接続され、共通接続ノードが前記容量線に接続された第１能動素子及び第２能動素子とを備えることを特徴とする画像表示装置。 The image display device according to claim 2,
The output circuit is
A first voltage source;
A second voltage source having a voltage value different from that of the first voltage source;
An image display device comprising: a first active element and a second active element connected in series between the first voltage source and the second voltage source, and having a common connection node connected to the capacitor line. .
前記出力レベル保持回路は、
前記第１切換信号を前記出力回路へ出力する第１出力ノードと、
前記第２切換信号を前記出力回路へ出力する第２出力ノードとを備えることを特徴とする画像表示装置。 The image display device according to claim 2 or 3, wherein
The output level holding circuit is
A first output node for outputting the first switching signal to the output circuit;
An image display device comprising: a second output node that outputs the second switching signal to the output circuit.
前記出力レベル切換え回路は、
前記所定の信号の電圧レベルが第１電圧レベルから第２電圧レベルに変化したとき、第１制御信号を、第１切換信号として前記第１出力ノードにラッチする第１ラッチ回路と、
前記所定の信号の電圧レベルが第２電圧レベルから第１電圧レベルに変化したとき、第２制御信号を、第２切換信号として前記第２出力ノードにラッチする第２ラッチ回路とを備えることを特徴とする画像表示装置。 An image display device according to any one of claims 2 to 4,
The output level switching circuit is
A first latch circuit that latches a first control signal at the first output node as a first switching signal when the voltage level of the predetermined signal changes from a first voltage level to a second voltage level;
A second latch circuit that latches a second control signal as a second switching signal at the second output node when the voltage level of the predetermined signal changes from the second voltage level to the first voltage level; A characteristic image display device.
前記第１制御信号及び前記第２制御信号は、第３電圧レベル又は第４電圧レベルのいずれかの電圧レベルを有し、且つ前記第１制御信号と前記第２制御信号とは異なる電圧レベルとなることを特徴とする画像表示装置。 The image display device according to claim 5,
The first control signal and the second control signal have a voltage level of either a third voltage level or a fourth voltage level, and the first control signal and the second control signal have different voltage levels. An image display device characterized by comprising:
前記出力レベル保持回路は、前記第１切換信号及び前記第２切換信号の電圧レベルを所定期間保持することに替えて、前記第１切換信号及び前記第２切換信号に基づいて、フレーム時間で反転する相補の第１出力信号及び第２出力信号を生成し、前記第１出力信号及び前記第２出力信号の電圧レベルを所定期間保持することを特徴とする画像表示装置。 The image display device according to claim 2 or 3, wherein
The output level holding circuit is inverted at a frame time based on the first switching signal and the second switching signal instead of holding the voltage levels of the first switching signal and the second switching signal for a predetermined period. An image display device that generates a first output signal and a second output signal that are complementary to each other and holds the voltage levels of the first output signal and the second output signal for a predetermined period.
前記出力レベル保持回路は、
前記第１出力信号を出力する第１出力ノードと、
前記第２出力信号を出力する第２出力ノードとを備えることを特徴とする画像表示装置。 The image display device according to claim 7,
The output level holding circuit is
A first output node for outputting the first output signal;
An image display device comprising: a second output node that outputs the second output signal.
前記出力レベル保持回路は、前記第１切換信号に基づき、前記第１出力ノードが活性化されるとともに第２出力ノードが非活性化され、前記第２切換信号に基づき、前記第２出力ノードが活性化されるとともに前記第１出力ノードが非活性化されることを特徴とする画像表示装置。 An image display device according to any one of claims 4 to 6 and claim 8,
The output level holding circuit is configured such that the first output node is activated and the second output node is deactivated based on the first switching signal, and the second output node is activated based on the second switching signal. An image display device, wherein the image display device is activated and the first output node is deactivated.
前記出力レベル保持回路は、前記第１出力ノードの電圧レベルを保持する第１レベル保持回路と、前記第２出力ノードの電圧レベルを保持する第２レベル保持回路とを備え、活性化された前記第１出力ノード又は第２出力ノードは、所定の周期を持つ前記繰り返し信号で充電されることを特徴とする画像表示装置。 The image display device according to claim 9,
The output level holding circuit includes a first level holding circuit that holds the voltage level of the first output node, and a second level holding circuit that holds the voltage level of the second output node, and is activated. The first output node or the second output node is charged with the repetitive signal having a predetermined period.
前記第１出力レベル保持回路及び第２出力レベル保持回路は、
第３電圧源と前記第１出力ノードとの間に接続された第３能動素子と、
前記第３電圧源と前記第２出力ノードとの間に接続された第４能動素子と、
前記第３能動素子の制御電極に、前記第１出力ノードの電圧レベルに応じた電圧を供給する第１電位供給回路と、
前記第４能動素子の制御電極に、前記第２出力ノードの電圧レベルに応じた電圧を供給する第２電位供給回路と、
前記第３能動素子の制御電極に一端が接続された第１容量素子と、
前記第４能動素子の制御電極に一端が接続された第２容量素子と、
前記第１容量素子及び前記第２容量素子の他端のそれぞれに接続され、所定の周期を持つ前記繰り返し信号が入力される端子とを備えることを特徴とする画像表示装置。 The image display device according to claim 10,
The first output level holding circuit and the second output level holding circuit are:
A third active device connected between a third voltage source and the first output node;
A fourth active element connected between the third voltage source and the second output node;
A first potential supply circuit for supplying a voltage corresponding to a voltage level of the first output node to a control electrode of the third active element;
A second potential supply circuit for supplying a voltage corresponding to a voltage level of the second output node to the control electrode of the fourth active element;
A first capacitive element having one end connected to the control electrode of the third active element;
A second capacitive element having one end connected to the control electrode of the fourth active element;
An image display device comprising: a terminal connected to each of the other ends of the first capacitor element and the second capacitor element, to which the repetitive signal having a predetermined period is input.
前記第１電位供給回路は、前記第３能動素子の制御電極と前記第１出力ノードとの間に接続された第５能動素子をさらに備え、
前記第２電位供給回路は、前記第４能動素子の制御電極と前記第２出力ノードとの間に接続された第６能動素子をさらに備えることを特徴とする画像表示装置。 The image display device according to claim 11,
The first potential supply circuit further includes a fifth active element connected between a control electrode of the third active element and the first output node,
The image display apparatus, wherein the second potential supply circuit further includes a sixth active element connected between a control electrode of the fourth active element and the second output node.
前記第１電位供給回路は、前記第３能動素子の制御電極に出力端子が接続され、入力端子が前記第２出力ノードに接続された第１のインバータと、
前記第２電位供給回路は、前記第４能動素子の制御電極に出力端子が接続され、入力端子が前記第１出力ノードに接続された第２のインバータとを備えることを特徴とする画像表示装置。 The image display device according to claim 11,
The first potential supply circuit includes a first inverter having an output terminal connected to a control electrode of the third active element and an input terminal connected to the second output node;
The second potential supply circuit includes: a second inverter having an output terminal connected to a control electrode of the fourth active element, and an input terminal connected to the first output node. .
前記第１容量素子及び前記第２容量素子は、ＭＯＳ容量素子であることを特徴とする画像表示装置。 The image display device according to claim 11,
The image display device, wherein the first capacitor element and the second capacitor element are MOS capacitor elements.
前記ＭＯＳ容量素子は、制御電極が前記第３能動素子又は前記第４能動素子の制御電極に接続され、電流電極に前記繰り返し信号が入力されることを特徴とする画像表示装置。 The image display device according to claim 14,
The MOS capacitor element has a control electrode connected to a control electrode of the third active element or the fourth active element, and the repetitive signal is input to a current electrode.
前記第３電圧源の電圧と基準電圧の差の絶対値が、前記第１制御信号あるいは前記第２制御信号の電圧レベルである前記第３電圧レベルと前記第４電圧レベルとの差の絶対値よりも大きいことを特徴とする画像表示装置。 The image display device according to claim 11,
The absolute value of the difference between the voltage of the third voltage source and the reference voltage is the absolute value of the difference between the third voltage level and the fourth voltage level, which is the voltage level of the first control signal or the second control signal. An image display device characterized by being larger than the above.
前記第１電位供給回路は、第１容量素子と前記第１出力ノードとが直接結合されない回路構成を有し、
前記第２電位供給回路は、第２容量素子と前記第２出力ノードとが直接結合されない回路構成を有することを特徴とする画像表示装置。 The image display device according to claim 11,
The first potential supply circuit has a circuit configuration in which the first capacitive element and the first output node are not directly coupled,
The image display apparatus according to claim 2, wherein the second potential supply circuit has a circuit configuration in which a second capacitor and the second output node are not directly coupled.
前記出力レベル保持回路は、前記第１切換信号に基づき、前記第１出力ノードが活性化されるとともに第２出力ノードが非活性化され、前記第２切換信号に基づき、前記第２出力ノードが活性化されるとともに前記第１出力ノードが非活性化され、
前記第１出力ノードの電圧レベルを保持する第１レベル保持回路と、前記第２出力ノードの電圧レベルを保持する第２レベル保持回路とを備え、活性化された前記第１出力ノード又は第２出力ノードは、所定の周期を持つ前記繰り返し信号で充電され、
前記第１レベル保持回路及び前記第２レベル保持回路が、制御電極に一定電圧源が接続された前記能動素子で構成されていることを特徴とする画像表示装置。 The image display device according to claim 8,
The output level holding circuit is configured such that the first output node is activated and the second output node is deactivated based on the first switching signal, and the second output node is activated based on the second switching signal. Activated and the first output node is deactivated;
A first level holding circuit that holds the voltage level of the first output node; and a second level holding circuit that holds the voltage level of the second output node, and the activated first output node or second The output node is charged with the repetitive signal having a predetermined period,
The image display apparatus, wherein the first level holding circuit and the second level holding circuit are configured by the active element having a constant voltage source connected to a control electrode.
前記出力レベル保持回路は、前記第１切換信号に基づき、前記第１出力ノードが活性化されるとともに第２出力ノードが非活性化され、前記第２切換信号に基づき、前記第２出力ノードが活性化されるとともに前記第１出力ノードが非活性化され、
前記第１出力ノードの電圧レベルを保持する第１レベル保持回路と、前記第２出力ノードの電圧レベルを保持する第２レベル保持回路とを備え、活性化された前記第１出力ノード又は第２出力ノードは、所定の周期を持つ前記繰り返し信号で充電され、
前記第１レベル保持回路及び前記第２レベル保持回路は、クロック信号で制御された前記能動素子で構成されていることを特徴とする画像表示装置。 The image display device according to claim 8,
The output level holding circuit is configured such that the first output node is activated and the second output node is deactivated based on the first switching signal, and the second output node is activated based on the second switching signal. Activated and the first output node is deactivated;
A first level holding circuit that holds the voltage level of the first output node; and a second level holding circuit that holds the voltage level of the second output node, and the activated first output node or second The output node is charged with the repetitive signal having a predetermined period,
The image display apparatus, wherein the first level holding circuit and the second level holding circuit are configured by the active element controlled by a clock signal.
前記出力レベル保持回路は、前記第１切換信号に基づき、前記第１出力ノードが活性化されるとともに第２出力ノードが非活性化され、前記第２切換信号に基づき、前記第２出力ノードが活性化されるとともに前記第１出力ノードが非活性化され、
非活性化された前記第１出力ノードの電圧レベルを保持する第７能動素子と、非活性化された前記第２出力ノードの電圧レベルを保持する第８能動素子とをさらに備えたことを特徴とする画像表示装置。 The image display device according to claim 8,
The output level holding circuit is configured such that the first output node is activated and the second output node is deactivated based on the first switching signal, and the second output node is activated based on the second switching signal. Activated and the first output node is deactivated;
A seventh active element that holds the voltage level of the deactivated first output node; and an eighth active element that holds the voltage level of the deactivated second output node. An image display device.
前記出力レベル切換え回路は、
第３及び第４出力ノードと、
前記容量線に対応する前記走査線より供給された走査信号が選択状態から非選択状態に変化してから所定時間経過後に活性化する入力信号が入力される入力端子と、
互いに相補となる第１制御信号及び第２制御信号が入力される制御入力端子とを備え、
前記第１制御信号及び前記第２制御信号の電圧レベルに応じ、前記入力信号が活性化されるタイミングで、前記第３出力ノード又は前記第４出力ノードを活性化させることを特徴とする画像表示装置。 An image display device according to any one of claims 7, 8, and 18 to 20.
The output level switching circuit is
Third and fourth output nodes;
An input terminal to which an input signal that is activated after a predetermined time has elapsed after the scanning signal supplied from the scanning line corresponding to the capacitor line changes from a selected state to a non-selected state;
A control input terminal to which a first control signal and a second control signal that are complementary to each other are input;
An image display, wherein the third output node or the fourth output node is activated at a timing when the input signal is activated in accordance with a voltage level of the first control signal and the second control signal. apparatus.
前記出力レベル切換え回路は、
前記入力端子と前記第３出力ノードとの間に接続された第９能動素子と、
前記入力端子と前記第４出力ノードとの間に接続された第１０能動素子とを備え、
前記入力信号が活性化される少なくとも１水平期間前に前記第９能動素子又は第１０能動素子を活性化し、且つ前記入力信号が非活性化された後少なくとも１水平期間以内に前記第９能動素子又は第１０能動素子を非活性化することを特徴とする画像表示装置。 The image display device according to claim 21,
The output level switching circuit is
A ninth active element connected between the input terminal and the third output node;
A tenth active element connected between the input terminal and the fourth output node;
The ninth active element or the tenth active element is activated at least one horizontal period before the input signal is activated, and the ninth active element is within at least one horizontal period after the input signal is deactivated. Or the 10th active element is deactivated, The image display apparatus characterized by the above-mentioned.
前記容量線駆動回路は、前記走査線を駆動する走査線駆動信号の走査方向に応じて、前記出力レベル切換え回路に入力する前記所定の信号を切換える走査方向切換え回路をさらに備えることを特徴とする画像表示装置。 An image display apparatus according to any one of claims 2 to 22,
The capacitance line driving circuit further includes a scanning direction switching circuit for switching the predetermined signal to be input to the output level switching circuit according to a scanning direction of a scanning line driving signal for driving the scanning line. Image display device.
前記走査方向切換え回路は、
第１電圧信号が第５電圧レベル、第２電圧信号が第６電圧レベルの場合、第１方向に走査する第１ゲート線駆動信号を前記所定の信号とし、
第１電圧信号が第６電圧レベル、第２電圧信号が第５電圧レベルの場合、第２方向に走査する第２ゲート線駆動信号を前記所定の信号とすることを特徴とする画像表示装置。 The image display device according to claim 23, wherein
The scanning direction switching circuit is
When the first voltage signal is the fifth voltage level and the second voltage signal is the sixth voltage level, the first gate line driving signal scanned in the first direction is the predetermined signal,
When the first voltage signal is at the sixth voltage level and the second voltage signal is at the fifth voltage level, the second gate line driving signal scanned in the second direction is set as the predetermined signal.
前記容量線駆動回路は、前記走査線の走査方向に応じて、前記出力レベル切換え回路に入力する信号を切り換える走査方向切換え回路をさらに備えることを特徴とする画像表示装置。 An image display device according to any one of claims 7, 8, and 18 to 20.
2. The image display device according to claim 1, wherein the capacitor line driving circuit further includes a scanning direction switching circuit that switches a signal input to the output level switching circuit according to a scanning direction of the scanning line.
前記走査線より供給された走査信号に応じたタイミングで入力される信号を、所定時間遅延させて前記容量線駆動回路に入力させるシフトレジスタをさらに備えたことを特徴とする画像表示装置。 An image display device according to any one of claims 7, 8, and 18 to 20.
An image display apparatus, further comprising: a shift register that delays a signal input at a timing corresponding to a scanning signal supplied from the scanning line and inputs the signal to the capacitor line driver circuit.
前記信号線と直交する複数の走査線と、
前記走査線に沿って配列された複数の共通電極線と、
前記信号線と前記走査線との交点近傍のそれぞれに設けられ、一方の電流電極が前記信号線に、制御電極が前記走査線にそれぞれ接続されたトランジスタと、
前記トランジスタの他方の電流電極と、対応する前記共通電極線との間に接続された液晶容量と、
前記共通電極線に接続され、前記液晶容量に共通電極駆動信号を供給する共通電極駆動回路とを備えた画像表示装置において、
前記共通電極駆動回路は、構成する能動素子が同一の導電型で、且つ前記能動素子が前記トランジスタと同一基板上に同時に形成され、
所定の信号に基づき、前記共通電極駆動信号の電圧レベルを切り換える第１切換信号及び第２切換信号を生成し、出力する極性切換え回路と、
前記第１切換信号及び前記第２切換信号の電圧レベルを繰り返し信号に基づき所定期間保持する出力レベル保持回路と、
前記第１切換信号及び前記第２切換信号に基づいて前記共通電極駆動信号を生成し、前記共通電極駆動信号を前記共通電極線に出力する出力回路とを備えることを特徴とする画像表示装置。 Multiple signal lines,
A plurality of scanning lines orthogonal to the signal lines;
A plurality of common electrode lines arranged along the scanning lines;
A transistor provided near each intersection of the signal line and the scanning line, one current electrode connected to the signal line and a control electrode connected to the scanning line;
A liquid crystal capacitor connected between the other current electrode of the transistor and the corresponding common electrode line;
In an image display device comprising a common electrode drive circuit connected to the common electrode line and supplying a common electrode drive signal to the liquid crystal capacitor,
In the common electrode driving circuit, active elements constituting the same conductive type, and the active elements are simultaneously formed on the same substrate as the transistors,
A polarity switching circuit for generating and outputting a first switching signal and a second switching signal for switching a voltage level of the common electrode driving signal based on a predetermined signal;
An output level holding circuit for holding a voltage level of the first switching signal and the second switching signal for a predetermined period based on a repetitive signal;
An image display device comprising: an output circuit that generates the common electrode driving signal based on the first switching signal and the second switching signal and outputs the common electrode driving signal to the common electrode line.
前記出力回路は、
第１電圧源と、
前記第１電圧源と異なる電圧値を有する第２電圧源と、
前記第１電圧源と前記第２電圧源との間に直列接続され、共通接続ノードが前記共通電極線に接続された第１能動素子及び第２能動素子とを備えることを特徴とする画像表示装置。 The image display device according to claim 27,
The output circuit is
A first voltage source;
A second voltage source having a voltage value different from that of the first voltage source;
An image display comprising a first active element and a second active element connected in series between the first voltage source and the second voltage source and having a common connection node connected to the common electrode line. apparatus.
前記出力レベル保持回路は、
前記第１切換信号を前記出力回路へ出力する第１出力ノードと、
前記第２切換信号を前記出力回路へ出力する第２出力ノードとを備えることを特徴とする画像表示装置。 The image display device according to claim 27 or claim 28,
The output level holding circuit is
A first output node for outputting the first switching signal to the output circuit;
An image display device comprising: a second output node that outputs the second switching signal to the output circuit.
前記極性切換え回路は、
前記所定の信号の電圧レベルが第１電圧レベルから第２電圧レベルに変化したとき、第１極性制御信号を、第１切換信号として前記第１出力ノードにラッチする第１ラッチ回路と、
前記所定の信号の電圧レベルが第２電圧レベルから第１電圧レベルに変化したとき、第２極性制御信号を、第２切換信号として前記第２出力ノードにラッチする第２ラッチ回路とを備えることを特徴とする画像表示装置。 An image display device according to any one of claims 27 to 29, wherein
The polarity switching circuit is
A first latch circuit that latches a first polarity control signal to the first output node as a first switching signal when a voltage level of the predetermined signal changes from a first voltage level to a second voltage level;
A second latch circuit that latches a second polarity control signal at the second output node as a second switching signal when the voltage level of the predetermined signal changes from the second voltage level to the first voltage level; An image display device characterized by the above.
前記第１極性制御信号及び前記第２極性制御信号は、第３電圧レベル又は第４電圧レベルのいずれかの電圧レベルを有し、且つ前記第１極性制御信号と前記第２極性制御信号とは異なる電圧レベルとなることを特徴とする画像表示装置。 The image display device according to claim 30, wherein
The first polarity control signal and the second polarity control signal have a voltage level of either a third voltage level or a fourth voltage level, and the first polarity control signal and the second polarity control signal are An image display device having different voltage levels.
前記出力レベル保持回路は、前記第１切換信号に基づき、前記第１出力ノードが活性化されるとともに第２出力ノードが非活性化され、前記第２切換信号に基づき、前記第２出力ノードが活性化されるとともに前記第１出力ノードが非活性化されることを特徴とする画像表示装置。 The image display device according to any one of claims 29 to 31,
The output level holding circuit is configured such that the first output node is activated and the second output node is deactivated based on the first switching signal, and the second output node is activated based on the second switching signal. An image display device, wherein the image display device is activated and the first output node is deactivated.
前記出力レベル保持回路は、前記第１出力ノードの電圧レベルを保持する第１レベル保持回路と、前記第２出力ノードの電圧レベルを保持する第２レベル保持回路とを備え、活性化された前記第１出力ノード又は第２出力ノードは、所定の周期を持つ前記繰り返し信号で充電されることを特徴とする画像表示装置。 The image display device according to claim 32, wherein
The output level holding circuit includes a first level holding circuit that holds the voltage level of the first output node, and a second level holding circuit that holds the voltage level of the second output node, and is activated. The first output node or the second output node is charged with the repetitive signal having a predetermined period.
前記第１出力レベル保持回路及び第２出力レベル保持回路は、
第３電圧源と前記第１出力ノードとの間に接続された第３能動素子と、
前記第３電圧源と前記第２出力ノードとの間に接続された第４能動素子と、
前記第３能動素子の制御電極に、前記第１出力ノードの電圧レベルに応じた電圧を供給する第１電位供給回路と、
前記第４能動素子の制御電極に、前記第２出力ノードの電圧レベルに応じた電圧を供給する第２電位供給回路と、
前記第３能動素子の制御電極に一端が接続された第１容量素子と、
前記第４能動素子の制御電極に一端が接続された第２容量素子と、
前記第１容量素子及び前記第２容量素子の他端のそれぞれに接続され、所定の周期を持つ前記繰り返し信号が入力される端子とを備えることを特徴とする画像表示装置。 The image display device according to claim 33,
The first output level holding circuit and the second output level holding circuit are:
A third active device connected between a third voltage source and the first output node;
A fourth active element connected between the third voltage source and the second output node;
A first potential supply circuit for supplying a voltage corresponding to a voltage level of the first output node to a control electrode of the third active element;
A second potential supply circuit for supplying a voltage corresponding to a voltage level of the second output node to the control electrode of the fourth active element;
A first capacitive element having one end connected to the control electrode of the third active element;
A second capacitive element having one end connected to the control electrode of the fourth active element;
An image display device comprising: a terminal connected to each of the other ends of the first capacitor element and the second capacitor element, to which the repetitive signal having a predetermined period is input.
前記第１電位供給回路は、前記第３能動素子の制御電極と前記第１出力ノードとの間に接続された第５能動素子をさらに備え、
前記第２電位供給回路は、前記第４能動素子の制御電極と前記第２出力ノードとの間に接続された第６能動素子をさらに備えることを特徴とする画像表示装置。 An image display device according to claim 34,
The first potential supply circuit further includes a fifth active element connected between a control electrode of the third active element and the first output node,
The image display apparatus, wherein the second potential supply circuit further includes a sixth active element connected between a control electrode of the fourth active element and the second output node.
前記第１電位供給回路は、前記第３能動素子の制御電極に出力端子が接続され、入力端子が前記第２出力ノードに接続された第１のインバータと、
前記第２電位供給回路は、前記第４能動素子の制御電極に出力端子が接続され、入力端子が前記第１出力ノードに接続された第２のインバータとを備えることを特徴とする画像表示装置。 An image display device according to claim 34,
The first potential supply circuit includes a first inverter having an output terminal connected to a control electrode of the third active element and an input terminal connected to the second output node;
The second potential supply circuit includes: a second inverter having an output terminal connected to a control electrode of the fourth active element, and an input terminal connected to the first output node. .
前記第１容量素子及び前記第２容量素子は、ＭＯＳ容量素子であることを特徴とする画像表示装置。 An image display device according to claim 34,
The image display device, wherein the first capacitor element and the second capacitor element are MOS capacitor elements.
前記ＭＯＳ容量素子は、制御電極が前記第３能動素子又は前記第４能動素子の制御電極に接続され、電流電極に前記繰り返し信号が入力されることを特徴とする画像表示装置。 The image display device according to claim 37,
The MOS capacitor element has a control electrode connected to a control electrode of the third active element or the fourth active element, and the repetitive signal is input to a current electrode.
前記第３電圧源の電圧と基準電圧の差の絶対値が、前記第１極性制御信号あるいは前記第２極性制御信号の電圧レベルである前記第３電圧レベルと前記第４電圧レベルとの差の絶対値よりも大きいことを特徴とする画像表示装置。 An image display device according to claim 34,
The absolute value of the difference between the voltage of the third voltage source and the reference voltage is the difference between the third voltage level, which is the voltage level of the first polarity control signal or the second polarity control signal, and the fourth voltage level. An image display device characterized by being larger than an absolute value.
前記共通電極駆動回路は、前記走査線を駆動する走査線駆動信号の走査方向に応じて、前記極性切換え回路に入力する前記所定の信号を切換える走査方向切換え回路をさらに備えることを特徴とする画像表示装置。 40. The image display device according to any one of claims 27 to 39, wherein:
The common electrode driving circuit further includes a scanning direction switching circuit for switching the predetermined signal input to the polarity switching circuit in accordance with a scanning direction of a scanning line driving signal for driving the scanning line. Display device.
前記走査方向切換え回路は、
第１電圧信号が第５電圧レベル、第２電圧信号が第６電圧レベルの場合、第１方向に走査する第１ゲート線駆動信号を前記所定の信号とし、
第１電圧信号が第６電圧レベル、第２電圧信号が第５電圧レベルの場合、第２方向に走査する第２ゲート線駆動信号を前記所定の信号とすることを特徴とする画像表示装置。 The image display device according to claim 40, wherein
The scanning direction switching circuit is
When the first voltage signal is the fifth voltage level and the second voltage signal is the sixth voltage level, the first gate line driving signal scanned in the first direction is the predetermined signal,
When the first voltage signal is at the sixth voltage level and the second voltage signal is at the fifth voltage level, the second gate line driving signal scanned in the second direction is set as the predetermined signal.
前記駆動回路は、構成する能動素子が同一の導電型で、且つ前記能動素子が前記トランジスタと同一基板上に同時に形成され、
所定の信号に基づき、前記駆動信号の電圧レベルを切り換える第１切換信号及び第２切換信号を生成し、出力する切換え回路と、
前記第１切換信号及び前記第２切換信号の電圧レベルを繰り返し信号に基づき所定期間保持する出力レベル保持回路と、
前記第１切換信号及び前記第２切換信号に基づいて前記駆動信号を生成し、前記駆動信号を前記配線に出力する出力回路とを備えることを特徴とする駆動回路。 A plurality of signal lines, a plurality of scanning lines orthogonal to the signal lines, a plurality of wirings arranged along the scanning lines, and the vicinity of the intersection of the signal lines and the scanning lines, Current electrodes are connected to the signal lines, control electrodes are connected to the scanning lines, and capacitors connected to the wirings are connected to the wirings of the image display device, and drive signals are sent to the capacitors. A drive circuit for supplying,
In the drive circuit, active elements constituting the same conductivity type and the active elements are simultaneously formed on the same substrate as the transistors,
A switching circuit for generating and outputting a first switching signal and a second switching signal for switching a voltage level of the drive signal based on a predetermined signal;
An output level holding circuit for holding a voltage level of the first switching signal and the second switching signal for a predetermined period based on a repetitive signal;
A drive circuit comprising: an output circuit that generates the drive signal based on the first switch signal and the second switch signal and outputs the drive signal to the wiring.
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