JP2008543179A - シングルイベント効果対策強化回路 - Google Patents

Abstract

シングルイベント効果状態に対して回路を強化するための装置と方法が提供されている。第１論理回路が、その上にグリッチを刻印させている出力信号イベントを出力する。グリッチフィルタが、（ｉ）出力信号イベントを受け取り、（ｉｉ）遅延させた出力信号イベントを生成するために所与の時間量によって出力信号イベントの変化の速度を遅くし、（ｉｉｉ）遅延させた出力信号イベントを第２論理回路に提供する。出力信号イベントの持続時間が所与の時間量より短い場合、グリッチフィルタは、遅延させた出力信号イベントが望ましくない状態の閾値に達するのを防ぎ、これは、次に第２論理回路が望ましくない状態で動作するのを防ぐ。任意選択の帰還モジュールが、グリッチのない帰還信号イベントをグリッチフィルタに送り込む。遅延させた出力信号イベントが、望ましくない状態の閾値に適合しない場合には、帰還信号イベントは、出力信号イベント上に刻印されたグリッチを中性化する。
【選択図】図３

Description

本発明は超小型電子回路および、より詳細にはシングルイベント効果（「ＳＥＥ」）耐性または対策強化回路に関する。
なお、国防脅威緩和局（Ｄｅｆｅｎｓｅ Ｔｈｒｅａｔ Ｒｅｄｕｃｔｉｏｎ Ａｇｅｎｃｙ）によって裁定された契約書第ＤＴＲＡ０１−０２−Ｄ−００８に従って米国政府が、本発明内のいくつかの権利を取得していることがある。

大気圏外空間、地球軌道空間および大気圏高高度（例えば、民間航空機高度）で動作するデバイス中で使用される集積回路は、一般に、信頼性が高く、非常に低い電力レベルで動作しなければならない。これらの必要性と同時に、スペース、重量およびコストの制約が、一般に、これらの集積回路を非常に高密度に集積された、高度に複雑なものにしている。

しかし、大気圏外空間、地球軌道空間および大気圏高高度で動作する結果、集積回路はそれらの動作に影響し、ひいてはそれらの信頼性に影響するおそれのある、莫大な量の放射線にさらされる。地球の磁場がほとんどの大気圏外空間放射線を屈折させるため、地上配置集積回路は、通常、莫大な量の放射線にはさらされない。しかし、最近まで、放射線起因の大気圏磁気嵐、これは太陽のコロナ質量放出から発散され、空間に拡散し、地球の磁場を貫通して、集積回路を用いているかなりの数の地上配置デバイスを破損してきた。

放射線事象によって引き起こされる破壊は、放射線粒子が集積回路を構成する半導体材料（例えばシリコン）と相互作用する結果であると考えられている。これらの放射線粒子は元素の自然崩壊の副生成物および／または放射線陽子、中性子、電子および全ての自然元素である。放射線粒子は、大気圏外空間、地球軌道空間および大気圏高高度（例えば、民間航空機高度）および前述した地上空間内の広い範囲のエネルギーに富んでいる。

放射線粒子が集積回路と衝突する場合、それは回路性能を遅くし、回路動作を狂わせるおそれさえある。超大規模集積（ＶＬＳＩ）回路では、放射線粒子は、内部の（例えば、電力および接地）ノードにかなりの過渡的な電圧および電流外乱が発生することもある。

放射線粒子がトランジスタ（または任意の半導体デバイス）構造に当たり、通過することで、経路または「軌道」に沿って電子正孔対を生成する。これらの電荷が、トランジスタの高電圧状態ノードに向かって移動し、結果として高電圧ノード上に放電電流を生じることになる。放電電流が、例えば、ノード上で高電圧状態を保持している電流を超えると、高電圧状態ノードが望ましくない低い状態に遷移することになる。ノードの状態がフリップフロップする結果、トランジスタの出力、ひいては、その中に、このトランジスタ（例えば、論理ゲート）が集積されている大きなシステムが望ましくないことに変わる可能性がある。

しかし、放射線粒子の軌道長さに沿って分離された電子正孔対の数は有限であり、したがってノード電圧の外乱は一時的であるか、あるいは過渡的影響しかもたない可能性がある。さらに集積回路に当たる放射線粒子の密度は一般に十分小さいので、放射線粒子によって引き起こされる外乱は、時間内におけるシングルイベントとして扱われる。そのような過渡的外乱は、「シングルイベント過渡現象」（ＳＥＴ）の状態として既知である。

ＳＥＴ状態を経過した後、トランジスタノードは、それらの望ましい電圧状態に復帰することができる。したがって、ＳＥＴ状態は、それ自体、問題でないかもしれない。しかし、トランジスタノード上で一時的電圧外乱があった結果、ＳＥＴ状態がより大きなシステムを介して伝播し得るために問題となることがある。例えば、放射線粒子によって影響を及ぼされたトランジスタノードの１つが、クロックネットワーク内である場合、ＳＥＴ状態は、このシステムのクロックネットワーク部分内に間違ったクロックパルスを生成し、それによってより大きなシステムのタイミングを振り捨てることがある。

別の例として、放射線粒子によって影響を及ぼされたトランジスタノードの１つが、データ記憶素子内である場合、ＳＥＴ状態は、データ記憶素子の記憶ビットを反対の状態に反転し得る。その結果、データ記憶素子の内容が望ましくないことに変更される。

そのような望ましくない変化の１つは、図１ａ〜１ｂによって図示することができる。これらの図のそれぞれは、例示のクロック信号（ＣＬＫ）と、様々なノードつまり図１ｃに示したラッチ回路１０のノードＤ、ＥおよびＱにある別の例示の信号とを図示しているタイミング図である。容易に分かるように、ラッチ回路１０は３状態インバータ１２、帰還制御後インバータ１４および帰還３状態インバータ１６を含む。３状態インバータ１２の入力に結合されているのが入力ノードＤである。ノードＥの所で、３状態インバータ１２の出力に直列に結合されているのが、帰還制御後インバータ１４と帰還３状態インバータ１６である。この帰還制御後インバータ１４と帰還３状態インバータ１６は、その次にノードＱの所で一緒に結合される。

図１ａでは、正常な動作状態の下で動作するラッチ回路１０の動作を図示している。すなわち図１ａのタイミング図は放射線粒子の衝突に起因する変化を受けていないラッチ回路１０の動作を図示している。他方、図１ｂでは、放射線粒子の衝突によりラッチ回路１０に入力された信号に外乱または「グリッチ」を引き起こす場合のラッチ回路１０の望ましくない動作を図示している。

図１ａ〜１ｂのそれぞれで説明したように、曲線１８は、３状態インバータ１２および帰還３状態インバータ１６をイネーブルするためにＣＬＫの補数つまりＣＬＫＮ（図示されていない）と一緒に送り込むことができるクロック信号を図示している。曲線２０は、入力ノードＤから３状態インバータ１２に送り込むことができる入力信号を図示している。曲線２２は、３状態インバータ１２と帰還制御後インバータ１４の出力信号を組み合わせた合成である、ノードの信号を図示している。曲線２４は、帰還制御後インバータ１４からノードＱに送り込まれる出力信号を図示している。さらに図１ａ〜１ｂのそれぞれでは、時刻ｔ０で、ＣＬＫは、ＨＩＧＨ状態に遷移し、ノードＤで受け取る入力信号はＨＩＧＨ状態にある。

次に図１ａの曲線２２を参照する。３状態インバータ１２からの出力信号は、入力信号が反転される結果、時刻ｔ１に示したように、その前の状態からＬＯＷ状態に遷移する。その後の、ある時刻ｔ２で、帰還制御後インバータ１４の出力信号は、その前の状態からＨＩＧＨ状態に遷移し、曲線２４に示したようにノードＱに送り込まれる。時刻ｔ３（曲線１８）で、ＣＬＫはＬＯＷ状態に遷移し、曲線２４に示したようにノードＱ上で出力信号にラッチする。放射線粒子が衝突した結果として、入力信号が変化しなかったので、ノードＱ上で出力信号は正常に動作している。

次に図１ｂを参照する。３状態インバータ１２と帰還制御後インバータ１４の出力信号は前述およびそれぞれ曲線Ｃ２２、２４の時刻ｔ０、ｔ１に示したように遷移する。図１ａと違って、どこか入力ノードＤから上流に配置されたトランジスタに放射線粒子が衝突した結果として、入力信号が時刻ｔ４で、望ましくないことにそのＨＩＧＨ状態からＬＯＷ状態に遷移する。そして次に、ノードＥに送り込まれた３状態インバータ１２の出力信号は、時刻ｔ５の曲線２２に示したように、望まれたＬＯＷ状態から望ましくないＨＩＧＨ状態に遷移する。その結果、ノードＱに送り込まれる帰還制御後インバータ１４の出力信号は、時刻ｔ６の曲線２４に示したように適切なＨＩＧＨ状態から不適切なＬＯＷ状態に遷移する。

時刻ｔ３（曲線１８）で、ＣＬＫはＬＯＷ状態に遷移し、曲線２４に示したように不適切なＬＯＷ状態にあるノードＱ上の出力信号にラッチする。上流に放射線粒子が衝突した結果として、望ましくないことに入力信号が変化したために、放射線粒子の衝突の望ましくない影響またはグリッチが、さらに先のノードＱに伝播されている。ノードＱがより大きなシステムに接続されている場合には、グリッチは、そのより大きなシステムに伝播することになる。

しかし、トランジスタノードの１つがラッチ（または、フリップフロップ、レジスタなど）の入力にデータを送り込む論理デバイス内にある場合、ＳＥＴ状態からの帰結である場合も、またはそうでない場合もある。例えば、ラッチが閉じる前（例えば、前述の例で時刻ｔ３の前）にデータがＳＥＴ状態から妥当な状態に復帰する場合、データが帰結であることはない。他方、ラッチが閉じる前にデータが妥当な状態に復帰しない場合、前述したように、誤ったデータ状態がラッチに読み込まれることがある。上の例のいずれかの場合および／またはＳＥＴ状態がより大きなシステムを介して伝播し、より大きなシステムの状態に望ましくない変化を引き起こす他の場合には、これは、シングルイベントアップセット（ＳＥＵ）状態と呼ばれてよい。

ＳＥＴおよび／またはＳＥＵ状態によって引き起こされる論理エラーは、さらに一般的に、「シングルイベント効果（ＳＥＥ）」として既知である。最近の集積回路のシングルイベント効果に対する感受性は、もしそうでなければ非常に望ましい減少した最小加工寸法および速いクロック速度によって増大している。

ＳＥＵ感受性を軽減しようとする試みの解決策の中には、それ以外ではエラーを生じることになるＳＥＥの論理的分離または一時的分離を提供するために比較的複雑な組合せの論理回路の使用が必要になるものもある。例えば、図２に図示し、著者Ｄ．Ｇ．ＭａｖｉｓおよびＰ．Ｈ．Ｅａｔｏｎによる「Ｓｏｆｔ Ｅｒｒｏｒ Ｒａｔｅ Ｍｉｔｉｇａｔｉｏｎ Ｔｅｃｈｎｉｑｕｅｓ ｆｏｒ Ｍｏｄｅｒｎ Ｍｉｃｒｏｃｉｒｃｕｉｔｓ」という名称の文献に説明されている一時的サンプリングラッチは、ＳＥＥの影響を軽減するための綿密で、複雑な回路を提供している。この文献の詳細は、Ｐｒｏｃ．ｏｆ ２００２ Ｉｎｔｌ．Ｐｈｙｓ．Ｓｙｍｐ．２１６〜２２５ページ、２００２年４月、に見つけることができる。やはりＳＥＥの影響を軽減するための綿密で、複雑な回路である「Ｔｅｍｐｏｒａｌｌｙ Ｒｅｄｕｎｄａｎｔ Ｌａｔｃｈ ｆｏｒ Ｐｒｅｖｅｎｔｉｎｇ Ｓｉｎｇｌｅ Ｅｖｅｎｔ Ｄｉｓｒｕｐｔｉｏｎｓ ｉｎ Ｓｅｑｕｅｎｔｉａｌ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ」という名称の米国特許第６，１２７，８６４号も参照のこと。

複雑である上に、これらの解決策は、一般的に効率的範囲でなく、より大きなシステムのＳＥＥを取り除くこともない。むしろこれらの解決策は、ＳＥＥ状態の遅延だけを追及している。さらに論理的および一時的分離回路の解決策は、全体の回路速度に影響を及ぼすことがあり、場合によっては記憶回路だけに適用できる可能性がある。したがって、耐ＳＥＥ状態強化策を提供し、種々の回路タイプ（組合せの論理回路ならびに記憶回路などの）にも適用できる効率的範囲の解決策が必要である。

シングルイベント効果状態に対して回路を強化するための装置と方法が開示される。この装置は、複数の出力信号イベントを第２論理回路に提供するための第１論理回路を含んでよい。この入力上にグリッチを受け取っているとき、第１論理回路は、その上にグリッチを刻印させている第１出力信号イベントを第２論理回路に対し提供することができる。装置は、与えられた時間量によって第１出力信号イベントの変化の速度を遅くするためのグリッチフィルタをさらに含んでよい。第１出力信号イベントの持続時間が与えられた時間量より短い場合、次いでグリッチフィルタは、第１出力信号イベントが望ましくない状態の閾値に達するのを防ぎ、それによって第２論理回路が望ましくない状態で動作するのを防ぐ。

好ましい実施形態が、種々の図面の中で同様の参照数字が同様の要素を指す以下の図面を参照して説明される。

概観
図３は回路１００を図示するブロック図であり、この回路は短い持続時間のシングルイベント効果（ＳＥＥ）状態に対して回路１００を強化するためのグリッチフィルタ装置１０２を含む。グリッチフィルタ装置１０２（またはその複数）は、より大きな集積されたまたは一体型システムの第１段１０４と第２段１０６の間に置かれてよい。第１および第２段１０４、１０６は、例えば、それぞれ転送論理回路１０８、１１０と共に配置されてよい。

それぞれの転送論理回路１０８、１１０は、例えばクロックト３状態インバータを含んでよい。しかし、各転送論理回路１０８、１１０は、単純なインバータ、フィードフォワードまたは帰還インバータ、ラッチ回路および／またはフリップフロップ回路などの回路を（あるいは駆動するために）使用することができるものと理解されたい。さらに、転送論理回路１０８、１１０の組合せおよびグリッチフィルタ装置１０２が、記憶セル、ラッチ、レジスタ、などを含む任意の種類のデータ記憶素子と共に、あるいは任意の種類のデータ記憶素子を修正するために使用することができる。

短い持続時間のシングルイベント過渡（ＳＥＴ）状態（つまりグリッチ）に起因する信号イベントが第１段から第２段へ伝播するのを防ぐために、グリッチフィルタ装置（以後、「グリッチフィルタ」）１０２がグリッチの変化の速度を遅くする。グリッチフィルタ１０２は時間を遅らせたり、あるいはグリッチをシフトしたり、またグリッチを第２段１０６および／またはその後、任意の段に通過可能とさせたりしない。その代わりにグリッチの変化の速度を遅くすることによって、グリッチフィルタ１０２は、グリッチによって影響されない所望の信号を後で一緒に利用することによってグリッチを回路１００から一掃することを可能にする。したがって、グリッチフィルタ１０２は、グリッチがＳＥＵ状態を発生させるのを、および／またはグリッチがさらに伝播することを可能にするのを防止する。

しかし、グリッチフィルタ１０２が有効であるのは、後の所望の信号の利用が転送論理回路１１０の切り替えポイントの前に生じる状態に対してだけである。転送論理回路１１０の切り替えポイントは、信号の閾値と回路のトランジスタの応答時間により決まってよい。したがって、グリッチフィルタ１０２は、信号の閾値に基づく異なる量および転送論理回路１１０の応答時間によってグリッチの変化の速度を遅くするように構成されてよい。フィルタの電荷ストレージ速度（つまり、グリッチフィルタが電荷を蓄積できる速度）を調整することによって、例えば、グリッチフィルタ１０２がグリッチの変化の速度を遅くする量が、変更可能である。

例示的グリッチフィルタ
図４はグリッチフィルタを使用する回路２００を図示しているブロック図である。前述したように、グリッチフィルタは、短期のＳＥＥ状態、つまりＳＥＴおよび／またはＳＥＵ状態に対して、好都合なことに強化策を提供する。図示した構成では、第１段１０４の転送論理回路２０８が、帰還制御後グリッチフィルタ２０２と直列に結合されている。帰還制御は帰還モジュール２１２によって提供されてよい。

転送論理回路２０８は、インバータ、ＡＮＤゲート、ＮＡＮＤゲート、ＯＲゲート、ＮＯＲゲート等などの任意の種類の論理回路でよい。したがって転送論理回路２０８は、入力端子２１４および出力端子２１６などの１つまたは複数の入力および出力端子を有してよい。入力端子２１４は、ノード２１８から入力信号を受け取るように操作でき、出力端子２１６は、入力信号の論理関数としてノード２２０に出力信号（「ＴＬ出力信号」）を出力するよう操作できる。ＴＬ出力信号は、クロック信号またはイネーブルノード２２２上で受け取られた他のタイミング信号によって、所与の状態にラッチすることができる。

クロック信号が、例えばＨＩＧＨ状態にある場合には、ＴＬ出力信号がその現在の状態にラッチされてよい。ＴＬ出力信号は、ラッチされると否とにかかわらず、ノード２２０に、その後グリッチフィルタ２０２の入力端子２２４上に送り込まれる。グリッチフィルタ２０２は、グリッチフィルタされた出力信号を生成するためにＴＬ出力信号に対し変更機能の速度を適用する。次いで、グリッチフィルタ２０２は、その出力端子２２６からノード２２８へグリッチフィルタされた出力信号を送り込む。グリッチフィルタされた出力信号が、ノード２２８から第２段１０６に、また帰還モジュール２１２の入力端子２３０に送り込まれる。

帰還モジュール２１２は、その出力端子２３２を介してノード２１６に帰還信号を送り込む。所望の動作の下では、帰還信号は転送論理回路２０８の所望のＴＬ出力信号と同じ状態にあり、それによりノード２２０を所望の（すなわち第２段１０６の入力に結合される）状態に維持する。

転送論理回路と同様に、帰還モジュール２１２は、インバータ、ＡＮＤゲート、ＮＡＮＤゲート、ＯＲゲート、ＮＯＲゲート等などの任意の種類の論理回路でよい。帰還モジュール２１２は、粒子起因グリッチによって影響されない場合、所望のＴＬ出力信号と同じ状態で帰還を提供するように構成されてよい。帰還信号は、クロック信号またはイネーブルノード２３４上で受け取られた他のタイミング信号によって所与の状態に任意にラッチされてよい。帰還モジュール２１２の論理回路の種類により、このクロック信号が転送論理回路２０８のイネーブルノード２２２に供給されるクロック信号と同じおよび／またはクロック信号の補数であってよい。

転送論理回路２０８および帰還モジュール２１２の構成（例えば、トランジスタレベルの製造および構成）が、それ自体、シングルイベント効果状態に対して一定レベルの強さを提供してよい。例えば、耐放射線未強化インバータを用いる代わりに、転送論理回路２０８が、エネルギー粒子に対する感受性を制限するように構成されたスタックトランジスタの３状態インバータまたは他の論理デバイスを使用することもできる。スタックトランジスタの３状態インバータの構成では、それぞれ敏感なＮチャネルおよびＰチャネル金属酸化膜半導体（ＭＯＳ）トランジスタが、それぞれのＮチャネルまたはＰチャネルＭＯＳトランジスタの積層された対に置き換えられてよい。そのような構成は、放射線粒子がＭＯＳトランジスタの１つ（および、多分２つ）に衝突したことに起因する電気信号がスタックトランジスタの３状態インバータの出力に伝播されることを可能にする。

エネルギー粒子感受性を制限するように構成された例示的スタックトランジスタの３状態インバータおよび他の論理デバイスの詳細は、「Ｒａｄｉａｔｉｏｎ Ｈａｒｄｅｎｉｎｇ ｏｆ Ｌｏｇｉｃ Ｃｉｒｃｕｉｔｒｙ Ｕｓｉｎｇ ａ Ｃｒｏｓｓ−ｅｎａｂｌｅｄ，Ｉｎｔｅｒｌｏｃｋｅｄ Ｌｏｇｉｃ Ｓｙｓｔｅｍ ａｎｄ Ｍｅｔｈｏｄ」という名称の２００４年１月１５日に出願された米国特許出願第１０／７５９，９１３号、および「Ｓｉｎｇｌｅ Ｅｖｅｎｔ Ｕｐｓｅｔ Ｈａｒｄｅｎｅｄ Ｃｉｒｃｕｉｔｒｙ ｗｉｔｈｏｕｔ Ｓｅｎｓｉｔｉｖｉｔｙ ｔｏ Ｏｖｅｒｓｈｏｏｔ ａｎｄ／ｏｒ Ｕｎｄｅｒｓｈｏｏｔ Ｃｏｎｄｉｔｉｏｎｓ」という名称の２００４年１２月２日に出願された米国特許出願第１１／００２，１６３号に見出すことができ、両特許出願は本発明の譲受人によって普通に所有されており、参照により完全に本明細書に組み込まれる。

グリッチフィルタ２０２は、ＴＬ出力信号の変化の速度を変更および／または遅くすることができる受動および／または能動電子部品を含んでよい。グリッチフィルタ２０２は、時間を可変にしてその入力と結び付け、入力と違って遅い変化の速度を有する出力を提供する、例えばキャパシタ、インテグレータおよび／または他のデバイスでよい。

例示の代替的構成
図５ａは、グリッチフィルタ１０２（図１）などのグリッチフィルタを使用する回路３００を図示するブロック図である。この構成では、回路３００は、ノード３２０で直列に帰還制御後フィードフォワードインバータ３０８と結合された、フィードフォワード３状態インバータ３０６を含む。帰還制御は、帰還３状態インバータ３１２によって提供されてよい。帰還制御後フィードフォワードインバータ３０８は、次にノード３２８でグリッチフィルタ１０２に結合され、これがキャパシタ３０２を含む。第２段１０６はノード３２８にも結合されてよい。

回路２００と同様、フィードフォワード３状態インバータ３０６、フィードフォワードインバータ３０８および／または帰還３状態インバータ３１２は、耐放射線未強化または代替的に耐放射線強化回路で形成されてよい。耐放射線強化回路で形成される場合、これらのデバイスは、ＳＥＥ状態に対してあるレベルの強さを提供し、放射線粒子に対して感受性を制限するように構成することができる。耐放射線強化回路におけるトランジスタの冗長性が、全体として回路の応答時間を遅くする可能性と、いっそう回路製造面積を必要とする可能性を考えると、フィードフォワード３状態インバータ３０６、フィードフォワードインバータ３０８および／または帰還３状態インバータ３１２は、スピードおよび／または回路製造が大事であれば、耐放射線未強化回路で形成するのが好ましい。

回路スピードを増し、回路製造面積中にさらに多くのデバイスを詰め込むために、トランジスタおよび集積回路の他の部品の最小加工寸法を絶えず微細化しようとするなら、キャパシタ３０２は、第１および第２段１０４、１０６のトランジスタと一緒に修正Ｎチャネル、またはＰチャネルＭＯＳトランジスタで形成することができる。他の製造技法と比較した場合、この方法でキャパシタ３０２を形成すると、加工ステップおよび回路３００部品間の相互接続が減少する。

ＮＭＯＳ形成グリッチフィルタ
次に図６を参照すると、キャパシタ３０２の修正ＮＭＯＳトランジスタ４０２の実施形態が示されている。キャパシタ３０２の１つのプレートが、ＮＭＯＳトランジスタ４０２のゲート４０２ａで形成されてよい。キャパシタ３０２の誘電体はＮＭＯＳトランジスタ４０２のゲート酸化物４０２ｂで形成されてよい。キャパシタ３０２の第２プレートは、ＮＭＯＳトランジスタ４０２のドレイン４０２ｃ、本体４０２ｄおよびソース４０２ｅを一緒に短絡させて形成することができる。

ゲート酸化物４０２ｂの面積を調整することによって、キャパシタ３０２の電荷蓄積容量を変えることができる。例えば、一実施形態では、ＮＭＯＳトランジスタ４０２のゲート酸化物４０２ｂは、例として０．３５μｍプロセスを用いて形成され、約８ｎｍの厚さを有してよい。この厚さで、容量は約４．３ｆＦ／μｍ^２である。ゲート面積を約２２５〜２３０μｍ^２（または、大まかに、約１５μｍ×１５μｍ）で形成することにより、ＮＭＯＳトランジスタ４０２の容量は、約１ｐＦであってよい。当業者には分かっているように、キャパシタ３０２のゲート面積は、容量を増すために拡大されてよいが、最終的にＮＭＯＳトランジスタ４０２が回路全体に対して余りに大きすぎること、および／または回路３００の応答時間が望ましくないことに遅すぎることになる場合がある。

上で述べたように、追加の製造ステップおよび相互接続が必要になる場合があるが、キャパシタ３０２は、金属−絶縁体−金属（ＭＩＭ）キャパシタなどの別の種類のキャパシタでもよい。ＭＩＭキャップは、回路３００の金属層（示されていない）の相互接続の間に埋め込むことができる。例示的なＭＩＭキャパシタの詳細は、同時係属中の「Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅ ａｎｄ Ｍａｇｎｅｔｏ−Ｒｅｓｉｓｔｉｖｅ Ｓｅｎｓｏｒ Ｉｎｔｅｇｒａｔｉｏｎ」という名称の米国特許出願第１０／７５４，９４６号、２００４年１月８日出願、に見ることができ、その全てが参照により本明細書に組み込まれる。キャパシタ３０２は、なお他の部品および技法から形成することもできる。

図５ａに戻ると、フィードフォワード３状態インバータ３０６の入力ノード３１８上で受け取れられたグリッチ起因信号が、冗長なトランジスタと共に構成された場合でさえ入力を過ぎて伝播することがある。以下にもっと詳しく説明するように、これは、グリッチ起因信号がフィードフォワード３状態インバータ３０６の入力端子上に刻印され、さらにクロック信号が非ブロックモードにある場合に起こる可能性がある。つまり、クロック信号が、フィードフォワード３状態インバータ３０６の入力ノード３１８上にある信号を、ノード３２０の所の出力の方へ通過させることを可能にする。

したがって、フィードフォワード３状態インバータ３０６（「フィードフォワード信号」）の出力信号の状態にグリッチ起因信号が及ぼす影響は、フィードフォワードインバータ３０８へ通過させることであってよい。フィードフォワードインバータ３０８は、フィードフォワード信号を反転させ、それをノード３２８へ送る。グリッチフィルタ１０２なしで、グリッチを含むフィードフォワード信号の反転バージョンは、第２段１０６に直ちに送られ、その結果、潜在的にＳＥＵ状態になる。

しかし、遅くした出力信号を生成するために、グリッチフィルタ１０２が、反転フィードフォワード信号の変化の速度を遅くする。これらの信号が、出力信号を遅くしてはじめて例えばＨＩＧＨまたはＬＯＷ状態の閾値など一定の閾値に適合する場合に、デジタル回路である、第２段１０６および／または帰還３状態インバータ３１２は状態を遷移させることになる。

充電、放電の時間をうまく利用して、グリッチの持続時間が、キャパシタ３０２がＨＩＧＨ状態閾値より上に充電され、あるいはＬＯＷ状態閾値より下に放電されるのに要する時間より短い場合に、キャパシタ３０２は効果的にグリッチを中性化する。これが起こり得るのは、遅くした出力信号が第２段１０６のＨＩＧＨまたはＬＯＷ状態閾値に到達する前に、帰還３状態インバータ３１２からノード３２０に送達される帰還信号は、その望ましい状態の内に、フィードフォワード信号に戻すことができるからである。代替的に、フィードフォワード信号が第２段１０６のＨＩＧＨまたはＬＯＷ状態閾値に到達する前に、入力信号の次のクロックトイベントが、その望ましい状態の内に、フィードフォワード信号に戻すことができる。

例示的グリッチフィルタ操作
図５ｂは、回路３００（図５ａ）などのラッチ回路の種々のノード上にある例示的信号を図示するタイミング図３５０である。図示したようにタイミング図３５０は曲線３５２〜３５８およびＨＩＧＨ状態閾値３６０を含む。曲線３５２は、それぞれフィードフォワード３状態インバータ３０６および帰還３状態インバータ３１２のイネーブルノード３２２、３３４に送り込まれてよいクロック信号（ＣＬＫ）を図示している。ＣＬＫの補数、つまりＣＬＫＮが、それぞれフィードフォワード３状態インバータ３０６および帰還３状態インバータ３１２のコンプリメンタリイネーブルノード３２２ａ、３３４ａに送り込まれてよい。

曲線３５４は、フィードフォワード３状態インバータ３０６に入力ノード３１８から送り込まれてよい入力信号を図示している。曲線３５６は、それぞれフィードフォワード３状態インバータ３０６および帰還３状態インバータ３１２からノード３２０に送り込むことができるフィードフォワード信号と帰還信号を組み合わせた合成であるノードの信号を図示している。曲線３５８は、フィードフォワードインバータ３０８からノード３２８に送り込まれた遅くした出力信号を図示している。

次に時刻ｔ０での曲線３５２、３５４を参照すると、ＣＬＫはＨＩＧＨ状態に遷移し、入力ノード３１８で受け取られた入力信号はＨＩＧＨ状態にある。したがって入力信号の反転になるフィードフォワード信号は、時刻ｔ１に示したように、その前の状態からＬＯＷ状態に遷移する。その後の、ある時刻ｔ２でノード３２８に送り込まれた、遅くした出力信号が曲線３５８に示したようにＨＩＧＨ状態へのその遷移を開始する。遅くした出力信号は、時刻ｔ８までにＨＩＧＨ状態であるための最小レベルである、ＨＩＧＨ状態閾値３６０に適合する。したがって、ノード３２８の所で信号は、適切な状態、入力信号の所与のＨＩＧＨ状態にある。

曲線３５４に示したように、時刻ｔ４で、入力信号は入力信号に刻印されたグリッチの結果、望ましくないことにＨＩＧＨ状態からＬＯＷ状態に遷移する。曲線２２に示したように、時刻ｔ５で、次にフィードフォワード信号が望ましいＬＯＷ状態から望まれていないＨＩＧＨ状態に遷移する。その結果、ノード３２８に送り込まれる遅くした出力信号が、時刻ｔ６で、適切なＨＩＧＨ状態から不適切なＬＯＷ状態に遷移し始める。

時刻ｔ３（曲線３５２）で、ＣＬＫがＬＯＷ状態に遷移し、曲線３５６に示したように、ノード３２０でフィードフォワード信号を、最初にラッチされるべき望まれていないＨＩＧＨ状態にさせる。しかしグリッチフィルタ１０２のために、ノード３２８上の遅くした出力信号は、すぐにＬＯＷ状態に遷移せず、むしろＨＩＧＨ状態閾値３６０に適合し続け、ノード３２８を適切なＨＩＧＨ状態に維持する。

したがって、ノード３２８が適切なＨＩＧＨ状態にある結果として、時刻ｔ７で、ＬＯＷ状態にある帰還信号がノード３２０に送り込まれる。曲線３５６に示したように、ノード３２０上のノードの信号が所望のＬＯＷ状態に遷移する。次に、遅くした出力信号がノード３２８で、方向を転じ、その適切なＨＩＧＨ状態に遷移し始める。したがってグリッチは、ノード３２８に伝播されず、あるいは、このようなノードから下流のどんな他の回路にも伝播されない。

図５ｃは、回路３００（図５ａ）などのラッチ回路の種々のノード上にある例示的信号を図示するタイミング図３７０である。特にタイミング図３７０は、曲線３７２〜３７８およびＨＩＧＨ状態閾値３６０を含む。曲線３７２は、それぞれフィードフォワード３状態インバータ３０６および帰還３状態インバータ３１２のイネーブルノード３２２、３３４に送り込まれてよいクロック信号（ＣＬＫ）を図示する。ＣＬＫの補数、つまりＣＬＫＮが、それぞれフィードフォワード３状態インバータ３０６および帰還３状態インバータ３１２のコンプリメンタリイネーブルノード３３２ａ、３３４ａに送り込まれてよい。

曲線３７２は、フィードフォワード３状態インバータ３０６に入力ノード３１８から送り込まれてよい入力信号を図示している。曲線３７６は、それぞれフィードフォワード３状態インバータ３０６および帰還３状態インバータ３１２からノード３２０に送り込むことができるフィードフォワード信号と帰還信号を組み合わせた合成であるノードの信号を図示している。曲線３７８は、フィードフォワードインバータ３０８からノード３２８に送り込まれる遅くした出力信号を図示している。

次に時刻ｔ０での曲線３７２、３７４を参照すると、ＣＬＫはＨＩＧＨ状態に遷移し、入力ノード３１８上で受け取られた入力信号はＨＩＧＨ状態にある。したがって入力信号の反転になるフィードフォワード信号は、時刻ｔ１に示したように、その前の状態からＬＯＷ状態に遷移する。その後の、ある時刻ｔ２でノード３２８に送り込まれる、遅くした出力信号が曲線３７８に示したようにＨＩＧＨ状態へのその遷移を開始する。遅くした出力信号は、時刻ｔ８までにＨＩＧＨ状態閾値３８０に適合する。したがって、ノード３２８の所で信号は、適切な状態、入力信号の所与のＨＩＧＨ状態にある。時刻ｔ３（曲線３７２）で、ＣＬＫがＬＯＷ状態に遷移し、それによってノード３２８をその適切なｈｉｇｈ状態にラッチする。

しかし、曲線３７６に示したように、時刻ｔ４で、フィードフォワード信号が、それに刻印されたグリッチの結果として望ましくないことにＬＯＷ状態からＨＩＧＨ状態に遷移する。次に、時刻ｔ５で、ノード３２８に送り込まれる遅くした出力信号が、その適切なＨＩＧＨ状態から不適切なＬＯＷ状態に遷移し始める。しかしグリッチフィルタ１０２のために、ノード３２８上の遅くした出力信号は、すぐにＬＯＷ状態に遷移せず、むしろＨＩＧＨ状態閾値３６０に適合し続け、ノード３２８を適切なＨＩＧＨ状態に維持する。

したがって、ノード３２８が適切なＨＩＧＨ状態にある結果として、時刻ｔ６で、ＬＯＷ状態にある帰還信号がノード３２０に送り込まれる。曲線３７６に示したように、ノード３２０上のノードの信号が所望のＬＯＷ状態に遷移する。次に、遅くした出力信号がノード３２８で、適切なＨＩＧＨ状態に遷移し始める。上と同様にグリッチは、ノード３２８に伝播されず、あるいは、このようなノードから下流のどんな他の回路にも伝播されない。

グリッチフィルタ持続時間の調整
図７は、グリッチフィルタ１０２の代替的実施形態を使用する論理回路５００を図示するブロック図である。この実施形態では、グリッチフィルタ１０２は、キャパシタ３０２（または第２段１０６のトランジスタの真性容量）と直列に抵抗５０４を含む。抵抗５０４は、フィードフォワードインバータ３０８と直列に配置することができ、また種々の方法で製造されてよい。回路速度を増加させ、回路製造面積中にさらに多くのデバイスを実装したいという要求を再度維持しながら、抵抗５０４が例えば、ボディインプラント、ポリシリコン、および／または他のイオン注入法で形成された抵抗でよい。代替的に抵抗５０４は薄膜抵抗でよい。

抵抗５０４とキャパシタ３０２の組合せが、キャパシタ３０２の容量×抵抗５０４の値に等しい時定数を有するＲＣフィルタおよびフィードフォワードインバータ３０８の任意の出力抵抗を提供する。ＲＣ時定数の値は、抵抗５０４とキャパシタ３０２の値を調整することによって変えることができる。前述したキャパシタ３０２を使用し、抵抗５０４の値が、例えば典型的な持続時間約８００ピコ秒を有するグリッチを中性化するように選択されてよい。つまり、キャパシタ３０２が約０．０１ｐＦの値である場合、このようなグリッチをフィルタするために抵抗の値は約８０Ｋオームでよい。

結論
１つまたは複数の半導体部品を含み、使用するデバイスの例示的実施形態および例示的操作が説明されてきた。このような集積されたデバイスは単一のチップとして製造することができるので、使用者はコストの低減、微細化された寸法、およびとりわけ増大した機能性を含む利点を実現できる。

前述の詳細な説明では、本明細書に述べられた例示的実施形態に対する十分な理解を与えるために多くの特定の細部が説明された。しかし、これらの実施形態は特定の細部なしで実施できることを理解されたい。他の場合には、後の説明をあいまいにしないために周知の方法、手順、構成要素、および回路が詳細に説明されていない。

さらに開示された実施形態は例示の目的のためだけであり、また他の実施形態が、開示された実施形態の代わりにあるいはそれらと組み合わせて使用されてもよい。例えば、本明細書を通して説明された示唆の別の（例えば補足的な）信号の状態が、本明細書に開示されたものの代わりにあるいは、それらに追加されて、開示された実施形態または多くの可能な任意の実施形態の操作に影響せずに用いられてよい。

さらに、前述された装置または部品は、相補的金属酸化膜半導体（ＣＭＯＳ）、バイポーラ、ヒ化ガリウム、ゲルマニウム、バイポーラＣＭＯＳ（ＢｉＣＭＯＳ）、リン化インジウム（ＩｎＰ）、シリコン・オン・インシュレータ（ＳＯＩ）、マイクロウェーブ・オン・インシュレータ（ＭＯＩ）、シリコン／ヒ化ガリウム（Ｓｉ／ＧａＡｓ）、シリコン／ゲルマニウム（ＳｉＧｅ）、および／またはシリコン／カーバイド（ＳｉＣ）、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）製造プロセス、および／または金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）製造技術およびプロセスを用いて製造できるものとする。

本明細書で説明された例示的実施形態は、約０．２〜４、５、１０、１２、２４および４８ボルトＤＣならびに約２４、および１２０ボルトＡＣなど、任意の適切な電圧を提供する任意の適切な電圧源を含みまたはそれと共に使用される種々の装置および他のデバイス中に配置されてよい。

さらに特許請求の範囲が、その効果が記載されていない場合には、説明された順序、または構成要素に限られると解釈されるべきでない。加えて、任意の請求項における用語「手段」の使用は米国特許法第１１２条第６項に訴えるものであり、用語「手段」を用いない請求項はその限りではない。

図１ａは図１ｃに示した従来技術のラッチ回路の例示的信号を図示しているタイミング図である。図１ｂは図１ｃに示した従来技術のラッチ回路の例示的信号を図示しているタイミング図である。図１ｃは従来技術のラッチ回路のブロック図である。 従来技術の一時的サンプリングラッチのブロック図であり、「Ｓｏｆｔ Ｅｒｒｏｒ Ｒａｔｅ Ｍｉｔｉｇａｔｉｏｎ Ｔｅｃｈｎｉｑｕｅｓ ｆｏｒ Ｍｏｄｅｒｎ Ｍｉｃｒｏｃｉｒｃｕｉｔｓ」という名称の文献に開示されている。 短い持続時間のシングルイベント効果状態に対して論理回路を強化するためのグリッチフィルタ装置を示すブロック図である。 短い持続時間のシングルイベント効果状態に対して論理回路を強化するためのグリッチフィルタを示す第２ブロック図である。 キャパシタとして具体化したグリッチフィルタを示す第３ブロック図である。 図５ａのグリッチフィルタ実施形態を使用している論理回路の例示的信号を示すタイミング図である。 図５ａのグリッチフィルタ実施形態を使用している論理回路の例示的信号を示すタイミング図である。 グリッチフィルタの代替的実施形態の中に形成された修正ＮＭＯＳトランジスタの回路図である。 グリッチフィルタの代替的実施形態を使用している論理回路を示す第４ブロック図である。

Claims (10)

1. シングルイベント効果状態に対してラッチ回路を強化する装置であって、該装置が、
   入力ノードおよび出力ノードを有する論理回路であって、放射線事象に起因する入力信号イベントが前記入力ノード上に刻印され、その出力ノードから前記入力信号イベントの少なくとも一部の関数として出力信号イベントを伝播させる論理回路と、
   前記論理回路の前記出力ノードに結合されているグリッチフィルタであって、前記グリッチフィルタが前記出力信号イベントの一部を前記ラッチからフィルタし、前記出力信号イベントの持続時間が所与の時間より短い場合には、前記グリッチフィルタが前記出力信号イベントの全てを前記ラッチ回路からフィルタし、それによって前記入力信号イベントのさらなる伝播を防止するグリッチフィルタと
   を備える装置。
2. シングルイベント効果状態に対してラッチ回路を強化する装置であって、該装置が、
   入力信号を受け取る入力ノードと、前記入力信号の関数として出力信号を与える出力ノードとを有する論理回路であって、前記入力信号の状態を変化させる放射線起因信号イベントが前記入力ノード上に刻印される場合には、その出力ノードから出力信号イベントを伝播させ、前記出力信号の状態を変化させるように操作できる論理回路と、
   前記論理回路の前記出力ノードに結合されているグリッチフィルタであって、前記グリッチフィルタが前記出力信号イベントの少なくとも一部を前記ラッチからフィルタし、前記出力信号イベントの持続時間が所与の時間より短い場合には、前記グリッチフィルタが前記出力信号イベントの全てを前記ラッチ回路からフィルタし、それによって前記出力信号が状態を変えるのを防止するグリッチフィルタと
   を備える装置。
3. シングルイベント効果状態に対してラッチ回路を強化する装置であって、該装置が、
   複数の出力信号イベントを前記第２論理回路に与える第１論理回路であって、前記第１論理回路は、その上にグリッチを刻印させた第１出力信号イベントを、第２論理回路に与え、かつ、前記第１出力信号イベントが望ましくない状態の閾値に適合する場合には、前記第２論理回路が望ましくない状態で動作する第１論理回路と、
   所与の時間によって前記第１出力信号イベントの変化の速度を遅くするグリッチフィルタであって、前記第１出力信号イベントの持続時間が前記所与の時間より短い場合には、前記グリッチフィルタが、前記第１出力信号イベントが前記望ましくない状態の閾値に達するのを防ぎ、それによって前記第２論理回路が前記望ましくない状態で動作するのを防止するグリッチフィルタと
   を備える装置。
4. 前記第１論理回路がクロックト論理回路を含み、前記クロックト論理回路が第１クロックイベントのときに前記第２論理回路に前記第１出力信号を与える請求項３に記載の装置。
5. 前記第１論理回路が、前記第２論理回路に、その上にグリッチを刻印しない第２出力信号イベントを与え、前記第２出力信号イベントが望ましい状態の閾値に適合する場合には、前記第２論理回路は望ましい状態で動作し、グリッチフィルタが、前記所与の時間によって前記第２出力信号イベントの変化の速度を遅くし、前記第２出力信号イベントの持続時間が、前記所与の時間より長い場合には、前記グリッチフィルタが前記第２出力信号イベントを前記望ましい状態の閾値に達するようにさせ、それによって前記第２論理回路が前記望ましい状態で動作することを可能にする請求項３に記載の装置。
6. 前記第１論理回路がクロックト論理回路を含み、前記クロックト論理回路が、第１クロックイベントのときに前記第２論理回路に前記第１出力信号を与え、第２クロックイベントのときに前記第２出力信号イベントを与える請求項５に記載の装置。
7. 前記グリッチフィルタがキャパシタを含む請求項３に記載の装置。
8. 前記キャパシタが修正ＭＯＳトランジスタから形成され、前記ＭＯＳトランジスタのゲートが前記キャパシタの第１プレートを与え、前記ゲート酸化物が前記キャパシタの誘電体を与え、前記トランジスタのドレインおよびソースが一緒に短絡され、前記キャパシタの第２プレートを与える請求項７に記載の装置。
9. 前記キャパシタが約０．０１ｐＦ〜約１０ｐＦの容量を有する請求項８に記載の装置。
10. 前記ゲート酸化物が約０．００１μｍ〜約０．１μｍの厚さを有する請求項８に記載の装置。

Images