JP2008541621A - ライブ測定により基準が初期化される遅延ロックループ - Google Patents

ライブ測定により基準が初期化される遅延ロックループ Download PDF

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Abstract

【解決手段】遅延ロックループを動作する方法は、第１ロックポイントに応答して第１出力信号を生成することを含む。第１出力信号を生成し続けている間に、新しいロックポイントが測定、さもなければ決定される。その後、第２出力信号が、新しいロックポイントに応答して生成される。遅延ロックループが第１出力信号の生成を続けている間、新しいロックポイントが、遅延ロックループにロードされてよい。例えば(とりわけ)、オートリフレッシュコマンド、プリチャージオールコマンド、モードレジスタロードコマンド、パワーダウンエントリ、パワーダウンエクジットに応答し、タイマ、例えば(とりわけ)内部タイマに応答し、又は、環境状態信号、例えば(とりわけ)温度センサ出力信号に応答して、遅延ロックループは、第１ロックポイントに応じた第１出力信号の生成から、新しいロックポイントに応じた第２出力信号の生成に切り替わる。開示された方法を用いた回路及びシステム。要約書に適用される規則から、この要約書は、特許請求の範囲を解釈するのに用いられるべきではない。
【選択図】図３

Description

本発明は、概して同期回路に関しており、より詳細には、遅延ロックループ(ＤＬＬ)を初期化する方法及び装置に関する。
集積回路に実装されるデジタルロジックの大半は、クロック同期シーケンシャルロジック(clocked synchronous sequential logic)である。同期ランダムアクセスメモリ回路(ＳＤＲＡＭ)、マイクロプロセッサやデジタルシグナルプロセッサ等のような電子デバイスでは、情報の処理、格納及び取出しは、クロック信号で調整され、又はクロック信号と同期している。クロック信号の速さと安定性によって、回路が働くデータ転送速度(data rate)がかなりの程度まで決定される。ＳＤＲＡＭやマイクロプロセッサ等のような多くの高速の集積回路デバイスは、クロック信号に頼って、デバイスを出入りし、通過するコマンド、データ及びアドレス等の流れを制御する。
ＳＤＲＡＭ又はその他の半導体メモリデバイスでは、メモリからの出力は、マイクロプロセッサにも働くシステムクロックと同期するのが好ましい。遅延ロックループ(ＤＬＬ)は、ＳＤＲＡＭで使用される同期回路であって、外部クロック(即ち、マイクロプロセッサに働くシステムクロック)及び内部クロック(即ち、ＳＤＲＡＭ内で使用されて、様々なメモリセルのリード/ライトオペレーションを実行するクロック)を互いに同期させる。一般的にＤＬＬは、あるクロック信号(即ち、システムクロック)のタイミングが進む又は遅れて、そのクロック信号の立上りエッジが、第２のクロック信号(即ち、メモリ内部クロック)の立上りエッジと一致する(つまり、「ロックされる」)まで、位相差に関する信号をフィードバックして遅延ラインを制御するフィードバック回路である。ＤＬＬの動作に関する簡単な説明を、図１を参照して以下に示す。
図１を見ると、遅延ロックループ(10)のフォワード遅延パスの遅延は、次式で与えられている。 ｄ１＋[Ｎ＊ｔＣＫ−(ｄ１'＋ｄ２')]＋ｄ２＝Ｎ＊ｔＣＫ
図１では、クロックツースロトーブ(clock-to-strobe)タイム[(Ｂ)から(Ａ)]は、Ｎ＊ｔＣＫに等しい。ノード(Ｂ)から(Ａ)の時間がＮ＊ｔＣＫである場合、遅延ラインにおける部分は、Ｎ＊ｔＣＫ−(ｄ１'＋ｄ２')となる。そのことは、シフトレジスタの「ブロードサイド(broadside)」に測定結果を入力すること、即ちブロードサイド測定(broadside measurement)を通じて、ＤＬＬ(10)の初期化を可能とする。
遅延測定でＤＬＬ(10)を初期化する(基準初期化)現在の方法は、ＤＬＬ初期化の間、マルチプレクサ(ＭＵＸ)(14)の動作を通じて、ＤＬＬのフォワード遅延ライン(12)をバイパスする。そのことで、測定がフォワード遅延ライン(12)の遅延に依存しないことが確かになる。しかしながら、フォワード遅延ライン(12)がバイパスされる時にはいつでも、出力に伝わるクロックは外部クロックに同期しないかも知れない。
測定時間の間、出力クロックタイミングは知られていない(又は、少なくともクロック同期を与えないだろう)。測定ストローブをファイア(fire)させる前には、バイパスされた新しいクロックがＩ/Ｏモデル(20)(ｄ１'＋ｄ２')を完全に通過して、基準遅延ライン(18)に入ることを確実にする十分な時間がある必要がある。それには、数クロックサイクルを要するかも知れない。結果として、測定が実行される時はいつでも、出力は同期されない。新たな測定が必要とされる場合には、数クロックサイクルの間、出力が使用されてはならない。
故に、新しい測定が遅延ラインを制御する用意ができるまで、古いクロックタイミングが遅延ラインの制御を継続可能なＤＬＬとＤＬＬの動作方法とが求められている。
本開示は、ある実施例に基づいて、遅延ロックループを動作させる方法を示している。その方法は、第１ロックポイントに応答して第１出力信号を生成することを含んでいる。第１出力信号の生成が続く間に、新しいロックポイントが測定、そうでなければ決定される。新しいロックポイントは、とりわけ、温度、電源電圧、又はクロック周波数の変化の結果として必要とされてもよい。その後、その新しいロックポイントに応答して、第２出力信号が生成される。遅延ロックループが第１出力信号を生成し続けている間に、その新しいロックポイントのデータが、遅延ロックループにロードされてもよい。制御信号、例えば(とりわけ)オートリフレッシュコマンド(auto refresh command)、プリチャージオールコマンド(precharge all command)、モードレジスタロードコマンド(mode register load command)、パワーダウンエントリ(power down entry)、パワーダウンエクジット(power down exit)に応答して、タイマ、例えば(とりわけ)内部タイマに応答して、又は、環境状態信号(environmental condition signal)、例えば(とりわけ)温度センサ出力信号に応答して、遅延ロックループは、第１ロックポイントに応じた第１出力信号の生成から、新しいロックポイントに応じた第２出力信号の生成に切り替わる。
本開示は、入力クロックを受信して、同期した出力クロックを生成するフォワード遅延ラインを備える遅延ロックループも示している。入力/出力モデルは、その出力クロックに応答する。位相検出器は、入力/出力モデルと入力クロックに応答する。基準遅延ラインは、入力/出力モデルに応答する。ランチ/シフトレジスタは、基準遅延ラインと位相検出器に応答し、さらに、第１及び第２の独立なストローブ信号に応答し、フォワード遅延ラインに入力されるロックポイント制御信号を生成する。第１の独立なストローブ信号は、ラッチ/シフトレジスタをイネーブルにして新しいロックポイントデータを受信させてよく、第２の独立なストローブ信号は、ラッチ/シフトレジスタに、新しいロックポイントデータに基づいてロックポイント制御信号を出力させてよい。このような遅延ロックループを組み込んだメモリデバイス及びシステム、及び/又は、このような遅延ロックループを動作させる方法も開示されている。
本開示は、外部クロック周波数が変化しておらず、ＤＬＬが既にロックされている条件下で、ＤＬＬの高速なリセットを、つまり、セルフリフレッシュエクジットを可能とする。システム周波数が変化しているケース、つまり、クロック周波数スルーイング(clock frequency slewing)において、システムが新しい測定で周期的にアップデートされると、ＤＬＬは、非常に広範な周波数レンジをトラックできるだろう。それら及びその他の利点と利益は、以下に示す発明の説明から明らかになるであろう。
図２は、簡単化されたブロック図であって、メモリチップ、つまりメモリデバイス(30)を示している。メモリチップ(30)は、(図２に示されていない)このような多数のメモリチップを含むＤＩＭＭ(dual in-line memory module)又はＰＣＢ(printed circuit board)の一部であってよい。メモリチップ(30)は、その外側に配置された複数のピン(32)を含んでおり、それらピン(32)は、他のシステムデバイスにチップ(30)を電気的に接続するのに使用されてよい。それらのピン(32)の幾つかは、メモリアドレスピン、つまりアドレスバス(34)、データピン、つまりデータバス(36)、及び制御ピン、つまり制御バス(38)であってよい。各符号(34)(36)(38)は、それに対応するバスにおける１を超えるピンを示している。さらに、図２は、説明のみを目的としている。即ち、典型的なメモリチップにおけるピン配置、つまりピン構成は、図２に示す形態でなくともよい。
プロセッサ又はメモリコントローラ(図示せず)がチップ(30)と通信して、メモリのリード/ライト動作を実行してもよい。プロセッサ及びメモリチップ(30)は、アドレスライン、即ちアドレスバス(34)上のアドレス信号と、データライン、即ちデータバス(36)上のデータ信号と、制御ライン、即ち制御バス(38)上の制御信号(例えば、行アドレスストローブ(ＲＡＳ)信号、列アドレスストローブ(ＣＡＳ)信号など(図示せず))とを用いて通信してよい。アドレス、データ及び制御バスの「幅」(即ち、ピンの数)は、メモリの構成に応じて異なってよい。さらに、幾つかの回路アーキテクチャでは、バス(40)は、時分割されて、ある時点で、アドレス情報を運ぶ一方で、別の時点で、制御信号を運び、さらに別の時点でデータ信号を運んでもよい。
図２のメモリチップ(30)は、ある実施例のメモリチップを説明するものであって、典型的なメモリチップの全ての特徴を詳細に説明するものではないことは、当該技術分野の通常の知識を有する者であれば容易に分かるだろう。メモリセル(42)のアレイとデータを読み書きするために、多数の周辺デバイス又は回路が、メモリチップ(30)内に設けられてもよい。しかしながら、これらの周辺デバイス又は回路については、以下に述べるように、簡単化のために概要のみが説明される。
メモリチップ(30)は、複数のメモリセルを含んでおり、それらメモリセルは、通常、行と列に配列されてアレイ(42)を形成して、データを格納する。アレイ(42)内の各メモリセルは、１ビットのデータを格納する。行デコード回路(44)と列デコード回路(46)は、アドレスバス(34)で与えられるアドレスをデコードして、メモリアレイ(42)内の行と列を選択する。メモリセルのアレイ(42)に出入りするデータは、(Ｉ/Ｏユニット(48)として概略的に示されている)センスアンプ及びデータ出力バスを介して、データバス(36)を通る。メモリコントローラ(図示せず)は、関連した制御信号(図示せず)を制御バス(38)上に与えて、Ｉ/Ｏ(入力/出力)ユニット(48)を介して、メモリチップ(30)との通信を制御する。Ｉ/Ｏユニット(48)は、多数のデータ出力バッファを含んでおり、メモリアレイ(42)のセルからデータビットを受信し、データバス(36)の中の対応するデータラインに、それらデータビット、つまりデータ信号を与えてよい。Ｉ/Ｏユニット(48)は、クロック同期ユニット又は遅延ロックループ(ＤＬＬ)(50)を更に含んでよく、クロック同期ユニット又は遅延ロックループ(50)は、外部システムクロック((図２に示されていない)メモリコントローラで使用されるクロック)と同期して、メモリチップ(30)とメモリコントローラの間でアドレス信号、データ信号及び制御信号をクロックする。
メモリコントローラ(図示せず)は、メモリチップ(30)の動作モードを決定してよい。制御バス(38)上の入力信号又は制御信号(図示せず)の幾つかの例には、外部クロック信号、チップ選択信号、行アドレスストローブ信号、列アドレスストローブ信号、ライトイネーブル信号などがある。メモリチップ(30)は、そのチップ(30)のピン(32)を介して接続された他のデバイスと通信してよい。これらのピンは、先に説明したように、適当なアドレスライン、データライン及び制御ラインと接続されて、データ転送(即ち、データの送受信)動作を行ってよい。
図３は、本発明に基づいて構築され、図２のメモリチップ(30)での使用に適した遅延ロックループの実施例のブロック図である。図３において、フォワード遅延ライン(60)は、入力バッファ(62)を通じて外部クロックを受信して、同期した出力を生成する。同期した出力は、内部クロックと呼ばれてよく、出力遅延/バッファ(64)の出力にて利用できる。Ｉ/Ｏモデル(66)は、フォワード遅延ライン(66)に応答する。位相検出器(68)は、Ｉ/Ｏモデル(66)と、バッファ(62)の出力で利用できる外部クロックとに応答する。基準遅延ライン(70)は、Ｉ/Ｏモデル(66)に応答する。ラッチ/シフトレジスタ(72)は、基準遅延ライン(70)と位相検出器(68)とに応答し、フォワード遅延ライン(60)に入力されるロックポイント信号を生成する。当該技術分野で知られているように、ラッチ/シフトレジスタ(72)は、位相検出器(68)からのシフトレフト/ライト信号、又はシフトアップ/シフトダウン信号を受信する。
図３に示すＤＬＬのフォワード遅延パスは、
Ｄ１＋[Ｎ＊ｔＣＫ−(ｄ１'＋ｄ２')]＋ｄ２＝Ｎ＊ｔＣＫ
である。クロックツーストローブ時間[(Ｂ)から(Ａ)]は、図１に示す従来技術の回路の場合と同様に、Ｎ＊ｔＣＫと等しい。
バッファ(64)の出力で利用できる同期出力が、新しいブロードサイド測定を同時に実行している間に、現在の遅延ラインのタイミングを保持可能とするために、図３のＤＬＬは、ラッチストローブを遅延ライン(60)の出力に移動させた。ノード(Ａ)から(Ｂ)のタイミングは、フォワード遅延ラインの現在の遅延に拘わらず、ｔＣＫの正確な倍数のままである。
ラッチ/シフトレジスタ(72)のラッチは、図４に示すように改良されている。「マスター」と「スレーブ」のラッチについて制御クロックが分かれており、それらは独立した信号であってよい。それによって、シフトレジスタ(72)の出力に直ちに影響を与えることなく、マスターが新しい測定でロードされる。測定が完了すると、スレーブのラッチがトリガーされて、レジスタは、新しいロックポイントに基づいて、新しいロックポイント制御信号をフォワード遅延ラインに出力する。レジスタがシフトレジスタとして使用される場合には、別々にされた制御クロックは、あたかも同じクロックとして使用されるが、レジスタ(72)の出力の変更を送らせる必要はない。
図４の改良されたラッチを伴っている図３の回路によって、ＤＬＬ(50)が、先にロックされた後に、周波数の変化、温度変化、電圧変化などに起因して新しいロックポイントを決定することが可能となる。故に、図３の遅延ロックループ(50)の動作方法によれば、新しいロックポイント測定がなされている間に、最初のロックポイントに応じて、内部クロックが生成し続けてもよい。新しいロックポイントが生成された後、測定又は計算の何れかによって、図４のラッチがマスタークロックでストローブされて、新しいデータが入力可能となる。従って、制御信号、例えば(とりわけ)、オートリフレッシュコマンド、プリチャージオールコマンド、モードレジスタロードコマンド、パワーダウンエントリ、パワーダウンエクジットに応答し、タイマ、例えば(とりわけ)内部タイマに応答し、又は、環境状態信号、例えば(とりわけ)温度センサ出力信号に応答することで、図４の回路が再びストローブされて、新しいデータが、ラッチ/レジスタ(72)の出力に移動する。システムの周波数が例えば、クロック周波数スルーイングに起因して変化しているケースでは、ＤＬＬ(50)が、新しいロックポイントに関した新しい測定で周期的にアップデートされるならば、ＤＬＬ(50)は、より広い周波数レンジをトラックできるだろう。
図５は、図２に示した１以上のメモリチップ(30)が使用され得るシステム(100)を示すブロック図である。システム(100)は、データ処理ユニット、即ちデータ演算ユニット(102)を含んでおり、該ユニット(102)は、様々な計算機能を行う、例えば、特定の計算やデータ処理タスクを行う特定のソフトウエアを実行するプロセッサ(104)を含んでいる。演算ユニット(102)はまた、バス(106)を通じてプロセッサ(104)と通信するメモリコントローラ(108)を含んでいる。バス(106)は、アドレスバス(図示せず)、データバス(図示せず)及び制御バス(図示せず)を含んでよい。メモリコントローラ(108)はまた、(図２に示すバス(40)にと似た)別のバス(110)を通じて、一組のメモリデバイス(30)(図２に示すタイプの複数のメモリチップ(30))と通信する。各メモリデバイス(30)は、図２に示すように、(図５には示していない)適当なデータストレージと検索回路(retrieval circuitry)を含んでよい。プロセッサ(104)は、メモリ(30)に格納された情報及びデータに基づいて、複数の機能を実行できる。
メモリコントローラ(108)は、マイクロプロセッサ、デジタルシグナルプロセッサ、組込プロセッサ、マイクロコントローラ、専用のメモリテストチップ、検査プラットホームなどであってよい。メモリコントローラ(108)は、例えば、メモリデバイス(30)がオペレーショナルコンピューティングシステム(102)の一部である場合に、メモリ(30)とのルーチンデータ転送動作を制御してよい。ある実施例では、メモリコントローラ(108)はまた、適当なシステムクロック(例えば、パワー対パフォーマンス最適化に関して周波数が変化するクロック)をＩ/Ｏ回路(48)(図２)に与えて、本明細書で示唆したように、ＤＬＬ(50)にてロック状態を維持してよい。メモリコントローラ(108)はまた、メモリチップ(30)を載せた同じマザーボード(図示せず)の上に置かれてよい。メモリチップ(30)とメモリコントローラ(108)の間について、その他の様々な電気的接続構成が可能である。例えば、メモリコントローラ(108)は、データ転送又は通信ネットワーク(例えば、コンピューティングデバイスのＬＡＮ(local area network))を介してメモリチップ(30)と通信する遠隔のエンティテイであってもよい。
システム(100)は、コンピューティングユニット(102)に接続された入力デバイス(112)(例えば、キーボードやマウス)を含んでおり、ユーザが手動でデータや指示などを入力して、コンピューティングユニット(102)を動作させることができる。コンピューティングユニット(102)に接続される１以上の出力デバイス(114)が、システム(100)の一部として与えられて、プロセッサ(104)で生成されるデータを表示、さもなければ出力する。出力デバイス(114)の例には、プリンタ、ビデオ端子やビデオディスプレイユニット(ＶＤＵ)がある。ある実施例では、システム(100)は、データ処理ユニット(102)に接続される１以上のデータストレージデバイス(116)を含んでおり、内部又は外部の記録媒体(図示せず)にデータを格納し、該記録媒体からデータを取得できる。典型的なストレージデバイス(116)の例には、ハードディスク、フロッピディスク、ＣＤ−ＲＯＭ(compact disk read-only memory)及びカセットテープがある。
本明細書でなされた議論は、主としてメモリデバイスに関しているが、本発明の利点はその他のデバイスでも利用可能である。故に、本発明は、メモリデバイスに限定されない。
好ましい実施例について本発明が説明されたが、当該技術分野における通常の知識を有する者であれば、多くの改良と変更が可能であることを認識するであろう。本発明は、特許請求の範囲によってのみ限定され、現在における好ましい実施例を説明することを意図した先の記載によっては限定されない。
本発明を容易に理解して、直ちに実施するために、限定ではなく説明を目的として、以下の図面と共に本発明は説明される。
図１は、従来の遅延ロックループのブロック図である。 図２は、本発明の遅延ロックループを用いて構成されたメモリチップのブロック図である。 図３は、本発明に基づいて構成されており、図２に示すメモリチップでの使用に適した遅延ロックループの実施例のブロック図である。 図４は、図３のラッチ/シフトレジスタの実施例の回路図である。 図５は、図２のメモリチップを用いて構成されたシステムである。

Claims (21)

  1. 遅延ロックループを動作させる方法であって、
    第１ロックポイントに応答して第１出力信号を生成する工程と、
    前記第１出力信号を生成し続ける間に、新しいロックポイントを特定する特定工程と、
    を含むことを特徴とする方法。
  2. 前記第１出力信号を生成し続ける間に、前記新しいロックポイントを複数のレジスタにロードするロード工程を更に含む、請求項１に記載の方法。
  3. 前記ロード工程は、前記複数のレジスタに第１ストローブ信号を入力して、前記複数のレジスタが第１ロックポイントを得ることを可能とする工程を含む、請求項２に記載の方法。
  4. 前記第１ロックポイントに基づいた信号が、前記遅延ロックループの少なくとも一部を通過可能である間、前記新しいロックポイントを前記複数のレジスタに保持する工程を更に含む、請求項２又は請求項３に記載の方法。
  5. 前記複数のレジスタに第２ストローブ信号を入力して、前記複数のレジスタの少なくとも１つの出力に、前記新しいロックポイントを移動させる工程を更に含む、請求項２乃至４の何れかに記載の方法。
  6. 前記第２ストローブ信号は、制御信号、タイマ、又は環境状態信号の中の１つに応答して入力される、請求項５に記載の方法。
  7. 特定工程は、測定工程又は計算工程を含む、請求項１乃至６の何れかに記載の方法。
  8. 前記新しいロックポイントに応答して前記第１出力信号を生成するように、前記第１ロックポイントから前記新しいロックポイントに切り換える切換工程を更に含む、請求項１に記載の方法。
  9. 前記切換工程は、制御信号、タイマ、又は環境状態信号の中の１つに応答して行われる、請求項８に記載の方法。
  10. 入力クロックを受信して、同期した出力クロックを生成するフォワード遅延ライン(60)と、前記出力クロックに応答する入力/出力モデル(66)と、前記入力/出力モデル(66)及び前記入力クロックに応答する位相検出器(68)とを備えている遅延ロックループであって、
    前記入力/出力モデル(66)に応答する基準遅延ライン(70)と、前記基準遅延ライン(70)、前記位相検出器(68)及び複数のストローブ信号に応答して、前記フォワード遅延ライン(60)に入力されるロックポイント制御信号を生成するシフトレジスタ(72)とを備えることを特徴とする遅延ロックループ。
  11. 第１ストローブ信号は、前記シフトレジスタをイネーブルにして新しいロックポイントデータを受信することを可能とし、第２ストローブ信号は、前記シフトレジスタが、前記新しいロックポイントに基づいて新しいロックポイント制御信号を出力するようにする、請求項１０に記載の遅延ライン。
  12. 新しいロックポイント制御信号は、制御信号、タイマ、又は環境状態信号の中の１つに応答して出力される、請求項１０又は請求項１１に記載の遅延ライン。
  13. 前記フォワード遅延ライン(60)の出力から前記基準遅延ライン(70)までの遅延は、ｔＣＫの倍数である、請求項１０乃至１２の何れかに記載の遅延ライン。
  14. メモリセルのアレイ(42)と、前記メモリセルのアレイ(42)にデータを入出力するための複数の周辺デバイス(44, 46, 48)とを備えており、前記複数の周辺デバイス(44, 46, 48)は、入力クロックを受信して、同期した出力クロックを生成するフォワード遅延ライン(60)と、前記出力クロックに応答する入力/出力モデル(66)と、前記入力/出力モデル(66)及び前記入力クロックに応答する位相検出器(68)とを備えているメモリデバイス(30)であって、
    前記入力/出力モデル(66)に応答する基準遅延ライン(70)と、前記基準遅延ライン(70)、前記位相検出器(68)及び複数のストローブ信号に応答して、前記フォワード遅延ライン(60)に入力されるロックポイント制御信号を生成するシフトレジスタ(72)とを備えることを特徴とするメモリデバイス。
  15. 第１ストローブ信号は、前記シフトレジスタ(72)をイネーブルにして新しいロックポイントデータを受信することを可能とし、第２ストローブ信号は、前記シフトレジスタ(72)が、前記新しいロックポイントに基づいて新しいロックポイント制御信号を出力するようにする、請求項１４に記載のメモリデバイス。
  16. 新しいロックポイント制御信号は、制御信号、タイマ、又は環境状態信号の中の１つに応答して出力される、請求項１４又は請求項１５に記載のメモリデバイス。
  17. 前記フォワード遅延ライン(60)の出力から前記基準遅延ライン(70)までの遅延は、ｔＣＫの倍数である、請求項１４乃至１６の何れかに記載のメモリデバイス。
  18. プロセッサ(104)と、少なくとも１つのメモリデバイス(30)と、前記メモリデバイス(30)及び前記プロセッサ(104)に接続するバス(106)とを備えており、前記メモリデバイス(30)は、メモリセルのアレイ(42)と、前記メモリセルのアレイ(42)にデータを入出力するための複数の周辺デバイス(44, 46, 48)とを備えており、前記複数の周辺デバイス(44, 46, 48)は、入力クロックを受信して、同期した出力クロックを生成するフォワード遅延ライン(60)と、前記出力クロックに応答する入力/出力モデル(66)と、前記入力/出力モデル(66)及び前記入力クロックに応答する位相検出器(68)とを備えているシステムであって、
    前記入力/出力モデル(66)に応答する基準遅延ライン(70)と、前記基準遅延ライン(70)、前記位相検出器(68)及び複数のストローブ信号に応答して、前記フォワード遅延ライン(60)に入力されるロックポイント制御信号を生成するシフトレジスタ(72)とを備えることを特徴とするシステム。
  19. 第１ストローブ信号は、前記シフトレジスタ(72)をイネーブルにして新しいロックポイントデータを受信することを可能とし、第２ストローブ信号は、前記シフトレジスタ(72)が、前記新しいロックポイントに基づいて新しいロックポイント制御信号を出力するようにする、請求項１８に記載のシステム。
  20. 新しいロックポイント制御信号は、制御信号、タイマ、又は環境状態信号の中の１つに応答して出力される、請求項１８又は請求項１９に記載のシステム。
  21. 前記フォワード遅延ライン(60)の出力から前記基準遅延ライン(70)までの遅延は、ｔＣＫの倍数である、請求項１８乃至２０の何れかに記載のシステム。
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