JP2008522419A - Ｅｓｄ保護素子として種々の容量をもつ複数のバリスタを備えた多層コンポーネント - Google Patents

Abstract

本発明は多層コンポーネントに関する。このコンポーネントには、側面に外部接点（１，２，３，４）が配置されバリスタセラミックスから成る基体（ＧＫ）と、この基体（ＧＫ）中に配置され外部接点（１，２，３，４）に接続された内部電極（ＩＥ１０，ＩＥ１１，ＩＥ２０）が設けられている。互いに上下に配置された一対の内部電極（ＩＥ１０，ＩＥ２０）の間に第１のバリスタ（Ｖ１）のアクティブな体積が形成されており、互いに並置された２つの内部電極（ＩＥ１０，ＩＥ１１）の間に第２のバリスタ（２１）のアクティブな体積が形成されている。

Description

本発明は、ＥＳＤ保護素子を含む電気的多層コンポーネントに関する。

DE 19931056 A1によればセラミック多層バリスタが知られており、これは互いに対向し合う複数の内部電極を有している。この場合、等しい電位と接続された内部電極は上下に配置されている。異なる電位と接続された電極スタックは互いに並置されている。この素子は高周波回路およびデータラインのＥＳＤ保護として用いられる。

本発明の解決しようとする課題は、ＥＳＤ保護素子を備えた多層コンポーネントにおいて、高周波回路およびデータラインのＥＳＤ保護としても給電ラインの保護としても適するように構成することである。

本発明によれば以下のような電気コンポーネントが提供される。すなわちこのコンポーネントによれば、互いに重なり合っている２つの電極とそれらの間に配置されたバリスタセラミックスによって（比較的大きい容量とパワーコンパチビリティないしは出力互換性を有する）第１のバリスタが形成され、１つの平面内に位置する２つの内部電極とそれらの間に配置されたバリスタセラミックスによって（有利にはアクティブな体積が小さいことから比較的容量の小さい）第２のバリスタが形成されている。

これによって基体において種々の容量と電流耐性をもつバリスタを実現することができ、それらのバリスタを電気回路の種々のラインのＥＳＤ保護のために使用することができる。

１つの有利な実施形態によれば基体を備えた多層コンポーネントにおいて、基体側面に外部接点が配置され、それらの外部接点は基体に配置された内部電極と接続されている。基体はバリスタセラミックス（たとえばＺｎＯ−Ｂｉ，ＺｎＯ−Ｐｒ）から成る複数の層を有しており、それらの間に金属化平面が配置されていて、そこに電極構造体が形成されている。

上下に配置された一対の内部電極と、それらの間に配置されたバリスタセラミックスとによって、第１のバリスタが形成されている。互いに並べて配置された２つの内部電極と、互いに向き合ったそれらの電極側面の間に配置されたバリスタセラミックスによって、第２のバリスタが形成されている。

容量が小さいことで特徴的な第２のバリスタは、高周波ラインまたはデータラインのためのＥＳＤ保護として適しており、このバリスタをそれらの信号ラインとアースとの間に接続することができる。また、電流パルス耐性が高いことおよび容量が著しく高いことで特徴的な第１のバリスタを、電流供給ラインまたは電圧供給ラインとアースとの間に接続することができる。

コンポーネントの１つの平面において、単に１つまたは２つの内部電極だけでなくそれよりも多くの内部電極を設けることができる。

上下に配置された内部電極の互いに垂直方向に対向する２つの主表面によって、第１のバリスタのアクティブな体積部分ないしは活性化体積部分が形成される。第１のバリスタのアクティブな体積は有利には少なくとも０．００１ｍｍ³である。並置されている内部電極の互いに水平方向に対向する側面により第２のバリスタのアクティブな体積が形成され、この体積は有利には第１のバリスタのアクティブな体積の最大で１０％である。

並べて配置された内部電極間の間隔は、１つの有利な実施形態によれば少なくとも２０μｍである。

第１および第２のバリスタが同じ内部電極を分け合うのが有利であり、１つの実施形態によればこの内部電極はアースと接続されており、その際にアースはたとえば高周波ラインまたデータラインと給電ラインのための共通の基準電位を成している。

以下では、アースと接続されている内部電極（有利には対応する平面内で最も広い面積をもつ電極）を第１の電極と称し、同じ平面に配置され第１の電極の隣りに位置する内部電極を第２の電極と称する。また、別の平面に配置され第１の電極と対向する内部電極を第３の電極と称し、これと同じ平面に配置され第３の電極の隣りに位置する内部電極を第４の電極と称する。

第１の平面に配置された第２のバリスタは、それぞれ第１の電極と、それぞれ第２の電極のうちの１つと、それらの電極間にあるバリスタセラミックスとにより形成されている。第２の平面に配置された別の第２のバリスタは、それぞれ第３の電極と、それぞれ第４の電極のうちの１つと、それらの電極間にあるバリスタセラミックスとにより形成されている。

第１の電極を個々の平面において中央に配置すると有利である。ただし第１の電極を第１の平面の一方の側に配置し、第２の電極をこの平面の反対側に配置してもよい。

有利であるのは、上下に配置された内部電極が実質的に等しい面積をもつことである。

有利には２つの第２の電極間の間隔は、第１の電極と第２の電極のうちの１つとの間の間隔よりも少なくとも２倍は大きい。

第１の平面、第１の電極、第２の電極に係わるすべての特徴は、技術的に有用であるならば、第２の平面、第３の電極、第４の電極にも転用可能である。

また、第１の平面内に、複数の第１の電極もしくは１つの分けられた第１の電極を設けることも可能である。

有利には第１の平面は、横方向で２つの周縁領域とそれらの間に位置する中央領域に分けられており、第１の電極は中央領域に配置され、第２の電極は周縁領域に配置され、この場合、中央領域には第２の電極は設けられていない。

第１および第３の電極の端子は有利には、互いに対向する基体側面に案内されている。択一的に、第１および第３の電極の端子を基体の同じ側に実装してもよいし、あるいは互いに垂直に位置するそれぞれ異なる基体側面に実装してもよい。

第２の電極もしくは第４の電極の端子を、第１もしくは第３の電極と同じ基体側面に実装することができる。この場合、基体の２つの側面だけに外部接点が設けられる。ただし、基体のすべての側面に少なくとも１つの外部接点を設けることも可能である。

有利には第１の平面と第２の平面は、実質的に等しく設計され等しく配置された電極構造を有している。

互いに対応づけて配置された第２の電極と第４の電極を、上下にまたは向かい合った状態でずらして配置し、同じ外部接点に接続することができる。

それぞれ異なる平面に形成され互いに上下に配置された電極を有する複数の第２のバリスタを、一方の側で同じ外部接点に接続するのが有利である。同一平面に形成された複数の第２のバリスタをそれぞれ異なる外部接点に接続するのが有利であり、この場合、各外部接点を固有の信号ラインに接続することができる。このようにすれば、単一のコンパクトなコンポーネントによって複数の高速信号ラインの妨害を取り除くことができる。

１つの実施形態によれば、大きい容量をもつ１つの第１のバリスタだけでなくそれよりも多くの第１のバリスタを形成することができる。この場合、別の第１の電極と、この電極に対し垂直方向で対向する別の第３の電極と、これらの電極間に配置されたバリスタセラミックスとにより、第１のバリスタが形成されている。２つの第１のバリスタにも１つの共通の電極をもたせることができ、この電極をアースと接続可能であって、その際、これらのバリスタは別の側でそれぞれ固有の外部接点と接続されており、もしくはそれぞれ固有の給電ラインと接続可能である。

１つの実施形態によれば（上下に配置された一対の内部電極のみの構成の代わりに）、第１のバリスタを上下に配置された電極のスタックにより実現することができる。この場合、第１の電極と第３の電極は垂直方向で交互に配置されている。また、（第２もしくは第４の電極を備えた）複数の第１の平面を設けることもでき、それらの平面は交互に配置されている。

この多層コンポーネントは有利には表面実装に適している。この場合、外部接点は、それぞれ基体側面を超えて突出し、部分的に少なくとも基体下方主表面に配置されるように形成されている。

垂直方向に形成されたバリスタのスイッチング電圧すなわち上下に位置する各内部電極間のバリスタ電圧は、１ｍＡの電流負荷のとき有利には少なくとも５Ｖである。１つの有利な実施形態によれば、バリスタ電圧は最大で２５０Ｖである。

垂直方向に形成されたバリスタのスイッチング電圧すなわち並置された各内部電極間のバリスタ電圧は、１ｍＡの電流負荷のとき有利には少なくとも１０Ｖである。１つの有利な実施形態によれば、バリスタ電圧は最大で５００Ｖである。

以下では、実施例に基づき添付の図面を参照しながら本発明について詳しく説明する。なお、これらの図面には本発明の様々な実施例が概略的に示されており、縮尺どおりには描かれていない。同じ部材あるいは同じ働きをもつ部材には同一の参照符号が付されている。

図１Ａは、第１および第２のバリスタを備えたバリスタコンポーネントの断面図である。

図１Ｂは、図１Ａによるコンポーネントの第１の平面を示す平面図である。

図１Ｃは、図１Ａによるコンポーネントの第２の平面を示す平面図である。

図１Ｄは、図１Ａによるコンポーネントを上から見た平面図（左端）ならびに第１の側面（中央）と第２の側面（右端）を示す図である。

図１Ｅは、図１Ａ〜図１Ｄによるコンポーネントの等価回路図である。

図２Ａは、１つの第１のバリスタと４つの第２のバリスタとを備えたコンポーネントの断面図である。

図２Ｂは、図２Ａによるコンポーネントの第１の平面を示す平面図である。

図２Ｃは、図２Ａによるコンポーネントの第２の平面を示す平面図である。

図２Ｄは、図２Ａ〜図２Ｃによるコンポーネントを上から見た図である。

図３Ａは、１つの第１のバリスタと各平面に形成されたそれぞれ４つの第２のバリスタを備えたバリスタコンポーネントを示す図である。

図３Ｂは、図３Ａによるコンポーネントの第１の平面を示す平面図である。

図３Ｃは、図３Ａによるコンポーネントの第２の平面を示す平面図である。

図３Ｄは、図３Ａ〜図３Ｃに示したコンポーネントを上方から見た図（左側）および側方から見た図（右側）である。

図３Ｅは、図３Ａ〜図３Ｄによるコンポーネントの電気的等価回路図である。

図１Ａ〜図１Ｄには、基体ＧＫを備えた本発明によるコンポーネントをそれぞれ異なる方向から見た図が示されている。この場合、基体ＧＫはバリスタセラミックスから成る複数の層を有しており、それらの層の間に第１の金属化平面Ｅ１およびそこに形成された内部電極ＩＥ１０ならびに第２の金属化平面Ｅ２およびそこに形成された内部電極ＩＥ２０，ＩＥ２１が配置されている。

図１Ａは、図１Ｂと図１Ｃ中に書き込まれた線Ａ−Ａ′に沿って見たコンポーネントの断面に対応するものである。図１Ｂには図１Ａによるコンポーネントの第１の金属化平面Ｅ１が、図１Ｂには第２の金属化平面Ｅ２が示されている。第１の内部電極ＩＥ１０は、その隣りに配置された第２の内部電極ＩＥ１１よりも広い面積を有している。第１の内部電極ＩＥ１０の下に配置された第３の内部電極ＩＥ２０は、その隣りに配置されたつまり第２の内部電極ＩＥ１１の下に配置された第４の内部電極ＩＥ２１よりも広い面積を有している。

内部電極ＩＥ１０は外部接点１と接続されており、内部電極ＩＥ２０は外部接点２と接続されている。内部電極ＩＥ１１，ＩＥ２１は別の外部接点３と接続されている。外部接点１および２は、基体ＧＫの互いに対向する第１の側面上に配置されている。外部接点３は基体ＧＫの第２の側面上に配置されており、これは第１の接点に対し垂直に位置している。この実施形態によれば、３つの側面だけに外部接点が設けられている。

互いに対向する内部電極ＩＥ１０，ＩＥ２０およびそれらの間に配置されたバリスタセラミックスにより、第１のバリスタ（図１ＥのバリスタＶ１）が形成されている。有利であるのは、第１の内部電極ＩＥ１０および第３の内部電極ＩＥ２０が等しい面積をもつことである。

第１の平面Ｅ１内に並置された内部電極ＩＥ１０，ＩＥ１１およびそれらの間に配置されたバリスタセラミックスにより、第２のバリスタＶ２１が形成されている。第２の平面Ｅ２内に並置された内部電極ＩＥ２０，ＩＥ２１およびそれらの間に配置されたバリスタセラミックスにより、さらに別の第２のバリスタＶ２５が形成されている。

バリスタのアクティブな体積とは、２つの電極間に配置されたバリスタ材料の体積のことである。第１のバリスタＶ１のアクティブな体積は、内部電極ＩＥ１０とＩＥ２０の互いに向き合った主表面間で形成され、少なくとも０．００１ｍｍ³である。第２のバリスタＶ２１のアクティブな体積は、内部電極ＩＥ１０と第２の内部電極ＩＥ１１の互いに対向する側面間で形成される。第２のバリスタＶ２１のアクティブな体積は第１のバリスタＶ１のアクティブな体積よりも著しく小さく、たとえば少なくとも１つのオーダは小さく、１つの有利な実施形態では少なくとも２つのオーダは小さい。

図１Ｄには左端に図１Ａ〜図１Ｃによるコンポーネントを上から見た図が描かれており、中央にはこのコンポーネントにおける第１の側面の平面図が、図２には第２の側面の平面図が描かれている。外部接点１，２，３は個々の側面から突出しており、部分的に基体の主表面（有利には下面）に配置されていて、これらの外部接点はコンポーネントにおいて表面実装に適した電気接続端子を成している。

この実施例によれば、同じ電位と接続された内部電極ＩＥ１１およびＩＥ２１は上下に配置されている。本発明の１つの変形実施形態によれば、これらの電極を互いに横方向にずらすことができる。

第１の内部電極ＩＥ１０と第３の内部電極ＩＥ２０を、互いに対向する側面上に配置された外部接点に接続すると有利である。ただし内部電極ＩＥ１０，ＩＥ２０を、互いに垂直に位置する側面または同じ側面上に配置された外部接点に接続することも可能である。

コンポーネントにおける外部接点すべてを、図３Ｄに示されているようにコンポーネントの互いに対向する第１の側面上に配置することができ、この場合、それらの側面に対し垂直に位置する基体の第２の側面には外部接点は設けられない。とはいえ図２Ｄに示されている実施形態のように、基体のすべての側面に外部接点を設けてもよい。

図２Ａには本発明の別の実施形態が示されており、これによれば第１の平面Ｅ１において２つの第２の内部電極ＩＥ１１とＩＥ１２との間に第１の内部電極ＩＥ１０が配置されており、第２の平面Ｅ２において２つの第４の内部電極ＩＥ２１とＩＥ２２との間に第３の内部電極ＩＥ２０が配置されている。第１のバリスタＶ１と第２のバリスタＶ２１，Ｖ２５は、この実施例および図３Ａ〜図３Ｅに示した実施形態においては図１Ａ〜１Ｅのように形成されている。

第１の平面Ｅ１には、内部電極ＩＥ１０とＩＥ１２およびそれらの間に配置されたバリスタセラミックスによって、さらに別の第２のバリスタが形成されている。第２の平面Ｅ２には、内部電極ＩＥ２０とＩＥ２２およびそれらの間に配置されたバリスタセラミックスによって、さらに別の第２のバリスタが形成されている。

図３Ａ〜図３Ｄには、別のバリスタコンポーネントをそれぞれ異なる視点から見た図が示されており、このコンポーネントには全体で８つの第２のバリスタが含まれている。図３Ａには、このコンポーネントが線Ａ−Ａ′に沿って見た断面図として表されている。図３Ｂおよび図３Ｃには、このコンポーネントの第１の平面Ｅ１もしくは第２の平面Ｅ２が平面図として表されている。第１の平面Ｅ１には、第１の内部電極ＩＥ１０と４つの第２の内部電極ＩＥ１１，ＩＥ１２，ＩＥ１３，ＩＥ１４が配置されている。この場合、第１の内部電極ＩＥ１０は第１の平面Ｅ１において、第２の内部電極から成る２つのグループ間の中央に配置されている。第２の平面Ｅ２には、第３の内部電極ＩＥ２０と４つの第４の内部電極ＩＥ２１，ＩＥ２２，ＩＥ２３，ＩＥ２４が配置されている。この場合、第３の内部電極ＩＥ２０は第２の平面Ｅ２において、第４の内部電極から成る２つのグループ間の中央に配置されている。

第１の平面Ｅ１においてそれぞれ第２の内部電極と、この内部電極に対向する第１の内部電極ＩＥ１０の側面と、これらの間に配置されたバリスタセラミックスとによって、第２のバリスタが形成されている。第２の平面Ｅ２においてそれぞれ第４の内部電極と、この内部電極に対向する第３の内部電極ＩＥ２０の側面と、これらの間に配置されたバリスタセラミックスとによって、さらに別のバリスタが形成されている。

図３Ｅには、図３Ａ〜図３Ｄに示したコンポーネントの等価回路図が描かれている。第１のバリスタＶ１は、外部接点２と５との間に接続されている。外部接点２はアースにおかれている。第２のバリスタＶ２１〜Ｖ２８はすべて、外部接点２と接続されている。内部電極ＩＥ１０とＩＥ１１により規定されている第２のバリスタＶ２１は、外部接点１と接続されている。内部電極ＩＥ１０とＩＥ１２により規定されている第２のバリスタＶ２２は、外部接点３と接続されている。内部電極ＩＥ１０とＩＥ１３により規定されている第２のバリスタＶ２３は外部接点４と接続されており、内部電極ＩＥ１０とＩＥ１４により規定されている第２のバリスタＶ２４は外部接点６と接続されている。さらに別の第２のバリスタＶ２５〜Ｖ２８も、第２の平面Ｅ２において第２のバリスタＶ２１〜Ｖ２４と同様に形成されている。

本発明は、上述の実施形態あるいはこれまで説明してきた素子の個数に限定されるものではない。また、第１の内部電極と第３の内部電極により形成される電極ペアを、相応の金属化平面に任意に配置することができる。さらに第１の内部電極または第３の内部電極を有利には面積の等しい２つの部分電極に分割し、それらの部分電極をそれぞれ固有の外部電気端子に接続することができる。

第１および第２のバリスタを備えたバリスタコンポーネントの断面図 図１Ａによるコンポーネントの第１の平面を示す平面図 図１Ａによるコンポーネントの第２の平面を示す平面図 図１Ａによるコンポーネントを上から見た平面図（左端）ならびに第１の側面（中央）と第２の側面（右端）を示す図 図１Ａ〜図１Ｄによるコンポーネントの等価回路図 １つの第１のバリスタと４つの第２のバリスタとを備えたコンポーネントの断面図 図２Ａによるコンポーネントの第１の平面を示す平面図 図２Ａによるコンポーネントの第２の平面を示す平面図 図２Ａ〜図２Ｃによるコンポーネントを上から見た図 １つの第１のバリスタと各平面に形成されたそれぞれ４つの第２のバリスタを備えたバリスタコンポーネントを示す図 図３Ａによるコンポーネントの第１の平面を示す平面図 図３Ａによるコンポーネントの第２の平面を示す平面図 図３Ａ〜図３Ｃに示したコンポーネントを上方から見た図（左側）および側方から見た図（右側） 図３Ａ〜図３Ｄによるコンポーネントの電気的等価回路図

符号の説明

ＧＫ 基体
Ｅ１ 第１の平面
Ｅ２ 第２の平面
ＩＥ１０ 第１の内部電極
ＩＥ１１，ＩＥ１２，ＩＥ１３，ＩＥ１４ 第２の内部電極
ＩＥ２０ 第３の内部電極
ＩＥ２１，ＩＥ２２，ＩＥ２３，ＩＥ２４ 第４の内部電極
Ｖ１ 第１のバリスタ
Ｖ２ｊ 第２のバリスタ、ｊ＝１〜８
１〜６ 外部接点

Claims (13)

1. 電気コンポーネントにおいて、
   互いに重なり合っている２つの内部電極（ＩＥ１０，ＩＥ２０）と該内部電極間に配置されたバリスタセラミックスにより第１のバリスタ（Ｖ１）が形成されており、
   １つの平面内に位置する２つの内部電極（ＩＥ１０，ＩＥ１１）と該内部電極間に配置されたバリスタセラミックスにより第２のバリスタ（Ｖ２１）が形成されていることを特徴とする、
   電気コンポーネント。
2. 請求項１記載のコンポーネントにおいて、
   側面に外部接点（１，２，３，４）が配置された基体（ＧＫ）と、
   該基体（ＧＫ）中に配置され前記外部接点（１，２，３，４）と接続された内部電極（ＩＥ１０，ＩＥ１１，ＩＥ２０）が設けられており、
   第１の内部電極（ＩＥ１０）と第２の内部電極（ＩＥ１１）が第１の平面（Ｅ１）内で並置されており、
   前記第１の内部電極（ＩＥ１０）と重なり合っている第３の内部電極（ＩＥ２０）が第２の平面（Ｅ２）内に配置されており、
   前記第１の内部電極（ＩＥ１０）と前記第３の内部電極（ＩＥ２０）と該第１および第３の内部電極（ＩＥ１０，ＩＥ２０）間に配置されたバリスタセラミックスにより、第１のバリスタ（Ｖ１）が形成されており、
   前記第１の内部電極（ＩＥ１０）と前記第２の内部電極（ＩＥ１１）と該第１および第２の内部電極（ＩＥ１１）間に配置されたバリスタセラミックスにより、第２のバリスタ（Ｖ２１）が形成されていることを特徴とするコンポーネント。
3. 請求項２記載のコンポーネントにおいて、
   別の第２の内部電極（ＩＥ１１，ＩＥ１２，ＩＥ１４）が設けられており、それぞれ前記第１の内部電極（ＩＥ１０）と前記別の第２の内部電極のうち１つの内部電極（ＩＥ１１）と該内部電極（ＩＥ１０，ＩＥ１１）間に配置されたバリスタセラミックスにより、第２のバリスタ（Ｖ２２，Ｖ２３，Ｖ２４）が形成されていることを特徴とするコンポーネント。
4. 請求項３記載のコンポーネントにおいて、
   ２つの第２の内部電極（ＩＥ１２，ＩＥ１３）間の間隔は、前記第１の内部電極（ＩＥ１０）と前記第２の内部電極（ＩＥ１１，ＩＥ１２，ＩＥ１３，ＩＥ１４）の各々１つとの間隔の少なくとも２倍であることを特徴とするコンポーネント。
5. 請求項２から４のいずれか１項記載のコンポーネントにおいて、
   前記第３の内部電極（ＩＥ２０）の隣りに配置された第４の内部電極（ＩＥ２１）が設けられており、
   該第４の内部電極（ＩＥ２１）と前記第３の内部電極（ＩＥ２０）と該内部電極（ＩＥ２１，ＩＥ２０）間に配置されたバリスタセラミックスにより、別の第２のバリスタ（Ｖ２５）が形成されていることを特徴とするコンポーネント。
6. 請求項５記載のコンポーネントにおいて、
   別の第４の内部電極（ＩＥ２１，ＩＥ２２，ＩＥ２４）が設けられており、それぞれ前記第３の内部電極（ＩＥ２０）と前記別の第４の内部電極（ＩＥ２２，ＩＥ２３，ＩＥ２４）のうち１つの内部電極と該内部電極間に配置されたバリスタセラミックスにより、別の第２のバリスタ（Ｖ２５，Ｖ２６，Ｖ２７，Ｖ２８）が形成されていることを特徴とするコンポーネント。
7. 請求項２から６のいずれか１項記載のコンポーネントにおいて、
   前記第１の内部電極（ＩＥ１０）と前記第３の内部電極（ＩＥ２０）との間に、少なくとも０．００１ｍｍ³のアクティブなバリスタ体積が形成されていることを特徴とするコンポーネント。
8. 請求項７記載のコンポーネントにおいて、
   前記第１の内部電極（ＩＥ１０）と前記第２の内部電極（ＩＥ１１）との間隔は少なくとも２０μｍであることを特徴とするコンポーネント。
9. 請求項２から８のいずれか１項記載のコンポーネントにおいて、
   前記第１の内部電極（ＩＥ１０）は前記第２の内部電極（ＩＥ１１）よりも広い面積を有することを特徴とするコンポーネント。
10. 請求項２から９のいずれか１項記載のコンポーネントにおいて、
    前記第１の内部電極（ＩＥ１０）は前記第１の平面（Ｅ１）内で中央に配置されていることを特徴とするコンポーネント。
11. 請求項２から１０のいずれか１項記載のコンポーネントにおいて、
    前記第１または第３の内部電極（ＩＥ１０，ＩＥ２０）はアースと接続されていることを特徴とするコンポーネント。
12. 請求項２から１１のいずれか１項記載のコンポーネントにおいて、
    前記バリスタセラミックスはＺｎＯ−ＢｉまたはＺｎＯ−Ｐｒから成ることを特徴とするコンポーネント。
13. 請求項１から１２のいずれか１項記載のコンポーネントにおいて、
    並置されている各内部電極（ＩＥ２０，ＩＥ２１）間のバリスタ電圧は、１ｍＡの電流負荷のとき最大で５００Ｖであることを特徴とするコンポーネント。

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