JP2008520150A - Pwm入力信号を増幅する装置 - Google Patents
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Abstract
パルス幅変調(PWM)増幅器が、PWM入力信号のパルスを再整形して、増幅器のD級出力段におけるタイミング及び振幅のエラーを訂正するためのフィードバックループを具えている。この装置は、パルス幅変調された三角波を用いることによってエラー訂正を強化し、この三角波のゼロ交差はPWM入力信号のエッジにほぼ一致する。この三角波は、修正したPWM信号の完全積分によって得ることができ、修正したPWM信号のゼロ交差はPWM入力信号のパルスの中央にある。
Description
本発明は、PWM入力信号を増幅する装置に関するものであり、この装置は、D級(クラスD)出力段と、このD級出力段のPWM出力信号を前記PWM入力信号と比較し、この比較によって生じるエラー訂正信号を供給するエラー訂正信号発生器と、前記PWM入力信号及び前記エラー訂正信号を受信し、再整形したPWM信号を前記D級出力段の入力に供給するように構成された再整形(リシェーピング)手段とを具えている。こうした装置は国際特許出願公開WO98/44626より知られる。
上述した特許出願では、エラー訂正信号が再整形手段を制御し、再整形手段では、PWM入力信号のエッジをシフトして、D級出力段において発生する振幅及びタイミングエラーを補償する。この目的のために、従来技術の装置は限定積分器を用いて入力パルス上に傾斜エッジを生成する。その後に、傾斜エッジを、ローパス(低域通過)フィルタに通したエラー訂正信号と比較し、この比較はシフトされたエッジを有する方形波パルスを生成し、これらの方形波パルスはD級増幅器の入力に供給される。
この従来技術のPWM増幅器の欠点は、得ることのできる最大の訂正が限られ、このため小さい出力段エラーしか訂正することができない、ということである。エッジの傾斜をより急峻でなくすれば、最大の時間シフト、及びこれに伴う最大の訂正は大きくなる。しかし、より急峻でないエッジは、最大に達成可能なパルス幅変調及びこれに伴う増幅器のダイナミックレンジを低減させる。
本発明は、こうした従来技術のPWM増幅装置の欠点を克服することを追求し、従って本発明による装置は、前記再整形手段が前記PWM入力信号から幅変調された三角波を導出し、この三角波のゼロ交差(ゼロクロス)は、ゼロのエラー訂正信号(即ちエラー訂正信号なし)において前記PWM入力信号のエッジにほぼ一致し、そして前記三角波及び前記エラー訂正信号が、再整形されたPWM信号を出力する比較器(コンパレータ)を駆動することを特徴とする。幅変調された三角波を用いる改善は、最大可能なエラー訂正が大幅に拡張される、ということにある。
本発明による装置は種々の方法で実現することができる。例えば、前記三角波と前記エラー訂正信号とは差動比較器の異なる入力に供給することができ、あるいは、これらの信号をまず加算器または減算器において結合し、そしてこれら2つの信号の結合を単一入力の比較器に供給して前記再整形されたPWM信号を生成することができる。
また、本発明の装置は、アナログ手段によってもディジタル手段によっても作製することができる。しかし、この装置は、前記D級出力段、前記エラー訂正信号発生器、及び前記比較器で構成される制御ループをアナログ手段によって実現し、前記三角波の発生を全体的または部分的にディジタル手段によって実現することを特徴とすることが好ましい。上記制御ループのアナログ実現は、(追加的な)量子化ノイズ(雑音)がこのループによって生成されることを回避する。他方では、前記三角波を正確に生成するために必要なタイミング回路はディジタルカウンタによって作製することが好ましい。
前記三角波の発生は、ディジタルカウンタを増加及び減少させることによって行うことができ、増加段階と減少段階との間の遷移は、前記PWM入力信号のエッジから事前に計算する。そしてこのカウンタの出力をD/A変換して、前記アナログ制御ループに供給するための前記三角波を得る。このように、前記三角波は実際には階段状の三角波であり、ここでも実質的に量子化ノイズが増加する。このことを回避するために、本発明による装置はさらに、前記再整形手段がパルス幅修正器を具え、このパルス幅修正器は、前記PWM入力信号を受信し、そのエッジが前記PWM入力信号のエッジ間のほぼ中央にある修正(された)PWM信号を発生し、そしてこの修正PWM信号を、D/A変換器を通して、前記修正PWM信号の完全積分を提供するアナログ積分器に供給することを特徴とする。
この新たに提案する装置は、従来技術文献の限定積分に代わる完全積分に基づくものである。元のPWM入力信号のエッジ間のほぼ中間に存在するエッジを有する修正PWM信号は完全積分されている。このことは、元のPWM入力信号のゼロ交差と一致するゼロ交差を有する三角波を生じさせる。これに続いて、ローパスフィルタを通したエラー訂正信号をこの三角波と結合し、前記三角波と前記エラー訂正信号との結合を比較器に供給して、前記D級出力段の入力に供給するための再整形されたPWM信号を生成する。
修正PWM信号を生成するためには、入力信号の正及び負のパルスのパルス幅を知らなければならない。このことは、PWM入力信号がサンプリングされた信号であれば好都合に行うことができる。この場合には、前記パルス幅修正器は、このパルス中のサンプル数をカウントし、これにより得られたカウント値を記憶し、そしてこのカウント値を上記サンプリングのレート(速度)の2倍のレートでカウントダウンする(逆に数える)ことによって、幅変調されたパルスの中央を特定するように構成することが好ましい。パルス幅修正器の他の好適例は、幅変調されたパルス中のサンプル数をカウントし、これにより得られたカウント値を記憶し、そしてこのカウント値を2で除算し、除算したカウント値を上記サンプリングのレートでカウントダウンすることによって、幅変調されたパルスの中央を特定するように構成されている。
PWM入力信号のパルスが偶数のサンプルを有する際には、パルスの中央を正確に定めることができる。従って、パルスの前半のサンプル数はパルスの後半のサンプル数に等しい。しかし、サンプル数が偶数でない際には、このことはもはや上記の場合ではなく、修正PWM信号の形成においてエラーが発生する。このことは、装置が、前記パルス幅修正器に供給されるPWM入力信号のサンプリング(レート)を倍増させるアップサンプラを具えていると回避することができる。入力信号のサンプリングレートを倍増させることによって各パルスが偶数のサンプルを有し、各パルスの中央を正確に定めることができる。
入力信号のアップサンプリングを回避する他の解決法は、前記パルス幅修正器を、+1〜−1の値をとって変化する修正パルス信号を供給するように構成し、前記記憶しているカウント値を整数部と0.5の小数部とに分割するスプリッタ(分割器)を設け、そしてこの小数部を用いて、(2を)乗算される小数部が0.5である際に前記修正パルス信号を0に設定する手段を具えていることを特徴とする。この場合には、前記修正PWMパルスは3つのレベル(+1,0,及び−1)を有する。この3レベルのパルスに完全積分が施されると、奇数のサンプルを有するパルス中に平坦な頂点を有する幅変調された三角波が生成される。
PWM入力信号とD級出力段のPWM出力信号との間の減算から生じるエラー訂正信号は通常、前記三角波と結合される前にローパスフィルタに通される。このローパスフィルタが積分器を具えている(あるいは積分器で構成される)場合には、エラー訂正信号用の積分器及び三角波用の積分器を、これら2つの信号の結合後の単一の積分器に置き換えることができる。従って実際には、前記修正PWM信号と不十分にフィルタ処理されたエラー訂正信号とがまず結合され、そしてこの結合が積分される。1つのアナログ積分器が節約され、そして積分器によって生じるエラーが低減される、というのは、前記三角波用の積分器は今度は前記制御ループ内にあるからである。この場合には、前記三角波は前記エラー訂正信号と結合されて前記積分器の後方に出現する。
以下、本発明の実施例について図面を参照しながら説明する。
図1の従来技術の装置は入力端子Jを含み、この入力端子にPWM入力信号VIが供給される。この例では、この入力信号はアナログPWM信号である。この信号は再整形ユニットU内で処理され、再整形ユニットUではPWM入力信号の訂正が行われ、その動作は以下で説明する。このユニットの出力信号はD級出力段Aを駆動し、その出力Oは例えば、標準的なD級ローパスフィルタを通して1つ以上のラウドスピーカ(図示せず)に結合することができる。この出力段において発生する振幅及び/またはタイミングエラー(誤差)を低減するために、増幅器AのPWM出力信号VOをエラー訂正信号発生器Gに供給し、ここでは出力信号VOをまずアテネータ(減衰器)Bによって減衰させ、その後に減算器Sに供給する。この減算器Sでは、入力信号VIを、減衰させた出力信号VOから減算する。これら2つのPWM信号間の差分を、伝達関数H(s)を有するローパスフィルタHにおいてフィルタ処理してエラー訂正信号VEを発生する。出力Oと減算器Sとの間のリード線上にあるアテネータBは、増幅器Aの増幅定数Kを補償する働きをし、これにより、減算器Sにおける2つのPWM信号はおよそ等しい振幅を有する。
積分器/比較器ユニットUは限定積分器Lを有し、限定積分器LにPWM入力信号が供給され、限定積分器Lは限定積分されたPWM信号VLを出力する。この信号は入力信号よりも急峻でないエッジを有する。限定積分された信号VLの傾斜は、入力信号のエッジから始まり固定時間t後に終わる。信号VI及びVLを図2に示す。減算器Pでは、エラー訂正信号VEが限定積分されたPWM信号VLから減算され、その差分が比較器Cの入力に供給される。比較器Cの出力信号VCはPWM信号であり、そのエッジは入力信号VIのエッジに対してシフトされ、出力段Aのタイミングエラー及び振幅エラーが共に補償される。図2に示すように、信号VCのエッジは、限定積分されたPWM信号VLとエラー訂正信号VEとが等しくなる瞬時、即ち減算器Pの出力が0になる瞬時に出現する。図2の信号曲線より明らかなように、信号VCのエッジは、限定積分された信号VLの傾斜期間tより長い期間にわたって変化することができず、そしてこの傾斜期間tは入力信号における最小のパルス幅より大きくすることができない。従って、従来技術の装置の制御範囲は厳しく制限される。
図3では、図1の要素に対応する要素に同じ参照符号を与えている。この図の装置は、サンプリングされたPWM入力信号V’Iを受信し、この入力信号はパルス幅修正器Mに供給される。このユニットMは、信号V’Iに対して固定の遅延を有するPWM信号VIを、D/A変換器D2を通して減算器Sに出力する。信号VIは、パルス幅修正器Mの一部分、及びエラー訂正信号発生器Gへの入力として働く。パルス幅修正器Mは修正PWM信号VMを発生し、そのエッジは入力信号VIのパルスの中央に一致する。このことを図4に波形VI及びVMによって示す。この図では、信号VMの立下りエッジが信号VIの正のパルスの中央に一致し、VMの立上りエッジがVIの負のパルスの中央に一致する。以下、パルス幅修正器Mの構成の例について、図5及び図6を参照しながら説明する。
修正PWM信号VMはD/A変換器D1に供給され、アナログの修正PWM信号VAはその後に完全積分器Iに供給され、完全積分器Iは図4に太線で示すように、修正PWM信号を三角波VTに変換する。なお、信号VTは幅変調された三角波であり、そのゼロ交差はPWM入力信号VIのゼロ交差と一致する。三角波VTは減算器Pにおいてエラー訂正信号VEと結合され、このように結合された信号は比較器Cの入力に供給されて、訂正されたPWM信号VCが得られる。これらの動作は図1を参照して説明した動作と同様であり、図4にはさらに示していない。図1の装置に対する重要な相違は、三角波VTの傾斜が図2の限定積分された信号VLの傾斜より長い時間区間を占め、従って、図3の装置のエラー訂正範囲は図1の従来技術の装置のエラー訂正範囲よりもずっと大きくすることができる、ということである。
図5に、図3の装置において使用するパルス幅修正器Mの例を示す。入力信号V’Iはエッジ検出器1に供給される。エッジ検出器1は、1サンプル分の遅延、及び入力信号V’Iと1サンプル分遅延されたび入力信号V’Iとのxor(排他的論理和、エクスクルーシブ・オア)をとるXORゲートを具えることができる。このXORゲートは、入力サンプルが前の入力サンプルに等しい限り「0」を出力する。PWM入力信号中にエッジが発生すると、実際の入力サンプルは前の入力サンプルに等しくなくなり、XORゲートは「1」を出力する。カウンタ2はサンプルクロックCLによってクロック制御され、そしてエッジ検出器1の出力に接続したリセット入力2aを有する。エッジが検出されると、カウンタ2は値1にリセットされ、これに続いて、第2のエッジを検出するまで受信したサンプルをカウントする。このカウント値は1サンプル遅延3に供給され、1サンプル遅延3は、カウンタ2がリセットされた際の最終カウント値を保持する。従って、エッジ検出器1が新たなエッジを検出すると、1サンプル遅延3に記憶されるカウント値は、パルスが終了した直後のサンプル数を表わす。データ入力4a及びポップイン入力4bを有するバッファ4は、エッジ検出器1からのパルスをそのポップイン入力4bで受信した際に、1サンプル遅延3からのカウント値を記憶する。
PWM入力信号V’Iを適切な遅延5で遅延させて、図3のD/A変換器D2に供給するPWM信号VIを得る。遅延された信号VIも第2のエッジ検出器6に供給される。第2のエッジ検出器6は、遅延された入力信号VI中のエッジを検出すると、バッファ4のポップアウト入力4cにパルスを送信し、その結果、バッファ4に含まれるカウント値がバッファ4の出力4dに出力される。このカウント値は除算器7において2で除算され、こうして除算されたカウント値はダウンカウンタ(逆計数器)8の入力8aにおいて利用可能である。第2のエッジ検出器6のパルスは、ダウンカウンタ8のポップイン入力8bにも供給され、除算されたカウント値をダウンカウンタ8に記憶することを可能にする。その後に、ダウンカウンタ8はクロックパルスCLのレートでカウントダウンを行い、このカウント値はバッファ4内の元のカウント値の半分の値であるので、このカウントダウン動作はパルスの期間の半分で完了する。ダウンカウンタ8の出力は比較器9に供給される。この比較器9は、ダウンカウンタ8が空(0)になった際に、その出力に「1」を生成し、これは、(遅延された)入力信号VIのパルスの中央の場合である。比較器9の出力及び遅延されたPWM入力信号VIはXORゲート10に供給されて、修正PWM信号VMが生成される。
バッファ4を読み出す時に、バッファ4がまだ前のパルスのカウント値を含んでいることを防ぐために、遅延5は、正であれ負であれ、あり得る最大のパルス幅より大きくすべきであることがわかる。他方では、バッファ4がカウント値を1つしか記憶することができない際には、バッファ4を読み出す時に、バッファ4が既に次のパルスのカウント値を含んでいることを防ぐために、この遅延は、あり得る最小のパルス周期、即ち、連続する正と負の2つのパルスの幅の合計より小さくすべきである。従って、パルス周期は一定にすべきである。他方では、バッファ4が複数のカウント値を含むことができ、そしてファーストイン・ファーストアウト(先入れ先出し)のベースで構成されている場合には、ノイズシェーピング(雑音整形)されたPWM信号のような可変のパルス周期を有するPWM信号も処理することができる。この場合には、上記遅延は、あり得る最大のパルス幅より大きくなければならず、そしてバッファサイズ、即ち、バッファに記憶することのできるカウント値の数は、上記遅延をあり得る最小のパルス周期で除算した値の2倍より大きくなければならない。
図5のパルス幅修正器は、PWM入力信号の各パルスが偶数のサンプルを有する際のみに正しく動作する。この場合には、パルス幅修正器の出力信号VMの各エッジは正確にPWM入力信号のパルスの中央にあり、入力パルスのサンプルの半数はこのエッジの前方にあり、サンプルの他の半数はこのエッジの後方にある。しかし、奇数のサンプルを有する入力信号の各パルスはパルス幅修正器の出力信号にエラーを生じさせ、そしてこの出力信号から導出される三角波にもエラーを生じさせる。
この問題の解決法を図6に示す。この図の装置では、アップサンプリング比2を有するアップサンプラFが装置の前方に挿入され、これにより、入力信号のすべてのパルスのサンプル数が倍増され、すべてのパルスの相互関係を不変のままにして、奇数のサンプルを有するあらゆるパルスを回避する。
図6の装置は、差動増幅器Cを用いることによって図6の装置の減算器Pを削除することができることも示している。比較器Cの一方の入力を三角波信号VT用に用い、他方の入力をエラー訂正信号VE用に用いる。
図6におけるアップサンプラの使用が、許容できないかあるいは不所望なほど高いサンプリング周波数をもたらす場合には、パルス中の奇数のサンプルの問題は図7のパルス幅修正器によって解決することができる。この図では、図5の要素に対応する要素は同じ参照番号を有し、それ以上説明を要しない。
このパルス幅修正器では、除算器7の出力がスプリッタ11に供給され、スプリッタ11は除算されたカウント値を整数部と小数部とに分割する。整数部は、図5のパルス幅修正器におけるのと同様の方法で、ダウンカウンタ8の入力8aに供給される。小数部は、偶数のサンプルを有するパルスをカウントした際には0に等しく、奇数のサンプルを有するパルスをカウントした際には0.5に等しく、そして2を乗じる乗算器12に供給され、乗算器12は結果的に、パルスのカウント値が偶数であるか奇数であるかに応じて、それぞれ単一ビット0または1を出力する。この単一ビットはAND(論理積、アンド)ゲート13の一方の入力に供給される。このANDゲートの他方の入力は第3のエッジ検出器14に接続され、第3のエッジ検出器14は、XORゲート10の出力VM中のエッジを検出する。従って、ANDゲート13の出力V’Mは、エッジ検出器14が修正出力信号VM中のエッジを検出し、かつ除算されたカウント値の小数部が0でない際以外は、常に0である。2つの単一ビット信号VM及びV’Mは2ビットのD/A変換器を制御し、このD/A変換器は、図3及び6の1ビットのD/A変換器に置き換わる。この2ビットのD/A変換器は、その出力信号VAが次式:
VM=1 かつ V’M=0の場合、VA=1
VM=0 かつ V’M=0の場合、VA=−1
V’M=1の場合、VA=0
を満たすように設計されている。
VM=1 かつ V’M=0の場合、VA=1
VM=0 かつ V’M=0の場合、VA=−1
V’M=1の場合、VA=0
を満たすように設計されている。
図8に、2ビットD/A変換器D1の入力信号VI、出力信号VA、及び積分器Iの出力VTを示す。この図では、入力信号の3番目及び4番目のパルスが奇数のサンプルを有し、1番目、2番目、及び5番目のパルスが偶数のサンプルを有する。
図9の装置は、積分器Iが減算器Pの+入力リード線の代わりにその出力リード線に接続されている点以外は、図3の装置に相当する。このため、図3における、エラー訂正信号をローパスフィルタ処理するローパスフィルタHは少なくとも1つの積分器部分を具えているものと仮定する。従って、この積分器部分及び図3の積分器Iは、減算器Pの出力リード線上にある単一の積分器に置き換えることができる。図9のローパスフィルタH’は、図3のローパスフィルタHから1つの積分器部分を除いたものに等しい。減算器Pは、不十分にローパスフィルタ処理されたエラー訂正信号V’Eを修正PWM信号VAから減算し、積分器Iは、三角波VTと十分にローパスフィルタ処理されたエラー訂正信号VEとの結合を比較器Cの入力に供給する。
図面に示して上述した本発明の実施例は例示的に捉えることを意図し、限定的に捉えることを意図したものではない。当業者は、請求項に規定する本発明の範囲を逸脱することなしに、これらの実施例に種々の変形を加えることができる。例えば、図3の装置において、アテネータBが信号VOを反転し、そして結合器S及びPが減算器の代わりに加算器になる。
Claims (8)
- PWM入力信号(VI)を増幅する装置であって、
D級出力段(A)と;
前記D級出力段のPWM出力信号(VO)を前記PWM入力信号(VI)と比較して、この比較によって生じるエラー訂正信号(VE)を供給するように構成されたエラー訂正信号発生器(G)と;
前記PWM入力信号(VI)及び前記エラー訂正信号(VE)を受信して、再整形したPWM信号(VC)を前記D級出力段の入力に供給するように構成された再整形手段(U)とを具えたPWM入力信号の増幅装置において、
前記再整形手段が、前記PWM入力信号(VI,V’I)から幅変調された三角波(VT)を導出し、前記三角波のゼロ交差は、値0のエラー信号では、前記PWM入力信号のエッジにほぼ一致し、前記三角波及び前記エラー訂正信号が、前記再整形したPWM信号(VC)を出力する比較器を駆動することを特徴とするPWM入力信号の増幅装置。 - 前記D級増幅器(A)、前記エラー訂正信号発生器(G)、及び前記比較器で構成される制御ループがアナログ手段で実現され、前記三角波(VT)の発生は、全体的または部分的にディジタル手段で実現されることを特徴とする請求項1に記載のPWM入力信号の増幅装置。
- 前記再整形手段が、前記PWM入力信号を受信して修正PWM信号(VM)を発生し、該修正PWM信号をD/A変換器(D1)を通してアナログ積分器(I)に供給するパルス幅修正器(M)を具え、前記修正PWM信号のエッジは前記PWM入力信号(VI)のエッジ間の中央にあり、前記アナログ積分器は、前記修正PWM信号(VM)の完全積分を提供することを特徴とする請求項2に記載のPWM入力信号の増幅装置。
- 前記エラー訂正信号(V’E)及び前記修正PWM信号(VA)が共に結合器(P)に供給され、前記結合器の出力信号が積分器(I)に供給され、前記積分器(I)の出力が前記三角波(VT)と前記エラー訂正信号(VE)との結合で構成されて前記比較器(C)を駆動することを特徴とする請求項3に記載の装置。
- サンプリングされたPWM入力信号を受信する請求項3に記載の装置において、
前記パルス幅修正器(M)が、幅変調されたパルス中のサンプル数をカウント(2)し、これにより得られたカウント値を記憶(4)し、そして前記カウント値を前記サンプリングのレートの2倍のレートでカウントダウン(8)することによって、前記パルスの中央を特定するように構成されていることを特徴とする請求項3に記載の装置。 - サンプリングされたPWM入力信号を受信する請求項3に記載の装置において、
前記パルス幅修正器(M)が、幅変調されたパルス中のサンプル数をカウント(2)し、これにより得られたカウント値を記憶(4)し、前記カウント値を2で除算(7)し、そして前記除算したカウント値を前記サンプリングのレートでカウントダウン(8)することによって、前記パルスの中央を特定するように構成されていることを特徴とする請求項3に記載の装置。 - 前記パルス幅修正器(M)に供給される前記PWM入力信号(VI)のサンプリングのレートを倍増させるアップサンプラ(F)を具えていることを特徴とする請求項5に記載の装置。
- 前記パルス幅修正器が、+1と−1との間の値をとって変化する修正PWM信号(VA)を供給するように構成され、前記記憶したカウント値を整数部と0.5の小数部とに分割するスプリッタ(11)が設けられ、そして前記小数部を用いて、乗算される前記小数部が0.5である際に前記修正PWM信号(VA)を0に設定する手段(12,13)を具えていることを特徴とする請求項5または6に記載の装置。
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