JP2008516458A

JP2008516458A - ハイブリッド回路上に画定される層の製造方法

Info

Publication number: JP2008516458A
Application number: JP2007536207A
Authority: JP
Inventors: フランソワ・マリオン; フィリップ・ランボー; リディー・マシユ
Original assignee: コミツサリアタレネルジーアトミーク
Priority date: 2004-10-13
Filing date: 2004-10-13
Publication date: 2008-05-15
Anticipated expiration: 2024-10-13
Also published as: WO2006040419A1; US20080045037A1; US7759261B2; EP1800338A1; JP4638501B2

Abstract

本発明は、ハイブリッド回路上に画定される層の製造方法を提供する。このハイブリッド回路は、基板（２０）及び少なくとも１つの要素回路（２２）を有し、前記要素回路は、第１及び第２ファセットを有し、前記第２のファセットを介して前記基板のファセットに対してハイブリッド化される。本発明によれば、前記基板の前記ファセットと各々の要素回路は、薄層（２４）で被覆され、前記第１層は、前記要素回路の前記第１ファセットから除去され、前記第１ファセットと前記第１層の存在する部分は、第２層（２８）で被覆され、前記存在する部分とそれを覆う前記第２層は、除去される。本発明の用途は、チップ上に反射防止層または金属層を得ることである。

Description

本発明は、ハイブリッド回路上に画定される層の製造方法に関する。

本発明は、ある層、例えば薄層を基板（通常、半導体ウエハ）上に形成する材料の少なくとも１つのパターンの正確な画定を可能にする超小型電子技術に関する。

本発明は、特に、所定の材料の層、例えば、反射防止層の少なくとも一層をパターニングすることが望まれる、例えば読取回路を形成する半導体ウエハに適用される。そのウエハには、チップ、例えば、光電子チップがハイブリッド化される。

図１は、ハイブリッド回路上にパターニングされた層を得る際の問題を概略的に示す。

この図１において、基板２には、その上に、例えばフリップチップ技術を用いてハイブリッド化されたチップ４が見られる。

このハイブリッド化は、半田の微小球によって、または、異方性導電膜技術を用いて、あるいは、ボンディングによって得られる。

層６を有する各々のチップ４の後部を被覆することが望まれる。その層６は、薄層であり、所定の材料からなり、概略的に図２に示される。

さらに、この薄層６は、対応するチップ４の端部に極めて正確に仕上げられるべきである。

これらの技術は、すでに知られており、ハイブリッド回路上に得られるパターニングされた層を可能にする。

再び、図１及び２の例について検討してみると、第１の周知技術は、チップを切断する前に、従って、ハイブリッド化の前に、対応するチップ４の後部に各々の薄層６を堆積する段階からなる。

第２の周知技術は、図３に概略的に示されており、それは、３つの技術の中で最も正確なものである。

この第２の周知技術によれば、各々のチップ４がハイブリッド化される基板１は、フォトレジスト層８で被覆される。

その後、適切なマスク１０と紫外線１２を用いて、材料が堆積された層８のこれらの領域は露光され、露光されたフォトレジストは、このように現像される。

その後、この材料の薄層７は、その組立体の全表面上に堆積され、それによって得られる。

それから、過剰な材料は、いわゆる“リフトオフ”技術を用いて非露光領域から除去される。

第３の周知技術は、図４に概略的に示されている。

この第３の周知技術によれば、正確な機械的なマスク１６が形成される。

このマスクは、各々のチップ４に面する窓を備えて提供される。

このマスクは、図示しない手段を用いて、極めて正確にマスク１６と基板２を位置合わせすることによって基板２に固定される。

それから、薄層１８の材料は、このマスク１６を通して各々のチップ４の後部に堆積される。

これらの３つの周知技術には、不利点がある。

それゆえに、それらのハイブリッド化の前の堆積技術は、それらのハイブリッド化の前にチップの後部に薄層を堆積することからなる。

この技術は、薄層の材料がハイブリッド化によって与えられる条件（例えば、温度、圧力）に耐えることができない場合、及び、この材料の堆積がチップのハイブリッド化の後に行われなければならない場合には、適用することができない。

この技術は、ハイブリッド化されたチップが、ハイブリッド化が不可能になるほど限られた厚さまで薄膜化されなければならない場合には、適用することができない。これは、これらのチップの薄膜化がそれらのハイブリッド化の後に実行しなければならないことを意味する。

通常、この薄膜化は、チップに数十マイクロメートルの厚さを与えることを伴う。

これに関して、このようなケースを記述する以下の文献が参照されてもよい。
（１）ＦＲ−Ａ−２７１５００２（電磁放射検出器及びその製造方法）、
（２）ＥＰ−Ａ−０６６２７２１（文献１に対応）、
（３）ＵＳ−Ａ−５５７４２８５（文献１に対応）。

上述された第２及び第３周知技術は、マスク技術を利用するものである。

“リフトオフ”によるフォトリソグラフィ技術は、良好な精度をもたらすが、厚いステップ（図２において、チップ４の端部）上に堆積されたフォトレジストに適合しない。

従って、使用されるマスクの像を、基板の上部に位置するフォトレジスト、または、ハイブリッド化されたチップの上部に位置するフォトレジストに焦点を合わせる必要があり、それゆえ、各々の薄層の端部と対応するチップの端部との間にオフセットのための対策（設備）を設けなければならない。

機械的なマスクを使用するマスク技術は、不正確であり、保証される最良の精度は、マスクの製造と、基板とマスクとの位置合わせにおいて、２０μｍ以内である。

本発明の目的は、前述の不利点を克服することである。

本発明は、基板及び少なくとも１つの要素回路を有するハイブリッド回路上に画定された少なくとも１つの層を製造する方法であって、前記要素回路は、第１及び第２ファセットを有し、前記第２ファセットを介して前記基板のファセットに対してハイブリッド化される方法であり、前記方法は、（ａ）第１層が前記ハイブリッド回路上に形成される段階であって、前記第１層が前記基板の前記ファセットと各々の要素回路とを覆うように形成される段階、（ｂ）前記第１層が各々の要素回路の前記第１ファセットから除去される段階であって、前記第１層の一部は前記ハイブリッド回路上に存在する段階、（ｃ）第２層が前記ハイブリッド回路上に形成される段階であって、前記第２層が前記第１ファセット及び前記第１層の前記部分を覆うように形成される段階、（ｄ）前記第１層の前記部分が、前記第１層の前記部分を覆う前記第２層の前記部分と共に除去される段階であって、それによって、前記第２層の他の部分が各々の要素回路の前記第１ファセット上に画定されたまま残る段階、を有する方法である。

好ましくは、前記第２層は薄層であり、すなわち、その厚さが２μｍ未満である。

本発明の方法の特定の実施形態によれば、前記第１層は、研磨することによって各々の要素回路の前記第１ファセットから除去される。

前記第１層の前記部分は、化学的に、または、プラズマを用いて除去される。

前記第１層は、高分子層であってもよい。

前記第２層は、反射防止層、または、金属層であってもよい。

本発明は、以下に説明される種々の利点を有する。

本発明は、ハイブリッド化の後に薄膜化を要求する前記の第１技術が使用できない場合に、特に、ハイブリッド化されたチップが非常に限られた厚さに薄膜化されなければならない場合に使用されることができる。

本発明は、精度に関する利点も有する。

前記の第２及び第３周知技術とは逆に、本発明は、図２のチップ２のような要素回路の上部と薄層との完全な位置合わせを可能にする。

自己整合が保証され、本発明では正確な位置合わせ段階が要求されない。

本発明は、実施するために必要とされる装置及び容易性においても利点を有する。

フォトリソグラフィ技術は、少なくとも、（１）正確なフォトレジスト拡散手段、（２）正確な位置調整システム、（３）生成物（回路）タイプ毎のマスク（トポロジーが生成物によって異なるので）、（４）現像システム、（５）真空蒸着に耐えることができるフォトレジストの使用を必要とする。

さらに、一定の厚さのフォトレジスト層の拡散（正確なフォトリソグラフィに特有の）は、ハイブリッド化されたチップが５００μｍ及びそれ以上で保護する表面上において現実的には不可能である。

機械的なマスク技術に関しては、これは、（１）生成物のタイプ毎に１つのタイプのマスクと、（２）ウエハのバッチ毎に幾つかのマスク（１セットのウエハ（基板）が処理される工程中において）と、（３）ウエハを対応するマスクに正確に位置調整するための正確な機械的位置調整装置とを必要とする。

機械的マスクを使用するこのマスク技術を用いて、ウエハ毎に薄層を堆積することが可能であることは注目すべきであり、位置合わせされ、結合されたマスクを有するウエハが必ずしも処理されなければならないわけではないことは注目すべきである。

本発明のこの方法を実施するために、マスクパターンや金属マスクは必要とされない。

さらに、この第１層は、保護機能のみを有するものである（フォトリソグラフィにおいて使用されない）ので、例えば高分子層である第１層は、最も不正確に拡散されることができ、かなり厚いものである。

また、基本的な研磨機は、各々の要素回路の上部に存在する第１層のその部分を除去するために使用されることができる。

本発明の方法は、全てのウエハ／ウエハ装置（拡散装置、研磨装置及び堆積装置）を用いて使用されることもできる。

また、本発明の方法は、実施のコストに関して周知技術と比べて利点を有する。

本発明の方法は、各々の新たな生成物に対して現像用の道具を必要としない。

ウエハ装置上の標準的なウエハと低コストの消耗品（例えば、非感光性高分子）は、その実施において満足できるものである。

本発明は、添付された図面を参照して以下の実施形態の例の説明を読むことによってより理解されるであろう。この例は、単に参考として示されたものであり、本発明は、これに限定されない。

図１は、既に説明されたものであるが、基板とこの基板にハイブリッド化されるチップとを概略的に示す。図２は、既に説明されたものであるが、これらのチップ上にパターニングされた層を概略的に示す。図３及び図４は、既に説明されたものであるが、図２に示されるハイブリッド回路を製造するための周知の技術を概略的に示す。図５から図８は、本発明の対象である方法の特定の実施形態の段階を概略的に示す。

図５から図８に示された、本発明の対象である方法の特定の実施形態では、ハイブリッド回路は図５に見られ、これは、基板２０と１つの要素回路または複数の要素回路２２を有する。

各々の要素回路２２は、その下部ファセットを介して、基板２０のファセットに対してハイブリッド化され、各々の要素回路の上部ファセット上に所定の材料の層を形成することが望まれる。

例として、基板２０は、直径１００ｍｍのシリコンウエハであり、各々の要素回路２２は、光電子回路である。

図５で概略的に示された第１段階中に、高分子層２４は、回路２２がハイブリッド化される基板の上部ファセットに堆積される。

従って、この高分子層２４は、この基板の上部ファセットとこれらの回路２２を覆う。

例えば、高分子は、５μｍの厚さを達成するためのスピナーチャックを用いて拡散されるフォトレジストである。

その後、フォトレジスト層は、乾燥される。

図６で概略的に示される第２段階において、回路２２と高分子層２４とを備えて提供される基板２０の上部ファセットは、各々の回路２２の上部ファセットとこの回路２２の厚さを覆う高分子層の全てを除去するために、標準的な研磨機２６を用いて機械的な研磨にかけられる。

例えば、高分子層の厚さが５μｍの時に、研磨は、５０μｍの厚さ以上行われる。

図７で概略的に示される第３段階において、基板２０の全体が、例えば、反射防止層であり、例えば、厚さが０．５μｍである薄層２８で被覆される。

この目的において、例えば、カセットバイカセットローディング（cassette by cassette loading）を備える薄層堆積機が使用される。

図８に概略的に示される第４段階において、高分子層２４の残りの部分は、例えば、化学的に、または、プラズマを用いて分解され、高分子層のこれらの残りの部分上に位置する薄層２８のそれらの部分は、分解によって除去される。

これは、図８で矢印３０によって象徴的に示される。

例えば、“リフトオフ”と呼ばれる技術は、フォトレジストを除去するために使用される（例えば、アセトンを用いて）。

本発明の幾つかの用途が以下に示される。

光電子技術の分野で、光電子チップをシリコンの読取回路上にハイブリッド化する必要がしばしばある（光子検出の場合やＶＣＳＥＬタイプのレーザーを放出する場合）。

このハイブリッド化は、“フリップチップ”技術と半田の微小球を用いて行われる。

しばしば、ハイブリッド化されたチップの薄膜化が続いて行われる（文献（１）から（３）参照）。

それから、放射回路（例えば、ＶＣＥＳＬ）の場合においてより良い放射を可能にするために、または、検出回路（例えば、赤外領域、または、可視領域）の場合においてより良い検出を可能にするために、ハイブリッド化されたチップの後側に反射防止層を形成することが好ましい。

他のタイプの回路においては、本発明を用いて容易に達成することができる、後端を介して接触部を付加することも必要であるかもしれない。この場合、反射防止材料の堆積の代わりに金属堆積物が形成される。

これは、例えば、薄膜化された水平型キャビティレーザー（horizontal cavity laser）の場合である。

薄膜被覆タイプの赤外線部材における、本発明のある重要な用途は、この部材の検出領域の後端に反射防止材料の層を堆積することである。

文献（１）から（３）は、前記薄膜被覆された部材の説明において参考となる。

基板とその基板にハイブリッド化されるチップとを概略的に示す。チップ上にパターニングされた層を概略的に示す。図２に示されるハイブリッド回路を製造するための周知技術を概略的に示す。図２に示されるハイブリッド回路を製造するための周知技術を概略的に示す。本発明の対象である方法の特定の実施形態の段階を概略的に示す。本発明の対象である方法の特定の実施形態の段階を概略的に示す。本発明の対象である方法の特定の実施形態の段階を概略的に示す。本発明の対象である方法の特定の実施形態の段階を概略的に示す。

符号の説明

２基板
４チップ
６薄層
８フォトレジスト層
１０マスク
１２紫外線
１６マスク
１８薄層
２０基板
２２要素回路
２４高分子層
２６研磨機
２８薄層
３０矢印

Claims

基板（２０）及び少なくとも１つの要素回路（２２）を有するハイブリッド回路上に画定された少なくとも１つの層を製造する方法であって、前記要素回路は、第１及び第２ファセットを有し、前記第２ファセットを介して前記基板のファセットに対してハイブリッド化される方法であり、
前記方法は、
（ａ）第１層（２４）が前記ハイブリッド回路上に形成される段階であって、前記第１層が前記基板の前記ファセットと各々の要素回路とを覆うように形成される段階、
（ｂ）前記第１層が各々の要素回路の前記第１ファセットから除去される段階であって、前記第１層の一部は前記ハイブリッド回路上に存在する段階、
（ｃ）第２層（２８）が前記ハイブリッド回路上に形成される段階であって、前記第２層が前記第１ファセット及び前記第１層の前記部分を覆うように形成される段階、
（ｄ）前記第１層の前記部分が、前記第１層の前記部分を覆う前記第２層の前記部分と共に除去される段階であって、それによって、前記第２層の他の部分が各々の要素回路の前記第１ファセット上に画定されたまま残る段階、を有する方法。
前記第２層は、その厚さが２μｍ未満の薄層である、請求項１に記載の方法。
前記第１層（２４）は、研磨することによって各々の要素回路の前記第１ファセットから除去される、請求項１または２に記載の方法。
前記第１層（２４）の前記部分は、化学的に、または、プラズマを用いて除去される、請求項１から３の何れか一項に記載の方法。
前記第１層（２４）は、高分子層である、請求項１から４の何れか一項に記載の方法。
前記第２層（２８）は、反射防止層である、請求項１から５の何れか一項に記載の方法。
前記第２層（２８）は、金属層である、請求項１から５の何れか一項に記載の方法。