JP2008503028A - マルチレベルビットフラッシュメモリのための消去アルゴリズム - Google Patents

Abstract

３つ以上のデータ状態（１００、２００）を有するマルチレベルフラッシュメモリセル（ＭＬＢ）のセクタを消去して、単一のデータ状態（１０００）に至らせる方法（４００）が提供される。この発明は、双方向のセクタ消去アルゴリズム（４００）を用いて、２つ以上の消去フェーズにおいて、セクタの消去（４１０、４４０）、検証（４１６）、ソフトプログラミング（４２０、４５０）、プログラミング（４３０）を繰り返すことで、高密度なデータ状態分布（３００、１０００）を実現する。一例では、アルゴリズム（４００）は本質的に、第１のフェーズにおいて、双方向の消去パルス、ソフトプログラミングパルスおよびプログラミングパルスを用いて、セクタのすべてのＭＬＢセルを消去して、中間状態（４１０、６００）および対応する閾電圧値に至らせる。次に第２のフェーズ（４４０、４５０）では、このアルゴリズムはさらに、セルの所望の最終閾電圧値（１０００）に対応する最終データ状態が得られるまで、追加の双方向の消去パルス（４４０）およびソフトプログラミングパルス（４５０）を用いて、セクタのすべてのＭＬ１３セルを消去する。オプションで、後に続くプログラミング動作に備えるために、アルゴリズム（４００）は、セクタのメモリセルを高密度化された共通の消去状態（１０００）に連続的に至らせる同様の動作における１つまたは複数の追加のフェーズを含んでいてもよい。この方法の一局面では、これらのフェーズのために選択される実際の閾値および／またはデータ状態は、ユーザによって予め定められてメモリデバイスに入力されてもよい。

Description

この発明は、一般に、メモリデバイスおよびその類似物に関し、特に、フラッシュメモリデバイスにおけるマルチレベルデータ状態を有するセルのセクタを消去する方法に関する。

コンピュータおよび同様のシステムのためのデータを記憶するために、数多くのさまざまな種類および形式のメモリが存在する。たとえば、ランダムアクセスメモリ（ＲＡＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）、読出専用メモリ（ＲＯＭ）、プログラム可能読出専用メモリ（ＰＲＯＭ）、電気的プログラム可能読出専用メモリ（ＥＰＲＯＭ）、電気的消去可能プログラム可能読出専用メモリ（ＥＥＰＲＯＭ）およびフラッシュメモリはすべて、データの保存に対応して現在利用できるものである。

各タイプのメモリには、それ特有の利点および欠点がある。たとえば、ＤＲＡＭおよびＳＲＡＭでは、データの個別のビットを一度に１つ消去できるが、このようなメモリは、電源を切るとそのデータを失ってしまう。ＥＥＰＲＯＭは、それに代わって、外部装置を増設しなくても簡単に消去できるが、データの記憶密度が低下し、速度が落ち、さらにコストが高くなる。対照的に、ＥＰＲＯＭは、より安価であり、より高密度であるが、消去のしやすさに欠ける。

フラッシュメモリは、ＥＰＲＯＭの高密度および低コストの利点とＥＥＰＲＯＭの電気的消去性とを兼ね備えていることから、人気のあるメモリタイプとなっている。フラッシュメモリは、書換可能であり、電源なしでも内容を保存できるので、不揮発性である。このメモリは、携帯電話、ポータブルコンピュータ、ボイスレコーダなどの数多くの携帯用電子製品で使用されており、同様に、自動車、航空機、工業用制御システムなどの数多くの大型電子システムでも使用されている。

フラッシュメモリは通常、多数のメモリセルから構成され、そこでは、概して、データの単独のビットが、それぞれのメモリセルに格納され、かつ、それぞれのメモリセルから読出される。セルは一般的に、ホットエレクトロン注入によってプログラミングされ、かつ、ファウラーノルトハイム（Fowler-Nordheim）のトンネリングまたはその他の機構によって消去される。半導体産業における数々の局面でそうであるように、より高度なデバイス記録密度を得て、かつ、半導体ウェハ上のメモリセルの数を増やしたいという要望およびそのための取組みが続いている。同様に、より小型のメモリデバイスに、より多くのデータを保存できるように、デバイスの速度および性能の向上も求められている。

個々のフラッシュメモリセルは、個別にアドレス指定可能なユニットまたはグループに編成され、それらは、アドレス復号回路を通して、読出動作、プログラミング動作または消去動作を行なうためにアクセスされる。個々のメモリセルは、典型的にはデータのビットを保存するように適合させた半導体構造から構成され、適切な復号およびグループ選択回路を含み、さらに、動作中のセルに電圧を加えるための回路を含む。

消去動作、プログラミング動作および読出動作は通常、メモリセルの特定の端子に適切な電圧を加えることで実行される。消去動作または書込動作では、適切な電圧が加えられて、電荷がメモリセルから排除されるか、またはメモリセルに格納される。読出動作では、適切な電圧が加えられて、セルに電流が流され、その電流の量は、セルに保存されたデ
ータの値を表わす。メモリデバイスは、メモリデバイスに保存されたデータを判定するために、結果として得られるセルの電流を感知する適切な回路を含み、そのデータは、デバイスのデータバス端子に与えられ、そのメモリデバイスを使用しているシステム内の他のデバイスからアクセスできるようになる。

プログラミング回路は、制御ゲートとして動作するワード線に信号を与え、かつ、ビット線接続を変更することでセルのビットを制御し、それによって、ビットがソースおよびドレイン接続によって保存される。ホットエレクトロン注入などの適切な機構を用いてセルをプログラミングすると、通常、セルの閾電圧が上昇する。消去は一括操作として実行され、セルのアレイまたはセクタは、同時に消去することが可能となり、典型的には、セルにおける閾電圧が低下する。

フラッシュメモリの一括消去では、アレイまたはセクタ内のセルは、典型的には、同時に消去され、短い消去パルスを１回または複数回加えることで実行可能である。各々の消去パルスの後、消去の検証または読出が実行されて、アレイにおける各々のセルが、現在「消去されている」（空白）、またはまだ「消去されていない」、または「消去不十分である」（たとえば、セルが、予め定められた限度を上回る閾電圧を有しているかどうか）を判定することができる。消去不十分なセルが検出された場合、すべてのセルが十分に消去されるまで、アレイ全体に消去パルスを追加することができる。しかしながら、このような消去手順では、他のセルが十分に消去される前に、一部のセルが「消去過剰」となる場合がある。たとえば、予め定められた限度を下回って消去された、閾電圧を有するメモリセルは、一般的に消去過剰と見なされる場合がある。いくつかの理由から、メモリセルが消去過剰状態のままであるのは望ましくない。

使用しているフラッシュアーキテクチャにかかわらず、マルチレベルフラッシュセルを正確に消去およびプログラミングすることは、対応するＶｔレベルからデータ状態の読出および判定を正確に行なうために狭いＶｔ分布を維持するという複雑な状況を伴い、特に慎重を要する場合がある。さらに、さまざまなマルチレベルでそのような狭い分布を実現したとしても、メモリセルのセクタを、迅速、効率的かつ確実に消去して、許容可能な限度内に至らせることができなければ、競争力のある利点はほとんど得られない可能性がある。

上記に鑑みて、マルチレベルフラッシュメモリセルのセクタまたはアレイを消去するための改良された方法が必要とされている。

発明の開示
この発明の一部の局面について基本的な理解が得られるようにするために、以下にこの発明の簡単な概要を示す。この概要は、この発明の全体像を広範囲にわたって示すものではない。これは、この発明の基本的または重要な構成要素を特定することを意図するものではなく、この発明の範囲を示すことを意図するものでもない。むしろ、この概要の主な目的は、単に後述の詳細な説明の前置きとして、この発明の１つまたは複数の概念を簡単な形で示すことである。

この発明は、２つ以上の消去フェーズ（または層）において、セクタの消去、検証、ソフトプログラミングおよびプログラミングを行なう双方向のセクタ消去アルゴリズムを適用することで、マルチレベルビットフラッシュメモリセル（ＭＬＢ）のセクタまたはアレイを消去して単一のビット状態（データ状態）に至らせ、より高密度のＶｔ分布を得るも
のである。このアルゴリズムは、一部の従来からある単相法で得られるものよりシグマがの改善されたＶｔ分布を提供する。一例では、第１のフェーズにおいて、双方向の消去パルス、ソフトプログラミングパルスおよびプログラミングパルスを用いて、セクタのすべてのＭＬＢセルを消去して、中間閾電圧値に対応する中間状態に至らせる。第１のフェーズでは、メモリセルが同一の論理状態に至り、かつ、同一の閾電圧に近づく。次に第２のフェーズでは、このアルゴリズムが用いられて、最終データ状態付近の閾電圧レベルの分布がさらに高密度化される。この発明の第２のフェーズでは、最終データ状態に対応するセルの所望の最終閾電圧値が得られるまで、このアルゴリズムは、追加の双方向の消去パルスおよびソフトプログラミングパルスを用いて、セクタのすべてのＭＬＢセルを再度消去する。

この発明のマルチレベルビットＭＬＢフラッシュメモリセルは、単一の物理ビットを含んでいてもよく、そのビットは、３つ以上のデータ状態に対応する３つ以上のレベルにプログラミング可能である。代替案として、ＭＬＢセルは、２つの物理的に別個のビットを有する二重ビットセルまたはミラービットセルを含んでいてもよく、この２つのビットは各々、たとえば４つなど複数のレベルにプログラミングしてもよく、その場合、１６の状態が利用可能となる。この方法は、単一ビットおよび二重ビットＥＥＰＲＯＭを含む種々のフラッシュメモリアーキテクチャ、および電気的に消去可能なその他の単一ビットまたはマルチビットメモリアーキテクチャにおいて適切に実行可能であり、そのようなセルまたはその変形は、この発明の範囲内にあるものとして考えられる。

この発明のアルゴリズムのさらに別の局面は、類似の消去動作およびソフトプログラミング動作の追加のフェーズを含み、このフェーズを用いて、メモリセルの閾電圧分布をさらに高密度にすることができる。この追加のフェーズでは、中間状態と最終状態との間で第２の中間論理状態が選択される。セルが、消去、プログラミングおよびソフトプログラミングされて中間状態に至った後、これらのセルは、同様の態様で、消去およびソフトプログラミングされて第２の中間状態に至り、それから最後に最終データ状態に至る。この方法には、ＭＬＢメモリセルのセクタまたはアレイが用いるデータ状態の総数を含む任意の数のそうした中間フェーズを適用できる。

このように、メモリセルは、Ｖｔ分布が狭い共通の消去状態に至るまで消去されて、後に続くプログラミング動作および読出動作に備えられる。この方法の一局面では、ユーザが、これらのフェーズのために選択される実際の閾電圧およびデータ状態を予め定めてメモリデバイスに入力しておいてもよい。

この発明の１つの方法および実施において、セクタのメモリセルは、たとえば、４つの閾電圧値にそれぞれ対応する４つのデータ状態Ｌ１、Ｌ２、Ｌ３およびＬ４を有する。この方法では、第１のフェーズの動作において、メモリセルをＬ２データ状態に対応する中間の閾電圧値に至るまで消去し、次に第２のフェーズの動作において、メモリセルをＬ１データ状態に対応する最終の閾電圧値に至るまで消去する。

この発明のセクタ消去アルゴリズムの別の局面に従って、メモリセルは最初、さまざまな状態にプログラミングされる。この発明の別の局面は、アレイ全体を含むアレイの複数のセクタを消去する方法を提供する。この発明は、デバイスの耐久性および信頼性の状態を維持しながら、最小限の消去時間を用いて、十分に制御された低シグマＶｔ分布を生じさせるＭＬＢメモリセルのアレイのセクタを消去する方法を提供するものである。

上記およびそれに関連する目的を達成するために、以下の説明および添付の図面に、この発明の特定の例示的な局面および実現化例を詳細に説明する。これらは、この発明の１つまたは複数の局面が用いられ得るさまざまな手段のうちほんの一部を示すものである。
この発明のその他の局面、利点および新規の特徴は、添付の図面と関連して考えたとき、以下のこの発明の詳細な説明から明らかになるであろう。

発明の実施のための形態
この発明の１つまたは複数の局面を、図面を参照して説明する。全体を通して、同一の構成要素の参照には通常同一の参照番号を用い、さらに、各種の構造は必ずしも原寸に比例していない。以下の記述では、説明の目的で、この発明の１つまたは複数の局面を完全に理解できるようにするために、多くの具体的な詳細を示している。しかしながら、当業者にとっては、これら具体的な詳細の程度がより低くても、この発明の１つまたは複数の局面が実施可能であることは明らかであろう。他の例では、この発明の１つまたは複数の局面の説明を容易にするために、周知の構造および装置をブロック図の形式で示す。

メモリデバイスの密度を向上させると、メモリ容量の増大につながる。メモリデバイスの製造コストおよび市場性において、密度および容量は重要な考慮事項であり、半導体チップに情報のビットを保存するために用いられるスペースの量に直接関係してくる。たとえば、形状サイズを縮小することによって密度を増大させ、所定サイズのチップにより多くのメモリセルトランジスタを収容するようにすると、高密度化を実現できる。密度の増大および製造コストの低下を図るための別の手法では、マルチレベルセルの技術を使用する。

マルチレベルセルは、セルに対応付けられた実現可能な論理状態またはデータ状態の数を増やすことでセル密度を増大させ、それによって、単一のメモリセルが、複数のデータビットに対応する情報を保存できるようになる。これを実行する１つの方法は、１つのセル当たり複数のデータ状態に対応する複数（セルレベルおよび状態に関連して３つ以上）の閾電圧（Ｖｔ）レベルを用いることであった。これは、従来のフラッシュメモリセルで用いられる２つの状態およびレベルと対照をなす。よって、一例では、単一のミラービットセルは、データの２つの物理ビットを各々、４つの論理状態に対応する４つのＶｔレベルで格納できる。しかしながら、特により多くのデータビット量が考慮されるにつれて、十分に制御された、または緊密なＶｔレベルの分布を維持しようとする試みの中、複数のレベルを有するセルは、数多くの新たな問題点を提示している。

これらの傾向の結果として、特に、単一のセルに対してより大きいビット容量が期待されるにつれて、そのようなマルチレベルセルの正確な消去およびそのレベルの判定がますます求められるようになっている。それに応じて、マルチレベルメモリセルを迅速かつ効率的に消去して、消去動作時間および消費電力を節減する必要がある。さらに、十分に制御された狭い消去分布に至るまでセルを消去して（緊密なビット高密度化）、後に続くプログラミング動作でも、プログラミングＶｔ分布が確実に狭くなるようにする必要がある。デバイスの形状が縮小し続け、かつ、メモリセルの密度が高くなるにつれて、このようなデバイスの要件および課題は増大するものと思われる。

メモリデバイスの製造者は、速度、耐久性、信頼性および各種の動作モードの間に消費される電力について、特定の数値を保証する場合が多い。これらのデバイスの仕様または動作パラメータは、ユーザが、意図したとおりのデバイス性能を確保する上で有益である。したがって、この発明の目的は、適切なＭＬＢフラッシュメモリセルのセクタまたはアレイを消去する方法を提供することであり、この発明は、上記の要件を達成すると同時に、速度、耐久性、信頼性および適用可能な動作モードの間に消費される電力について、特定の数値を提供する。

セクタ消去アルゴリズムを用いて、マルチレベルフラッシュメモリセルＭＬＢのアレイ
のうち指定されたセクタまたは複数のセクタを消去して、単一のデータ状態に至らせてもよい。この発明の消去アルゴリズムを、たとえば２つ以上の消去フェーズ（または層）で適用してもよい。このアルゴリズムでは、一部の従来からある単相法の場合に比べて、十分に制御された高密度なＶｔ分布を実現できる。この方法は、単一および二重ビットＥＥＰＲＯＭを含む種々のフラッシュメモリアーキテクチャ、および電気的に消去可能なその他の単一またはマルチビットメモリアーキテクチャにおいて好適に実施可能であり、そのようなセルまたはその変形は、この発明の範囲内にあるものとして考えられる。

第１のフェーズでは、この発明のアルゴリズムは、セクタまたはセルグループのすべてのＭＬＢセルを消去して、中間の閾電圧値に対応する中間状態に至らせ、次に、双方向の消去パルス、ソフトプログラミングパルスおよびプログラミングパルスを加える。第１のフェーズによって、メモリセルは、同一の論理状態に至り、かつ、同一の閾電圧に近づく。次に、第２のフェーズでは、このアルゴリズムが用いられて、最終データ状態付近の閾電圧レベルの分布がさらに高密度化される。この発明の第２のフェーズでは、セルが最終データ状態に対応する所望の最終の閾電圧値を達成するまで、このアルゴリズムは、追加の双方向の消去パルスおよびソフトプログラミングパルスを用いて、セクタのすべてのＭＬＢセルを再度消去する。

最初に図１を参照して、この発明のある局面に従って、４レベルＭＬＢセルの符号なしのＶｔ分布１００を示す。Ｖｔ分布１００は、４つの別個の目標閾電圧を中心とするメモリセル閾電圧の集団を示す。各々の目標閾電圧は、レベルＬ１、Ｌ２、Ｌ３およびＬ４によってそれぞれ指定されるＶｔ値のある範囲を占める。理想的には、各々のレベルは、上下のＶｔ限度、たとえば、Ｖｔ０、Ｖｔ１、Ｖｔ２、Ｖｔ３およびＶｔ４の間を中心とする。各種のレベルには、ユーザの要望に応じて、対応するバイナリ状態（たとえば、Ｌ１＝１１、Ｌ２＝１０、Ｌ３＝０１およびＬ４＝００またはＬ１＝００、Ｌ２＝０１、Ｌ３＝１０およびＬ４＝１１）を任意で割当てもよい。分布１００に対応付けられる４レベルＭＬＢセルは、４つのレベルにプログラミング可能な単一の物理ビットを含んでいてもよいし、またはその代わりとして、２つの物理的に別個のビットを有する二重ビットセルまたはミラービットセルを含んでいてもよく、これら２つのビットは各々、４つなど複数のレベルにプログラミングしてもよく、その場合は１６の状態が利用可能となる。

この発明の方法は、正および負のＶｔ分布の任意の組合せを有するＭＬＢメモリデバイスにおいて好適に実行される。たとえば、図１では、メモリセルの０電位または別の基準電位として、Ｖｔ０、Ｖｔ４または別のそのようなＶｔ限度のいずれを使用するにせよ、この発明の方法を等しく適用することができる。図１の４レベル単一ビットメモリセルの例を考えると、第１のフェーズの動作では、この発明の方法を用いて、最初Ｌ３およびＬ４データ状態にプログラミングされたすべてのメモリセルを消去して、Ｌ２データ状態に対応する中間の閾電圧値に至らせることができる。次に、第２のフェーズの動作では、以下により詳しく論じているように、この方法を用いてメモリセルを消去して、Ｌ１データ状態に対応する最終の閾電圧値に至らせる。この例では、Ｌ１レベルが消去状態に対応することを暗に示しているように見えるが、Ｌ１、Ｌ４またはその他の任意のレベルが消去状態を表わしてもよい。

図２は、この発明のある局面に従って、単一ビット８レベルセルの別の例証的な符号なしのＶｔ分布２００を示す。図２のＶｔ分布２００は、８つの個別の目標閾電圧を中心とするメモリセル閾電圧の集団を表わす。各々の目標閾電圧は、レベルＬ１からレベルＬ８で指定されるＶｔ値のある範囲を占める。理想的には、各々のレベルは、上下のＶｔ限度、たとえばＶｔ０からＶｔ８の間を中心とする。各種のレベルには、ユーザの要望に応じて、対応するバイナリ状態（たとえば、Ｌ１＝１１１、Ｌ２＝１１０、Ｌ３＝１０１〜Ｌ８＝０００まで、またはＬ１＝０００、Ｌ２＝００１、Ｌ３＝０１０〜Ｌ８＝１１１まで
）を任意で割当ててもよい。重ねて言うが、この発明の方法は、正および負のＶｔ分布の任意の組合せを有するＭＬＢメモリデバイスにおいて好適に実施されるので、Ｖｔ分布２００には極性が与えられていない。二重ビットセルが用いられる場合（２つの物理的に別個のビット位置を有する）、８レベルセルは６４の有効なデータ状態に対応する。

図３は、この発明に従った、図１および図２に示すようなマルチレベルセルの１つの例証的なレベルにおけるＶｔ値の集団のＶｔ分布３００を示す。Ｖｔ分布３００の例証的なレベルＬＸは、理想的には、上下の集団境界レベルＬ_UおよびＬ_Lをそれぞれ有する目標のＶｔ（目標）を中心とする。Ｖｔ値の集団は、さらに理想的には、上下のＶｔ限度ＶｔＸ−１およびＶｔＸの間を中心とするが、それは異なっていてもよい。この発明の方法の１つの目的は、集団境界レベルＬ_UおよびＬ_Lを狭めて、すなわち「高密度化」して、互いに近付けることである。このような集団の標準偏差を記号で表わすためにシグマがしばしば用いられるが、これは、集団の変化性の尺度である。したがって、より小さいシグマは集団のより狭いガウス分布を表わし、より多くのセル閾電圧が目標のＶｔ（目標）により近接して集まっていることを示す。

この発明の考案者の認識として、予測可能な、かつ、十分に制御されてプログラミングされたＶｔ分布をＭＬＢセルから得るための１つの解決策は、まず、あるグループ内のすべてのセルを共通の消去状態に至らせることであり、その状態では、予測可能なように十分に制御されて消去されたＶｔ分布を有する。この発明の考案者がさらに観察および認識した点は、メモリセルのある特定のグループに対してある動作が実行されるたびに、そのグループは、次第にそれ自身を高密度化またはフィルタリングして、同一のＶｔ電位により近付く傾向があることである。したがって、発明者は、２つ以上の別個のＶｔレベル値の間において、２つ以上のフェーズで反復してセルを消去、プログラミングおよびソフトプログラミングする双方向の方法を考案した。これらの反復動作によって、次第にセル分布は狭くなり、かつ、セルを高密度化して共通のデータ状態に至らせる傾向がある。

たとえば、この発明の一局面では、消去動作が用いられて、最も低速の消去ビットが確実にＶｔ≦Ｌ_Uレベルに適合される、その一方で、プログラミング動作およびソフトプログラミング動作が用いられて、最も低速のＶｔビットが確実にＶｔ≧Ｌ_Lレベルに適合される。別の言い方をすれば、この発明の一局面では、消去動作を用いて、Ｌ_U境界から目標のＶｔ（目標）に向かってセルのＶｔ集団を縮小させることができ、その一方で、別の方法の局面では、プログラミングおよびソフトプログラミングを用いて、Ｌ_L境界から目標のＶｔ（目標）値に向かってセルのＶｔ集団を高くすることができる。結果として、発明者の観察では、Ｖｔを対向する方向に移動させようとする各々の連続的な交互の動作、たとえば、消去動作の次にソフトプログラミング動作、その次に消去動作などを伴うと、Ｖｔ集団のシグマが有利に低下し、かつ、ビットを高密度化させる。この発明の方法は、セルのＶｔ分布集団が、各々の連続的な動作によって、目標のＶｔ（目標）値に向けて、徐々に微調整されるという点で逐次近似の手法に類似している。結果として、この方法は、他の一部の従来からある単相法に比べて、高速かつエネルギ効率のよいものとなり得る。

好適なフラッシュＭＬＢフラッシュメモリセルのアレイのうち１つまたは複数のセクタまたはグループにおいて実行されるセクタ消去アルゴリズムまたはグループ消去アルゴリズムによって、この発明の方法が容易になる。この発明のアルゴリズムは、たとえば２つ以上の消去フェーズ（または層）で適用してもよく、かつ、選択されたセクタを消去して単一のデータ状態に至らせ、後に続くプログラミング動作を向上させる。このアルゴリズムによって、マルチレベルメモリセルの十分に制御された高密度のＶｔ分布が得られ、それによって、消去速度および効率を向上させて、デバイス密度およびメモリ容量を効果的に高めることができる。この発明の消去アルゴリズムおよび方法は、２つのフェーズにお
いて、アレイの各々のセクタ全体に、双方向に適用され、かつ、均一に分配される。

この方法を一連の動作または事象として、以下で例示および説明しているが、この発明は、そのような動作または事象の例示した順序によって限定されるものではないことがわかるであろう。たとえば、一部の動作を別の順序で行なってもよいし、および／または、ここで例示および／または説明しているものとは別の動作または事象とともに行なってもよい。さらに、この発明の１つまたは複数の局面に従う方法を実行するために、例示の手順がすべて必要なわけではない。なお、これら動作の１つまたは複数を、１つまたは複数の個別の動作またはフェーズで実行してもよい。

図４Ａは、この発明に従うＭＬＢフラッシュメモリセルのセクタまたはアレイを消去する例証的な方法４００のフロー図を示す。全体を通して「セクタ」という語を用いているが、この語は、セルの１つの特定のグループに限定されると解釈されるものではなく、むしろ、ＭＬＢセルの任意のグループに適用可能であると理解されるべきである。図４Ｂから図４Ｆはさらに、図４ＡのＭＬＢセクタ消去方法４００における各種の動作の詳細のフロー図を示す。以下に続く方法の説明および図４Ｂから図４Ｆの例示のために、４レベルフラッシュメモリセルは、図１のものに類似しており、Ｌ１は空白または消去された状態を表わし、Ｌ４は最高レベルを表わすものとする。この例では、Ｌ１は消去された状態を表わすが、方法４００は、ＭＬＢメモリセルのあらゆるレベルの割当およびＶｔ分布極性に有効であり、その差異はこの発明の範囲内にあるものと考えられると理解されたい。

たとえば、図４Ａの方法４００は、この発明に従うメモリセルを双方向に消去するための２相アルゴリズムを含む。方法４００の第１のフェーズは、たとえば、ステップ４０２、４１０、４２０および４３０を含み、一方、第２のフェーズは、ステップ４４０、４５０および４６０を含む。方法４００の第１のフェーズにおいて、セルは基本的に中間の閾電圧値（ＩＶ）（たとえば、図１の４つのレベルのうちＬ２）に至り、一方、第２のフェーズにおいて、それらのセルはさらに消去されて、最終の閾電圧（ＦＶ）（たとえば、Ｌ１は消去された状態として用いられるとすると、図４の４つのレベルのうちＬ１）に至る。

たとえば、ＭＬＢセクタ消去方法４００の第１のフェーズは４０２で始まり、セクタまたはアレイの異なる部分は最初、異なるレベルにプログラミングされていてもよい（たとえば、一部を図１のＬ１、Ｌ２、Ｌ３またはＬ４レベルにする）。４１０では、アレイのうち選択された１つのセクタまたは複数のセクタ内のすべてのメモリセルが消去されて、中間値ＩＶに至る。図４Ｂの動作４１０は、４１４でセクタに消去パルスを反復して適用することにより、４１６でセクタのすべてのメモリセルが少なくとも中間の閾電圧値ＩＶに至るまで消去された（たとえば、Ｖｔ≦ＩＶであり、すべてのセルが図１のＬ２に至るまで消去された）と判定されるまで、セクタのすべてのメモリセルを双方向に消去およびテストする１つの実現化例を示す。反復することで実行される。

４２０では、４１０の消去動作で過剰消去されたセルが最終値ＦＶに至るまでソフトプログラミングされる（たとえば、過剰消去されたセルが図１のＬ１に至るまでソフトプログラミングされる）。図４Ｃの動作４２０は、過剰消去されたセルをソフトプログラミングして最終値に至らせる一例を示しており、この動作は、４２４で選択されたセルが過剰消去されているかどうか（Ｖｔ＜ＦＶ）を検証し、次に４２６でいまだ過剰消去されているセルにソフトプログラミングパルスを加え、４２４で再度セルを検証し直すことを反復して行なわれる。４２８ですべての過剰消去されたセルが最終値ＦＶ（たとえば、図１のＬ１）に復帰していると判定されるまで、このソフトプログラミングおよび検証処理は、各々の過剰消去されたセルに対して反復して続く。

４３０では、最終値ＦＶにある（たとえば、Ｌ１にある）残りのすべてのセルが中間値（たとえば図１のＬ２）にプログラミングされて、セクタのすべてのセルを単一の状態に至らせる。図４Ｄの動作４３０は、４３４で選択されたセルがＦＶのままであるかどうか（Ｖｔ＝ＦＶ）を検証し、次に、セルがＦＶ（たとえば、Ｌ１）のままである場合、４３６でプログラミングパルスを加え、４３４で再度セルを検証し直すことを反復して行なうことにより、すべての最終値ＦＶセルを中間値ＩＶにプログラミングする一例を示している。このプログラミングおよび検証処理は、４３８ですべてのＦＶレベルセルが中間値ＩＶ（たとえば、図１のＬ２）にプログラミングされていると判定されるまで、各々のＦＶレベルセルに対して反復して続く。この時点および第１のフェーズの終わりで、すべてのセルは、同一の中間値状態に至っており、かつ、適度のＶｔ分布シグマを有する。この例における最終値セルという語は、セクタ全体が最終的に消去されて至ることになる状態に、最初にプログラミングされているセルを指す。この例では、それは、消去方法４００の最初で既にＬ１にプログラミングされているセルに相当する。

ＭＬＢセクタ消去方法４００の第２のフェーズでは、Ｖｔ分布のシグマがさらに向上する。図４Ａの４４０では、アレイのうち選択された１つのセクタまたは複数のセクタ内におけるすべてのメモリセルが再度消去されるが、ここでは最終値ＦＶ（たとえば、図１のＬ１）に至る。図４Ｅの動作４４０は、セクタのすべてのメモリセルを反復して消去およびテストする一例を示し、この動作は、４４６でセクタのすべてのメモリセルが少なくとも最終値ＦＶに至るまで消去された（たとえば、Ｖｔ≦ＦＶであり、すべてのセルが図１のＬ１に至るまで消去された）と判定されるまで、４４４でセクタに消去パルスを加えることを反復することで行なわれる。

４５０では、再度、４４０の消去動作で過剰消去されたセル（たとえば、Ｖｔ＜ＦＶ）がソフトプログラミングされて、最終値ＦＶに復帰する（たとえば、過剰消去されたセルを図１のＬ１にソフトプログラミングする）。図４Ｆの動作４５０は、過剰消去されたセルを最終値にソフトプログラミングする一例を示し、この動作は、４５４で選択されたセルが過剰消去されているかどうか（Ｖｔ＜ＦＶ）を検証し、次に、４５６でまだ過剰消去された状態のセルにソフトプログラミングパルスを加え、４５４で再度セルを検証し直すことを反復して行なわれる。４５８で過剰消去されたすべてのセルが最終値ＦＶ（たとえば、図１のＬ１）に復帰したと判定されるまで、このソフトプログラミングおよび検証処理は、各々の過剰消去されたセルに対して反復して続く。その後、方法４００は４６０で終了し、アレイのうち１つまたは複数のセクタのすべてのＭＬＢフラッシュメモリセルは、同一のデータ状態に至っており、かつ、狭いＶｔ集合分布内で最終値ＦＶを中心とする消去された状態に至っている。

この発明の別の局面に従って、方法４００の消去動作、プログラミング動作およびソフトプログラミング動作で用いられる各種の電圧を調整して、ビットのアルゴリズムおよび高密度化をさらに最適化かつ迅速化できる。

図５は、この発明の方法によるセクタ消去に好適な、各種の初期の論理状態および対応するＶｔレベルにプログラミングされたＭＬＢフラッシュメモリセルのセクタまたはアレイのうちいくつかの例証的なメモリセルのＶｔレベルのグラフを示す。続いて、図６から図１０は、この発明のＭＬＢセクタ消去方法の各種の処理ステップから生じた、たとえば、図４Ａの２相アルゴリズムおよび方法４００を用いる図５の例証的なメモリセルのＶｔレベルのグラフを示す。

たとえば、図５は、メモリセルのセクタまたはアレイの異なる部分からの６つのメモリセル、セル１、セル２、セル３、セル４、セル５およびセル６の無作為の選択およびプログラミング５００を示す。セル１からセル６は、最初さまざまなＶｔレベル（たとえば、
図１のＬ１、Ｌ２、Ｌ３およびＬ４）にプログラミングされており、それらのレベルは、たとえば単一ビット４レベルＭＬＢメモリセルの４つの論理状態のうち１つに対応する。図５の例では、図示のとおり、セル１はＬ４にプログラミングされ、セル２はＬ４にプログラミングされ、セル３はＬ３にプログラミングされ、セル４はＬ２にプログラミングされ、セル５はＬ１にプログラミングされ、セル６はＬ１にプログラミングされている。

図６は、方法４００の第１のフェーズの消去動作４１０の結果６００を示し、ここでは、１つまたは複数のセクタのすべてのセルが消去されて、中間の閾電圧値ＩＶ（たとえば、Ｌ２レベル）に至っている。発明者の観察では、セルは通常、セルが始まったレベルにある程度比例して消去される。たとえば、「より高度な」Ｌ４レベルから生じるセルは通常、Ｌ３、Ｌ２およびＬ１レベルなどの「より低度な」レベルから生じるセルに比べて、消去パルスおよびセルに与えられる電位によって大きく変動する。よって、１つまたは複数の消去パルスに続いて、図６は、セルが「下に」移動し、Ｌ３およびＬ４から生じるセルは、Ｌ１およびＬ２レベルから生じるものに比べて大きい割合で移動したことを示す。

常に、１つまたは複数のセル（たとえばセル２）がわずかに大きい消去後の閾値を有し、かつ、最終的にＬ２レベルに対応するデータ状態に達するためにより多くの消去パルス（またはより大きい消去電位）を必要とする場合がある。しかしながら、消去動作４１０は一括操作であるので、結果として、セル２が十分に消去されてＬ２レベルに至る前に、Ｌ１から発生するセル５およびセル６が、図６に示すように過剰消去される（たとえば、Ｖｔ＜ＦＶ）可能性がある。このようなセルは、次の４２０で取り上げているように、過剰消去された状況を修正するために、あるレベルのプログラミングおよび／またはソフトプログラミングを必要とする。

図７は、方法４００の第１のフェーズの図４Ａのソフトプログラミング動作４２０の結果７００を示す。たとえば、過剰消去されたセルセル５およびセル６は、ソフトプログラミングされて（たとえば、図４Ｃを参照）、最終値ＦＶ（たとえば、図１のＬ１）に復帰する。

図８は、図４Ａの方法４００の第１のフェーズのプログラミング動作４３０の結果８００を示す。４３０では、残りの最終値ＦＶセル、たとえば、セル３、セル４、セル５、セル６を含む、Ｌ１にある、またはＬ１に近接するすべてのセルが、中間値にプログラミングされ、そのセクタのすべてのセルが単一の状態（たとえばＬ２）に至る。上述したように、このことは、セルを検証し、セルにプログラミングパルスを加えることを、そのセルが中間値ＩＶ（たとえば、図１のＬ２）を得るまで反復することによって実現可能である。この時点および第１のフェーズの終わりで、すべてのセルは、同一の中間値状態に至っており、かつ、図８に示すように適度のＶｔ分布シグマを有する。

図９は、図４Ａの方法４００の第２のフェーズにおける第２の消去動作４４０の結果９００を示す。第２のフェーズでは、Ｖｔ分布のシグマはさらに向上（低下）している。４４０では、アレイのうち選択された１つのセクタまたは複数のセクタ内のすべてのメモリセル（セル１からセル６）が再度消去されるが、ここでは最終値ＦＶ（たとえば、Ｌ１）に至る。すべてのメモリセルが少なくとも最終値ＦＶ（たとえば、図１のＬ１）に至るまで消去されたと判定されるまで、セクタのすべてのメモリセルは、消去パルスの反復した適用を受ける（たとえば、図４Ｅを参照）。しかしながら、重ねて言うが、あるセルがそのセクタにおけるその他のセルに比べて、加えられた消去電圧に対して敏感に反応する場合、このことによって、セル５が示すように、そのセルが過剰消去されたままになる可能性がある。

図１０は、方法４００の第２のフェーズにおける第２のソフトプログラミング動作４５
０の結果１０００を示す。４５０では、４４０の消去動作で過剰消去されたセル（たとえば、Ｖｔ＜ＦＶ）が再度ソフトプログラミングされて、最終値ＦＶ（たとえば、Ｌ１）に復帰する。たとえば、セル５は、セルが最終値ＦＶ（たとえば、図１のＬ１）に復帰したと判定されるまで反復して検証され、ソフトプログラミングパルスでソフトプログラミングされ、再度検証されてもよい。

その後、方法４００は、アレイの１つまたは複数のセクタのうちすべての例証的なＭＬＢフラッシュメモリセル（セル１からセル６）が同一のデータ状態に至り、かつ、最終値ＦＶ（たとえば、Ｌ１）を中心とする狭いＶｔ集合分布内で消去された状態に至って終了する。

中間値ＩＶおよび最終値ＦＶの間で選択された追加の中間レベル値において、追加のフェーズが使用可能であることに留意されたい。たとえば、８レベルＭＬＢメモリセルを使用した場合、第１のＩＶをＬ６で確立し、第２のＩＶをＬ４で確立し、第３のＩＶをＬ２で確立し、最終値ＦＶをＬ１で確立することができる。別の例では、８レベルＭＬＢメモリセルを使用した場合、第１のＩＶをＬ３で確立し、第２のＩＶをＬ５で確立し、最終値ＦＶを消去された状態としてＬ６で確立することができる。

この発明を、１つまたは複数の実現化例に関して図示および説明してきたが、当業者であれば、この明細書および添付の図面を読み、理解することで、同等の変更例および変形例が思い浮かぶであろう。この発明は、そのような変形例および変更例をすべて含み、前掲の特許請求の範囲によってのみ限定される。特に、上述の構成要素（組立品、装置、回路など）によって実行される各種の機能に関して、そのような構成要素を説明するのに用いられる語（「手段」の参照を含む）は、別途に指定がない限り、上述の構成要素の特定の機能を実行する（すなわち、機能的に同等な）任意の構成要素に対応することを意図するものであり、それは、ここで示すこの発明の例証的な実現化例において、その機能を実行する開示された構造と構造的には同等でない場合でも該当する。さらに、この発明の特定の特徴を、いくつかの実現化例のうち１つのみに関して開示した場合があったが、そのような特徴は、任意の所与のまたは特定の用途で所望され、かつ、有利となり得る他の実現化例の１つまたは複数の他の特徴と組合せてもよい。さらに、詳細な説明または特許請求の範囲で「含む（includes）」、「有している（having）」、「有する（has）」、「伴う（with）」の語またはそれらの変形が用いられる範囲において、これらの語は、「含む（comprising）」の語と同様に包含的であることを意味する。

これらのシステムおよび方法を半導体製造の分野で用いて、マルチレベルデータ状態を有するフラッシュメモリデバイスのセルのセクタを消去する方法を提供できる。

この発明のある局面に従う４レベルマルチレベルセルのＶｔ分布の図である。 この発明のある局面に従う８レベルマルチレベルセルのＶｔ分布の図である。 セルの１つの例証的なレベルのＶｔ分布であり、この発明のある局面に従い、かつ、図１および図２に示すような、目標のＶｔを中心とし、かつ、上下の集団境界レベルを有する分布を示す図である。 ＭＬＢメモリセルのセクタまたはアレイを消去する例証的な方法であって、この発明のある局面に従うメモリセルを双方向に消去するための２相アルゴリズムを含む方法を示すフロー図である。 図４ＡのＭＬＢセクタ消去方法に従うＭＬＢメモリセルのセクタまたはアレイを消去する例証的な方法におけるさまざまな部分のさらに詳細を示すフロー図である。 図４ＡのＭＬＢセクタ消去方法に従うＭＬＢメモリセルのセクタまたはアレイを消去する例証的な方法におけるさまざまな部分のさらに詳細を示すフロー図である。 図４ＡのＭＬＢセクタ消去方法に従うＭＬＢメモリセルのセクタまたはアレイを消去する例証的な方法におけるさまざまな部分のさらに詳細を示すフロー図である。 図４ＡのＭＬＢセクタ消去方法に従うＭＬＢメモリセルのセクタまたはアレイを消去する例証的な方法におけるさまざまな部分のさらに詳細を示すフロー図である。 図４ＡのＭＬＢセクタ消去方法に従うＭＬＢメモリセルのセクタまたはアレイを消去する例証的な方法におけるさまざまな部分のさらに詳細を示すフロー図である。 この発明の方法によるセクタ消去に好適な、さまざまな初期論理状態およびそれに対応するＶｔレベルにプログラミングされたＭＬＢメモリセルのセクタまたはアレイのうちいくつかの例証的なメモリセルのＶｔレベルのグラフである。 図４Ａの２相アルゴリズムを用いたこの発明のＭＬＢセクタ消去方法の処理ステップから生じる、図５の例証的なメモリセルのＶｔレベルのグラフである。 図４Ａの２相アルゴリズムを用いたこの発明のＭＬＢセクタ消去方法の処理ステップから生じる、図５の例証的なメモリセルのＶｔレベルのグラフである。 図４Ａの２相アルゴリズムを用いたこの発明のＭＬＢセクタ消去方法の処理ステップから生じる、図５の例証的なメモリセルのＶｔレベルのグラフである。 図４Ａの２相アルゴリズムを用いたこの発明のＭＬＢセクタ消去方法の処理ステップから生じる、図５の例証的なメモリセルのＶｔレベルのグラフである。 図４Ａの２相アルゴリズムを用いたこの発明のＭＬＢセクタ消去方法の処理ステップから生じる、図５の例証的なメモリセルのＶｔレベルのグラフである。

Claims (10)

1. メモリセルのセクタを消去して単一のデータ状態（１０００）に至らせる方法（４００）であって、前記メモリセルは、３つ以上の閾電圧値（１００、２００）に対応する３つ以上のデータ状態（１００、２００）を有しており、
   メモリセルの前記セクタに対して、前記セクタのすべてのセルが消去されて、中間値に概ね対応する閾電圧に至るまで、ブロック消去動作を実行すること（４１０）と、
   前記セクタの過剰消去されたメモリセルに対して、前記過剰消去されたメモリセルの前記閾電圧が最終値に概ね対応するまで、ソフトプログラミング動作を実行すること（４２０）と、
   前記最終値に対応する閾電圧にあるか、または前記閾電圧の付近にあると判定されたセクタのメモリセルを、前記メモリセルの前記閾電圧が前記中間値に概ね対応するまでプログラミングすること（４３０）と、
   前記セクタに対して、前記セクタのすべてのセルが消去されて、前記最終値に概ね対応する前記閾電圧に至るまで、前記ブロック消去動作を再実行すること（４４０）と、
   前記セクタの過剰消去されたメモリセルに対して、前記最終値に対応する前記閾電圧が得られるまで、ソフトプログラミング動作を再実行すること（４５０）とを含む方法（４００）。
2. メモリセルの前記セクタに対して、前記セクタのすべてのセルが消去されて、中間値に概ね対応する閾電圧に至るまで、ブロック消去動作を実行すること（４１０）はさらに、
   前記メモリセルの前記閾電圧が前記中間値に概ね対応するかどうかを識別することにより、前記メモリセルの前記ブロック消去動作を検証すること（４１６）と、
   メモリセルの前記セクタに対して、前記セクタのすべてのセルが、前記中間値に概ね対応する閾電圧を有すると判定されるまで、前記ブロック消去動作を再実行すること（４１４）とを含む、請求項１に記載の方法（４００）。
3. 前記ブロック消去動作を検証するステップ（４１６）は、前記セクタのそれぞれのメモリセルのビットに概ね対応する閾電圧値を測定し、かつ、前記測定した値を最小の消去閾電圧値と比較することによって、消去されたメモリセルを識別することを含む、請求項２に記載の方法（４００）。
4. 前記セクタの過剰消去されたメモリセルに対して、前記過剰消去されたメモリセルの前記閾電圧が前記中間値に概ね対応するまで、ソフトプログラミング動作を実行すること（４２０）は、
   前記セクタにおいて、過剰消去されたメモリセルを識別すること（４２４）と、
   前記過剰消去されたメモリセルに対して、ソフトプログラミング動作を実行すること（４２６）と、
   前記過剰消去されたメモリセルの前記閾電圧が最終値に対応するかどうかを識別することによって、前記過剰消去されたメモリセルの前記ソフトプログラミング動作を検証すること（４２４）と、
   前記過剰消去されたメモリセルに対して、前記セクタの前記過剰消去されたメモリセルが、前記最終値に対応する閾電圧を有すると判定される（４２８）まで、前記ソフトプログラミング動作を再実行すること（４２６）とを含む、請求項１に記載の方法（４００）。
5. 前記最終値に対応する閾電圧にあるか、または前記閾電圧の付近にあると判定された前記セクタのメモリセルを、前記メモリセルの前記閾電圧が前記中間値に概ね対応するまでプログラミングすること（４３０）は、
   前記最終値に対応する閾電圧を有する前記セクタにおける残りのメモリセルのグループ
   を識別すること（４３４）と、
   前記最終値に概ね対応する閾電圧にあるか、または前記閾電圧の付近にあると判定された、前記セクタのすべての残りのメモリセルをプログラミングすること（４３６）と、
   前記メモリセルの前記閾電圧が前記中間値に概ね対応するかどうかを識別する（４３４）ことによって、前記メモリセルの前記プログラミング動作を検証すること（４３４）と、
   前記最終値に対応する閾電圧にあると判定されたセクタの残りのメモリセルを、前記メモリセルが前記中間値に概ね対応する閾電圧を有すると判定される（４３８）まで、再度プログラミングすること（４３６）とを含む、請求項１に記載の方法（４００）。
6. 前記セクタに対して、前記セクタのすべてのセルが消去されて、前記最終値に概ね対応する前記閾電圧に至るまで、前記ブロック消去動作を再実行すること（４４０）は、
   前記メモリセルの前記閾電圧が最終値に概ね対応するかどうかを識別することによって、前記メモリセルの前記ブロック消去動作を検証すること（４４６）と、
   メモリセルの前記セクタに対して、前記セクタのすべてのセルが前記最終値に概ね対応する閾電圧を有すると判定されるまで、前記ブロック消去動作を再実行すること（４４４）とを含む、請求項１に記載の方法（４００）。
7. 前記セクタの過剰消去されたメモリセルに対して、前記最終値に概ね対応する前記閾電圧が得られるまで、ソフトプログラミング動作を再実行すること（４５０）は、
   前記過剰消去されたメモリセルの前記閾電圧が前記最終値に概ね対応するかどうかを識別することによって、前記過剰消去されたメモリセルの前記ソフトプログラミング動作を検証すること（４５４）と、
   前記過剰消去されたメモリセルに対して、前記セクタの前記過剰消去されたメモリセルが、前記最終値に概ね対応する閾電圧を有していると判定される（４５８）まで、前記ソフトプログラミング動作を再実行すること（４５６）とを含む、請求項１に記載の方法（４００）。
8. 前記中間の閾電圧値および最終の閾電圧値は個別に、３つ以上の閾電圧値（１００、２００）に概ね対応する３つ以上のデータ状態のうち１つに対応する、請求項１に記載の方法（４００）。
9. 前記メモリセルの前記閾電圧を、前記中間の閾電圧および最終の閾電圧の間における１つまたは複数の追加の閾電圧値（１００、２００）に至らせて、さらにビットを高密度化させるための、メモリセルに対する追加の消去動作（４１０）およびソフトプログラミング動作（４２０）をさらに含む、請求項１に記載の方法（４００）。
10. 前記中間の閾電圧値および最終の閾電圧値は、メモリセルデバイスのユーザによって予め定められる、請求項１に記載の方法（４００）。

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