JP2008503028A - マルチレベルビットフラッシュメモリのための消去アルゴリズム - Google Patents
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Abstract
Description
ータの値を表わす。メモリデバイスは、メモリデバイスに保存されたデータを判定するために、結果として得られるセルの電流を感知する適切な回路を含み、そのデータは、デバイスのデータバス端子に与えられ、そのメモリデバイスを使用しているシステム内の他のデバイスからアクセスできるようになる。
この発明の一部の局面について基本的な理解が得られるようにするために、以下にこの発明の簡単な概要を示す。この概要は、この発明の全体像を広範囲にわたって示すものではない。これは、この発明の基本的または重要な構成要素を特定することを意図するものではなく、この発明の範囲を示すことを意図するものでもない。むしろ、この概要の主な目的は、単に後述の詳細な説明の前置きとして、この発明の1つまたは複数の概念を簡単な形で示すことである。
のである。このアルゴリズムは、一部の従来からある単相法で得られるものよりシグマがの改善されたVt分布を提供する。一例では、第1のフェーズにおいて、双方向の消去パルス、ソフトプログラミングパルスおよびプログラミングパルスを用いて、セクタのすべてのMLBセルを消去して、中間閾電圧値に対応する中間状態に至らせる。第1のフェーズでは、メモリセルが同一の論理状態に至り、かつ、同一の閾電圧に近づく。次に第2のフェーズでは、このアルゴリズムが用いられて、最終データ状態付近の閾電圧レベルの分布がさらに高密度化される。この発明の第2のフェーズでは、最終データ状態に対応するセルの所望の最終閾電圧値が得られるまで、このアルゴリズムは、追加の双方向の消去パルスおよびソフトプログラミングパルスを用いて、セクタのすべてのMLBセルを再度消去する。
この発明のその他の局面、利点および新規の特徴は、添付の図面と関連して考えたとき、以下のこの発明の詳細な説明から明らかになるであろう。
この発明の1つまたは複数の局面を、図面を参照して説明する。全体を通して、同一の構成要素の参照には通常同一の参照番号を用い、さらに、各種の構造は必ずしも原寸に比例していない。以下の記述では、説明の目的で、この発明の1つまたは複数の局面を完全に理解できるようにするために、多くの具体的な詳細を示している。しかしながら、当業者にとっては、これら具体的な詳細の程度がより低くても、この発明の1つまたは複数の局面が実施可能であることは明らかであろう。他の例では、この発明の1つまたは複数の局面の説明を容易にするために、周知の構造および装置をブロック図の形式で示す。
のうち指定されたセクタまたは複数のセクタを消去して、単一のデータ状態に至らせてもよい。この発明の消去アルゴリズムを、たとえば2つ以上の消去フェーズ(または層)で適用してもよい。このアルゴリズムでは、一部の従来からある単相法の場合に比べて、十分に制御された高密度なVt分布を実現できる。この方法は、単一および二重ビットEEPROMを含む種々のフラッシュメモリアーキテクチャ、および電気的に消去可能なその他の単一またはマルチビットメモリアーキテクチャにおいて好適に実施可能であり、そのようなセルまたはその変形は、この発明の範囲内にあるものとして考えられる。
)を任意で割当ててもよい。重ねて言うが、この発明の方法は、正および負のVt分布の任意の組合せを有するMLBメモリデバイスにおいて好適に実施されるので、Vt分布200には極性が与えられていない。二重ビットセルが用いられる場合(2つの物理的に別個のビット位置を有する)、8レベルセルは64の有効なデータ状態に対応する。
いて、アレイの各々のセクタ全体に、双方向に適用され、かつ、均一に分配される。
図1のL1、L2、L3およびL4)にプログラミングされており、それらのレベルは、たとえば単一ビット4レベルMLBメモリセルの4つの論理状態のうち1つに対応する。図5の例では、図示のとおり、セル1はL4にプログラミングされ、セル2はL4にプログラミングされ、セル3はL3にプログラミングされ、セル4はL2にプログラミングされ、セル5はL1にプログラミングされ、セル6はL1にプログラミングされている。
0の結果1000を示す。450では、440の消去動作で過剰消去されたセル(たとえば、Vt<FV)が再度ソフトプログラミングされて、最終値FV(たとえば、L1)に復帰する。たとえば、セル5は、セルが最終値FV(たとえば、図1のL1)に復帰したと判定されるまで反復して検証され、ソフトプログラミングパルスでソフトプログラミングされ、再度検証されてもよい。
Claims (10)
- メモリセルのセクタを消去して単一のデータ状態(1000)に至らせる方法(400)であって、前記メモリセルは、3つ以上の閾電圧値(100、200)に対応する3つ以上のデータ状態(100、200)を有しており、
メモリセルの前記セクタに対して、前記セクタのすべてのセルが消去されて、中間値に概ね対応する閾電圧に至るまで、ブロック消去動作を実行すること(410)と、
前記セクタの過剰消去されたメモリセルに対して、前記過剰消去されたメモリセルの前記閾電圧が最終値に概ね対応するまで、ソフトプログラミング動作を実行すること(420)と、
前記最終値に対応する閾電圧にあるか、または前記閾電圧の付近にあると判定されたセクタのメモリセルを、前記メモリセルの前記閾電圧が前記中間値に概ね対応するまでプログラミングすること(430)と、
前記セクタに対して、前記セクタのすべてのセルが消去されて、前記最終値に概ね対応する前記閾電圧に至るまで、前記ブロック消去動作を再実行すること(440)と、
前記セクタの過剰消去されたメモリセルに対して、前記最終値に対応する前記閾電圧が得られるまで、ソフトプログラミング動作を再実行すること(450)とを含む方法(400)。 - メモリセルの前記セクタに対して、前記セクタのすべてのセルが消去されて、中間値に概ね対応する閾電圧に至るまで、ブロック消去動作を実行すること(410)はさらに、
前記メモリセルの前記閾電圧が前記中間値に概ね対応するかどうかを識別することにより、前記メモリセルの前記ブロック消去動作を検証すること(416)と、
メモリセルの前記セクタに対して、前記セクタのすべてのセルが、前記中間値に概ね対応する閾電圧を有すると判定されるまで、前記ブロック消去動作を再実行すること(414)とを含む、請求項1に記載の方法(400)。 - 前記ブロック消去動作を検証するステップ(416)は、前記セクタのそれぞれのメモリセルのビットに概ね対応する閾電圧値を測定し、かつ、前記測定した値を最小の消去閾電圧値と比較することによって、消去されたメモリセルを識別することを含む、請求項2に記載の方法(400)。
- 前記セクタの過剰消去されたメモリセルに対して、前記過剰消去されたメモリセルの前記閾電圧が前記中間値に概ね対応するまで、ソフトプログラミング動作を実行すること(420)は、
前記セクタにおいて、過剰消去されたメモリセルを識別すること(424)と、
前記過剰消去されたメモリセルに対して、ソフトプログラミング動作を実行すること(426)と、
前記過剰消去されたメモリセルの前記閾電圧が最終値に対応するかどうかを識別することによって、前記過剰消去されたメモリセルの前記ソフトプログラミング動作を検証すること(424)と、
前記過剰消去されたメモリセルに対して、前記セクタの前記過剰消去されたメモリセルが、前記最終値に対応する閾電圧を有すると判定される(428)まで、前記ソフトプログラミング動作を再実行すること(426)とを含む、請求項1に記載の方法(400)。 - 前記最終値に対応する閾電圧にあるか、または前記閾電圧の付近にあると判定された前記セクタのメモリセルを、前記メモリセルの前記閾電圧が前記中間値に概ね対応するまでプログラミングすること(430)は、
前記最終値に対応する閾電圧を有する前記セクタにおける残りのメモリセルのグループ
を識別すること(434)と、
前記最終値に概ね対応する閾電圧にあるか、または前記閾電圧の付近にあると判定された、前記セクタのすべての残りのメモリセルをプログラミングすること(436)と、
前記メモリセルの前記閾電圧が前記中間値に概ね対応するかどうかを識別する(434)ことによって、前記メモリセルの前記プログラミング動作を検証すること(434)と、
前記最終値に対応する閾電圧にあると判定されたセクタの残りのメモリセルを、前記メモリセルが前記中間値に概ね対応する閾電圧を有すると判定される(438)まで、再度プログラミングすること(436)とを含む、請求項1に記載の方法(400)。 - 前記セクタに対して、前記セクタのすべてのセルが消去されて、前記最終値に概ね対応する前記閾電圧に至るまで、前記ブロック消去動作を再実行すること(440)は、
前記メモリセルの前記閾電圧が最終値に概ね対応するかどうかを識別することによって、前記メモリセルの前記ブロック消去動作を検証すること(446)と、
メモリセルの前記セクタに対して、前記セクタのすべてのセルが前記最終値に概ね対応する閾電圧を有すると判定されるまで、前記ブロック消去動作を再実行すること(444)とを含む、請求項1に記載の方法(400)。 - 前記セクタの過剰消去されたメモリセルに対して、前記最終値に概ね対応する前記閾電圧が得られるまで、ソフトプログラミング動作を再実行すること(450)は、
前記過剰消去されたメモリセルの前記閾電圧が前記最終値に概ね対応するかどうかを識別することによって、前記過剰消去されたメモリセルの前記ソフトプログラミング動作を検証すること(454)と、
前記過剰消去されたメモリセルに対して、前記セクタの前記過剰消去されたメモリセルが、前記最終値に概ね対応する閾電圧を有していると判定される(458)まで、前記ソフトプログラミング動作を再実行すること(456)とを含む、請求項1に記載の方法(400)。 - 前記中間の閾電圧値および最終の閾電圧値は個別に、3つ以上の閾電圧値(100、200)に概ね対応する3つ以上のデータ状態のうち1つに対応する、請求項1に記載の方法(400)。
- 前記メモリセルの前記閾電圧を、前記中間の閾電圧および最終の閾電圧の間における1つまたは複数の追加の閾電圧値(100、200)に至らせて、さらにビットを高密度化させるための、メモリセルに対する追加の消去動作(410)およびソフトプログラミング動作(420)をさらに含む、請求項1に記載の方法(400)。
- 前記中間の閾電圧値および最終の閾電圧値は、メモリセルデバイスのユーザによって予め定められる、請求項1に記載の方法(400)。
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