JP2008310860A - 半導体メモリ装置 - Google Patents

Abstract

【課題】外部ＲＯＭ等を必要とすることなく、２種類のデータセットを初期値として持たせることが可能となった半導体メモリ装置を提供する。
【解決手段】初期化シーケンスを第１初期化と第２初期化の２段で行う。メモリセル回路１に、第２初期化時に“１”の書込のみ可能なメモリセル１１、第２初期化時に“０”の書込のみ可能なメモリセル１２、第２初期化時に“１”と“０”のいずれも書込可能なメモリセル１３、第２初期化時に“１”と“０”のいずれも書込不可能なメモリセル１４を備える。第１初期化時に全ビット“０”又は全ビット“１”を書込み、第２初期化時にメモリセル１１〜１４に対してその内容を変更させあるいは変更させないことにより、２種類の初期データをセット可能とした。
【選択図】図１

Description

本発明は、複数のメモリセルを備えた半導体メモリ装置に関するものである。

半導体メモリ装置の一種のＳＲＡＭは、使用されるアプリケーションによっては電源投入後に初期化が必要であったり、データの切り替え（再初期化）が必要になったりする。単純に全ビットを“０”あるいは“１”、又は単純な繰り返しパターンに初期化するのであれば、追加の回路等は殆ど不要で実現することは容易である。しかし、初期値のデータセットがそのような単純なデータでない場合に、通常は外部に初期値のデータセットを記憶したＲＯＭを用意して、そのＲＯＭのデータを読み出してＳＲＡＭに書き込むことで初期化が行われている。ところが、この手法ではＲＯＭが別途必要となるので、実装面積の増加やチップ面積の増大を招く欠点がある。

これを解決する手法として、初期化データ不要の初期化モードでＳＲＡＭに初期データを書き込む提案（例えば、特許文献１）がされている。

＜第１の従来例＞
図３は、その特許文献１の半導体メモリ装置の回路構成を示す図である。この半導体メモリ装置は、メモリセル回路１、ワード線制御回路２Ａ、および初期化用書込回路３Ａが備えられている。ＢＬ１，ＢＬ１Ｘは互いに逆の論理を表わす信号が印加される一対のビット線、ＢＬ２，ＢＬ２Ｘも互いに逆の論理を表わす信号が印加される一対のビット線、Ｗ１１，Ｗ１２は１本のワード線を分化したワード線、Ｗ２１，Ｗ２２も同様なワード線である。

メモリセル回路１には、４つのメモリセル１１，１２，１３，１４が備えられている。実際には、メモリセル回路１には、多数のメモリセルが備えられているが、以下では便宜上４つのメモリセルの例で説明する。

メモリセル１１は逆並列接続のインバータＩＮＶ１１，ＩＮＶ１２からなり、それぞれの接続部は一対のパストランジスタＱ１１，Ｑ１２を介して、一対のビット線ＢＬ１，ＢＬ１Ｘに接続されている。パストランジスタＱ１１のゲートはワード線Ｗ１１に、パストランジスタＱ１２のゲートはワード線Ｗ１２に、それぞれ接続されている。

メモリセル１２も逆並列接続のインバータＩＮＶ２１，ＩＮＶ２２からなり、それぞれの接続部は一対のパストランジスタＱ２１，Ｑ２２を介して、一対のビット線ＢＬ２，ＢＬ２Ｘに接続されている。パストランジスタＱ２１のゲートはワード線Ｗ１２に、パストランジスタＱ２２のゲートはワード線Ｗ１１に、それぞれ接続されている。

メモリセル１３も逆並列接続のインバータＩＮＶ３１，ＩＮＶ３２からなり、それぞれの接続部は一対のパストランジスタＱ３１，Ｑ３２を介して、一対のビット線ＢＬ１，ＢＬ１Ｘに接続されている。パストランジスタＱ３１のゲートはワード線Ｗ２２に、パストランジスタＱ３２のゲートはワード線Ｗ２１に、それぞれ接続されている。

メモリセル１４も逆並列接続のインバータＩＮＶ４１，ＩＮＶ４２からなり、それぞれの接続部は一対のパストランジスタＱ４１，Ｑ４２を介して、一対のビット線ＢＬ２，ＢＬ２Ｘに接続されている。パストランジスタＱ４１のゲートはワード線Ｗ２１に、パストランジスタＱ４２のゲートはワード線Ｗ２２に、それぞれ接続されている。

ワード線制御回路２Ａは、アドレス信号ＡＤＲＳをデコードするアンド回路ＡＮＤ１１，ＡＮＤ１２と、制御信号Ｉｎｉｔとアンド回路ＡＮＤ１１，ＡＮＤ１２の出力信号とのＯＲ論理信号が入力されるオア回路ＯＲ１，ＯＲ２が備えられている。なお、制御信号ＩｎｉｔはインバータＩＮＶ１を経由して、アンド回路ＡＮＤ１１，ＡＮＤ２１の１個の入力端子に接続されている。

初期化用書込回路３Ａは、制御信号Ｉｎｉｔがゲートに入力されるトランジスタＱ５１，Ｑ５２，Ｑ５３，Ｑ５４からなる。トランジスタＱ５１，Ｑ５２のドレインはビット線ＢＬ１，ＢＬ１Ｘにそれぞれ接続され、トランジスタＱ５３，Ｑ５４のドレインはビット線ＢＬ２，ＢＬ２Ｘにそれぞれ接続されている。

さて、通常のメモリセル１１，１２へのデータの書込み時は、制御信号Ｉｎｉｔは“０”（＝“Ｌ”、以下同じ）になる。このため、インバータＩＮＶ１からは“１”（＝“Ｈ”、以下同じ）の信号が出力する。ワードを選択するためのアドレス信号ＡＤＲＳが入力されることにより、アンド回路ＡＮＤ１１のみから“１”が出力されると、ワード線Ｗ１１，Ｗ１２は“１”となり、ワード線Ｗ２１，Ｗ２２は“０”となる。このため、パストランジスタＱ１１，Ｑ１２，Ｑ２１，Ｑ２２がオン、Ｑ３１，Ｑ３２，Ｑ４１，Ｑ４２がオフとなり、メモリセル１１はビット線ＢＬ１，ＢＬ１Ｘに接続され、メモリセル１２はビット線ＢＬ２，ＢＬ２Ｘに接続される。その後、図示しない書込回路により、ビット線ＢＬ１，ＢＬ１ＸのいずれかがＧＮＤに接続されて“０”となり、ビット線ＢＬ２，ＢＬ２ＸのいずれかがＧＮＤに接続されて“０”なることで、メモリセル１１，１２の値が確定される。アンド回路ＡＮＤ２１のみから“１”が出力されるときは、ビット線ＢＬ１，ＢＬ１Ｘ、ビット線ＢＬ２，ＢＬ２Ｘの電位に応じて、今度はメモリセル１３，１４の値が確定される。

次に、初期化においては、制御信号Ｉｎｉｔは“１”になる。このため、インバータＩＮＶ１の出力を受けるアンド回路ＡＮＤ１１，ＡＮＤ２１の出力が“０”になるため、パストランジスタＱ１２，Ｑ２１，Ｑ３１，Ｑ４２はオフする。一方、オア回路ＯＲ１，ＯＲ２は“１”の制御信号Ｉｎｉｔによって、“１”を出力する。このため、パストランジスタＱ１１，Ｑ２２，Ｑ３２，Ｑ４１はオンする。さらに、初期化用のトランジスタＱ５１，Ｑ５２，Ｑ５３，Ｑ５４もオンするので、ビット線ＢＬ１，ＢＬ１Ｘ、ビット線ＢＬ２，ＢＬ２Ｘは全てＧＮＤに接続され“０”となる。従って、メモリセル１１，１４は“０”に、メモリセル１２，１３は“１”に初期化される。このようにして、全ビットについて初期化データを予め決定することができる。

しかし、図３の従来例では、初期化の際に全てのメモリセルの領域を一括して初期化するため、大規模な半導体メモリ装置では同時に多数のメモリセルが各対のビット線に接続されることになり、これを同時に制御するためのトランジスタＱ５１〜Ｑ５４は非常に電流容量の大きなトランジスタにせざるを得ないため、トランジスタのサイズが大きくなり、初期化を行なうための付加回路の回路規模が大きくなるという問題がある。

＜第２の従来例＞
そこで、このような問題を解決するための半導体メモリ装置として、図４および図５に示す構成が提案されている（例えば、特願２００６−３２５８２４号）。

図４の半導体メモリ装置において、図３の半導体メモリ装置と同じものには同じ符号を付けた。２はワード線制御回路であり、アドレス信号ＡＤＲＳをデコードするアンド回路ＡＮＤ１１，ＡＮＤ２１と、インバータＩＮＶ１を経由して入力される制御信号Ｉｎｉｔとアンド回路ＡＮＤ１１，ＡＮＤ２１の出力信号とのＡＮＤ論理信号が入力されるアンド回路ＡＮＤ１２，ＡＮＤ２２を備える。

３は初期化用書込回路であり、ビット線ＢＬ１，ＢＬ１Ｘの一方を駆動するビット書込回路３１と、ビット線ＢＬ２，ＢＬ２Ｘの一方を駆動するビット書込回路３２を備え、各ビット書込回路３１，３２には書込許可線ＥＮが接続され、さらに書込データＤＩ０，ＤＩ１が入力可能となっている。

一方のビット書込回路３１を代表して説明すると、図６に示すように、アンド回路ＡＮＤ１，ＡＮＤ２、インバータＩＮＶ２、トランジスタＱ１，Ｑ２からなる。書込許可線ＥＮが“０”のときは、アンド回路ＡＮＤ１，ＡＮＤ２の出力が共に“０”となり、トランジスタＱ１，Ｑ２がオフして、ビット線ＢＬ１，ＢＬ１Ｘは開放状態になる。書込許可線ＥＮが“１”になって、書込データＤＩ０が“１”になれば、アンド回路ＡＮＤ１の出力が“０”、アンド回路ＡＮＤ２の出力が“１”となり、トランジスタＱ１がオフ、トランジスタＱ２がオンして、ビット線ＢＬ１が開放状態、ビット線ＢＬ１ＸがＧＮＤに接続されて“０”になる。さらに、書込許可線ＥＮが“１”になって、書込データＤＩ０が“０”になれば、アンド回路ＡＮＤ１の出力が“１”、アンド回路ＡＮＤ２の出力が“０”となり、トランジスタＱ１がオン、トランジスタＱ２がオフして、ビット線ＢＬ１がＧＮＤに接続されて“０”、ビット線ＢＬ１Ｘが開放状態になる。

さて、初期化においては、制御信号Ｉｎｉｔとして“１”が入力される。ここでは、メモリセル１１，１２に対して初期化する場合について説明する。このとき、アドレス信号ＡＤＲＳによりアンド回路ＡＮＤ１１からは“１”が出力し、アンド回路ＡＮＤ２１からは“０”が出力している。また、アンド回路ＡＮＤ１２，ＡＮＤ２２は、インバータＩＮＶ１の出力が“０”であるため、その出力は“０”になる。このため、ワード線Ｗ１２のみが“１”となり、他のワード線Ｗ１１，Ｗ２１，Ｗ２２は“０”となっている。よって、パストランジスタＱ１２，Ｑ２１のみがオンとなり、他のパストランジスタＱ１１，Ｑ２２，Ｑ３１，Ｑ３２，Ｑ４１，Ｑ４２は全てオフとなる。

ここで、初期化用のデータとして“１”を書き込む場合は、書込許可線ＥＮを“１”にして、ビット書込回路３１，３２に入力される書込みデータＤＩ０，ＤＩ１を共に“１”にする。これにより、ビット線ＢＬ１，ＢＬ２は開放状態に維持され、ビット線ＢＬ１Ｘ，ＢＬ２ＸがＧＮＤに接続されて“０”になる。このときは、メモリセル１１においては、オンしているパストランジスタＱ１２によって、“１”が書き込まれる。メモリセル１２においては、以前の状態が保持される。

一方、“０”を書き込む場合は、書込許可線ＥＮを“１”にして、ビット書込回路３１，３２に入力される書込みデータＤＩ０，ＤＩ１を共に“０”にする。これにより、今度はビット線ＢＬ１，ＢＬ２の電位がＧＮＤに接続されて“０”になり、ビット線ＢＬ１Ｘ，ＢＬ２Ｘが開放状態に維持される。このときは、メモリセル１２においては、オンしているパストランジスタＱ２１によって、“０”が書き込まれる。メモリセル１１においては、以前の状態が保持される。

このようにして、制御信号Ｉｎｉｔを“１”にした状態で、メモリセル１１に“１”の初期化データが、メモリセル１２に“０”の初期化データが、それぞれ書き込まれる。アンド回路ＡＮＤ２１の出力が“１”のときは、メモリセル１３に“０”の初期化データが、メモリセル１４に“１”の初期化データが、それぞれ書き込まれる。以下、同様にして、メモリセル回路１を構成する全てのメモリセル（全ビット）に対して、“０”の書込み、“１”の書込みの双方を順次に行なうことができる。

このようにワード毎に順次初期化を行うので、全てのメモリセルの領域を一括して初期化する図３に示した従来技術と比較し、初期化用書込回路３のビット書込回路３１，３２に備えられたトランジスタのサイズを小さく抑えることができる。

＜第３の従来例＞
図５は、第３の従来例の半導体メモリ装置の回路構成を示す図である。図４と異なるところは、パストランジスタのゲートのワード線への接続形態である。ここでは、メモリセル１１のパストランジスタＱ１１，Ｑ１２をワード線Ｗ１１に、メモリセル１２のパストランジスタＱ２１，Ｑ２２をワード線Ｗ１２に、メモリセル１３のパストランジスタＱ３１，Ｑ３２をワード線Ｗ２２に、メモリセル１４のパストランジスタＱ４１，Ｑ４２をワード線Ｗ２１に、それぞれ接続している。

さて、初期化においては、制御信号Ｉｎｉｔとして“１”が入力されると、アンド回路ＡＮＤ１２，ＡＮＤ２２の出力は“０”になる。このため、ワード線Ｗ１１，Ｗ２１が“０”となり、メモリセル１１，１４への書込みが禁止されるが、メモリセル１２，１３については“０”と“１”のいずれの書込みも可能となる。

そこで、例えば、初期化のシーケンスにおいて、最初に制御信号Ｉｎｉｔを“０”にして、全てのメモリセル（全ビット）に対して特定のパターン（全て“１”あるいは“０”、又は“１”と“０”の繰り返しパターン）を書き込み、次に制御信号Ｉｎｉｔを“１”にして、上記特定のパターンを反転したパターン（“１”→“０”、“０”→“１”に反転したパターン）を書き込む。ここで、例えば、アンド回路ＡＮＤ１１から“１”の信号が出力された場合は、メモリセル１１，１３，１４のように書込み禁止のビットは不変だが、メモリセル１２のように書込み可能のビットはビットの値を反転することができるため、結果的に任意の値へ初期化することができる。
特開２００４−３３５００９号公報

ところが、以上説明した図３、図４および図５の半導体メモリ装置では、外部にＲＯＭ等を必要とすることなくメモリセルに任意の初期データをセットして初期化することができるものの、それは回路設計時に予め決定された１種類のデータセットしか初期化できない。そのため、２種類のデータセットから選択した一方を初期データとして持たせたい場合は、やはり外部にＲＯＭ等が必要となり、実装面積の増大やチップ面積の増大を招くという問題がある。

本発明の目的は、外部ＲＯＭ等を必要とすることなく、２種類のデータセットから選択した一方を初期データとして持たせることが可能となった半導体メモリ装置を提供することである。

上記目的を達成するために、請求項１にかかる発明の半導体メモリ装置は、２個のインバータが第１および第２の接続部で逆並列接続され、前記第１の接続部が正転側パストランジスタを介して正転ビット線に接続され、前記第２の接続部が反転側パストランジスタを介して反転ビット線に接続された複数のメモリセルと、アドレス信号をデコードするアドレスデコーダと、
該アドレスデコーダの出力信号が入力されるゲート回路と、該ゲート回路の出力側に接続された主ワード線と、前記アドレスデコーダの出力側に接続された副ワード線とを備え、前記複数のメモリセルには、前記正転側パストランジスタの制御端子を前記主アドレス線に接続し前記反転側パストランジスタの制御端子を前記副アドレス線に接続した第１のメモリセルと、前記正転側パストランジスタの制御端子を前記副アドレス線に接続し前記反転側パストランジスタの制御端子を前記主アドレス線に接続した第２のメモリセルと、前記正転側パストランジスタの制御端子と前記反転側パストランジスタの制御端子を前記副アドレス線に接続した第３のメモリセルと、前記正転側パストランジスタの制御端子と前記反転側パストランジスタの制御端子を前記主アドレス線に接続した第４のメモリセルと、が含まれることを特徴とする。
請求項２にかかる発明は、請求項１に記載の半導体メモリ装置において、初期化データに応じて前記正転ビット線と前記反転ビット線の一方のみをＧＮＤに接続するビット書込回路を備えることを特徴とする。
請求項３にかかる発明は、請求項２に記載の半導体メモリ装置において、前記ゲート回路は、全メモリセルを“０”又は“１”にセットする第１初期化時にはゲートを開き、前記ビット書込回路によって個々のメモリセルに“０”又は“１”の初期データをセットする第２初期化時にはゲートを閉じることを特徴とする。

本発明によれば、ワード線毎に初期化できるので、第１の従来例のように初期化のための付加回路の回路規模が大きくなることはない。また、初期化シーケンスを２段にすることで、２種類のデータセットから選択した一方をメモリに初期値としてセットすることができる

図１は本発明の半導体メモリ装置の回路構成を示す図である。図４および図５と同じものには同じ符号を付した。本実施例の半導体メモリ装置は、メモリセル１１のパストランジスタＱ１１のゲートをワード線Ｗ１１に、パストランジスタＱ１２のゲートをワード線Ｗ１２に、それぞれ接続する。また、メモリセル１２のパストランジスタＱ２１のゲートをワード線Ｗ１２に、パストランジスタＱ２２のゲートをワード線Ｗ１１に、それぞれ接続する。また、メモリセル１３のパストランジスタＱ３１，Ｑ３２のゲートをワード線Ｗ２２にそれぞれ接続する。また、メモリセル１４のパストランジスタＱ４１、４２のゲートをワード線Ｗ２１にそれぞれ接続する。

なお、請求項に記載のアドレスデコーダはＡＮＤ１１，ＡＮＤ２１が相当し、ゲート回路はＡＮＤ１２，ＡＮＤ２２が相当し、主ワード線はＷ１１，Ｗ２１が相当し、副ワード線はＷ１２，Ｗ２２が相当し、正転ビット線はＢＬ１，ＢＬ２が相当し、反転ビット線はＢＬ１Ｘ，ＢＬ２Ｘが相当し、正転側パストランジスタはＱ１１，Ｑ２１，Ｑ３１，Ｑ４１が相当し、反転側パストランジスタはＱ１２，Ｑ２２，Ｑ３２，Ｑ４２が相当する。

さて、初期化においては、制御信号Ｉｎｉｔが“１”になる。この状態でメモリセル１１，１２の属するワードに対して書込みを行った場合を考える。このときアドレス信号ＡＤＲＳによりアンド回路ＡＮＤ１１は“１”を出力し、アンド回路ＡＮＤ２１は“０”を出力している。制御信号Ｉｎｉｔが“１”であるためアンド回路ＡＮＤ１２，ＡＮＤ２２は“０”を出力する。そのためワード線Ｗ１２が“１”になるが、他のワード線Ｗ１１，Ｗ２１，Ｗ２２は“０”となり、メモリセル１１，１２に関しては、それぞれパストランジスタＱ１２，Ｑ２１はオンとなるが、パストランジスタＱ１１，Ｑ２２はオフである。

このとき、書込みデータＤＩ０、ＤＩ１が共に“１”の場合、ビット線ＢＬ１Ｘ，ＢＬ２ＸがＧＮＤに接続されて“０”となるが、ビット線ＢＬ１，ＢＬ２は開放状態となる。このときメモリセル１１はオンしているストランジスタＱ１２によって“１”が書き込まれる。メモリセル１２はパストランジスタＱ２２がオフであるため、“１”の書込みは行われず、以前の状態が保持される。一方、書込みデータＤＩ０、ＤＩ１が共に“０”の場合、メモリセル１２には“０”が書き込まれるが、メモリセル１１は以前の状態を保持することになる。

そのため、あらかじめメモリセルを“０”に初期化しておき、制御信号Ｉｎｉｔを“１”にした状態で、メモリセル１１、１２へ“１”の書込みを実施した場合は、最終的な結果はメモリセル１１は“１”、メモリセル１２は“０”になる。逆に、あらかじめメモリセルを“１”に初期化しておき、制御信号Ｉｎｉｔを“１”にした状態で、メモリセル１１，１２へ“０”の書込みを実施した場合は、最終的な結果は、メモリセル１１は“１”、メモリセル１２は“０”になる。

なお、メモリセルを予め“０”に初期化する際は、制御信号Ｉｎｉｔを“０”にし、アドレス信号ＡＤＲＳによりアンド回路ＡＮＤ１１から“１”、アンド回路ＡＮＤ２１から“０”を出力させ、ワード線Ｗ１１，Ｗ１２を“１”に、ワード線Ｗ２１，Ｗ２２を“０”にし、パストランジスタＱ１１，Ｑ１２，Ｑ２１，Ｑ２２をオン、Ｑ３１，Ｑ３２，Ｑ４１，Ｑ４２をオフにする。そして、図示しない書込回路により、ビット線ＢＬ１，ＢＬ２を“０”に、ビット線ＢＬ１Ｘ，ＢＬ２Ｘを“１”にする。これにより、メモリセル１１，１２が“０”に初期化されるので、今度はアンド回路ＡＮＤ２１の出力を“０”に、ＡＮＤ２２の出力を“１”にして、同様にメモリセル１３，１４を“０”に初期化する。

また、メモリセルを予め“１”に初期化する際は、制御信号Ｉｎｉｔを“０”にし、アドレス信号ＡＤＲＳによりアンド回路ＡＮＤ１１から“１”、アンド回路ＡＮＤ２１から“０”を出力させ、ワード線Ｗ１１，Ｗ１２を“１”に、ワード線Ｗ２１，Ｗ２２を“０”にし、パストランジスタＱ１１，Ｑ１２，Ｑ２１，Ｑ２２をオン、Ｑ３１，Ｑ３２，Ｑ４１，Ｑ４２をオフにする。そして、図示しない書込回路により、ビット線ＢＬ１，ＢＬ２を“１”に、ビット線ＢＬ１Ｘ，ＢＬ２Ｘを“０”にする。これにより、メモリセル１１，１２が“１”に初期化されるので、今度はアンド回路ＡＮＤ２１の出力を“０”に、ＡＮＤ２２の出力を“１”にして、同様にメモリセル１３，１４を“１”に初期化する。

次に、メモリセル１３，１４の属するワードに対して書込みを行った場合を考える。このときアドレス信号ＡＤＲＳによりアンド回路ＡＮＤ２１は“１”を、それ以外のアンド回路は“０”を出力している。制御信号Ｉｎｉｔが“１”であるためアンド回路ＡＮＤ１２，ＡＮＤ２２は“０”を出力する。そのためワード線Ｗ２２のみが“１”になり、それ以外のワード線Ｗ１１，Ｗ１２，Ｗ２１は“０”となり、メモリセル１３，１４に関しては、それぞれパストランジスタＱ３１，Ｑ３２はオンになるが、パストランジスタＱ４１，Ｑ４２はオフである。このとき、書込みデータとしてＤＩ０、ＤＩ１が共に“１”の場合、ビット線ＢＬ１Ｘ，ＢＬ２ＸがＧＮＤに接続されて“０”となる、ビット線ＢＬ１，ＢＬ２は開放状態となる。このとき、メモリセル１３はオンしているパストランジスタＱ３２によって“１”が書き込まれる。メモリセル１４はパストランジスタＱ４２はオフであるので“１”の書込みは行われず、以前の状態が保持される。同様に、メモリセル１３，１４に共に“０”を書き込もうとした場合には、メモリセル１３には“０”が書き込まれるが、メモリセル１４は以前の状態を保持することになる。

そのため、あらかじめメモリセルを“０”に初期化しておき、制御信号Ｉｎｉｔを“１”にした状態でメモリセル１３，１４へ“１”の書込みを実施した場合は、最終的な結果はメモリセル１３は“１”、メモリセル１４は“０”になる。逆に、あらかじめメモリセルを“１”に初期化しておき、制御信号Ｉｎｉｔを“１”にした状態でメモリセル１３，１４へ“０”の書込みを実施した場合は、最終的な結果は、メモリセル１３は“０”、メモリセル１４は“１”になる。

そこで、例えば、初期化のシーケンスを２段として、初めに制御信号Ｉｎｉｔ＝“０”でメモリの全ビットに“０”を書込み（第１初期化）、次に制御信号Ｉｎｉｔ＝“１”にして、前記パタンを反転した“１”を書き込んだ（第２初期化）ときは、メモリセル１１，１３のように“１”の書き込みが可能なビットは“１”に反転し、メモリセル１２，１４のように“１”の書込みが不可能なビットは“０”のままとなる。

逆に、制御信号Ｉｎｉｔ＝“０”でメモリの全ビットに“１”を書き込み（第１初期化）、次に制御信号Ｉｎｉｔ＝“１”にして前記パタンを反転した“０”を書き込んだ（第２初期化）ときは、メモリセル１２，１３のように“０”の書き込みが可能なビットは“０”に反転し、メモリセル１１，１４のように“０”の書き込みが不可能なビットは“１”のままとなる。

これを図２にまとめた。これにより、外部ＲＯＭ等の初期化データを保持しておく回路を追加することなしに、初期化シーケンスを２段で行うことにより、２種類のデータセットの内の所望の一方を初期データとして持たせることができる。

ここでは、一例として、第１初期化時にメモリの全ビットに“０”もしくは“１”を書き込む場合を挙げたが、回路構成上の都合やその他の理由等で第１初期化時にメモリの全ビットを“０”もしくは“１”にする必要はないことは勿論である。第２初期化時のビット線は、ワード線が“１”となっている行の各メモリに、第１初期化時に書き込まれたデータを反転させるような状態となっていればよい。

昨今ＬＳＩ中に組み込まれたメモリをテストするために専用のＢＩＳＴ回路を一緒に組み込む場合が多く、このような場合においては、初期化シーケンスをＢＩＳＴの機能に組み込むことで、回路規模の増加は小さいと考えられる。また、制御信号Ｉｎｉｔ＝“０”での全メモリビットの初期化については、ＳＲＡＭにおいては２個のインバータを逆並列接続したメモリセル（例えば、特開平４−３１０６９２や特開平７−１３０１８０）を使用することで、大幅な初期化時間の短縮を図ることができる。

以上のように、ワード線にアドレス信号ＡＤＲＳのデコーダ用としてのアンド回路ＡＮＤ１１，ＡＮＤ２１に加えてアンド回路ＡＮＤ１２，ＡＮＤ２２を挿入することで、ワード線を主ワード線と副ワード線の２系統に分化させ、アンド回路ＡＮＤ１２，ＡＮＤ２２を初期化のための制御信号Ｉｎｉｔで制御することにより、メモリセルに特定の値をセットすることができるので、初期化機能を付加することによるメモリの占有面積増大を最小限に抑えることができる。

また、その２系統のワード線にメモリセルの２個のパストランジスタのゲートを４形態（正転ビット側のパストランジスタと反転ビット側のパストランジスタを主ワード線と副ワード線に接続する形態が４種類）の内から選択して接続し、初期化シーケンスを２段にすることで、２種類のデータセットをメモリに初期値としてセットすることができる。このため、初期化のために初期値を記憶させたＲＯＭを実装してメモリを初期化させていた場合においては、ＲＯＭが不要となり、メモリ占有面積を削減することが可能となる。

本発明の実施例の半導体メモリ装置の構成を示す回路図である。 図１の半導体メモリ装置の初期化説明図である。 第１の従来例の半導体メモリ装置の構成を示す回路図である。 第２の従来例の半導体メモリ装置の構成を示す回路図である。 第３の従来例の半導体メモリ装置の構成を示す回路図である。 ビット書込回路の構成を示す回路図である。

符号の説明

１：メモリセル回路、１１，１２，１３，１４：メモリセル
２，２Ａ：ワード線制御回路
３，３Ａ：初期化用書込回路

Claims (3)

1. ２個のインバータが第１および第２の接続部で逆並列接続され、前記第１の接続部が正転側パストランジスタを介して正転ビット線に接続され、前記第２の接続部が反転側パストランジスタを介して反転ビット線に接続された複数のメモリセルと、
   アドレス信号をデコードするアドレスデコーダと、
   該アドレスデコーダの出力信号が入力されるゲート回路と、
   該ゲート回路の出力側に接続された主ワード線と、
   前記アドレスデコーダの出力側に接続された副ワード線とを備え、
   前記複数のメモリセルには、
   前記正転側パストランジスタの制御端子を前記主アドレス線に接続し前記反転側パストランジスタの制御端子を前記副アドレス線に接続した第１のメモリセルと、
   前記正転側パストランジスタの制御端子を前記副アドレス線に接続し前記反転側パストランジスタの制御端子を前記主アドレス線に接続した第２のメモリセルと、
   前記正転側パストランジスタの制御端子と前記反転側パストランジスタの制御端子を前記副アドレス線に接続した第３のメモリセルと、
   前記正転側パストランジスタの制御端子と前記反転側パストランジスタの制御端子を前記主アドレス線に接続した第４のメモリセルと、
   が含まれることを特徴とする半導体メモリ装置。
2. 請求項１に記載の半導体メモリ装置において、
   初期化データに応じて前記正転ビット線と前記反転ビット線の一方のみをＧＮＤに接続するビット書込回路を備えることを特徴とする半導体メモリ装置。
3. 請求項２に記載の半導体メモリ装置において、
   前記ゲート回路は、全メモリセルを“０”又は“１”にセットする第１初期化時にはゲートを開き、前記ビット書込回路によって個々のメモリセルに“０”又は“１”の初期データをセットする第２初期化時にはゲートを閉じることを特徴とする半導体メモリ装置。

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