JP2008304951A - 表示装置用基板およびこれを有する液晶表示装置 - Google Patents

Abstract

【課題】液晶表示装置の表示ムラを低減する。
【解決手段】ノーマリーブラックモードの表示装置用基板３０であり、画素電極３・３’が設けられていない領域にソースライン２を設けるとともに、ソースライン２と画素電極３・３’との間に隙間を設け、さらに、ソースライン２を挟んで互いに隣り合う画素電極３・３’間の隙間にはＢＭ８が設けられていない。
【選択図】図１

Description

本発明は、表示装置の表示品位を向上させることができる表示装置用基板と、その基板を有する液晶表示装置とに関するものである。

現在、液晶表示装置は、小型、薄型、低消費電力、および軽量といった特徴を持ち、各種電子機器に広く用いられるようになっている。特に、スイッチング素子を能動素子として有するアクティブマトリクス型の液晶表示装置（液晶表示パネル）は、ＣＲＴと同等の表示特性が得られるため、パソコン等のＯＡ機器、テレビ等のＡＶ機器や携帯電話などに広く応用されている。また、近年、液晶表示装置は、大型化と、高精細化、画素有効面積比率向上（高開口率化）などの品位向上とが急速に進んでいる。

アクティブマトリクス基板上で、画素電極とソースライン（信号線）とが同一平面上に形成される技術においては、高精細化および高開口率化を図る場合、有効画素領域を増やすために、画素とソースバスライン（以下、単にソースラインを表記する）との間の距離の短縮化、ソースラインの細線化がなされてきた。

しかし、画素とソースラインとの間の距離を短縮させると、短絡不良が発生しやすくなる。また、ソースラインを細線化すると、断線不良が発生しやすくなる。つまり、アクティブマトリクス基板上で、画素電極とソースラインとが同一平面上に形成される技術においては、短絡不良および断線不良の発生等によって、歩留まりの低下が発生する。

そこで、それら短絡不良および断線不良を防止して、上記歩留まりの低下を改善するために、例えば、下記（ａ）〜（ｃ）のようなアクティブマトリクス基板の製造方法が提案されている。
（ａ）アクティブ素子とソースラインとを形成した後に、透明層間絶縁膜を配する。
（ｂ）アクティブ素子と透明画素電極とを、コンタクトホールを通して接触（コンタクト）させる。
（ｃ）透明層間絶縁膜上に画素電極を形成することで、同一平面からソースラインと画素電極とを分離する。

また、上記のように製造されたアクティブマトリクス基板と対向するようにカラーフィルター基板を貼り合わせて、これら両基板間に液晶を注入することによって、液晶表示装置は製造される。ここで言うカラーフィルター基板としては、例えば、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の色領域が、アクティブマトリクス基板側の画素領域と一致するように作成されており、さらに、各画素領域以外の部分にはブラックマトリックス（遮光膜）が埋められているという基板が挙げられる。

上記のようなカラーフィルターを用いた液晶表示装置の製造方法において、ブラックマトリックス（以下、ブラックマトリックスのことを適宜「ＢＭ」と表記する）の精度は、開口率に影響を与える。このＢＭの精度は、アクティブマトリクス基板およびカラーフィルター基板の貼り合わせ精度と、所望のＢＭの幅を形成する精度との足し合わせとなる。この問題を改善する方法として、下記に示す特許文献１および２では、アクティブマトリクス基板側に自己整合的にＢＭを形成することによって、開口率の向上を実現している。

上記のような、ＢＭを自己整合的に形成したアクティブマトリクス基板の具体例について、図１２および図１３を参照して説明する。

図１２は、従来のアクティブマトリクス基板（薄膜トランジスタアレイ）における１画素と、その１画素の隣りに位置する画素の一部とを示す平面図である。図１２に示すように、アクティブマトリクス基板の１画素において、ゲートバスライン（走査線；以下単にゲートラインと表記する）１０１とソースバスライン（信号線；以下、単にソースラインと表記する）１０２とが、互いに交差するように配置されている。その交差する部分には、画素電極１０３が配置されている。

上記ゲートライン１０１には、ゲート電極１０４が形成されている。ソースライン１０２には、ソース電極１０５が形成されている。また、画素電極１０３は、ドレイン電極１０６と接続されている。そして、画素電極１０３を有する画素の隣りの画素には、画素電極１０３と同様の画素電極１０３’が設けられている。画素電極１０３と画素電極１０３’との間には、ソースライン１０２が設けられている。

画素電極１０３には、コンタクトホール１０９を介して、ドレイン電極１０６が接続されている。同様に、画素電極１０３には、コンタクトホール１０９’を介して、補助容量バスライン（以下、単に補助容量ラインと表記する）１０７が接続されている。

次に、上記アクティブマトリクス基板、特に薄膜トランジスタアレイの製造方法について、図１２および図１３を用いて簡単に説明する。なお、図１３は、図１２に示す薄膜トランジスタアレイのＡ−Ａ’線における矢視断面図である。

まず、ガラス等の透明絶縁性基板からなる基板１１０上に、ゲートライン（ゲート線）１０１と、ゲート電極１０４と、補助容量ライン１０７とを同一工程にて形成する。次に、それらの上に、ゲート絶縁膜１１１を形成する。

その後、薄膜トランジスタ（ＴＦＴ）などのアクティブ素子１１４を形成する。図１２および図１３においては、まず、活性半導体層１１２を形成する。次に、アモルファスシリコン（例えばｎ型アモルファスシリコン）層１１３を形成する。さらに、ソースライン１０２と、ソース電極１０５と、ドレイン電極１０６とを形成（ソースライン１０２およびソース電極１０５は同一工程にて形成）する。

次に、アクティブ素子１１４（コンタクトホール１０９およびその周辺部を除く）と、ソースライン１０２と、ゲートライン１０１と、補助容量ライン１０７（コンタクトホール１０９’およびその周辺部を除く）とを覆うように、絶縁層パターンからなるＢＭ１０８を形成する。

ブラックマトリックス１０８は、画素電極を除く各構成要素領域上に、自己整合的に設置されている。このＢＭ１０８は、基板１１０の裏面から露光することによって、ゲートライン１０１、ソースライン１０２、アクティブ素子１１４、および補助容量ライン１０７に対して、自己整合的に作成する。

その後、全面を覆うように、層間絶縁膜１１５を形成する。次に、コンタクトホール１０９とコンタクトホール１０９’とを形成する。次に、コンタクトホール１０９・１０９’を被覆するように、画素電極１０３・１０３’を形成する。なお、上記コンタクトホール１０９により、アクティブ素子のドレイン電極１０６と画素電極１０３とが接続される。また、上記コンタクトホール１０９’により、補助容量を形成するための補助容量ライン１０７と、画素電極１０３とが接続される。

上記製造方法により、アクティブマトリクス基板において、ソースライン１０２と画素電極１０３とを、層間絶縁膜１１５を挟んで分離することができる。

上記のようなソースラインと画素電極との分離によって、図１３に示すように、画素電極（１０３・１０３’）とソースライン１０２とを重ね合わせることができる。従来、この重ね合わせと、必要最小限のＢＭパターンを自己整合的に形成することとによって、液晶表示装置の開口率を改善している。

上記画素電極とソースラインとの重ね合わせについて、図１３を用いて説明する。図１２、図１３に示す「ｚ」および「ｚ’」は、ソースライン１０２と画素電極１０３・１０３’との重なりの距離を示している。また、図１３によれば、ｚは、ｚ１とｚ２との間の距離である。同様に、ｚ’は、ｚ１’とｚ２’との間の距離である。

上記ｚ１は、ソースライン１０２の端の位置を示すものであって、ソースライン１０２の端から、ソースライン１０２の面に対して垂直に引いた線である。同様に、ｚ１’は、ソースライン１０２の端の位置を示すものであって、ソースライン１０２の端から、ソースライン１０２の面に対して垂直に引いた線である。なお、上記ｚ１は、対象とする画素に隣接している画素電極（１０３’）に近い側の端である。上記ｚ１’は、対象とする画素の画素電極（１０３）に近い側の端である。

ｚ２は、画素電極１０３’の端の位置を示すものであって、画素電極１０３’の端から、画素電極１０３’の面に対して垂直に引いた線である。同様に、ｚ２’は、画素電極１０３の端の位置を示すものであって、画素電極１０３の端から、画素電極１０３の面に対して垂直に引いた線である。
特開平１０−１７０９５７号公報（公開日：１９９８年６月２６日） 特開２００１−３３８１６号公報（公開日：２００１年２月９日）

しかしながら、上記基板の製造方法によれば、画素電極とソースラインとの間の寄生容量（Ｃｓｄ）が、表示領域内でずれてしまう。そのずれによって、各画素の液晶容量に保持されている電荷量に、面内差が生じる。このような面内差は、液晶表示装置の表示ムラの原因となるという問題点がある。

上記問題点は、フォトリソグラフィーによるパターン形成工程（以下、フォトリソ工程と記す）における露光機精度のばらつきにより、ソースラインパターンと画素電極パターンとの位置関係が、表示領域内でずれることに起因している。アクティブマトリクスの製造工程におけるフォトリソ工程のショット間アライメント精度は、現在、一般的に±０．３μｍ程度である。

本発明は、上記従来の問題点に鑑みなされたものであって、その目的は、表示装置、特に液晶表示装置の表示ムラを低減することができる基板を提供することにある。

本発明の表示装置用基板は、上記課題を解決するために、信号線と走査線とが絶縁性基板上に設けられており、上記信号線と走査線とが交差する交差部毎に設けられている画素電極と、上記信号線と画素電極との間に積層されている層間絶縁膜とを有している表示装置用基板において、ノーマリーブラックモードの表示装置用基板であり、かつ、上記絶縁性基板の表面に対して垂直方向から見たとき、上記画素電極が設けられていない領域に信号線が設けられているとともに、上記信号線と上記画素電極との間には隙間が設けられており、該信号線を挟んで互いに隣り合う画素電極間の隙間には遮光膜が設けられていないことを特徴としている。

また、本発明の表示装置用基板は、上記構成に加えて、上記隙間は、１μｍ以上、２０μｍ以下の範囲内であることを特徴としている。

また、本発明の液晶表示装置は、上記に記載の表示装置用基板を有することを特徴としている。

本発明の表示装置用基板は、以上のように、上記絶縁性基板の表面に対して垂直方向から見たとき、上記画素電極が設けられていない領域に信号線が設けられているとともに、上記信号線と上記画素電極との間には隙間が設けられているので、表示装置の表示ムラと相関のある値（ΔΔβ）が小さくなる。このΔΔβの値が小さくなると、画素電位実効値（Ｖｄ）の差が小さくなる。その結果、表示装置の表示ムラを低減することができるという効果を奏する。

また、本発明の表示装置用基板は、以上のように、上記隙間が１μｍ以上、２０μｍ以下の範囲内であるとき、ΔΔβが、十分に低減され、かつ飽和した領域にある値となるので、上記隙間が上記範囲内に設定されていることで、表示装置の表示ムラ品位を十分に改善しながら、開口率の低下を抑えることができるという効果を奏する。

また、本発明の液晶表示装置は、以上のように、本発明の表示装置用基板を有する構成である。上記構成によれば、本発明の液晶表示装置が有している表示装置用基板は、絶縁性基板の表面に対して垂直方向から見たとき、画素電極が設けられていない領域に信号線が設けられているとともに、信号線と画素電極との間には隙間が設けられている。このように、信号線（ソースライン）と画素電極との間に隙間を設けると、表示装置の表示ムラと相関のある値（ΔΔβ）が小さくなる。このΔΔβの値が小さくなると、画素電位実行値（Ｖｄ）の差が小さくなる。それゆえ、上記の構成によれば、表示ムラの低減が可能な液晶表示装置を提供することができるという効果を奏する。

〔参考の実施の形態１〕
本発明の参考の実施の一形態について、図１ないし図３に基づいて説明する。

なお、本参考の実施の形態においては、表示装置用基板の具体例として、液晶表示装置用のアクティブマトリクス基板について説明する。

図１は、本発明の液晶表示装置の一例を示す断面図である。液晶表示装置４０は、アクティブマトリクス基板３０と対向基板３３とを有し、それら基板は、液晶層３２を挟んでいる。なお、液晶層３２は、対向基板３３の配向膜と、アクティブマトリクス基板３０の配向膜３１との間に挟まれている。

図２は、本発明のアクティブマトリクス基板３０（表示装置用基板）における１画素と、その１画素の隣りに位置する画素の一部とを示す平面図である。図２に示すように、ソースライン（信号線）２とゲートライン（走査線）１と画素電極３とが、絶縁性基板１０上に積層されている。そのゲートライン１とソースライン２とは、互いに交差するように配置されている。そして、それらが交差する交差部毎に、画素電極３が設けられている。なお、絶縁性基板１０は、図２で言えば最背面に位置し、図３に示す断面図に記載の位置に配置されている。

上記ゲートライン１には、ゲート電極４が形成されている。ソースライン２には、ソース電極５が形成されている。また、画素電極３は、ドレイン電極６と接続されている。そして、画素電極３を有する画素の隣りの画素には、画素電極３と同様の画素電極３’が設けられている。画素電極３と画素電極３’との間には、ソースライン２が設けられている。

画素電極３には、コンタクトホール９を介して、ドレイン電極６が接続されている。同様に、画素電極３には、コンタクトホール９’を介して、補助容量バスライン（以下、単に補助容量ラインと表記する）（補助容量線）７が接続されている。

図２に示すように、アクティブ素子１４、ゲートライン１、およびソースライン２の表面を覆うように、ブラックマトリックス（以下、ＢＭと表記する）（遮光膜）８が設けられている。さらに、図２によれば、絶縁性基板１０の表面に対して垂直方向から見たとき、ソースライン２の表面を覆うＢＭ８と、画素電極３とが重なっている。同様に、画素電極３’とＢＭ８とは重なっている。つまり、特定の画素における信号線の表面を覆うＢＭ８と、特定の画素から信号線をはさんで隣りに位置する画素電極３’とが重なっている。図２において、画素電極３’とＢＭ８との重なりの幅（距離）をｙで示している。

また、図２に示すように、絶縁性基板１０の表面に対して垂直方向から見たとき、画素電極が設けられていない領域、つまり、画素電極３と画素電極３’との間の領域に、ソースライン２は設けられている。さらに、ソースライン２と画素電極３’との間には、隙間（ｘ）が設けられている。同様に、絶縁性基板１０の表面に対して垂直方向から見たとき、ソースライン２と画素電極３との間には、隙間（ｘ’）が設けられている。

なお、上記「絶縁性基板１０の表面に対して垂直方向から見たとき」というのは、換言すれば、「絶縁性基板１０の表面において、対象となる物の正射影を見たとき」ということである。より具体的に言えば、「対象となる物の各点から、絶縁性基板１０の表面に下ろした垂線の足の集まりを見たとき」ということになる。

例えば、上記画素電極３’とＢＭ８とが重なっているというのは、絶縁性基板１０の表面における画素電極３’の正射影と、絶縁性基板１０の表面におけるＢＭ８の正射影とが重なっていることを意味する。さらに、上記ソースライン２と画素電極３’との間に設けられている隙間（ｘ）というのは、絶縁性基板１０の表面におけるソースライン２の正射影と、絶縁性基板１０の表面における画素電極３’との正射影との間に設けられている隙間のことである。

また、ソースライン２と画素電極３・３’との間に、隙間（ｘ’・ｘ）が設けられているとは、画素電極と信号線との間に、画素電極３・３’への電圧印加時に液晶層３２に対して画素電極３・３’から電圧が印加されない領域が存在していることを意味する。

次に、電流および電圧の制御について、簡単に説明する。ゲートライン１が選択されると、ゲート電極４に電圧が印加される。このゲート電極４に印加される電圧によって、ソース電極５およびドレイン電極６間を流れる電流が制御される。つまり、ソースライン２から伝送された信号に基づいて、ソース電極５からドレイン電極６へ、ドレイン電極６から画素電極３へと電流が流れることによって、画素電極３は、所定の表示を行うようになっている。補助容量ライン７は、所定の表示を維持するために補助的に設置される。

次に、上記アクティブマトリクス基板３０の製造方法について、図２および図３を用いて説明する。なお、図３は、図２に示すＢ−Ｂ’線における矢視断面図である。

まず、ガラス等の透明な絶縁体からなる絶縁性基板１０上に、ゲートライン１、ゲート電極４、および補助容量ライン７を同一工程にて形成する。次に、それらの表面に、ゲート絶縁膜１１を形成する。次に、薄膜トランジスタ（ＴＦＴ）などのアクティブ素子１４と、ソースライン２と、ソース電極５とを形成する。ソースライン２およびソース電極５は、同一工程にて形成する。

なお、図２および図３に示すアクティブ素子１４の形成は、まず、活性半導体層１２を形成する。次に、アモルファスシリコン（例えばｎ型アモルファスシリコン）層１３を形成する。さらに、ソースライン２と、ソース電極５と、ドレイン電極６とを形成（ソースライン２およびソース電極５は同一工程にて形成）する。

上記アクティブマトリクス素子１４、ソースライン２、およびソース電極５形成後、ＢＭ（ＢＭパターン）８を形成する。このＢＭ８は、例えば、遮光性を有する樹脂製の絶縁層パターンで形成することができる。例えば、ＢＭの材料としては、ドライフィルムラミネート方式の、カーボンが分散された感光性樹脂材料などが挙げられる。

ＢＭ８の形成方法としては、まず、基板表面に、黒色の樹脂膜を有するドライフィルムをラミネートし、カバーフィルムを剥離することによって、黒色の樹脂膜を転写する。次に、ドレイン電極６、ソース電極５、アクティブ素子１４、ソースライン２、ゲートライン１、補助容量ライン７を覆うように、かつ、画素電極３および３’と平面的に重なり合う（重なりを図３の「ｙ」で示す）ように、パターンマスクを用いて露光、現像、およびポストベークを行い、ＢＭ８（ＢＭパターン）を完成する。なお、図２および図３に示すように、コンタクトホール９・９’の部分と、それらの周囲の部分とには、ＢＭ８を形成していない。

次に、上記ＢＭ８が形成された絶縁性基板１０の全面を覆うように層間絶縁膜１５を形成する。その層間絶縁膜１５の材料としては、例えば、ネガ型感光性透明樹脂を用いることができる。具体的には、感光性透明樹脂としては、例えば、アクリル系樹脂、エポキシ系樹脂、ポリウレタン系樹脂、ポリイミド系樹脂などの樹脂が挙げられる。しかし、これに限定されるものではなく、層間絶縁膜１５の材料として、例えば、ＣＶＤ（Chemical vapor deposition）法によるＳｉＮｘ膜（窒化ケイ素膜）など、所望の誘電率、透過率を得られる材料を用いることもできる。

次に、アクティブ素子１４のドレイン電極６および画素電極３を接続するためのコンタクトホール９と、補助容量を形成するための補助容量ライン７と画素電極３とを接続するためのコンタクトホール９’とを形成する。その後、コンタクトホール９・９’を被覆するように、透明の画素電極を成膜する。次に、ソースライン２との平面的な距離ｘを確保するように、成膜した透明画素電極をパターニングして、画素電極３・３’を得る。

本参考の実施の形態において、ゲートライン１およびソースライン２の材料としては、アルミニウム（Ａｌ）を使用している。しかし、ゲートライン１およびソースライン２の材料としては、所望のライン抵抗が得られる金属であればよい。例えばタンタル（Ｔａ）、チタン（Ｔｉ）、クロム（Ｃｒ）等の金属およびこれらの金属の合金などを、ゲートライン１およびソースライン２の材料として使用してもよい。また、ＴａＮ／Ｔａ／ＴａＮ、Ｔｉ／Ａｌ／Ｔｉなどの積層構造からなる膜を、ゲートライン１およびソースライン２の材料として用いることも可能である。さらにソースライン２の材料としては、一般的な金属膜だけでなく、例えば、ＩＴＯ（Indium Tin Oxide）などの透明導電性膜を使用することもできる。

また、本参考の実施の形態において、アクティブ素子（スイッチング素子）１４には、アモルファスシリコン薄膜トランジスタを用いた。しかし、スイッチング素子としては、例えば、マイクロクリスタルシリコン薄膜トランジスタ、ポリシリコン薄膜トランジスタ、ＣＧＳ（連続粒界結晶シリコン）薄膜トランジスタ、ＭＩＭ（Metal Insulator Metal）なども、同様に用いることができる。

ＢＭ８の樹脂層には、ＯＤ値３．０、膜厚２．５μｍのトランサーフィルム方式のカーボンが分散された感光性樹脂材料を用いた。しかし、このような樹脂材料に限定されず、所望のＯＤ値、テーパー形状、および誘電率を得られる他の材料を用いることも可能である。ＢＭ８の材料としては、例えば、顔料分散型黒色レジストなどが挙げられる。なお、上記ＯＤとは、Optical Densityの略である。また、ＯＤ値とは、物質の透過率を示す値であり、ＯＤ値が大きい物質ほど透過率は低い。

さらに、画素電極３および３’には、ＩＴＯを用いた。しかし、ＩＺＯ(Indium Zinc Oxide)などの透明画素電極を、画素電極３および３’に用いることもできる。

また、本参考の実施の形態では、ＢＭ８を、ドレイン電極６、ソース電極５、アクティブ素子１４、ソースライン２、ゲートライン１、補助容量ライン７を覆うとともに、画素電極３・３’と平面的に重なり合うように設ける構成としたがこれに限定されるものではなく、上記ＢＭ８は、少なくともソースライン２の表面を覆うように設けられていればよい。この場合、図２に示すように、上記絶縁性基板１０の表面に対して垂直方向から見たとき、ソースライン２と画素電極３・３’との間には隙間（ｘ’・ｘ）が設けられているとともに、互いに隣り合う画素電極３・３’間の隙間、つまり、上記ソースライン２を挟んで互いに隣り合う各画素電極３・３’間の隙間は上記ＢＭ８で覆われていることが好ましく、ソースライン２の表面を覆うＢＭ８と、画素電極３・３’とは、重なっていなくても構わないが、重なるように設けられていることがより好ましい。

上記ＢＭ８と画素電極３・３’とが重なっている場合には、フォトリソグラフィー等を用いてＢＭ８のパターン形成を行う際に、アライメントずれがあったとしても、確実に光漏れを防止することができる。
すなわち、上記ＢＭ８は、ドレイン電極６、ソース電極５、アクティブ素子１４、ソースライン２、ゲートライン１、補助容量ライン７のうち、少なくともソースライン２の表面を覆うことで、光漏れを抑制、好適には防止することができればよい。なお、上記したように上記ＢＭ８は、少なくともソースライン２の表面を覆うように設けられていればよいが、さらにアクティブ素子１４の表面を覆うように設けられていることが望ましく、さらに上記ゲートライン２の表面を覆うように設けられていることがより望ましい。

次に、図３を用いて、図２に示した重なりの幅ｙと、隙間ｘおよびｘ’とについて説明する。図３に示すｘ１’は、画素電極３の端（ソース電極５及びソースライン２形成側端部）から、絶縁性基板１０の表面に対して垂直に引いた直線である。ｘ２’は、ソースライン２の端（アクティブ素子（スイッチング素子）１４側の端部）から、絶縁性基板１０の表面に対して垂直に引いた直線である。そして、ｘ’は、ｘ１’およびｘ２’の両方の線間における距離（最短距離）である。つまり、ソースライン２の端（アクティブ素子（スイッチング素子）１４側）と画素電極３の端（ソース電極５及びソースライン２形成側）との間、つまり、該画素電極の正射影とソースライン２の正射影との間には、隙間ｘ’が設けられていることを示している。換言すれば、ｘ’は、絶縁性基板１０の表面に対して垂直な、画素電極３の端面（ソース電極５及びソースライン２形成側端面）を含む面と絶縁性基板１０の表面に対して垂直な、ソースライン２の端面（アクティブ素子（スイッチング素子）１４側の端面）を含む面との間の距離（最短距離）に等しい。

また、図３に示すｘ１は、画素電極３’の端（上記ソースライン側、つまり、上記画素電極３と対向する側の端部）から、絶縁性基板１０の表面に対して垂直に引いた直線である。ｘ２は、ソースライン２の端（画素電極３’側の端部）から、絶縁性基板１０の表面に対して垂直に引いた直線である。そして、ｘは、ｘ１およびｘ２の両方の線間における距離（最短距離）である。つまり、画素電極３から見てソースライン２を挟んだ位置にある画素電極３’と該ソースライン２との間、つまり、該ソースライン２の正射影と画素電極３との正射影との間には、隙間ｘが設けられていることを示している。換言すれば、ｘは、絶縁性基板１０の表面に対して垂直な、画素電極３’の端面（上記ソースライン側、つまり、上記画素電極３と対向する側の端面）を含む面と絶縁性基板１０の表面に対して垂直な、ソースライン２の端面（画素電極３’側の端面）を含む面との間の距離（最短距離）に等しい。

上記ｘおよびｘ’は、大きいほど表示ムラの低減効果が高く、好適には１μｍ以上、さらに好適には５μｍ以上、より好適には１０μｍ以上、特に好適には１５μｍ以上となるように設定されていることが、表示装置の表示ムラと相関のある値（ΔΔβ）の値を低減し、表示装置の表示ムラを低減させる上で望ましい。

還元すれば、上記ｘおよびｘ’は、上記ΔΔβが、好適には０．０８以下、さらに好適には０．０４以下、より好適には０．０１以下となるように設定されていることが望ましい。

しかしながら、上記ｘおよびｘ’は、１０μｍ、特に１５μｍを超えると、ΔΔβの値が十分に低減され飽和し、ｘおよびｘ’の増加に見合ったΔΔβの低減効果が得られなくなる。一方、上記ｘおよびｘ’が大きくなるにしたがって、開口率が低下する。そこで、上記ｘおよびｘ’は前述した値を下限とし、その上限が、好適には２０μｍ、より好適には１５μｍとなる範囲内に設定されていること、具体的には、例えば、上記ｘおよびｘ’が、１μｍ以上、２０μｍ以下の範囲内に設定されていることで、表示装置の表示ムラ品位を十分に改善しながらも、開口率の低下を抑えることができる。

図３に示すｙ１は、画素電極３’側におけるＢＭ８の端から、絶縁性基板１０の表面に対して垂直に引いた直線である。図３によれば、この直線ｙ１は、画素電極３’と交差していることがわかる。つまり、画素電極３’とＢＭ８とが重なっていることがわかる。また、図３に示す直線ｙ２（ｘ１と同じ）は、画素電極３’の端から、絶縁性基板１０の表面に対して垂直に引いた直線である。そして、ｙは、ｙ１およびｙ２の両方の線間における距離（最短距離）である。換言すれば、ｙは、絶縁性基板１０の表面に対して垂直な、画素電極３’側のＢＭ８の端面を含む平面と、絶縁性基板１０の表面に対して垂直な、画素電極３’の端面（上記ソースライン側、つまり、上記画素電極３と対向する側の端面）を含む面との間の距離（最短距離）に等しい。つまり、ｙは、ある画素におけるＢＭ８と、その画素の隣りに位置する画素電極３’との重なりの幅を示している。

上記ｙは、ＢＭ８形成時のフォトリソ工程のアライメント精度を考慮すれば、０．６μｍ以上であることが好ましく、開口率の低下を抑制する上で、５μｍ以下に設定されていることが好ましい。上記ｙの値が０．６μｍ以上、５μｍ以下の範囲内に設定されていることで、十分な開口率を確保しながらも、上記フォトリソ工程においてアライメントずれが発生したとしても、上記隙間を確実にＢＭ８で覆うことができる。

以上のように、本参考の実施の形態のアクティブマトリクス基板３０、すなわち、表示装置用基板は、画素電極３がソースライン２が形成されている平面とは異なる平面に設けられており、上記絶縁性基板１０の表面に対して垂直方向から見たとき、上記画素電極３が設けられていない領域にソースライン２が設けられているとともに、上記ソースライン２と上記画素電極３との間に隙間が設けられている構成を有していればよい。上記の構成により、画素電極３とソースライン２との間の寄生容量（Ｃｓｄ）が、表示領域内でずれることを防止できる。したがって、上記アクティブマトリクス基板３０を液晶表示装置４０に用いた場合に、表示ムラを低減させることが可能である。

また、本参考の実施の形態では、高開口率化のため、アクティブマトリクス基板３０側にＢＭ８を設ける構成としたが、ＢＭ８を、アクティブマトリクス基板３０と液晶層３２を挟んで対向する対向基板３３に設ける構成とすることもできる。上記ＢＭ８を対向基板３３に設けることで、当然のことながら、上記寄生容量（Ｃｓｄ）が、表示領域内でずれてしまうことに起因する表示ムラを改善し、歩留まりの向上に寄与することができる。なお、上記ＢＭ８をアクティブマトリクス基板３０側に設けることで、上記表示ムラの改善および歩留りの向上に加えて、上記したように開口率の向上に寄与することができる。なお、上記ＢＭ８は、一方の基板にのみ設けられていてもよく、一方の基板と、それに対向配置されている他方の基板とに設けられている構成としてもよい。

また、本参考の実施の形態では、上記アクティブマトリクス基板３０にＢＭ８を設ける構成について主に説明したが、本発明にかかる表示装置用基板はこれに限定されるものではなく、画素電極が、信号線が形成されている平面とは異なる平面に設けられており、絶縁性基板の表面に対して垂直方向から見たとき、上記画素電極が設けられていない領域に信号線が設けられているとともに、上記信号線と上記画素電極との間に隙間が設けられている構成を有していればよく、ＢＭが設けられていない構成を有していてもよい。つまり、本発明によれば、絶縁性基板の表面に対して垂直方向から見たとき、上記信号線と上記画素電極との間に隙間を設けることで、表示装置の表示ムラと相関のある値（ΔΔβ）が小さくなり、画素電位実効値（Ｖｄ）の差を小さくすることができ、表示装置の表示ムラを低減することが可能となる。

液晶表示装置は、一般的に、画素電極にかかる信号（電圧）により液晶を制御することで所定の画像表示を行う。このため、画素電極が存在しない領域、具体的には、絶縁性基板の表面に対して垂直方向から見たとき、信号線と画素電極との隙間に位置する液晶層は、画素電極から電圧がかからない状態となるため、所望の制御を行うことが困難になることがある。したがって、電圧無印加時に光を透過させ、電圧印加時に光を遮断するノーマリーホワイトモードの表示装置では、画素が黒表示となったとき、画素電極と信号線との隙間は白表示となり、表示画像のコントラストが低下するおそれがある。

しかしながら、電圧無印加時に光を遮断し、電圧印加時に光を透過させるノーマリーブラックモードの表示装置では、信号線と画素電極との隙間にある液晶層は常に黒表示となるため、表示画像のコントラストが低下することがない。このため、上記表示装置用基板をノーマリーブラックモードの表示装置用の基板として用いる場合には、信号線を挟んで互いに隣り合う画素電極間の隙間に必ずしも遮光膜が設けられていなくてもよい。

一方、上記表示装置基板をノーマリーホワイトモードの表示装置用の基板として用いる場合には、上記絶縁性基板の表面に対して垂直方向から見たとき、上記信号線の表面および上記信号線と画素電極との隙間、つまり、上記信号線を挟んで互いに隣り合う各画素電極間の隙間は、上記遮光膜で覆われていることが好ましい。これにより、表示画像のコントラストの低下を防止することができると共に、画素が白表示となった時、上記隙間にある白の応答速度の遅い部分が隠れるため、表示装置の書き込み応答速度を上げることができる。よって、本参考の実施の形態にかかる遮光膜付きの表示装置用基板、具体的には、本参考の実施の形態にかかる前記アクティブマトリクス基板３０は、ノーマリーブラックモードの表示装置に好適に用いことができることは勿論のこと、ノーマリーホワイトモードの表示装置に特に好適に用いることができる。

なお、本参考の実施の形態にかかる遮光膜付きの表示装置用基板をノーマリーブラックモードの表示装置に用いる場合には、画素が黒表示となった時、上記隙間に位置する黒の応答速度の遅い部分は上記遮光膜によって隠れるため、表示装置の書き込み応答速度を上げることができる。

なお、本参考の実施の形態にかかる表示装置において、上記した各モード（ノーマリーホワイドモード、ノーマリーブラックモード）は、各モードに応じて偏光板の向きや使用する液晶材料を決定する等、常用の手段を用いることにより、各モードに適した表示装置とすることができる。

また、本参考の実施の形態においては、表示素子用基板の具体例として液晶表示装置用のアクティブマトリクス基板について説明したが、本発明はこれに限定されるものではなく、
液晶表示装置以外の表示装置用基板として用いることも可能である。

〔参考の実施の形態２〕
本発明における他の参考の実施の形態について、図２および図４に基づいて説明すれば、以下の通りである。なお、説明の便宜上、参考の実施の形態１の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。また、参考の実施の形態１で述べた各種の特徴点については、本参考の実施の形態についても組み合わせて適用し得るものとする。

参考の実施の形態２においては、層間絶縁膜が２層以上の積層体となっているアクティブマトリクス基板３０について、図２および図４を用いて説明する。なお、平面図（図２）については、参考の実施の形態１と同様である。図４は、図２に示すＢ−Ｂ’線における矢視断面図である。

以下、層間絶縁膜が２層以上積層されているアクティブマトリクス基板３０の製造方法について、説明する。

まず、ガラス等の透明な絶縁体からなる絶縁性基板１０上に、ゲートライン１、ゲート電極４、および補助容量ライン７を同一工程にて形成する。次に、それらの表面に、ゲート絶縁膜１１を形成する。

次に、薄膜トランジスタ（ＴＦＴ）などのアクティブ素子１４と、ソースライン２と、ソース電極５とを形成する。ソースライン２およびソース電極５は、同一工程にて形成する。

なお、図２および図４に示すアクティブ素子１４の形成は、まず、活性半導体層１２を形成する。次に、アモルファスシリコン（例えばｎ型アモルファスシリコン）層１３を形成する。さらに、ソースライン２と、ソース電極５と、ドレイン電極６とを形成（ソースライン２およびソース電極５は同一工程にて形成）する。

次に、第２層間絶縁膜２０を、ＣＶＤ法にて成膜して、パターニングする。その第２層間絶縁膜２０には、アクティブ素子１４のドレイン電極６および画素電極３を接続するためのコンタクトホール９と、補助容量を形成するための補助容量ライン７および画素電極３を接続するためのコンタクトホール９’とを形成する。

次に、ＢＭ８を形成する。本参考の実施の形態において、ＢＭ８の材料には、タンタル（Ｔａ）を用いた。具体的には、まず、スパッタリング装置にてＴａ膜を成膜する。次に、アクティブ素子１４と、ソースライン２と、ゲートライン１と、補助容量ライン７とを覆うように、かつ、画素電極３・３’と平面的に重なり合うように、Ｔａ膜をパターニングして、ＢＭ８を得る。なお、そのパターニングは、パターンマスクを用いた、フォトリソグラフパターニングにより行った。なお、図２および図４に示すように、コンタクトホール９・９’の部分と、それらの周囲の部分とには、ＢＭ８を形成していない。

その後、ネガ型の感光性透明樹脂を用いて、上記ＢＭ８が形成された絶縁性基板１０の全面を覆うように、層間絶縁膜１５を形成する。次に、コンタクトホール９・９’を層間絶縁膜１５に形成する。次に、コンタクトホール９・９’を被覆するように、透明画素電極を成膜する。次に、その透明画素電極をパターニングして、画素電極３・３’を得る。そのパターニングによって、ソースライン２と画素電極３・３’との平面的な距離を確保する。

本参考の実施の形態においては、図４に示すように、層間絶縁膜として２層（層間絶縁膜１５および第２層間絶縁膜２０）積層されている。つまり、層間絶縁膜は、２層以上の積層体として構成されている。

また、層間絶縁膜１５としては、ネガ型の感光性透明樹脂を用いたが、これに限定されるものではなく、例えば、ＣＶＤ法によるＳｉＮｘ膜（窒化ケイ素膜）など、所望の誘電率、透過率を有する材料を用いることができる。さらに、第２層間絶縁膜２０には、ＣＶＤ法によるＳｉＮｘ膜を用いたが、その他ネガ型の感光性透明樹脂を用いてもよい。用いることのできる感光性透明樹脂としては、例えば、アクリル系樹脂、エポキシ系樹脂、ポリウレタン系樹脂、ポリイミド系樹脂などの樹脂が挙げられる。

また、ＢＭ８（遮光膜）は、層間絶縁膜を構成する最上層（層間絶縁膜１５）と、最下層（第２層間絶縁膜２０）との間に積層されている。本参考の実施の形態において、ＢＭ８には、金属を用いている。具体的に言えば、スパッタリングにより成膜されるＴａをＢＭ８に用いた。しかし、ＢＭ８の材料は、Ｔａに限定されることものではなく、例えば、Ｔａ以外の別の材料、例えば、Ｃｒ（クロム）のような金属、および、参考の実施の形態１で用いたＢＭの材料などを、本参考の実施の形態におけるＢＭ８の材料として用いることができる。上記のように、層間絶縁膜を構成する最上層（層間絶縁膜１５）と最下層（第２層間絶縁膜２０）との間にＢＭ８（遮光膜）を積層する、つまり、上記ＢＭ８を、層間絶縁膜を介して積層することにより、ＢＭ８に、金属を使用することも、絶縁性を有する樹脂を使用することもできる。これにより、特定の材料（絶縁性材料）を用いる必要がなくなる。

なお、本参考の実施の形態においても、前記参考の実施の形態１同様、図４に示す隙間ｘおよびｘ’は、その下限が、好適には１μｍ、さらに好適には５μｍ、より好適には１０μｍ、特に好適には１５μｍであり、その上限が２０μｍ、より好適には１５μｍの範囲内に設定されていることが望ましく、ある画素におけるＢＭ８とその画素の隣りに位置する画素電極３’との重なりの幅ｙは、０．６μｍ以上、５μｍ以下の範囲内に設定されていることが望ましい。

また、本参考の実施の形態においても、上記遮光膜付きの表示装置用基板、すなわち、本参考の実施の形態にかかるアクティブマトリクス基板３０は、ノーマリーブラックモードの表示装置に好適に用いことができることは勿論のこと、ノーマリーホワイトモードの表示装置に特に好適に用いることができる。

本発明は上述した各参考の実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる参考の実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。

本発明の参考の実施例等について、図５ないし図１３に基づいて説明すれば、以下のとおりである。

以下に、本発明の参考の実施例として、画素電極とソースラインとの間の寄生容量（Ｃｓｄ）の表示領域内でのずれを低減することにより、表示ムラを低減した例を示す。

図５に、表示ムラと相関のあるΔΔβ値と、画素電極およびソースライン間の隙間（距離）ｘとの関係を示す。また、図６には、アクティブマトリクス型の液晶表示装置の簡易的な等価回路を示す。

図５において、縦軸は、ΔΔβの値を示している。横軸は、画素電極およびソースライン間の隙間ｘの値を示している。なお、ｘの値がゼロより小さい値の場合は、ソースラインと画素電極とが重なりを持っている場合である。

図５に示すプロットにおけるΔΔβの値は、下記の条件で求めた。本参考の実施例では、図２および図３に示すｘおよびｘ’を同じ値（ｘ＝ｘ'）に設定して、図５に示すグラフの値を求めた。また、ＢＭの膜厚は１．０μｍ、層間絶縁膜の膜厚は２．５μｍ、ｙ＝２．０μｍとした。ＢＭには、カーボンを分散させたアクリル系樹脂（誘電率４．０）を、層間絶縁膜にはアクリル系透明樹脂(誘電率３．７)を用いた。また、画素ＩＴＯフォトリソグラフ時の露光ショット間アライメント差(ソースパターンと画素ＩＴＯパターンとの相対的ズレ)は、０．１μｍとした。また、ズレに関しては、画素１Ａのズレは０、画素２Ａのズレは０．１μｍ（自ソースが小さくなる方向）とした。そして、入力階調は中間調、入力階調電圧はＶｓ＝２．５ｖ（ＴＮ品）とした。絵素（画素）サイズは１５''ＸＧＡ（絵素（画素）ピッチ９９μｍ）とした。

図５に示すグラフによれば、ｘの数値が大きいほど、ΔΔβ値は小さくなることがわかる。

次に、ドット反転駆動を例に、ΔΔβ値（％）と表示ムラとの関係について説明する。画素容量をＣｌｃ、画素補助容量をＣｃｓ、ゲートラインと画素電極との間の寄生容量をＣｇｄ、ソースラインと画素電極との間の寄生容量をＣｓｄとする。そして、アクティブマトリクス型の液晶表示装置を表す簡易的な等価回路を、図６に示す。さらに、Ｃｐｉｘを、ＣｌｃとＣｃｓとＣｇｄとＣｓｄとの和（Ｃｐｉｘ＝Ｃｌｃ＋Ｃｃｓ＋Ｃｇｄ＋Ｃｓｄ）とする。さらに、βを、β＝Ｃｓｄ／Ｃｐｉｘとする。

ドット反転駆動方式では、Ｃｓｄを、対象画素電極を駆動するソースラインによる容量成分Ｃｓｄ１と、隣りの画素電極を駆動するソースラインによる容量成分Ｃｓｄ２とに分けて考える。また、ソース信号振幅をＶｓｐｐとする。さらに、Δβを、Δβ＝（Ｃｓｄ１−Ｃｓｄ２）／Ｃｐｉｘとする。このとき、ソース電圧Ｖｓにて画素充電後の画素電位実効値Ｖｄは、下記の近似式で表すことができる。
（近似式） Ｖｄ≒Ｖｓ−Ｖｓｐｐ×Δβ／２
表示ムラは、Ｖｄの差により生じる。このＶｄの差とΔΔβとの関係について、下記に説明する。このＶｄの差とΔΔβとの関係を、図７に示す画素とソースラインとの模式図を用いて説明する。図７に示すように、アクティブ素子を介して画素１Ａの画素電極と接続されているソースラインを、Ｓ１とする。アクティブ素子を介して画素２Ａの画素電極と接続されているソースラインを、Ｓ２とする。同様に、アクティブ素子を介して画素ＮＡと接続されているソースラインを、Ｓ（Ｎ）とする。また、自分の（特定の）画素を充電するソースラインを自ソースと定義する。そして、画素電極および容量を持つが、その特定の画素の充電をしないソースラインを、他ソースと定義する。

図７において、画素１Ａについて、自ソースと他ソースとの関係は、以下のとおりとなる。つまり、自ソースはＳ１（自ソース＝Ｓ１）、他ソースはＳ２（他ソース＝Ｓ２）となる。画素２Ａについて、自ソースおよび他ソースの関係は、自ソース＝Ｓ２、他ソース＝Ｓ３となる。同様に、画素ＮＡについて、自ソースおよび他ソースの関係は、自ソース＝Ｓ（Ｎ）、他ソース＝Ｓ（Ｎ＋１）となる。

また、画素電極〜自ソース間容量（Ｃｓｄ自）をＣｓｄ１１、つまり、画素電極〜自ソース間容量＝Ｃｓｄ自＝Ｃｓｄ１１とする。また、画素電極〜他ソース間容量（Ｃｓｄ他）をＣｓｄ１２、つまり、画素電極〜他ソース間容量＝Ｃｓｄ他＝Ｃｓｄ１２とする。

画素１Ａにおける画素電極のΔβをΔβ１とし、画素２Ａにおける画素電極のΔβをΔβ２とする。このとき、Δβ１は、Δβ１＝Ｃｓｄ自／Ｃｐｉｘ−Ｃｓｄ他／Ｃｐｉｘ、つまり、Δβ１＝（Ｃｓｄ１１−Ｃｓｄ１２）／Ｃｐｉｘである。同様に、Δβ２は、Δβ２＝（Ｃｓｄ２２−Ｃｓｄ２３）／Ｃｐｉｘである。

ドット反転駆動のように隣り合うソースの極性が異なる駆動の場合、画素電極〜自他ソース間容量（Ｃｓｄ自・他）各々のＣｐｉｘ比（Ｃｓｄ自・他／Ｃｐｉｘ＝β自・他）の差（β自−β他＝Δβ）によって、表示特性（入力階調電圧Ｖｓと実階調電圧＝実効値Ｖｄとの差）が決まる。例えば、何らかの原因、具体的にはフォトリソ工程のショット間アライメント差（一般的には±０．３μｍ）が生じるといった原因によって、画素１Ａにおける画素電極とソースラインとの位置関係および画素２Ａにおける画素電極とソースラインとの位置関係がずれてしまった場合、Δβ１とΔβ２との値は異なることになる。

上記のように、Δβが異なると、互いのＶｄに差が生じ、ムラ（輝度差）になって現れる。つまり、ムラ（輝度差）の程度は、相対的にΔΔβ＝Δβ１−Δβ２で比較することができる。なお、このことを、上記に記載した数式を用いて説明すれば、下記の（数１）となる。よって、ΔΔβが小さくなればＶｄの差が小さくなり、その結果、表示ムラが低減することがわかる。

ところで、Ｖｄを求めるとき、上記に示す近似式を用いた。このＶｄの近似式について、図８〜図１１を用いて説明する。図８は、水平２Ｈ周期のＤＯＴ反転駆動（１フレーム単位の極性反転）における波形を示している。図９は、図８におけるソース電圧の位相の例のみを、詳細に説明したものである。図１０は、図８におけるＶｄ波形の例（画素１Ａ）のみを、詳細に説明したものである。図１１は、図８におけるＶｄ波形の例（画素２Ａ）のみを、詳細に説明したものである。

図１０に示すように、電圧変化が非常に小さいとき、Ｖｄは、ＶｓとＶｓ＋ΔＶｓとの平均とほぼ等しい。また、図１０に示すように、ΔＶｓは、ΔＶｓ＝ソース電圧変化×容量のＣｐｉｘ比の総和と考えることができる。その結果、図１０に示す例では、ΔＶｓ＝−Ｖｓｐｐ×Δβ１であって、Ｖｄ１は、Ｖｄ１＝Ｖｓ−（Ｖｓｐｐ／２）×Δβ１と近似することができる。同様に、図１１に示す例では、Ｖｄ２＝Ｖｓ−（Ｖｓｐｐ／２）×Δβ２と近似することができる。

なお、本発明の関連発明の表示装置用基板は、上記構成に加えて、上記絶縁性基板の表面に対して垂直方向から見たとき、上記信号線の表面および上記信号線と画素電極との隙間は遮光膜で覆われていることとできる。

また、本発明の関連発明の表示装置用基板は、上記構成に加えて、上記信号線と走査線とが交差する交差部毎に設けられているアクティブ素子と、上記アクティブ素子、信号線、および走査線のうち、少なくとも上記信号線の表面を覆うように設けられている遮光膜とを有し、上記絶縁性基板の表面に対して垂直方向から見たとき、上記信号線を挟んで互いに隣り合う画素電極間の隙間は上記遮光膜で覆われていることとできる。

また、本発明の関連発明の表示装置用基板は、上記構成に加えて、上記信号線と走査線とが交差する交差部毎に設けられているアクティブ素子と、上記アクティブ素子、信号線、および走査線のうち、少なくとも上記信号線の表面を覆うように設けられている遮光膜とを有し、上記絶縁性基板の表面に対して垂直方向から見たとき、上記信号線の表面を覆う遮光膜と画素電極とが重なっていることとできる。

また、本発明の関連発明の表示装置用基板は、上記構成に加えて、上記信号線と走査線とが交差する交差部毎に設けられているアクティブ素子と、上記アクティブ素子と画素電極とを接触させるコンタクトホールと、上記アクティブ素子、信号線、および走査線の表面を覆うように設けられている遮光膜とを有し、上記絶縁性基板の表面に対して垂直方向から見たとき、上記信号線の表面を覆う遮光膜と画素電極とが重なっていることとできる。

また、本発明の関連発明の表示装置用基板は、上記構成に加えて、上記信号線と走査線とが交差する交差部毎に設けられているアクティブ素子と、上記アクティブ素子と画素電極とを接触させるコンタクトホールと、上記アクティブ素子、信号線、および走査線のうち、少なくとも上記信号線の表面を覆うように設けられている遮光膜とを有し、上記層間絶縁膜は、２層以上の積層体であり、上記遮光膜は、上記層間絶縁膜を構成する最上層と最下層との間に積層されており、上記絶縁性基板の表面に対して垂直方向から見たとき、上記信号線を挟んで互いに隣り合う画素電極間の隙間は上記遮光膜で覆われていることとできる。

また、本発明の関連発明の表示装置用基板は、上記構成に加えて、上記信号線と走査線とが交差する交差部毎に設けられているアクティブ素子と、上記アクティブ素子と画素電極とを接触させるコンタクトホールと、上記アクティブ素子、信号線、および走査線のうち、少なくとも上記信号線の表面を覆うように設けられている遮光膜とを有し、上記層間絶縁膜は、２層以上の積層体であり、上記遮光膜は、上記層間絶縁膜を構成する最上層と最下層との間に積層されており、上記絶縁性基板の表面に対して垂直方向から見たとき、信号線の表面を覆う遮光膜と画素電極とが重なっていることとできる。

また、本発明の関連発明の表示装置用基板は、上記構成に加えて、上記信号線と走査線とが交差する交差部毎に設けられているアクティブ素子と、上記アクティブ素子と画素電極とを接触させるコンタクトホールと、上記アクティブ素子、信号線、および走査線の表面を覆うように設けられている遮光膜とを有し、上記層間絶縁膜は、２層以上の積層体であり、上記遮光膜は、上記層間絶縁膜を構成する最上層と最下層との間に積層されており、上記絶縁性基板の表面に対して垂直方向から見たとき、信号線の表面を覆う遮光膜と画素電極とが重なっていることとできる。

また、本発明の関連発明の表示装置用基板は、上記構成に加えて、上記遮光膜は、絶縁性を有する樹脂からなることとできる。

また、本発明の関連発明の表示装置用基板は、上記構成に加えて、上記遮光膜は、金属からなることとできる。

本発明の関連発明の表示装置用基板は、以上のように、さらに上記絶縁性基板の表面に対して垂直方向から見たとき、上記信号線（ソースライン）の表面および上記信号線と画素電極との隙間は遮光膜で覆われているので、上記効果に加えて、光漏れを防止して、本基板を表示装置に用いたとき、より良い表示性能を発揮させることができる。

また、本発明の関連発明の表示装置用基板は、以上のように、さらに上記信号線（ソースライン）と走査線（ゲートライン）とが交差する交差部毎に設けられているアクティブ素子と、上記アクティブ素子、信号線、および走査線のうち、少なくとも上記信号線の表面を覆うように設けられている遮光膜とを有し、上記絶縁性基板の表面に対して垂直方向から見たとき、上記信号線を挟んで互いに隣り合う画素電極間の隙間は上記遮光膜で覆われているので、上記効果に加えて、光漏れを防止して、本基板を表示装置に用いたとき、より良い表示性能を発揮させることができる。

また、本発明の関連発明の表示装置用基板は、以上のように、さらに上記効果に加えて、上記信号線（ソースライン）と走査線（ゲートライン）とが交差する交差部毎に設けられているアクティブ素子と、上記アクティブ素子、信号線、および走査線のうち、少なくとも上記信号線の表面を覆うように設けられている遮光膜とを有し、上記絶縁性基板の表面に対して垂直方向から見たとき、上記信号線の表面を覆う遮光膜と画素電極とが重なっているので、光漏れを防止して、本基板を表示装置に用いたとき、より良い表示性能を発揮させることができるという効果を奏する。特に、上記構成によれば、上記遮光膜と画素電極とが重なっているので、フォトリソグラフィー等を用いてパターン形成を行う際に、アライメントずれがあったとしても、確実に光漏れを防止することができる。

また、本発明の関連発明の表示装置用基板は、以上のように、さらに上記信号線（ソースライン）と走査線（ゲートライン）とが交差する交差部毎に設けられているアクティブ素子と、上記アクティブ素子と画素電極とを接触させるコンタクトホールと、上記アクティブ素子、信号線、および走査線の表面を覆うように設けられている遮光膜とを有し、上記絶縁性基板の表面に対して垂直方向から見たとき、上記信号線の表面を覆う遮光膜と画素電極とが重なっているので、上記効果に加えて、光漏れを防止して、本基板を表示装置に用いたとき、より良い表示性能を発揮させることができるという効果を奏する。また、上記構成においても、上記遮光膜と画素電極とが重なっていることで、フォトリソグラフィー等を用いてパターン形成を行う際に、アライメントずれがあったとしても、確実に光漏れを防止することができる。

さらに、上記構成によれば、アクティブ素子と画素電極とをコンタクトホールを通して接触（コンタクト）させ、層間絶縁膜上に画素電極を形成することにより、同一平面から信号線（ソースライン）と画素電極とを分離することができる。その結果、上記効果に加えて、画素電極と信号線（ソースライン）とによる短絡不良および断線不良を防止して、歩留まりの低下を抑制することができる。

また、本発明の関連発明の表示装置用基板は、以上のように、さらに上記信号線（ソースライン）と走査線（ゲートライン）とが交差する交差部毎に設けられているアクティブ素子と、上記アクティブ素子と画素電極とを接触させるコンタクトホールと、上記アクティブ素子、信号線、および走査線のうち、少なくとも上記信号線の表面を覆うように設けられている遮光膜とを有し、上記層間絶縁膜は、２層以上の積層体であり、上記遮光膜は、上記層間絶縁膜を構成する最上層と最下層との間に積層されており、上記絶縁性基板の表面に対して垂直方向から見たとき、上記信号線を挟んで互いに隣り合う画素電極間の隙間は上記遮光膜で覆われている構成である。上記構成によれば、信号線と画素電極との間に積層されている層間絶縁膜は２層以上の積層体であり、該層間絶縁膜を構成する最上層と最下層との間に遮光膜が積層されているので、上記遮光膜に特定の材料を用いる必要がなくなる。それゆえ、上記構成によれば、上記効果に加えて、遮光性と絶縁性とを有する樹脂の他に、遮光膜の材料として、例えば金属なども用いることが可能になる。

また、本発明の関連発明の表示装置用基板は、以上のように、さらに上記信号線（ソースライン）と走査線（ゲートライン）とが交差する交差部毎に設けられているアクティブ素子と、上記アクティブ素子と画素電極とを接触させるコンタクトホールと、上記アクティブ素子、信号線、および走査線のうち、少なくとも上記信号線の表面を覆うように設けられている遮光膜とを有し、上記層間絶縁膜は、２層以上の積層体であり、上記遮光膜は、上記層間絶縁膜を構成する最上層と最下層との間に積層されており、上記絶縁性基板の表面に対して垂直方向から見たとき、信号線の表面を覆う遮光膜と画素電極とが重なっている構成である。上記構成によれば、信号線と画素電極との間に積層されている層間絶縁膜は２層以上の積層体であり、該層間絶縁膜を構成する最上層と最下層との間に遮光膜が積層されているので、上記遮光膜に特定の材料を用いる必要がなくなる。それゆえ、上記構成によれば、上記効果に加えて、遮光性と絶縁性とを有する樹脂の他に、遮光膜の材料として、例えば金属なども用いることが可能になる。

また、本発明の関連発明の表示装置用基板は、以上のように、さらに上記信号線（ソースライン）と走査線（ゲートライン）とが交差する交差部毎に設けられているアクティブ素子と、上記アクティブ素子と画素電極とを接触させるコンタクトホールと、上記アクティブ素子、上記信号線、および上記走査線の表面を覆うように設けられている遮光膜とを有し、上記層間絶縁膜は、２層以上の積層体であり、上記遮光膜は、上記層間絶縁膜を構成する最上層と最下層との間に積層されており、上記絶縁性基板の表面に対して垂直方向から見たとき、信号線の表面を覆う遮光膜と画素電極とが重なっている構成である。上記構成によれば、信号線と画素電極との間に積層されている層間絶縁膜は、２層以上の積層体であり、該層間絶縁膜を構成する最上層と最下層との間に、遮光膜が積層されているので、上記遮光膜に特定の材料を用いる必要がなくなる。それゆえ、上記構成によれば、上記効果に加えて、遮光性と絶縁性とを有する樹脂の他に、遮光膜の材料として、例えば金属なども用いることが可能になる。

また、本発明の関連発明の表示装置用基板は、以上のように、さらに上記遮光膜は、絶縁性を有する樹脂からなるので、比較的容易に遮光膜を形成することができる。それゆえ、上記構成によれば、上記効果に加えて、例えば、ドライフィルムラミネート方式の、カーボンが分散した感光性樹脂材料などを用いて、遮光膜を形成することができる。

また、本発明の関連発明の表示装置用基板は、以上のように、さらに上記遮光膜は、金属からなるので、上記効果に加えて遮光性の高い遮光膜を、容易に形成することができる。

本発明の表示装置用基板は、画素電極と信号線との間の規制容量が表示領域内でずれてしまうことに起因する表示ムラを改善することができる。該表示装置用基板は、例えばアクティブマトリクス型の液晶表示装置等の表示装置に好適であり、例えば、パソコン等のＯＡ機器、テレビ等のＡＶ機器や携帯電話等の各種電子機器に広く用いることができる。

本発明の液晶表示装置における参考の実施の一形態を示す断面図である。 本発明の表示装置用基板における参考の実施の一形態を示す平面図である。 図２に示す表示装置用基板の、Ｂ−Ｂ’線における矢視断面図である。 本発明の表示装置用基板における他の参考の実施の形態を示す断面図である。 表示装置用基板における、画素電極およびソースラインの距離と、ΔΔβの値との関係を示すグラフである。 本発明の参考の実施例におけるアクティブマトリクス型の液晶表示装置を表す、簡易的な等価回路である。 本発明の参考の実施例において、ΔΔβとＶｄの差との関係を説明するために用いた、画素とソースラインとの関係を示す模式図である。 本発明の参考の実施例におけるＶｄの近似式を説明するための、水平２Ｈ周期のＤＯＴ反転駆動における各種波形を示す模式図である。 図８におけるソース電圧の位相の例を、詳細に記載した模式図である。 図８におけるＶｄの波形（画素１Ａ）を、詳細に記載した模式図である。 図８におけるＶｄの波形（画素２Ａ）を、詳細に記載した模式図である。 従来の表示装置用基板を示す平面図である。 従来の表示装置用基板を示す断面図である。

符号の説明

１ ゲートライン（走査線）
２ ソースライン（信号線）
３ 画素電極
３’ 画素電極
４ ゲート電極
５ ソース電極
６ ドレイン電極
７ 補助容量ライン（補助容量線）
８ ブラックマトリックス（遮光膜）
９ コンタクトホール
９’ コンタクトホール
１０ 絶縁性基板
１１ ゲート絶縁膜
１２ 活性半導体層
１３ アモルファスシリコン層
１４ アクティブ素子
１５ 層間絶縁膜
２０ 第２層間絶縁膜
３０ アクティブマトリクス基板（表示装置用基板）
４０ 液晶表示装置

Claims (3)

1. 信号線と走査線とが絶縁性基板上に設けられており、上記信号線と走査線とが交差する交差部毎に設けられている画素電極と、上記信号線と画素電極との間に積層されている層間絶縁膜とを有している表示装置用基板において、
   ノーマリーブラックモードの表示装置用基板であり、かつ、上記絶縁性基板の表面に対して垂直方向から見たとき、上記画素電極が設けられていない領域に信号線が設けられているとともに、上記信号線と上記画素電極との間には隙間が設けられており、該信号線を挟んで互いに隣り合う画素電極間の隙間には遮光膜が設けられていないことを特徴とする表示装置用基板。
2. 上記隙間は、１μｍ以上、２０μｍ以下の範囲内であることを特徴とする請求項１に記載の表示装置用基板。
3. 請求項１又は２に記載の表示装置用基板を有することを特徴とする液晶表示装置。

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