JP2008300378A - Method of manufacturing semiconductor device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a method of manufacturing a semiconductor device that can establish both full silicide formation of a gate electrode and surface silicide formation of a source/drain diffused layer and reduce the number of manufacturing steps to reduce the manufacturing cost. <P>SOLUTION: A poly-Si gate electrode 7 is patterned on a semiconductor substrate 1. A source/drain diffused layer 19 is formed on the surface of the semiconductor substrate 1 aside the poly-Si gate electrode 7. An insulative sidewall 21a is formed on the side wall of the poly-Si gate electrode 7. An oxide film 31 is selectively formed on the surface of the source/drain diffused layer 19. Then, a metal film 35 is formed on the source/drain diffused layer 19 covered with the oxide film 31 in a manner to cover the poly-Si gate electrode 7 wherein the sidewall 21a is formed. It is heated to change the poly-Si electrode 7 into full silicide and furthermore change the source/drain diffused layer 19 under the oxide film 31 into silicide, so as to form a silicide layer 39. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、半導体装置の製造方法に関し、特には基板上のゲート電極をフルシリサイド化する工程を備えた半導体装置の製造方法に関する。   The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device including a step of fully siliciding a gate electrode on a substrate.

先端ＣＭＯＳトランジスタ開発において、高誘電率(Ｈｉｇｈ−ｋ)のゲート絶縁膜と金属材料を用いたゲート電極（メタルゲート電極）の適用が検討されている。このメタルゲート電極のひとつに、完全シリサイド化メタルゲート、いわゆるＦＵＳＩゲート電極がある。ＦＵＳＩゲート電極は、ゲート電極の多結晶シリコンをすべてシリサイド化することによって形成される。   In the development of advanced CMOS transistors, the application of a gate electrode (metal gate electrode) using a gate dielectric film having a high dielectric constant (High-k) and a metal material is being studied. One of the metal gate electrodes is a fully silicided metal gate, so-called FUSI gate electrode. The FUSI gate electrode is formed by siliciding all the polycrystalline silicon of the gate electrode.

ところで、ＦＵＳＩゲート電極を適用しない従来の多結晶シリコンからなるゲート電極のトランジスタでは、ゲート電極とソース／ドレイン拡散層の上部のみを、同一工程で同時にシリサイド化していた。   By the way, in the conventional gate electrode transistor made of polycrystalline silicon to which the FUSI gate electrode is not applied, only the gate electrode and the upper part of the source / drain diffusion layer are simultaneously silicided in the same process.

この場合、シリサイド化工程の前に、ソース／ドレイン拡散層のみに非金属元素（例えば酸素原子）を導入注入しておくことにより、ソース／ドレイン拡散層においてのシリサイド化反応速度が抑えられる。このため、ソース／ドレイン拡散層上のシリサイド層と比較して、ゲート電極上に形成されるシリサイド層の膜厚を厚くすることができるとしている。またこの技術を適用した場合、ソース／ドレイン拡散層上のシリサイド層には酸素原子が含有される(下記特許文献1参照）。   In this case, the silicidation reaction rate in the source / drain diffusion layer can be suppressed by introducing and implanting a nonmetallic element (for example, oxygen atoms) only in the source / drain diffusion layer before the silicidation step. For this reason, the thickness of the silicide layer formed on the gate electrode can be increased compared to the silicide layer on the source / drain diffusion layer. When this technique is applied, oxygen atoms are contained in the silicide layer on the source / drain diffusion layers (see Patent Document 1 below).

特開２００５−２６００４７号公報JP 2005-260047 A

しかしながら、ＦＵＳＩゲート電極を形成する場合、従来のシリサイド形成方法を用いて同時にシリサイド化しようとすると、ゲート電極を完全にシリサイド化する間に、ソース／ドレイン拡散層のシリサイド膜厚が厚くなりすぎ、接合リークが増大するという問題が生じる。   However, when forming a FUSI gate electrode, if the conventional silicide formation method is used for simultaneous silicidation, the silicide film thickness of the source / drain diffusion layer becomes too thick during the complete silicidation of the gate electrode, There arises a problem that junction leakage increases.

この問題を解決するために、上記特許文献１に記載の方法を適用することを考えた場合、酸素原子の導入によるシリサイド化の抑制には限度があり、またソース／ドレイン拡散層上のシリサイド層に酸素原子が含有されることからすれば酸素原子の導入量自体が制限されるため、有効な手段であるとは言い難い。   In order to solve this problem, considering the application of the method described in Patent Document 1, there is a limit to the suppression of silicidation by introducing oxygen atoms, and the silicide layer on the source / drain diffusion layer If oxygen atoms are contained in this, the introduction amount of oxygen atoms itself is limited, so it is difficult to say that this is an effective means.

このため、ＦＵＳＩゲート電極を形成する為には、ゲート電極のフルシリサイド化工程と、ソース／ドレイン拡散層のシリサイド化とを別々の工程で行う必要があった。   Therefore, in order to form the FUSI gate electrode, it is necessary to perform the full silicidation process of the gate electrode and the silicidation of the source / drain diffusion layer in separate processes.

そこで本発明は、ゲート電極のフルシリサイド化とソース／ドレイン拡散層の表面シリサイド化とを同時に行うことが可能で、これにより製造工程数を削減して製造コストの低減を図ることが可能な半導体装置の製造方法を提供することを目的とする。   Therefore, the present invention can simultaneously perform full silicidation of the gate electrode and surface silicidation of the source / drain diffusion layer, thereby reducing the number of manufacturing steps and reducing the manufacturing cost. An object is to provide a method for manufacturing a device.

このような目的を達成するための本発明の半導体装置の製造方法は、次の工程を行うことを特徴としている。先ず第１工程では、半導体基板上にシリコンからなるゲート電極をパターン形成する。次に第２工程では、ゲート電極脇の半導体基板の表面層にソース／ドレイン拡散層を形成する。次いで、第３工程では、ゲート電極の側壁に絶縁性のサイドウォールを形成する。また第４工程では、ソース／ドレイン拡散層の表面に選択的に酸化膜を形成する。その後、第５工程では、サイドウォールが形成されたゲート電極および酸化膜で覆われたソース／ドレイン拡散層を覆う状態で金属膜を成膜した後、熱処理を行う。これにより、ゲート電極をフルシリサイド化させると共に、酸化膜下のソース／ドレイン拡散層の表面層にシリサイド層を形成する。   The method of manufacturing a semiconductor device of the present invention for achieving such an object is characterized by performing the following steps. First, in the first step, a gate electrode made of silicon is patterned on a semiconductor substrate. Next, in the second step, a source / drain diffusion layer is formed in the surface layer of the semiconductor substrate beside the gate electrode. Next, in a third step, an insulating sidewall is formed on the sidewall of the gate electrode. In the fourth step, an oxide film is selectively formed on the surface of the source / drain diffusion layer. Thereafter, in the fifth step, a metal film is formed so as to cover the gate electrode with the sidewalls and the source / drain diffusion layers covered with the oxide film, and then heat treatment is performed. As a result, the gate electrode is fully silicided and a silicide layer is formed on the surface layer of the source / drain diffusion layer below the oxide film.

以上のような製造方法では、ゲート電極をフルシリサイド化させる際、ソース／ドレイン拡散層に対しては酸化膜を介してシリサイド化が行われる。このため、酸化膜の膜厚によってソース／ドレイン拡散層の反応速度を制御することで、ゲート電極をフルシリサイド化させる間に、ソース／ドレイン拡散層の表面に制御された膜厚のシリサイド層が形成される。   In the manufacturing method as described above, when the gate electrode is fully silicided, the source / drain diffusion layer is silicided via the oxide film. Therefore, by controlling the reaction rate of the source / drain diffusion layer according to the thickness of the oxide film, a silicide layer having a controlled thickness is formed on the surface of the source / drain diffusion layer while the gate electrode is fully silicided. It is formed.

以上説明したように本発明によれば、ゲート電極をフルシリサイド化させる間に、ソース／ドレイン拡散層の表面に制御された膜厚のシリサイド層が形成されるため、ゲート電極のフルシリサイド化とソース／ドレイン拡散層の表面シリサイド化とを同時に行うことが可能になる。これにより、フルシリサイドゲート電極を備えた半導体装置の製造工程数を削減し、製造コストの低減を図ることが可能になる。   As described above, according to the present invention, a silicide layer having a controlled film thickness is formed on the surface of the source / drain diffusion layer while the gate electrode is fully silicided. It becomes possible to simultaneously perform surface silicidation of the source / drain diffusion layer. As a result, the number of manufacturing steps of a semiconductor device having a full silicide gate electrode can be reduced, and the manufacturing cost can be reduced.

以下、本発明の実施の形態を図面に基づいて詳細に説明する。以下の実施形態では、ｎ型のＭＯＳトランジスタ（以下、ｎＭＯＳ）とｐ型のＭＯＳトランジスタ（以下、ｐＭＯＳ）のゲート電極を、それぞれ異なる組成でフルシリサイド化したPhase Controlled ＦＵＳＩ電極を設けた半導体装置の製造に本発明を適用した手順を説明する。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In the following embodiments, a semiconductor device provided with a Phase Controlled FUSI electrode in which the gate electrodes of an n-type MOS transistor (hereinafter referred to as nMOS) and a p-type MOS transistor (hereinafter referred to as pMOS) are fully silicided with different compositions. A procedure in which the present invention is applied to production will be described.

＜第１実施形態＞
先ず、図１（１）に示すように、単結晶シリコンからなる半導体基板１を用意し、素子分離３およびウェル拡散層（図示省略）の形成、およびチャネルの不純物イオン注入工程を従来プロセスと同様に実施する。 <First Embodiment>
First, as shown in FIG. 1A, a semiconductor substrate 1 made of single crystal silicon is prepared, and element isolation 3 and well diffusion layer (not shown) formation and channel impurity ion implantation steps are the same as in the conventional process. To implement.

次に、高誘電率材料からなるゲート絶縁膜５を介して、多結晶シリコンからなるpolySiゲート電極７をパターン形成する。この際先ず、ＨｆＳｉＯＮのような金属シリコン酸化物からなる高誘電率材料膜を成膜し、この上部に多結晶シリコン膜を１００ｎｍの膜厚で堆積成膜した後、polySiゲート電極７加工の為のマスク材を堆積成膜する。マスク材としては、例えばＬＰ−ＣＶＤ法によって形成した窒化シリコン膜（ＬＰ−ＳｉＮ）およびＴＥＯＳ膜、アモルファスシリコン膜をこの順に堆積してなる。そして、これらのマスク材をパターンエッチングしてオフセットパターン９を形成し、このオフセットパタ−ン９をマスクにしたドライエッチングにより多結晶シリコン膜および高誘電率材料膜をパターニングすることにより、polySiゲート電極７をパターン形成する。polySiゲート電極７形成後には、polySiゲート電極７の側壁酸化を行う。また、polySiゲート電極７上には、オフセットパターン９として窒化シリコン膜を除去せずに残しておく。   Next, a polySi gate electrode 7 made of polycrystalline silicon is patterned through a gate insulating film 5 made of a high dielectric constant material. At this time, first, a high dielectric constant material film made of a metal silicon oxide such as HfSiON is formed, and a polycrystalline silicon film is deposited thereon to a thickness of 100 nm, and then the polySi gate electrode 7 is processed. The mask material is deposited and formed. As the mask material, for example, a silicon nitride film (LP-SiN) formed by LP-CVD, a TEOS film, and an amorphous silicon film are deposited in this order. Then, these mask materials are subjected to pattern etching to form an offset pattern 9, and the polycrystalline silicon film and the high dielectric constant material film are patterned by dry etching using the offset pattern 9 as a mask, thereby forming a polySi gate electrode. 7 is formed into a pattern. After the polySi gate electrode 7 is formed, side wall oxidation of the polySi gate electrode 7 is performed. On the polySi gate electrode 7, the silicon nitride film is left as an offset pattern 9 without being removed.

次に、図１（２）に示すように、polySiゲート電極７の側壁にＬＰ−ＳｉＮからなるＳｉＮサイドウォール１１を形成する。次いで、不純物イオン注入とスパイクアニールを行うことにより、Halo（図示省略）およびソース／ドレイン拡散層のエクステンション１３を形成する。尚、この工程は、レジストパターンをマスクに用いることにより、ｐＭＯＳ形成領域１ｐとｎＭＯＳ形成領域１ｎとに対して個別に不純物イオン注入を行う。   Next, as shown in FIG. 1B, SiN sidewalls 11 made of LP-SiN are formed on the sidewalls of the polySi gate electrode 7. Next, impurity ions are implanted and spike annealing is performed to form Halo (not shown) and source / drain diffusion layer extensions 13. In this step, impurity ions are individually implanted into the pMOS formation region 1p and the nMOS formation region 1n by using the resist pattern as a mask.

その後、図１（３）に示すように、さらにＳｉＮサイドウォール１５、およびノンドープの酸化シリコンからなるＮＳＧサイドウォール１７を形成する。この際、先ずＬＰ−ＳｉＮ膜を成膜し、次に準常圧ＣＶＤ法によって不純物を含有しない酸化シリコン（ＮＳＧ）膜を成膜し、その後ＮＳＧ膜およびＬＰ−ＳｉＮ膜をドライエッチングすることにより、所望の膜厚のＳｉＮサイドウォール１５およびＮＳＧサイドウォール１７を得る。   Thereafter, as shown in FIG. 1C, an SiN sidewall 15 and an NSG sidewall 17 made of non-doped silicon oxide are further formed. At this time, an LP-SiN film is first formed, then a silicon oxide (NSG) film not containing impurities is formed by a quasi-atmospheric pressure CVD method, and then the NSG film and the LP-SiN film are dry-etched. Then, the SiN sidewall 15 and the NSG sidewall 17 having a desired film thickness are obtained.

以上の後、不純物イオン注入と、活性化のためのスパイクアニールを行うことにより、ソース／ドレイン拡散層１９を形成する。尚、この工程は、レジストパターンをマスクに用いることにより、ｐＭＯＳ形成領域１ｐとｎＭＯＳ形成領域１ｎとに対して個別に不純物イオン注入を行う。   Thereafter, impurity ion implantation and spike annealing for activation are performed to form the source / drain diffusion layer 19. In this step, impurity ions are individually implanted into the pMOS formation region 1p and the nMOS formation region 1n by using the resist pattern as a mask.

次に、図１（４）に示すように、ＮＳＧサイドウォール１７を除去する。その後、ソース／ドレイン拡散層１９の表面層に対してイオン注入を行う。ここでは、例えばフッ素、酸素、またはアルゴンのイオン注入を行う。このイオン注入においては、例えば、既に形成されているソース／ドレイン拡散層１９の特性を変化させることのない元素または分子をイオン注入によって導入する。このようなイオン注入により、半導体基板１の結晶性を変化させる。尚、ＮＳＧサイドウォール１７を除去する前に、このイオン注入を行い、その後ＮＳＧサイドウォール１７を除去する手順であっても良い。   Next, as shown in FIG. 1 (4), the NSG sidewall 17 is removed. Thereafter, ion implantation is performed on the surface layer of the source / drain diffusion layer 19. Here, for example, ion implantation of fluorine, oxygen, or argon is performed. In this ion implantation, for example, an element or molecule that does not change the characteristics of the already formed source / drain diffusion layer 19 is introduced by ion implantation. The crystallinity of the semiconductor substrate 1 is changed by such ion implantation. Note that this ion implantation may be performed before the NSG sidewall 17 is removed, and then the NSG sidewall 17 may be removed.

次に、図２（１）に示すように、polySiゲート電極７およびオフセットパターン９などを覆う状態で、ＬＰ−ＳｉＮ膜（以下ＳｉＮ膜）２１を堆積成膜し、引き続きpolySiゲート電極７およびオフセットパターン９を埋め込む状態で酸化シリコン膜２３を堆積成膜する。その後、ＳｉＮ膜２１をストッパとして酸化シリコン膜２３をＣＭＰ(Chemical Mechanical Polishing)研磨する。   Next, as shown in FIG. 2A, an LP-SiN film (hereinafter referred to as SiN film) 21 is deposited in a state of covering the polySi gate electrode 7 and the offset pattern 9, and the polySi gate electrode 7 and the offset pattern are subsequently formed. A silicon oxide film 23 is deposited while the pattern 9 is embedded. Thereafter, the silicon oxide film 23 is polished by CMP (Chemical Mechanical Polishing) using the SiN film 21 as a stopper.

次に、図２（２）に示すように、ドライエッチングによりＳｉＮサイドウォール１１、ＳｉＮ膜２１、ＳｉＮからなるオフセットパターン（９）をドライエッチングによって除去し、polySiゲート電極７を露出させる。尚、このエッチングにおいては、酸化シリコン膜２３も膜減りする。   Next, as shown in FIG. 2B, the offset pattern (9) composed of the SiN sidewall 11, the SiN film 21, and SiN is removed by dry etching, and the polySi gate electrode 7 is exposed. In this etching, the silicon oxide film 23 is also reduced.

尚、上述までの工程で、半導体基板１上に抵抗素子などの他の素子を形成した場合、これらの素子をレジストパターンで覆った状態で上記ドライエッチングを行う。これにより、他の素子上をＬＰ−ＳｉＮ膜２１、ＳｉＮからなるオフセットパターン（９）で覆った状態に保つこととする。ドライエッチングの終了後にはレジストパターンを除去する。   When other elements such as resistance elements are formed on the semiconductor substrate 1 in the above steps, the dry etching is performed with these elements covered with a resist pattern. Thus, the other elements are kept covered with the LP-SiN film 21 and the offset pattern (9) made of SiN. After the dry etching is completed, the resist pattern is removed.

次に、図２（３）に示すように、ｐＭＯＳ形成領域１ｐ以外のpolySiゲート電極７をレジストパターン２５で覆う。この状態で、ｐＭＯＳ形成領域１ｐのpolySiゲート電極７の上部を選択的にドライエッチングする。これにより、ｐＭＯＳ形成領域１ｐのpolySiゲート電極７の体積を、ｎＭＯＳ形成領域１ｎのpolySiゲート電極７の体積よりも小さくする。ドライエッチングの終了後にはレジストパターン２５を除去する。   Next, as shown in FIG. 2 (3), the polySi gate electrode 7 other than the pMOS formation region 1 p is covered with a resist pattern 25. In this state, the upper part of the polySi gate electrode 7 in the pMOS formation region 1p is selectively dry etched. As a result, the volume of the polySi gate electrode 7 in the pMOS formation region 1p is made smaller than the volume of the polySi gate electrode 7 in the nMOS formation region 1n. After the dry etching is completed, the resist pattern 25 is removed.

次に、図２（４）に示すように、酸化シリコン膜２３をドライエッチングによって除去する。   Next, as shown in FIG. 2D, the silicon oxide film 23 is removed by dry etching.

次いで、図３（１）に示すように、ＳｉＮサイドウォール１１、ＳｉＮ膜２１をドライエッチングすることにより、半導体基板１上から除去し、polySiゲート電極７の側壁のみにＳｉＮサイドウォール２１ａとして残す。   Next, as shown in FIG. 3A, the SiN sidewall 11 and the SiN film 21 are removed from the semiconductor substrate 1 by dry etching, and left as the SiN sidewall 21 a only on the sidewall of the polySi gate electrode 7.

次に、図３（２）に示すように、酸化処理を行うことによりソース／ドレイン拡散層１９の表面に所定膜厚の酸化膜３１を形成する。この場合、ソース／ドレイン拡散層１９の表面には、先の図１（４）を用いて説明した工程でイオン注入が行われているため、酸化速度が速められて増速酸化が進む。これにより、所定膜厚の酸化膜３１を形成する。また、この工程では、polySiゲート電極７の露出面においても酸化が進む。これにより、ソース／ドレイン拡散層１９表面の酸化膜３１と比較して充分に膜厚の薄い酸化薄膜３３が、polySiゲート電極７の露出面に形成される。この酸化薄膜３３は、無視できる程度に薄い膜であっても良い。   Next, as shown in FIG. 3B, an oxide film 31 having a predetermined thickness is formed on the surface of the source / drain diffusion layer 19 by performing an oxidation treatment. In this case, ion implantation is performed on the surface of the source / drain diffusion layer 19 in the process described with reference to FIG. 1 (4), so that the oxidation rate is increased and accelerated oxidation proceeds. Thereby, an oxide film 31 having a predetermined thickness is formed. In this process, oxidation also proceeds on the exposed surface of the polySi gate electrode 7. As a result, an oxide thin film 33 that is sufficiently thinner than the oxide film 31 on the surface of the source / drain diffusion layer 19 is formed on the exposed surface of the polySi gate electrode 7. The oxide thin film 33 may be a thin film that can be ignored.

次に、図３（３）に示すように、酸化膜３１および酸化薄膜３３を覆う状態で、例えばニッケル（Ｎｉ）からなる金属膜３５をスパッタ成膜する。   Next, as shown in FIG. 3 (3), a metal film 35 made of, for example, nickel (Ni) is formed by sputtering while covering the oxide film 31 and the oxide thin film 33.

その後、図３（４）に示すように、熱処理を施すことにより、polySiゲート電極７をフルシリサイド化させたフルシリサイドゲート３７ａ、３７ｂとし、ソース／ドレイン拡散層１９の表面層にシリサイド層３９を形成する。ここでは、polySiゲート電極７がフルシリサイド化するまで熱処理を行う。このシリサイド化においては、酸化膜３１および酸化薄膜３３を介してこの下層のpolySiゲート電極７およびソース／ドレイン拡散層１９に金属材料が供給されてシリサイド化が進行する。   Thereafter, as shown in FIG. 3 (4), heat treatment is performed to form fully silicided gates 37 a and 37 b in which the polySi gate electrode 7 is fully silicided, and a silicide layer 39 is formed on the surface layer of the source / drain diffusion layer 19. Form. Here, heat treatment is performed until the polySi gate electrode 7 is fully silicided. In this silicidation, a metal material is supplied to the underlying polySi gate electrode 7 and the source / drain diffusion layer 19 via the oxide film 31 and the oxide thin film 33, and silicidation proceeds.

この際、ｐＭＯＳ形成領域１ｐのpolySiゲート電極７の体積が、ｎＭＯＳ形成領域１ｎのpolySiゲート電極７の体積よりも小さいことから、ｐＭＯＳ形成領域１ｐのpolySiゲート電極７は、ｎＭＯＳ領域のpolySiゲート電極７よりも金属リッチにシリサイド化される。これにより、例えば金属膜３５としてニッケル（Ｎｉ）を用いた場合、ｐＭＯＳ形成領域１ｐのpolySiゲート電極７を、Ｎｉ3Ｓｉの組成でフルシリサイド化されたフルシリサイドゲート３７ａとする。一方、ｎＭＯＳ形成領域１ｎのpolySiゲート電極７を、ＮｉＳｉ2の組成でフルシリサイド化されたフルシリサイドゲート３７ｂとする。 At this time, since the volume of the polySi gate electrode 7 in the pMOS formation region 1p is smaller than the volume of the polySi gate electrode 7 in the nMOS formation region 1n, the polySi gate electrode 7 in the pMOS formation region 1p is a polySi gate electrode in the nMOS region. Silicided to a metal richer than 7. Thus, for example, when nickel (Ni) is used as the metal film 35, the polySi gate electrode 7 in the pMOS formation region 1p is a full silicide gate 37a that is fully silicided with a composition of Ni 3 Si. On the other hand, the polySi gate electrode 7 in the nMOS formation region 1n is a full silicide gate 37b that is fully silicided with a composition of NiSi 2 .

これによりｐＭＯＳ形成領域１ｐとｎＭＯＳ形成領域１ｎとで、仕事関数の異なるフルシリサイドゲート３７ａ，３５ｂを形成し、高誘電率材料からなるゲート絶縁膜５においての、フェルミレベル・ピニングによるしきい値電圧のシフトを防止する。   Thereby, full silicide gates 37a and 35b having different work functions are formed in the pMOS formation region 1p and the nMOS formation region 1n, and the threshold voltage due to Fermi level pinning in the gate insulating film 5 made of a high dielectric constant material. To prevent shifts.

また、ソース／ドレイン拡散層１９上には、polySiゲート電極７の露出面の酸化薄膜３３よりも膜厚が充分に厚い酸化膜３１が形成されている。このため、polySiゲート電極７よりも金属の供給が抑えられてシリサイド化が進行し難い。これにより、ソース／ドレイン拡散層１９の表面層のみがシリサイド化されたシリサイド層３９が形成される。   On the source / drain diffusion layer 19, an oxide film 31 that is sufficiently thicker than the oxide thin film 33 on the exposed surface of the polySi gate electrode 7 is formed. For this reason, the supply of metal is suppressed more than the polySi gate electrode 7 and silicidation does not proceed easily. Thereby, a silicide layer 39 in which only the surface layer of the source / drain diffusion layer 19 is silicided is formed.

以上のシリサイド化の後には、残された金属膜３５をエッチング除去し、さらに必要に応じて酸化膜３１および酸化薄膜３３をエッチング除去する。   After the silicidation described above, the remaining metal film 35 is removed by etching, and the oxide film 31 and the oxide thin film 33 are removed by etching as necessary.

これにより、図３（５）に示すように、それぞれの組成でフルシリサイド化されたフルシリサイドゲート３７ａ，３７ｂと、表面がシリサイド層３９で覆われたソース／ドレイン拡散層１９を備えたｐＭＯＳおよびｎＭＯＳを有する半導体装置４１が得られる。   Thereby, as shown in FIG. 3 (5), the pMOS including the full silicide gates 37a and 37b fully silicided with the respective compositions and the source / drain diffusion layer 19 whose surface is covered with the silicide layer 39 and A semiconductor device 41 having an nMOS is obtained.

以上説明した第１実施形態では、図３（４）を用いて説明したように、polySiゲート電極７の露出面に酸化薄膜３３が設けられ、ソース／ドレイン拡散層１９の表面に酸化薄膜３３よりも充分に厚膜の酸化膜３１を設けた状態でシリサイド化が行われる。このため、ソース／ドレイン拡散層１９の表面に対しては、polySiゲート電極７よりもシリサイド反応の速度を充分に遅くすることができる。そして、酸化膜３１の膜厚と酸化薄膜３３の膜厚との差を制御することにより、polySiゲート電極７をフルシリサイド化させる間に、ソース／ドレイン拡散層１９の表面に制御された膜厚のシリサイド層を形成することができる。   In the first embodiment described above, the oxide thin film 33 is provided on the exposed surface of the polySi gate electrode 7 and the surface of the source / drain diffusion layer 19 is formed by the oxide thin film 33 as described with reference to FIG. In addition, silicidation is performed in a state where a sufficiently thick oxide film 31 is provided. For this reason, the speed of the silicide reaction can be made sufficiently slower than that of the polySi gate electrode 7 with respect to the surface of the source / drain diffusion layer 19. Then, by controlling the difference between the film thickness of the oxide film 31 and the film thickness of the oxide thin film 33, the film thickness controlled on the surface of the source / drain diffusion layer 19 while the polySi gate electrode 7 is fully silicided. The silicide layer can be formed.

したがって、ゲート電極をフルシリサイド化したフルシリサイドゲート３７ａ、３７ｂと、ソース／ドレイン拡散層１９表面のシリサイド層３９とを、同一のシリサイド化工程で形成することが可能になる。これにより、フルシリサイドゲート３７ａ、３７ｂを備えた半導体装置の製造工程数を削減し、製造コストの低減を図ることが可能になる。   Therefore, the full silicide gates 37a and 37b in which the gate electrode is fully silicided and the silicide layer 39 on the surface of the source / drain diffusion layer 19 can be formed in the same silicidation process. As a result, the number of manufacturing steps of the semiconductor device having the full silicide gates 37a and 37b can be reduced, and the manufacturing cost can be reduced.

尚、上述した第１実施形態では、図１（４）を用いて説明した工程でイオン注入を行い、図２（１）〜図３（１）を用いて説明したようにｐＭＯＳ形成領域１ｐとｎＭＯＳ形成領域１ｎとでpolySiゲート電極７の体積を調整した後、図３（２）に示すように酸化処理によって酸化膜３１を形成する工程を行った。しかしながら、図１（４）のイオン注入の後、図３（２）の酸化処理によって酸化膜３１を形成し、その後図２（１）〜図３（１）、さらにはその後の図３（３）以降の工程を行っても良い。このようにすることで、酸化処理の工程では、polySiゲート電極７の露出表面に酸化薄膜が形成されることを防止できる。このため、シリサイド化の工程においては、ソース／ドレイン拡散層１９表面のシリサイド化の反応速度に対して、polySiゲート電極７のシリサイド化の反応速度を効果的に速めることができる。   In the first embodiment described above, ion implantation is performed in the process described with reference to FIG. 1 (4), and the pMOS formation region 1p and the pMOS formation region 1p are described with reference to FIGS. 2 (1) to 3 (1). After adjusting the volume of the polySi gate electrode 7 with the nMOS formation region 1n, a step of forming an oxide film 31 by oxidation treatment was performed as shown in FIG. However, after the ion implantation of FIG. 1 (4), the oxide film 31 is formed by the oxidation treatment of FIG. 3 (2), and then FIG. 2 (1) to FIG. 3 (1) and further FIG. ) The following steps may be performed. By doing so, it is possible to prevent an oxide thin film from being formed on the exposed surface of the polySi gate electrode 7 in the oxidation process. Therefore, in the silicidation process, the silicidation reaction rate of the polySi gate electrode 7 can be effectively increased with respect to the silicidation reaction rate of the surface of the source / drain diffusion layer 19.

＜第２実施形態＞
第１実施形態において図１（１）〜図１（４）および図２（１）〜図２（３）を用いて説明したと同様の手順を行う。これにより、図４（１）に示すようにｐＭＯＳ形成領域１ｐのpolySiゲート電極７の上部を選択的にドライエッチングし、ｐＭＯＳ形成領域１ｐのpolySiゲート電極７の体積を、ｎＭＯＳ形成領域１ｎのpolySiゲート電極７の体積よりも小さくする。その後、酸化シリコン膜２３をドライエッチングによって除去する。 Second Embodiment
In the first embodiment, the same procedure as described with reference to FIGS. 1 (1) to 1 (4) and FIGS. 2 (1) to 2 (3) is performed. As a result, as shown in FIG. 4 (1), the upper part of the polySi gate electrode 7 in the pMOS formation region 1p is selectively dry-etched, and the volume of the polySi gate electrode 7 in the pMOS formation region 1p is changed to the polySi gate in the nMOS formation region 1n. The volume is made smaller than the volume of the gate electrode 7. Thereafter, the silicon oxide film 23 is removed by dry etching.

次に、図４（２）に示すように、ｐＭＯＳ形成領域１ｐのエッチングされたpolySiゲート電極７の上部のＳｉＮサイドウォール１１の内壁に、ＳｉＮサイドウォール５１を形成する。ここでは、ＳｉＮ膜を堆積成膜した後、ドライエッチングを行うことによりＳｉＮサイドウォール５１を形成する。このため、ＳｉＮ膜２１の外側側壁にもＳｉＮサイドウォール５１が形成される。   Next, as shown in FIG. 4B, an SiN sidewall 51 is formed on the inner wall of the SiN sidewall 11 on the etched polySi gate electrode 7 in the pMOS formation region 1p. Here, the SiN sidewall 51 is formed by performing dry etching after depositing the SiN film. For this reason, the SiN sidewall 51 is also formed on the outer sidewall of the SiN film 21.

次に、図４（３）に示すように、ｐＭＯＳ形成領域１ｐ以外のpolySiゲート電極７をレジストパターン５３で覆う。この状態で、ｐＭＯＳ形成領域１ｐのpolySiゲート電極７の中心部を選択的にドライエッチングしてＵ型のpolySiゲート電極７とする。これにより、ｐＭＯＳ形成領域１ｐのpolySiゲート電極７の体積を、ｎＭＯＳ形成領域１ｎのpolySiゲート電極７の体積よりもさらに小さくする。ドライエッチングの終了後にはレジストパターン５３を除去する。   Next, as shown in FIG. 4 (3), the polySi gate electrode 7 other than the pMOS formation region 1 p is covered with a resist pattern 53. In this state, the central portion of the polySi gate electrode 7 in the pMOS formation region 1p is selectively dry etched to form a U-shaped polySi gate electrode 7. As a result, the volume of the polySi gate electrode 7 in the pMOS formation region 1p is made smaller than the volume of the polySi gate electrode 7 in the nMOS formation region 1n. After the dry etching is completed, the resist pattern 53 is removed.

以降は、第１実施形態において図３（１）〜図３（５）を用いて説明したと同様の手順を行う。   Thereafter, the same procedure as described in the first embodiment with reference to FIGS. 3 (1) to 3 (5) is performed.

すなわち先ず、図４（４）に示すように、ＳｉＮサイドウォール１１，（５１）、ＳｉＮ膜２１をドライエッチングすることにより、半導体基板１上から除去し、polySiゲート電極７の側壁のみにＳｉＮサイドウォール２１ａとして残す。   That is, first, as shown in FIG. 4 (4), the SiN sidewalls 11, 51, and the SiN film 21 are removed from the semiconductor substrate 1 by dry etching, and the SiN side walls are formed only on the side walls of the polySi gate electrode 7. Leave as wall 21a.

次に、図４（５）に示すように、酸化処理を行うことによりソース／ドレイン拡散層１９の表面に酸化膜３１を形成する。この場合、ソース／ドレイン拡散層１９の表面には、先の図１（４）を用いて説明した工程でイオン注入が行われているため、酸化速度が速められて増速酸化が進む。これにより、所定膜厚の酸化膜３１を形成する。また、この工程では、polySiゲート電極７の露出面においても酸化が進む。これにより、ソース／ドレイン拡散層１９表面の酸化膜３１と比較して充分に膜厚の薄い酸化薄膜３３が形成される。この酸化薄膜３３は、無視できる程度に薄い膜であっても良い。   Next, as shown in FIG. 4 (5), an oxide film 31 is formed on the surface of the source / drain diffusion layer 19 by performing an oxidation treatment. In this case, ion implantation is performed on the surface of the source / drain diffusion layer 19 in the process described with reference to FIG. 1 (4), so that the oxidation rate is increased and accelerated oxidation proceeds. Thereby, an oxide film 31 having a predetermined thickness is formed. In this process, oxidation also proceeds on the exposed surface of the polySi gate electrode 7. As a result, an oxide thin film 33 having a sufficiently smaller thickness than the oxide film 31 on the surface of the source / drain diffusion layer 19 is formed. The oxide thin film 33 may be a thin film that can be ignored.

次に、図５（１）に示すように、酸化膜３１および酸化薄膜３３を覆う状態で、例えばニッケル（Ｎｉ）からなる金属膜３５をスパッタ成膜する。   Next, as shown in FIG. 5A, a metal film 35 made of, for example, nickel (Ni) is formed by sputtering so as to cover the oxide film 31 and the oxide thin film 33.

次に、図５（２）に示すように、熱処理を施すことにより、polySiゲート電極７をフルシリサイド化させたフルシリサイドゲート３７ａ，３７ｂとし、ソース／ドレイン拡散層１９の表面層にシリサイド層３９を形成する。ここでは、polySiゲート電極７がフルシリサイド化するまで熱処理を行う。このシリサイド化においては、酸化膜３１および酸化薄膜３３を介してこの下層のpolySiゲート電極７およびソース／ドレイン拡散層１９に金属材料が供給されてシリサイド化が進行する。   Next, as shown in FIG. 5 (2), heat treatment is performed to form full silicide gates 37 a and 37 b in which the polySi gate electrode 7 is fully silicided, and a silicide layer 39 is formed on the surface layer of the source / drain diffusion layer 19. Form. Here, heat treatment is performed until the polySi gate electrode 7 is fully silicided. In this silicidation, a metal material is supplied to the underlying polySi gate electrode 7 and the source / drain diffusion layer 19 via the oxide film 31 and the oxide thin film 33, and silicidation proceeds.

この際、ｐＭＯＳ形成領域１ｐのpolySiゲート電極７の体積が、ｎＭＯＳ形成領域１ｎのpolySiゲート電極７の体積よりも小さいことから、ｐＭＯＳ形成領域１ｐのpolySiゲート電極７は、ｎＭＯＳ領域のpolySiゲート電極７よりも金属リッチにシリサイド化される。これにより、例えば金属膜３５としてニッケル（Ｎｉ）を用いた場合、ｐＭＯＳ形成領域１ｐのpolySiゲート電極７を、Ｎｉ3Ｓｉの組成でフルシリサイド化されたフルシリサイドゲート３７ａとする。一方、ｎＭＯＳ形成領域１ｎのpolySiゲート電極７を、ＮｉＳｉ2の組成でフルシリサイド化されたフルシリサイドゲート３７ｂとする。 At this time, since the volume of the polySi gate electrode 7 in the pMOS formation region 1p is smaller than the volume of the polySi gate electrode 7 in the nMOS formation region 1n, the polySi gate electrode 7 in the pMOS formation region 1p is a polySi gate electrode in the nMOS region. Silicided to a metal richer than 7. Thus, for example, when nickel (Ni) is used as the metal film 35, the polySi gate electrode 7 in the pMOS formation region 1p is a full silicide gate 37a that is fully silicided with a composition of Ni 3 Si. On the other hand, the polySi gate electrode 7 in the nMOS formation region 1n is a full silicide gate 37b that is fully silicided with a composition of NiSi 2 .

これによりｐＭＯＳ形成領域１ｐとｎＭＯＳ形成領域１ｎとで、仕事関数の異なるフルシリサイドゲート３７ａ，３５ｂを形成し、高誘電率材料からなるゲート絶縁膜５においての、フェルミレベル・ピニングによるしきい値電圧のシフトを防止する。   Thereby, full silicide gates 37a and 35b having different work functions are formed in the pMOS formation region 1p and the nMOS formation region 1n, and the threshold voltage due to Fermi level pinning in the gate insulating film 5 made of a high dielectric constant material. To prevent shifts.

また、ソース／ドレイン拡散層１９上には、polySiゲート電極７の露出面の酸化薄膜３３よりも膜厚が充分に厚い酸化膜３１が形成されている。このため、polySiゲート電極７よりも金属の供給が抑えられてシリサイド化が進行し難い。これにより、ソース／ドレイン拡散層１９の表面層のみがシリサイド化されたシリサイド層３９が形成される。   On the source / drain diffusion layer 19, an oxide film 31 that is sufficiently thicker than the oxide thin film 33 on the exposed surface of the polySi gate electrode 7 is formed. For this reason, the supply of metal is suppressed more than the polySi gate electrode 7 and silicidation does not proceed easily. Thereby, a silicide layer 39 in which only the surface layer of the source / drain diffusion layer 19 is silicided is formed.

以上のシリサイド化の後には、残された金属膜３５をエッチング除去し、さらに必要に応じて酸化膜３１および酸化薄膜３３をエッチング除去する。   After the silicidation described above, the remaining metal film 35 is removed by etching, and the oxide film 31 and the oxide thin film 33 are removed by etching as necessary.

これにより、図５（３）に示すように、それぞれの組成でフルシリサイド化されたフルシリサイドゲート３７ａ，３７ｂと、表面がシリサイド層３９で覆われたソース／ドレイン拡散層１９を備えたｐＭＯＳおよびｎＭＯＳを有する半導体装置６１が得られる。また特に、ｐＭＯＳのフルシリサイドゲート３７ａが、Ｕ字型に形成されたものとなる。   As a result, as shown in FIG. 5 (3), the pMOS including the full silicide gates 37a and 37b fully silicided with the respective compositions and the source / drain diffusion layer 19 whose surface is covered with the silicide layer 39 and A semiconductor device 61 having an nMOS is obtained. In particular, a pMOS full silicide gate 37a is formed in a U-shape.

以上説明した第２実施形態であっても、図５（２）を用いて説明したようにpolySiゲート電極７の露出面に酸化薄膜３３が設けられ、ソース／ドレイン拡散層１９の表面に酸化薄膜３３よりも充分に厚膜の酸化膜３１を設けた状態でシリサイド化が行われる。このため、第１実施形態と同様に、ゲート電極をフルシリサイド化したフルシリサイドゲート３７ａ，３７ｂと、ソース／ドレイン拡散層１９表面のシリサイド層３９とを、同一のシリサイド化工程で形成することが可能になる。これにより、フルシリサイドゲート電極を備えた半導体装置の製造工程数を削減し、製造コストの低減を図ることが可能になる。   Even in the second embodiment described above, the oxide thin film 33 is provided on the exposed surface of the polySi gate electrode 7 and the oxide thin film is formed on the surface of the source / drain diffusion layer 19 as described with reference to FIG. Silicidation is performed with the oxide film 31 thicker than 33 provided. For this reason, as in the first embodiment, the full silicide gates 37a and 37b in which the gate electrode is fully silicided and the silicide layer 39 on the surface of the source / drain diffusion layer 19 can be formed in the same silicidation process. It becomes possible. As a result, the number of manufacturing steps of a semiconductor device having a full silicide gate electrode can be reduced, and the manufacturing cost can be reduced.

また、ｐＭＯＳのフルシリサイドゲート３７ａをＵ字型としたことで、このフルシリサイドゲート３７ａの体積をさらに小さくすることができ、フルシリサイドゲート３７ａの低抵抗化を図ることが可能になる。   Since the pMOS full silicide gate 37a is U-shaped, the volume of the full silicide gate 37a can be further reduced, and the resistance of the full silicide gate 37a can be reduced.

尚、上述した第２実施形態においても、図１（４）を用いて説明した工程でイオン注入の後、酸化処理によって酸化膜３１し、その後図４（１）〜図３（４）で説明した工程を行い、次に図５（１）以降の工程を行っても良い。このようにすることで、ソース／ドレイン拡散層１９表面のシリサイド化の反応速度に対して、polySiゲート電極７のシリサイド化の反応速度を効果的に速めることができるは、第１実施形態と同様である。   Also in the second embodiment described above, after the ion implantation in the step described with reference to FIG. 1 (4), the oxide film 31 is formed by oxidation treatment, and thereafter described with reference to FIGS. 4 (1) to 3 (4). Then, the steps after FIG. 5A may be performed. In this way, the silicidation reaction rate of the polySi gate electrode 7 can be effectively increased with respect to the silicidation reaction rate of the surface of the source / drain diffusion layer 19 as in the first embodiment. It is.

第１実施形態を説明する断面工程図（その１）である。FIG. 6 is a sectional process diagram (part 1) for explaining the first embodiment; 第１実施形態を説明する断面工程図（その２）である。It is sectional process drawing (the 2) explaining 1st Embodiment. 第１実施形態を説明する断面工程図（その３）である。FIG. 6 is a sectional process diagram (part 3) for explaining the first embodiment; 第２実施形態を説明する断面工程図（その１）である。It is sectional process drawing (the 1) explaining 2nd Embodiment. 第２実施形態を説明する断面工程図（その２）である。It is sectional process drawing (the 2) explaining 2nd Embodiment.

符号の説明Explanation of symbols

１…半導体基板、５…高誘電ゲート絶縁膜、７…ポリシリコンゲート電極、９…オフセットパターン、１１，１５，２１ａ…ＳｉＮサイドウォール、１９…ソース／ドレイン拡散層、３１…酸化膜、３５…金属膜、３７ａ，３７ｂ…フルシリサイドゲート、３９…シリサイド層、４１，６１…半導体装置   DESCRIPTION OF SYMBOLS 1 ... Semiconductor substrate, 5 ... High dielectric gate insulating film, 7 ... Polysilicon gate electrode, 9 ... Offset pattern, 11, 15, 21a ... SiN sidewall, 19 ... Source / drain diffused layer, 31 ... Oxide film, 35 ... Metal film, 37a, 37b ... Full silicide gate, 39 ... Silicide layer, 41, 61 ... Semiconductor device

Claims (5)

半導体基板上にシリコンからなるゲート電極をパターン形成する第１工程と、
前記ゲート電極脇の前記半導体基板の表面層にソース／ドレイン拡散層を形成する第２工程と、
前記ゲート電極の側壁に絶縁性のサイドウォールを形成する第３工程と、
前記ゲート電極の露出表面に対して前記ソース／ドレイン拡散層の表面に選択的に酸化膜を形成する第４工程と、
前記サイドウォールが形成された前記ゲート電極および前記酸化膜で覆われた前記ソース／ドレイン拡散層を覆う状態で金属膜を成膜した後、熱処理を行うことによって当該ゲート電極をフルシリサイド化させると共に当該酸化膜下の前記ソース／ドレイン拡散層の表面層にシリサイド層を形成する第５工程とを行う
ことを特徴とする半導体装置の製造方法。 A first step of patterning a gate electrode made of silicon on a semiconductor substrate;
A second step of forming a source / drain diffusion layer in a surface layer of the semiconductor substrate beside the gate electrode;
A third step of forming an insulating sidewall on the sidewall of the gate electrode;
A fourth step of selectively forming an oxide film on the surface of the source / drain diffusion layer with respect to the exposed surface of the gate electrode;
A metal film is formed so as to cover the gate electrode on which the sidewall is formed and the source / drain diffusion layer covered with the oxide film, and then the gate electrode is fully silicided by performing a heat treatment. And a fifth step of forming a silicide layer on the surface layer of the source / drain diffusion layer under the oxide film. 請求項１記載の半導体装置の製造方法において、
第４工程では、前記ソース／ドレイン拡散層の表面層へのイオン注入とその後の酸化処理とによって前記酸化膜を形成する
ことを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
In the fourth step, the oxide film is formed by ion implantation into the surface layer of the source / drain diffusion layer and subsequent oxidation treatment. 請求項２記載の半導体装置の製造方法において、
前記第４工程では、酸素、フッ素、またはアルゴンのイオン注入を行う
ことを特徴とする半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 2.
In the fourth step, oxygen, fluorine, or argon ions are implanted. A method for manufacturing a semiconductor device. 請求項１記載の半導体装置の製造方法において、
前記第１工程では、上部にオフセットパターンを積層させた状態で前記ゲート電極をパターン形成し、
前記第４工程では、前記オフセットパターンをマスクに用いて前記ソース／ドレイン拡散層の表面に選択的に酸化膜を形成する
ことを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
In the first step, the gate electrode is patterned in a state where an offset pattern is stacked on the upper part,
In the fourth step, an oxide film is selectively formed on the surface of the source / drain diffusion layer using the offset pattern as a mask. 請求項１記載の半導体装置の製造方法において、
前記第１工程では、金属酸化物を含有する高誘電体材料からなるゲート絶縁膜を介して前記ゲート電極をパターン形成する
ことを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
In the first step, the gate electrode is patterned through a gate insulating film made of a high dielectric material containing a metal oxide.
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