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Abstract
Description
この発明は、トランスファートランジスタのゲート電圧を断熱的に変化させることにより、トランスファートランジスタを通って流れる電流を低減する読み出し装置に関する。 The present invention relates to a readout device that reduces the current flowing through a transfer transistor by adiabatically changing the gate voltage of the transfer transistor.
従来のトランスファートランジスタを通って流れる電流により変化するビット線の電位を読み出す回路構成を、SRAMを例にした場合を図18に示す。従来のSRAM回路は、pMOSトランジスタとnMOSトランジスタとで構成されるCMOSインバータを2つ用いて、一方のCMOSインバータの出力端を他方の入力端に接続するフリップフロップをメモリ素子としている。そして、各CMOSインバータの出力信号を、nMOSトランジスタのトランスファートランジスタを介してビット線に接続しており、1メモリセルにおいて合計6個のトランジスタを備えた構成である。 FIG. 18 shows a case where an SRAM is taken as an example of a circuit configuration for reading the potential of a bit line that changes due to a current flowing through a conventional transfer transistor. A conventional SRAM circuit uses two CMOS inverters composed of a pMOS transistor and an nMOS transistor, and uses a flip-flop connecting the output terminal of one CMOS inverter to the other input terminal as a memory element. The output signal of each CMOS inverter is connected to the bit line via the transfer transistor of the nMOS transistor, and one memory cell has a total of six transistors.
また、ビット線には、微小な電気信号を読み出すためのセンスアンプ、およびビット線の充電放電を高速に行うpMOSFET(P31、P32)とnMOSFET(N31、N32)が接続されている。 In addition, a sense amplifier for reading a minute electric signal and pMOSFETs (P31, P32) and nMOSFETs (N31, N32) that charge and discharge the bit lines at high speed are connected to the bit lines.
従来の読み出し方法は、まずビット線をVDDに充電し、その後ワード線WLをHighとしてトランスファートランジスタをONとする。フリップフロップの2つの出力端子のうち、GNDレベルにある端子に接続されたビット線の電位はVDDからすこし電位が低下する。 In the conventional reading method, first, the bit line is charged to VDD, and then the word line WL is set to High to turn on the transfer transistor. Of the two output terminals of the flip-flop, the potential of the bit line connected to the terminal at the GND level is slightly lowered from VDD.
一方、もう一つのビット線の電位はVDDに固定されたままである。この2つのビット線の電位をセンスアンプに取り込み、VDDおよびVDDからすこし電位が低下した信号をHighおよびLowとしてそれぞれ出力する。 On the other hand, the potential of the other bit line remains fixed at VDD. The potentials of these two bit lines are taken into the sense amplifier, and signals having a slight drop in potential from VDD and VDD are output as High and Low, respectively.
図19はセンスアンプの具体的な回路構成を示す。ENは、センスアンプを動作させるENABLE信号の略である。ENがLowのときは、トランスファートランジスタP13、P14がONとなり、入力信号が取り込まれる。ENがHighのときは、トランジスタN13がONとなり、入力信号がフリップフロップにおいてラッチされる(非特許文献1参照)。
しかしながら、従来の技術によれば、微細化がさらに進み45nm以下となると、素子のしきい値電圧がばらつき、動作速度を速くするために、統計的に考えられるしきい値電圧の最大値よりも電源電圧を大きくとると、しきい値電圧が小さいあるメモリセルにおいては、非常に大きな電流が流れてしまっていた。 However, according to the conventional technique, when the miniaturization further progresses and becomes 45 nm or less, the threshold voltage of the element varies, and in order to increase the operation speed, the statistically considered maximum threshold voltage is exceeded. When the power supply voltage is increased, a very large current flows in a memory cell having a small threshold voltage.
また、このためエレクトロマイグレーションやホットキャリアといった現象が生じてしまっていた。 In addition, for this reason, phenomena such as electromigration and hot carriers have occurred.
本発明の目的は、上記に鑑みてなされたものであり、トランスファートランジスタを流れる電流を小さくすることができ、エレクトロマイグレーションやホットキャリアの問題を生じずにビット線の電位を読み出すことができる読み出し装置を提供することにある。 An object of the present invention has been made in view of the above, and a reading device that can reduce the current flowing through a transfer transistor and can read the potential of a bit line without causing electromigration or hot carrier problems. Is to provide.
上記課題を解決するために、請求項1に記載の本発明は、メモリ内のビット線の電位を読み出すための読み出し装置において、前記ビット線の電位の変化を繰り返し読み出すための第1の制御回路と、前記読み出しにおいて前記電位が減少した場合に前記ビット線をGND電位にするための第2の制御回路と、を備える。
In order to solve the above problem, the present invention according to
また、請求項2に記載の本発明は、メモリ内のビット線の電位を読み出すための読み出し装置において、前記ビット線の電位の変化を繰り返し読み出すための第1の制御回路と、前記読み出しにおいて前記電位が増加した場合に前記ビット線をVDD電位にするための第2の制御回路と、を備える。 According to a second aspect of the present invention, there is provided a reading device for reading a potential of a bit line in a memory, a first control circuit for repeatedly reading a change in the potential of the bit line, and the reading in the reading A second control circuit for setting the bit line to the VDD potential when the potential increases.
また、請求項3に記載の本発明は、電源線に接続されたpMOSFETを用いてビット線を所定の電圧に充電した後、前記ビット線に接続されたトランスファートランジスタをONとして、前記ビット線の電位の変化を読み出すための読み出し装置において、前記トランスファートランジスタのゲート電圧を回路の時定数よりも緩やかに変化させながら、所望の前記トランスファートランジスタのゲート電圧においてビット線の電位の変化を読み出す操作を繰り返し行うための第1の制御回路と、前記ビット線の所定の電圧からの減少を読み出すことができた後は、前記ビット線の電位をGNDに接続されたnMOSFETを用いてGNDとするための第2の制御回路と、を備える。
According to a third aspect of the present invention, after the bit line is charged to a predetermined voltage using the pMOSFET connected to the power supply line, the transfer transistor connected to the bit line is turned ON, and the bit line is In a readout device for reading out a change in potential, an operation of repeatedly reading out a change in potential of a bit line at a desired gate voltage of the transfer transistor while changing the gate voltage of the transfer transistor more slowly than a circuit time constant is repeated. After the first control circuit for performing and the decrease from the predetermined voltage of the bit line can be read out, the first control circuit for setting the potential of the bit line to GND by using an nMOSFET connected to
また、請求項4に記載の本発明は、ビット線の電位をGNDに接続されたnMOSFETを用いてGNDとし、ビット線に接続されたトランスファートランジスタをONとして、ビット線の電位の変化を読み出すための読み出し装置において、前記トランスファートランジスタのゲート電圧を回路の時定数よりも緩やかに変化させながら、所望のトランスファートランジスタのゲート電圧においてビット線の電位の変化を読み出す操作を繰り返し行うための第1の制御回路と、前記ビット線のGNDからの増加を読み出すことができた後は、前記ビット線の電位をVDDに接続されたpMOSFETを用いてVDDとするための第2の制御回路と、を備える。 According to the fourth aspect of the present invention, the potential of the bit line is set to GND using an nMOSFET connected to GND, and the transfer transistor connected to the bit line is turned ON to read a change in the potential of the bit line. The first control for repeatedly performing the operation of reading the change in the potential of the bit line at the gate voltage of the desired transfer transistor while changing the gate voltage of the transfer transistor more slowly than the time constant of the circuit. And a second control circuit for setting the potential of the bit line to VDD using a pMOSFET connected to VDD after the increase from the GND of the bit line can be read out.
また、請求項5に記載の本発明は、請求項3または4において、SRAMにおいて、前記ビット線を所定の電圧に設定し、メモリセル内の前記トランスファートランジスタの前記ゲート電圧を緩やかに変化させながら、所望のトランスファートランジスタのゲート電圧においてビット線の電位の変化を読み出すことを繰り返し行う。 According to a fifth aspect of the present invention, in the SRAM according to the third or fourth aspect, the bit line is set to a predetermined voltage and the gate voltage of the transfer transistor in the memory cell is gradually changed. Then, the change in the potential of the bit line is repeatedly read at the gate voltage of the desired transfer transistor.
また、請求項6に記載の本発明は、請求項3または4において、DRAMにおいて、前記ビット線を所定の電圧に設定し、メモリセル内の前記トランスファートランジスタのゲート電圧を緩やかに変化させながら、所望のトランスファートランジスタのゲート電圧においてビット線の電位の変化を読み出すことを繰り返し行う。 According to a sixth aspect of the present invention, in the DRAM according to the third or fourth aspect, the bit line is set to a predetermined voltage and the gate voltage of the transfer transistor in the memory cell is gradually changed. Reading out the change in the potential of the bit line at the gate voltage of the desired transfer transistor is repeated.
また、請求項7に記載の本発明は、請求項3において、フラッシュメモリにおいて、前記ビット線を所定の電圧に充電し、メモリトランジスタのしきい値電圧分布において、分布の谷に相当する電圧においてワード電圧を設定していた読み出し回路において、分布の山に相当する電圧においても読み出しを行い、ワード線の電圧を緩やかに変化させながら、所望のワード線のゲート電圧においてビット線の電位の変化を読み出すことを繰り返し行う。 According to a seventh aspect of the present invention, in the flash memory according to the third aspect, the bit line is charged to a predetermined voltage, and in a threshold voltage distribution of the memory transistor, a voltage corresponding to a trough of the distribution is obtained. In the read circuit in which the word voltage has been set, reading is performed even at a voltage corresponding to the peak of the distribution, and the voltage of the bit line is changed at the gate voltage of the desired word line while slowly changing the voltage of the word line. Repeat reading.
また、請求項8に記載の本発明は、請求項3において、DRAMにおいて、前記ビット線の電位をVDD/2に充電した後、前記ビット線に接続された前記トランスファートランジスタをONとして、前記ビット線の電位の変化を読み出す回路において、前記トランスファートランジスタのゲート電圧を回路の時定数よりも緩やかに変化させながら、所望のトランスファートランジスタのゲート電圧においてビット線の電位の変化を読み出す操作を続け、前記ビット線のVDD/2からの減少を読み出すことができた後は、前記ビット線の電位をGNDに接続されたnMOSFETを用いてGNDとし、前記ビット線のVDD/2からの増加を読み出すことができた後は、前記ビット線の電位をVDDに接続されたpMOSFETを用いてVDDとする。 According to an eighth aspect of the present invention, in the DRAM according to the third aspect, after the potential of the bit line is charged to VDD / 2 in the DRAM, the transfer transistor connected to the bit line is turned on, and the bit line is turned on. In the circuit for reading the change in the potential of the line, the operation of reading the change in the potential of the bit line at the gate voltage of the desired transfer transistor is continued while changing the gate voltage of the transfer transistor more slowly than the time constant of the circuit. After the decrease of the bit line from VDD / 2 can be read, the bit line potential is set to GND using an nMOSFET connected to GND, and the increase of the bit line from VDD / 2 is read. After that, the bit line potential is set to V using a pMOSFET connected to VDD. And D.
また、請求項9に記載の本発明は、請求項3〜8のいずれかにおいて、前記トランスファートランジスタの前記ゲート電圧を段階的に変化させる。 According to a ninth aspect of the present invention, in any one of the third to eighth aspects, the gate voltage of the transfer transistor is changed stepwise.
本発明によれば、トランスファートランジスタを流れる電流を小さくすることができ、エレクトロマイグレーションやホットキャリアの問題を生じずにビット線の電位を読み出すことができる読み出し装置を提供することができる。 According to the present invention, it is possible to provide a read device that can reduce the current flowing through the transfer transistor and can read the potential of the bit line without causing electromigration or hot carrier problems.
以下、本発明の実施の形態について図面を用いて説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[第1の実施の形態]
図1は本発明の第1の実施の形態における断熱読み出しSRAMの回路図である。本実施の形態における断熱読み出しSRAMの構成は、ワード線WLの電圧を制御する制御回路C1と、所望のワード線WLの電圧においてビット線(bit線)の電圧をセンスアンプ1により読み出し、その出力結果を基に制御回路C2によりビット線の電位を設定する回路を持つことを特徴とする。
[First Embodiment]
FIG. 1 is a circuit diagram of an adiabatic readout SRAM according to the first embodiment of the present invention. The configuration of the adiabatic readout SRAM in the present embodiment is such that the control circuit C1 that controls the voltage of the word line WL and the voltage of the bit line (bit line) in the desired voltage of the word line WL are read by the
ここでは、ビット線をはじめにVDDにプリチャージを行う。そしてセンスアンプ1においては、ビット線の電圧と参照電圧Vrefを入力する。VrefとしてはVDD−50mV程度という電圧を用いる。センスアンプ1はたとえば図19に示すような既存の回路を用いることができる。
Here, the bit line is precharged to VDD first. In the
図1において、ワード線WLの電圧はスイッチSWによりGND、1/4・VDD、2/4・VDD、3/4・VDD、VDDに切り替えることができる。どの電圧を選択するかは制御回路C1を用いて選択できる。 In FIG. 1, the voltage of the word line WL can be switched to GND, 1/4 · VDD, 2/4 · VDD, 3/4 · VDD, and VDD by a switch SW. Which voltage is selected can be selected using the control circuit C1.
次の図2に示すWL voltageにおいて、具体的なワード線WLの電圧の与え方を示す。図2のWL voltageにおいて、Vth(BL1)と示したのは、ビット線BL1に接続された選択されたトランスファートランジスタのしきい値電圧を表している。 In the following WL voltage shown in FIG. 2, a specific method for applying the voltage of the word line WL will be described. In the WL voltage in FIG. 2, Vth (BL1) represents the threshold voltage of the selected transfer transistor connected to the bit line BL1.
ここでまず、トランスファートランジスタはフリップフロップのGND側の端子に接続されていると仮定する。図2のWL voltageにおいて、ワード線WL電圧が1/4・VDDでは、ビット線BL1に接続されたトランスファートランジスタはONしないが、2/4・VDDでONとなることがわかる。同様に、ビット線BL2に接続されたトランスファートランジスタは、2/4・VDDではONしないが3/4・VDDでONとなる。 First, it is assumed that the transfer transistor is connected to the terminal on the GND side of the flip-flop. In the WL voltage of FIG. 2, when the word line WL voltage is ¼ · VDD, the transfer transistor connected to the bit line BL1 is not turned on, but is turned on at 2/4 · VDD. Similarly, the transfer transistor connected to the bit line BL2 is not turned on at 2/4 · VDD but turned on at 3/4 · VDD.
さて、仮にトランスファートランジスタがフリップフロップのVDD側の端子に接続されている場合は、トランスファートランジスタのソースとドレインが共にVDDとなり、ワード線WL電圧を0からVDDの範囲で変化させてもトランスファートランジスタはONとはならない。 Now, if the transfer transistor is connected to the VDD side terminal of the flip-flop, both the source and drain of the transfer transistor become VDD, and the transfer transistor does not change even if the word line WL voltage is changed from 0 to VDD. It will not be ON.
このように、トランスファートランジスタがONとなりうるのは、トランスファートランジスタがフリップフロップのGND側の端子に接続されている場合である。 As described above, the transfer transistor can be turned on when the transfer transistor is connected to the GND-side terminal of the flip-flop.
図2のEN voltageはセンスアンプ1において、センスを行うためのENABLE信号(EN信号)を出すタイミングを示している。1番目のEN信号のHigh信号は、ワード線WLの電圧を1/4・VDDに設定が完了した後に出力される。2番目のEN信号のHigh信号は、ワード線WLの電圧を2/4・VDDに設定が完了した後に出力される。以下同様である。
2 indicates a timing at which the
図2のvoltage(BL1)とvoltage(BL2)は、ビット線BL1およびBL2の電圧の時間変化を示す。ここでは、BL1、BL2のデータがLowであり、NBL1、NBL2のデータがHighという場合について考える。もちろん、BL1、NBL2がLowであり、NBL1、BL2がHighという場合もありうる。 Voltage (BL1) and voltage (BL2) in FIG. 2 indicate temporal changes in the voltages of the bit lines BL1 and BL2. Here, a case is considered where the data of BL1 and BL2 is Low and the data of NBL1 and NBL2 is High. Of course, BL1 and NBL2 may be Low, and NBL1 and BL2 may be High.
まず、ビット線BL1について説明する。t0においては、pMOSFET(P31)を用いて、ビット線BL1はVDDにプリチャージされる。ビット線BL1に接続されたトランスファートランジスタは、2/4・VDDでONとなるから、t=t1においてビット線BL1の電圧が緩やかに低下を始める。このとき、対となるもう一つのビット線NBL1はVDDの電位を保ち続ける。このビット線BL1の電圧低下をセンスアンプ1によりセンスした後、制御回路C2を用いて、nMOSFET(N31)をONとしてビット線BL1の電圧をGNDに設定する。図2のvoltage(BL1)では、t=tpにおいてビット線BL1はGNDとなる。
First, the bit line BL1 will be described. At t0, the bit line BL1 is precharged to VDD using the pMOSFET (P31). Since the transfer transistor connected to the bit line BL1 is turned ON at 2/4 · VDD, the voltage of the bit line BL1 starts to gradually decrease at t = t1. At this time, the other bit line NBL1 to be paired keeps the potential of VDD. After the voltage drop of the bit line BL1 is sensed by the
次に、ビット線BL2について説明する。ビット線BL2に接続されたトランスファートランジスタは、3/4・VDDでONとなるから、t=t2においてビット線BL2の電圧が緩やかに低下する。この電圧低下をセンスアンプによりセンスした後、制御回路C2を用いて、nMOSFET(N31)をONとしてビット線BL2の電圧をGNDに設定する。図2のvoltage(BL2)では、t=tqにおいてビット線BL2はGNDとなる。 Next, the bit line BL2 will be described. Since the transfer transistor connected to the bit line BL2 is turned ON at 3/4 · VDD, the voltage of the bit line BL2 gradually decreases at t = t2. After this voltage drop is sensed by the sense amplifier, the control circuit C2 is used to turn on the nMOSFET (N31) and set the voltage of the bit line BL2 to GND. In the voltage (BL2) of FIG. 2, the bit line BL2 becomes GND at t = tq.
この方法により、いきなりVDDをワード線WLに印加してトランスファートランジスタに大きな電流を流すということが無くなる。本発明により、ビット線の電位を確かめつつワード線WLの電圧を断熱的に、言い換えれば階段的に昇圧することにより、トランスファートランジスタを流れる電流を小さくすることができる。 This method eliminates sudden application of VDD to the word line WL to cause a large current to flow through the transfer transistor. According to the present invention, the voltage flowing through the transfer transistor can be reduced by boosting the voltage of the word line WL adiabatically, in other words, stepwise while checking the potential of the bit line.
ここで、断熱という言葉について説明する。断熱とは、物理学において、系を非常に緩やかに変化させる場合において用いられている。したがって、「断熱的に昇圧する」ということは、回路の時定数よりも非常に緩やかに充電を行う方法を意味している。 Here, the word “insulation” will be explained. Adiabatic is used in physics when the system changes very slowly. Accordingly, “adiabatically boosting” means a method of charging more slowly than the time constant of the circuit.
ワード線WLの電圧の制御方法は、図2のWL voltageの方法に限定されず、たとえば図3のWL voltageのような方法であってもよい。すなわちワード線WLの電圧を、1/4・VDD→GND→2/4・VDD→GND→3/4・VDD→GND→VDDという方法によりワード線WLの電圧を制御してもよい。 The method for controlling the voltage of the word line WL is not limited to the WL voltage method shown in FIG. 2, but may be a method such as WL voltage shown in FIG. That is, the voltage of the word line WL may be controlled by a method of 1/4 · VDD → GND → 2/4 · VDD → GND → 3/4 · VDD → GND → VDD.
図3のEN voltageはこのときのEN信号の出力タイミングの一つの例を示す。EN信号がHighからLowに変化した後、ワード線WLの電圧を直ちにGNDに設定する。この方法によれば、センスアンプによりセンスした後、ワード線WLの電圧をGNDにするので、ビット線からトランスファートランジスタを通ってメモリセルに流れる電流を直ちに遮断することができるので、トランスファートランジスタを流れる電流量を低減でき、エレクトロマイグレーションの問題の改善に寄与できる。この方法の利点は、nMOSFET(N31)によるビット線の電荷の引き出しの時間(図3のTa)を長く設定している時ほど、すなわち断熱的に緩やかに電荷の引き出しをnMOSFET(N31)により行っている時ほど有効となる。 The EN voltage in FIG. 3 shows one example of the output timing of the EN signal at this time. After the EN signal changes from High to Low, the voltage of the word line WL is immediately set to GND. According to this method, since the voltage of the word line WL is changed to GND after sensing by the sense amplifier, the current flowing from the bit line to the memory cell through the transfer transistor can be immediately cut off, so that the current flows through the transfer transistor. The amount of current can be reduced, which can contribute to the improvement of electromigration problems. The advantage of this method is that as the time for extracting the bit line charges (Ta in FIG. 3) by the nMOSFET (N31) is set longer, that is, the adiabatic charges are gradually extracted by the nMOSFET (N31). It becomes more effective when
ワード線WLの電圧の制御方法は、また図4のWL voltageのように時間に比例してワード線WLの電圧を増加させるように行ってもよい。図4のEN voltageはこのときのEN信号の出力タイミングを示す。 The method of controlling the voltage of the word line WL may be performed so that the voltage of the word line WL is increased in proportion to time as in WL voltage of FIG. 4 indicates the output timing of the EN signal at this time.
ワード線WLの電圧の制御方法は、また図5のWL voltageのように最初は大きく変化し、時間の経過と共に変化しなくなるような方法でもよい。具体的には、高抵抗のトランジスタを用いて充電することにより図5のWL voltageの波形が得られる。図5のEN voltageはこのときのEN信号の出力波形を示す。最初はEN信号を時間に対して細かくHighとなるように出力させ、よって細かくセンスをし、終状態近くにおいては粗くHighとなるように出力させ、よって粗くセンスをする。これにより、図5のWL voltageの縦軸方向すなわちワード線WLの電圧でみたときに、ほぼ等しいワード線WLの電圧間隔によりセンスを行う事ができる。 The method of controlling the voltage of the word line WL may be a method that changes greatly at the beginning like the WL voltage of FIG. 5 and does not change with the passage of time. Specifically, the WL voltage waveform of FIG. 5 is obtained by charging using a high-resistance transistor. The EN voltage in FIG. 5 shows the output waveform of the EN signal at this time. Initially, the EN signal is output so that it becomes fine high with respect to time, so that it is sensed finely, and it is outputted so that it is coarsely high near the final state, so that it is sensed roughly. As a result, when viewed in the vertical direction of WL voltage in FIG. 5, that is, the voltage of the word line WL, it is possible to perform sensing at substantially equal word line WL intervals.
図6は、図2のワード線WL電圧制御のフローチャートを示す。まず、ビット線をVDDにプリチャージを行う(S1)。次に、パラメータiを0に設定する(S2)。次にワード線WLの電圧をi/N・Vに設定する(S3)。 FIG. 6 shows a flowchart of the word line WL voltage control of FIG. First, the bit line is precharged to VDD (S1). Next, the parameter i is set to 0 (S2). Next, the voltage of the word line WL is set to i / N · V (S3).
最初は、ビット線の電圧が全てHighであるから、全てのビット線の電圧をセンスする。次に、センス回路によりビット線電圧の降下を確認した場合は、そのビット線のみ、nMOSFET(N31)を用いてGNDとする。ビット線電圧の降下を確認できなかった場合は、なにも行わずWait Stateの状態とする。次に、各ビットの情報をメモリ回路に記憶する。次にパラメータiがNに一致するかどうかを判定して、一致すれば終了するが、一致しなければi=i+1として、再びワード線WLの電圧をi/N・Vに設定する。 At first, since all the voltage of the bit lines is High, the voltages of all the bit lines are sensed. Next, when the drop of the bit line voltage is confirmed by the sense circuit, only the bit line is set to GND using the nMOSFET (N31). If the bit line voltage drop cannot be confirmed, nothing is done and the state is set to Wait State. Next, the information of each bit is stored in the memory circuit. Next, it is determined whether or not the parameter i matches N, and if it matches, the process ends. However, if it does not match, i = i + 1 is set, and the voltage of the word line WL is set to i / N · V again.
次に前回記憶したビット線の電圧がVDDかGNDかを識別する(S4)。前回記憶したビット線の電圧がVDDであれば、ビット線電圧が降下する可能性があるのでビット線の電圧をセンスする(S5)。また、ビット線の電圧がGNDであれば、なにも行わずWait Stateの状態とする。ビット線の電圧をセンスする場合に、センス回路によりビット線電圧の降下を確認した(S6)場合は、そのビット線のみ、nMOSFET(N31)を用いてGNDとする(S7)。ビット線電圧の降下を確認できなかった場合は、なにも行わずWait Stateの状態とする(S8)。 Next, it is identified whether the voltage of the bit line stored last time is VDD or GND (S4). If the bit line voltage stored last time is VDD, the bit line voltage may drop, so the bit line voltage is sensed (S5). If the voltage of the bit line is GND, nothing is done and the state is set to Wait State. When the bit line voltage is sensed and the drop of the bit line voltage is confirmed by the sense circuit (S6), only the bit line is set to GND using the nMOSFET (N31) (S7). If no drop in the bit line voltage can be confirmed, nothing is performed and the state is set to Wait State (S8).
次に、各ビットの情報をメモリ回路に記憶する(S9)。次にパラメータiがNに一致するかどうかを判定して(S10)、一致すれば全てのビット線の状態を外部に出力(S12)した後終了(S13)するが、一致しなければi=i+1として、再びワード線WLの電圧をi/N・Vに設定する(S11)。以下これを繰り返す。 Next, the information of each bit is stored in the memory circuit (S9). Next, it is determined whether or not the parameter i matches N (S10). If the parameter i matches, all bit line states are output to the outside (S12), and the process ends (S13). As i + 1, the voltage of the word line WL is set to i / N · V again (S11). This is repeated below.
具体的にビット線の電圧をセンスする方法としては、既に述べたようにセンス回路において、入力電圧の2つのうち1つを参照電圧とし、参照電圧の値をVDD−50mVとする。このときビット線の電圧がVDD−50mVよりも大きいときは、センス回路の出力がVDDとなる。また、ビット線の電圧がVDD−50mVよりも小さいときは、センス回路の出力がGNDとなる。(図19、および非特許文献1)
[第2の実施の形態]
図7は本発明の第2の実施の形態における断熱読み出しSRAMの回路図である。既に説明した第1の実施の形態とは異なり、ビット線のプリチャージを行わない回路構成である。本実施の形態における断熱読み出しSRAMの構成は、ワード線WLの電圧を制御する制御回路C1と、所望のワード線WLの電圧においてビット線の電圧をセンスアンプ2により読み出し、その出力結果を基に制御回路C2によりビット線の電位を設定する回路を持つことを特徴とする。
Specifically, as a method of sensing the voltage of the bit line, in the sense circuit as described above, one of the two input voltages is set as a reference voltage, and the value of the reference voltage is set to VDD-50 mV. At this time, when the voltage of the bit line is larger than VDD-50 mV, the output of the sense circuit becomes VDD. When the voltage of the bit line is smaller than VDD-50 mV, the output of the sense circuit is GND. (FIG. 19 and Non-Patent Document 1)
[Second Embodiment]
FIG. 7 is a circuit diagram of an adiabatic readout SRAM in the second embodiment of the present invention. Unlike the already described first embodiment, the circuit configuration does not precharge the bit line. The configuration of the adiabatic readout SRAM in the present embodiment is based on the control circuit C1 that controls the voltage of the word line WL and the
読み出し動作は、まずビット線をGNDに設定する。そしてセンスアンプ2においては、ビット線の電圧と参照電圧Vrefを入力する。Vrefとしては50mV程度という電圧を用いる。ビット線の電圧が50mVよりも大きいときは、センス回路の出力がVDDとなる。また、ビット線の電圧が50mVよりも小さいときは、センス回路の出力がGNDとなる。
In the read operation, first, the bit line is set to GND. In the
次に、センスアンプ2の具体的な回路構成を図8に示す。ビット線をGNDに設定しており入力電圧はGNDレベルに近いので、トランスファートランジスタ(N23、N24)としてpMOSの代わりにnMOSを用いている。
Next, a specific circuit configuration of the
図9に、プリチャージを行わない方法のフローチャートを示す。まず、ビット線をGNDに設定する(S20)。次に、パラメータiを0に設定する(S21)。次にワード線WLの電圧をi/N・Vに設定する(S22)。最初は、ビット線の電圧が全てGNDであるから、全てのビット線の電圧をセンスする。次に、センス回路によりビット線電圧の上昇を確認した場合は、そのビット線のみ、pMOSFET(P31)を用いてVDDとする。ビット線電圧の上昇を確認できなかった場合は、なにも行わずWait Stateの状態とする。次に、各ビットの情報をメモリ回路に記憶する。次にパラメータiがNに一致するかどうかを判定して、一致すれば終了するが、一致しなければi=i+1として、再びワード線WLの電圧をi/N・Vに設定する。 FIG. 9 shows a flowchart of a method that does not perform precharging. First, the bit line is set to GND (S20). Next, the parameter i is set to 0 (S21). Next, the voltage of the word line WL is set to i / N · V (S22). At first, since all the voltage of the bit lines is GND, the voltages of all the bit lines are sensed. Next, when an increase in the bit line voltage is confirmed by the sense circuit, only the bit line is set to VDD using the pMOSFET (P31). If the increase in the bit line voltage cannot be confirmed, nothing is done and the state is set to Wait State. Next, the information of each bit is stored in the memory circuit. Next, it is determined whether or not the parameter i matches N, and if it matches, the process ends. However, if it does not match, i = i + 1 is set, and the voltage of the word line WL is set to i / N · V again.
次に前回記憶したビット線の電圧がVDDかGNDかを識別する(S23)。前回記憶したビット線の電圧がGNDであれば、ビット線電圧が上昇する可能性があるのでビット線の電圧をセンスする(S24)。また、ビット線の電圧がVDDであれば、なにも行わずWait Stateの状態とする。ビット線の電圧をセンスする場合に、センス回路によりビット線電圧の上昇を確認した場合は(S25)、そのビット線のみ、pMOSFET(P31)を用いてVDDとする(S26)。 Next, it is identified whether the bit line voltage stored last time is VDD or GND (S23). If the previously stored bit line voltage is GND, the bit line voltage may rise, so the bit line voltage is sensed (S24). If the voltage of the bit line is VDD, nothing is done and the state is set to Wait State. When the bit line voltage is sensed, if the rise of the bit line voltage is confirmed by the sense circuit (S25), only the bit line is set to VDD using the pMOSFET (P31) (S26).
ビット線電圧の上昇を確認できなかった場合は、なにも行わずWait Stateの状態とする(S27)。次に、各ビットの情報をメモリ回路に記憶する(S28)。次にパラメータiがNに一致するかどうかを判定して(S29)、一致すれば全てのビット線の状態を外部に出力(S31)した後終了するが(S32)、一致しなければi=i+1として、再びワード線WLの電圧をi/N・Vに設定する(S30)。以下これを繰り返す。 If the increase in the bit line voltage cannot be confirmed, nothing is performed and the state is set to Wait State (S27). Next, the information of each bit is stored in the memory circuit (S28). Next, it is determined whether or not the parameter i matches N (S29). If the parameter i matches, all bit line states are output to the outside (S31), and the process ends (S32). As i + 1, the voltage of the word line WL is set to i / N · V again (S30). This is repeated below.
また、本発明の読み出し回路は、SRAMには限定されずDRAMへも応用が可能である。図10に本発明のDRAMへの応用例を示す。DRAMはビット線BLと、ビット線に接続されたトランスファートランジスタN40と、このトランスファートランジスタN40に接続された容量からなる(CMOS超LSIの設計 菅野卓雄監修 飯塚哲哉編 培風館 1989年、p.158を参照)。 Further, the readout circuit of the present invention is not limited to SRAM, but can be applied to DRAM. FIG. 10 shows an application example of the present invention to a DRAM. The DRAM is composed of a bit line BL, a transfer transistor N40 connected to the bit line, and a capacitor connected to the transfer transistor N40 (see CMOS VLSI design, supervised by Takuo Kanno, edited by Tetsuya Iizuka, Baifukan, 1989, p. 158 ).
容量Ccに電荷が蓄積されているか否かによりデータの1と0を識別する。ビット線BLをVDDにプリチャージを行う方法の場合には、トランスファートランジスタN40がONすることによりビット線BLと容量Ccが接続され、容量Ccに電荷が蓄積されている場合にはビット線BLの電位は変化しないが、容量Ccに電荷が蓄積されていない場合には、ビット線BLの電位が減少する。
この電位の減少をセンスアンプ1により検出する。センスアンプ1には、ビット線BLの電位とVref=VDD−50mVを入力する。この場合本発明は、SRAMで説明したときと同じように図2のように、トランスファートランジスタのゲート電圧を階段的に昇圧し、ビット線の電圧を確かめつつ、読み出しを行うことにより実現できる。
This decrease in potential is detected by the
また、図11に本発明のDRAMへの別の応用例を示す。図11においては、ビット線BLをVDDではなくVDD/2にプリチャージを行う。そしてセンスアンプ1の入力として、ビット線BLの電圧とVref=VDD/2という電圧を用いる。容量Ccに電荷が蓄積されている場合にはビット線BLの電位はVDD/2よりも少し大きくなり、センスアンプ1によりラッチしてVDDを出力する。また、容量Ccに電荷が蓄積されていない場合には、ビット線BLの電位がVDD/2よりも少し小さくなり、センスアンプ1によりラッチしてGNDを出力する。
FIG. 11 shows another application example of the present invention to a DRAM. In FIG. 11, the bit line BL is precharged to VDD / 2 instead of VDD. As the input of the
図10の回路と比べて、ビット線の充電がVDD/2の充電でよいので、ビット線の充電に関し、低消費電力で行えるという長所がある。 Compared with the circuit of FIG. 10, the bit line can be charged by VDD / 2, so that the bit line can be charged with low power consumption.
また、本発明の読み出し回路は、フラッシュメモリにも適用できる。ここでフラッシュメモリについて説明する。フラッシュメモリは、コントロールゲートとフローティングゲートを有し電気的にメモリセルブロックを一括消去可能な不揮発性記憶素子である。フローティングゲートへの電荷注入にはトンネル電流やホットエレクトロンが用いられる。そして、「書き込み」ではフローティングゲートに電子を注入してしきい値電圧を高い値に設定し、「消去」ではフローティングゲートから電子を放出させてしきい値電圧を低い値に設定することが行われる。 The read circuit of the present invention can also be applied to a flash memory. Here, the flash memory will be described. A flash memory is a nonvolatile memory element that has a control gate and a floating gate and can electrically erase memory cell blocks at once. Tunnel current or hot electrons are used for charge injection into the floating gate. In “write”, electrons are injected into the floating gate to set the threshold voltage to a high value, and in “erasure”, electrons are emitted from the floating gate to set the threshold voltage to a low value. Is called.
また、フローティングゲート型のフラッシュメモリを用いる代わりに、SONOS(silicon−oxide−nitride−oxide−silicon)型のフラッシュメモリでもよく、この場合ゲート絶縁膜中の局在準位に電子を注入したり、あるいは引き出しを行うことにより、しきい値電圧の設定を行ってもよい。 Further, instead of using a floating gate type flash memory, a SONOS (silicon-oxide-nitride-oxide-silicon) type flash memory may be used. In this case, electrons are injected into localized levels in the gate insulating film, Alternatively, the threshold voltage may be set by performing drawing.
図12は、具体的なフラッシュメモリのNAND型のメモリ回路を示している。このNAND型においては、4000本程度のビット線BL1〜BL4000に接続されたメモリセルに対してデータが同時に読み書きされる。メモリセルブロックは、4000本のストリングからなり、各ストリングの選択トランジスタT1、トランジスタT2のゲートには選択信号線SG1、選択信号線SG2が接続され、各ストリングのメモリセルM1〜M4のゲート(コントロールゲート)にはワード線WL1〜WL4が接続されている。なお、「ストリング」とは選択トランジスタT1、選択トランジスタT2とメモリセルM1〜M4の直列接続回路を示す。 FIG. 12 shows a specific NAND type memory circuit of a flash memory. In this NAND type, data is simultaneously read from and written to memory cells connected to about 4000 bit lines BL1 to BL4000. The memory cell block is composed of 4000 strings. The selection signal line SG1 and the selection signal line SG2 are connected to the gates of the selection transistors T1 and T2 of each string, and the gates (controls) of the memory cells M1 to M4 of each string. Word lines WL1 to WL4 are connected to the gate. The “string” indicates a series connection circuit of the selection transistor T1, the selection transistor T2, and the memory cells M1 to M4.
図13は、通常の2値のメモリセルに設定されたしきい値電圧の分布を示している。ワード線WLの電圧が0Vのときに、しきい値電圧が“1”すなわち消去状態であればメモリセルに電流が流れ、“0”すなわち書き込み状態であれば電流が流れない。このように電流が流れるか流れないかによって、メモリセルの“1”と“0”のしきい値電圧を判別している。したがって、この場合の1個のメモリセルは1ビットのデータを記憶している。 FIG. 13 shows a distribution of threshold voltages set in a normal binary memory cell. When the voltage of the word line WL is 0 V, if the threshold voltage is “1”, that is, the erase state, a current flows through the memory cell, and if it is “0”, that is, the write state, no current flows. Thus, the threshold voltage of “1” and “0” of the memory cell is determined depending on whether or not current flows. Therefore, one memory cell in this case stores 1-bit data.
図14は1個のメモリセルに2ビットのデータを記憶した4値しきい値電圧の分布を示す。ここで4つの山は、データが“11”、“10”、“01”、“00”の4つのしきい値電圧分布に対応している。これらの状態は、ワード線WLの電圧を図14の矢印のような位置に設定して電流が流れるか否かによって、しきい値電圧を判別する。 FIG. 14 shows a distribution of quaternary threshold voltages in which 2-bit data is stored in one memory cell. Here, the four peaks correspond to four threshold voltage distributions of data “11”, “10”, “01”, “00”. In these states, the threshold voltage is determined depending on whether or not a current flows with the voltage of the word line WL set to the position shown by the arrow in FIG.
回路的には、例えば、図12において、トランジスタM2において電流が流れるか流れないかを判別するために、トランジスタT1、トランジスタM1、トランジスタM3、トランジスタM4、トランジスタT2が全てONとなるようにワード線WLの電圧をVCCに設定しておく。これにより、トランジスタM2において電流が流れれば、ビット線の電位は降下する。 In terms of circuit, for example, in FIG. 12, in order to determine whether or not a current flows in the transistor M2, the word line is set so that the transistors T1, M1, M3, M4, and T2 are all turned on. The voltage of WL is set to VCC. Accordingly, if a current flows in the transistor M2, the potential of the bit line drops.
図13と図14に示す内容も、ワード線WL電圧はしきい値電圧分布の谷においてのみ設定されている。本発明では、ワード線WLの電圧を図13や図14に示した内容よりも細かく区切って、しきい値電圧分布の山の部分にも設定を行い、電流が流れるか否かの判別を行う。 In the contents shown in FIGS. 13 and 14 as well, the word line WL voltage is set only in the valley of the threshold voltage distribution. In the present invention, the voltage of the word line WL is divided more finely than the contents shown in FIG. 13 and FIG. 14, and the peak portion of the threshold voltage distribution is also set to determine whether or not current flows. .
図15は、2値のメモリセルの場合の本発明の実施例を示す。VA1、VA2、VA3にワード線WLの電圧を設定する。最初VA1にワード線WLの電圧を設定し、次にVA2、VA3に設定する。いまビット線をある電圧にプリチャージした場合を考える。ワード線WLの電圧をVA1にすると、領域e1にしきい値電圧をもつトランジスタのみが電流が流れビット線の電圧降下が起こる。これをセンスアンプで検出し、そのビット線の電位をGNDとする。 FIG. 15 shows an embodiment of the present invention in the case of binary memory cells. The voltage of the word line WL is set to VA1, VA2, and VA3. First, the voltage of the word line WL is set to VA1, and then set to VA2 and VA3. Consider a case where a bit line is precharged to a certain voltage. When the voltage of the word line WL is set to VA1, only a transistor having a threshold voltage in the region e1 flows and a voltage drop of the bit line occurs. This is detected by a sense amplifier, and the potential of the bit line is set to GND.
次に、ワード線WLの電圧をVA2にすると、領域e2にしきい値電圧をもつトランジスタのみが電流が流れビット線の電圧降下が起こる。領域e1にしきい値電圧をもつトランジスタに関してはビット線の電位を前回GNDとしているので、トランジスタはONとなっているがソースとドレインが共にGNDであるために、電流は流れない。 Next, when the voltage of the word line WL is set to VA2, only a transistor having a threshold voltage in the region e2 flows and a voltage drop of the bit line occurs. Regarding the transistor having the threshold voltage in the region e1, since the potential of the bit line was set to GND last time, the transistor is turned on, but since the source and the drain are both GND, no current flows.
次に、ワード線WLの電圧をVA3とすると、領域e3にしきい値電圧をもつトランジスタのみが電流が流れビット線の電圧降下が起こる。領域e1およびe2にしきい値電圧をもつトランジスタに関しては、前回までにビット線の電位をGNDとしているので、トランジスタはONとなっているがソースとドレインが共にGNDであるために、電流は流れない。 Next, assuming that the voltage of the word line WL is VA3, only a transistor having a threshold voltage in the region e3 flows and a voltage drop of the bit line occurs. Regarding the transistors having threshold voltages in the regions e1 and e2, since the potential of the bit line has been set to GND until the previous time, the transistor is ON, but the current does not flow because both the source and the drain are GND. .
この方法により、ビット線の電位を確かめながら、言い換えると、しきい値電圧の値を確かめながら、ワード線WLの電圧を昇圧していくので、ストリングのトランジスタを流れる電流を低減することができエレクトロマイグレーションの問題を解決できる。 With this method, the voltage of the word line WL is boosted while checking the potential of the bit line, in other words, the value of the threshold voltage, so that the current flowing through the string transistor can be reduced. Can solve migration problems.
図16は、4値のメモリセルの場合の本発明の実施例を示す。VB1〜VB7にワード線WLの電圧を設定する。これにより、図2と同様にワード線WL電圧を段階的に変化させて電子が流れるか否かを識別する。電流が流れた場合には、ビット線を図12のnMOSFET(N31)を用いて電荷を引き出す。よって、これ以降は図12に示す場合においてビット線から、T1→M1→M2→M3→M4→T2→GNDという方向に電流は流れなくなり、電流量が低減できエレクトロマイグレーションの問題を解決できる。 FIG. 16 shows an embodiment of the present invention in the case of a quaternary memory cell. The voltage of the word line WL is set to VB1 to VB7. Thereby, as in FIG. 2, the word line WL voltage is changed stepwise to identify whether electrons flow. When current flows, charge is extracted from the bit line using the nMOSFET (N31) of FIG. Therefore, thereafter, in the case shown in FIG. 12, no current flows from the bit line in the direction of T1, M1, M2, M3, M4, T2, and GND, the amount of current can be reduced, and the electromigration problem can be solved.
具体的な動作方法は2値のメモリセルの場合と同じである。いまビット線をある電圧にプリチャージした場合を考える。ワード線WLの電圧をVB1にすると、領域f1にしきい値をもつトランジスタのみが電流が流れビット線の電圧降下が起こる。これをセンスアンプで検出し、そのビット線の電位をGNDとする。次に、ワード線WLの電圧をVB2にすると、領域f2にしきい値をもつトランジスタのみが電流が流れビット線の電圧降下が起こる。領域f1にしきい値をもつトランジスタに関してはビット線の電位を前回GNDとしているので、トランジスタはONとなっているがソースとドレインが共にGNDであるために、電流は流れない。以下、2値のメモリセルの場合と同様に上記の操作を繰り返して、ワード線WL電圧を昇圧する。 The specific operation method is the same as that of the binary memory cell. Consider a case where a bit line is precharged to a certain voltage. When the voltage of the word line WL is set to VB1, only a transistor having a threshold value in the region f1 flows current and a voltage drop of the bit line occurs. This is detected by a sense amplifier, and the potential of the bit line is set to GND. Next, when the voltage of the word line WL is set to VB2, only a transistor having a threshold value in the region f2 flows and a voltage drop of the bit line occurs. As for the transistor having the threshold value in the region f1, since the potential of the bit line was set to GND last time, the transistor is turned on, but since the source and the drain are both GND, no current flows. Thereafter, the above operation is repeated as in the case of the binary memory cell to boost the word line WL voltage.
ワード線WL電圧の設定方法は図15や図16に示す内容に限定されないことはいうまでもない。例えば、図15において、“1”と“0”の状態の中央部分にワード線WL電圧VA1、VA3を設定したが、図17のように“1”と“0”の領域をさらに細かくして、ワード線WL電圧を設定してもよい。 Needless to say, the method of setting the word line WL voltage is not limited to the contents shown in FIGS. For example, in FIG. 15, the word line WL voltages VA1 and VA3 are set in the central portion of the states of “1” and “0”, but the regions of “1” and “0” are further refined as shown in FIG. The word line WL voltage may be set.
この図17の方法により、さらに断熱的な読み出し動作を行うことができ、エレクトロマイグレーションやホットキャリアの問題を解決できる。 With the method of FIG. 17, a more adiabatic read operation can be performed, and the problems of electromigration and hot carrier can be solved.
1、2…センスアンプ
C1、C2…制御回路
Cell…セル
BL、NBL…ビット線
FF…フリップフロップ回路
WL…ワード線
SW…スイッチ
P1、P2、P31、P32…pMOSトランジスタ
N1〜N4、N31、N32、N40…nMOSトランジスタ
P11〜P14…pMOSトランジスタ
N11〜N13…nMOSトランジスタ
P21〜P22…pMOSトランジスタ
N21〜N25…nMOSトランジスタ
V1〜V5…電源電圧
VA1〜VA7、VB1〜VB7…ワード線電圧
IV1,IV2…CMOSインバータ回路
Vref…参照電圧
VDD,VCC…電源電圧
GND…接地電圧
IN,A,B…入力信号
OUT…出力信号
EN…ENABLE信号
Vth(BL1)、Vth(BL2)…しきい値電圧
Ta…ワード線電圧をGNDとする時間
Wait state…待ち状態
DESCRIPTION OF
Claims (9)
前記ビット線の電位の変化を繰り返し読み出すための第1の制御回路と、
前記読み出しにおいて前記電位が減少した場合に前記ビット線をGND電位にするための第2の制御回路と、
を備えることを特徴とする読み出し装置。 In a reading device for reading the potential of the bit line in the memory,
A first control circuit for repeatedly reading a change in potential of the bit line;
A second control circuit for setting the bit line to the GND potential when the potential decreases in the reading;
A reading device comprising:
前記ビット線の電位の変化を繰り返し読み出すための第1の制御回路と、
前記読み出しにおいて前記電位が増加した場合に前記ビット線をVDD電位にするための第2の制御回路と、
を備えることを特徴とする読み出し装置。 In a reading device for reading the potential of the bit line in the memory,
A first control circuit for repeatedly reading a change in potential of the bit line;
A second control circuit for setting the bit line to the VDD potential when the potential increases in the reading;
A reading device comprising:
前記トランスファートランジスタのゲート電圧を回路の時定数よりも緩やかに変化させながら、所望のトランスファートランジスタのゲート電圧においてビット線の電位の変化を読み出す操作を繰り返し行うための第1の制御回路と、
前記ビット線の所定の電圧からの減少を読み出した後に前記ビット線の電位をGNDに接続されたnMOSFETを用いてGNDとするための第2の制御回路と、
を備えることを特徴とする読み出し装置。 In a reading device for reading a change in potential of the bit line by charging a bit line to a predetermined voltage using a pMOSFET connected to a power supply line and then turning on a transfer transistor connected to the bit line.
A first control circuit for repeatedly performing an operation of reading a change in the potential of the bit line at a gate voltage of a desired transfer transistor while changing the gate voltage of the transfer transistor more slowly than a time constant of the circuit;
A second control circuit for setting the potential of the bit line to GND using an nMOSFET connected to GND after reading a decrease from a predetermined voltage of the bit line;
A reading device comprising:
前記トランスファートランジスタのゲート電圧を回路の時定数よりも緩やかに変化させながら、所望のトランスファートランジスタのゲート電圧においてビット線の電位の変化を読み出す操作を繰り返し行うための第1の制御回路と、
前記ビット線のGNDからの増加を読み出した後に前記ビット線の電位をVDDに接続されたpMOSFETを用いてVDDとするための第2の制御回路と、
を備えることを特徴とする読み出し装置。 In a reading device for setting a bit line potential to GND using an nMOSFET connected to GND, turning on a transfer transistor connected to the bit line, and reading a change in the potential of the bit line,
A first control circuit for repeatedly performing an operation of reading a change in the potential of the bit line at a gate voltage of a desired transfer transistor while changing the gate voltage of the transfer transistor more slowly than a time constant of the circuit;
A second control circuit for setting the bit line potential to VDD using a pMOSFET connected to VDD after reading the increase of the bit line from GND;
A reading device comprising:
を特徴とする請求項3または4に記載の読み出し装置。 In the SRAM, the bit line is set to a predetermined voltage, and the change in the potential of the bit line is read at the gate voltage of the desired transfer transistor while gradually changing the gate voltage of the transfer transistor in the memory cell. 5. The readout device according to claim 3, wherein the readout device is repeatedly performed.
を特徴とする請求項3または4に記載の読み出し装置。 In a DRAM, the bit line is set to a predetermined voltage, and a change in the potential of the bit line is read at a desired gate voltage of the transfer transistor while gradually changing the gate voltage of the transfer transistor in the memory cell. 5. The readout device according to claim 3, wherein the readout device is repeatedly performed.
を特徴とする請求項3に記載の読み出し装置。 In the flash memory, the bit line is charged to a predetermined voltage, and in the threshold voltage distribution of the memory transistor, the word voltage is set at the voltage corresponding to the valley of the distribution. 4. The method according to claim 3, wherein reading is also performed at a voltage to be read, and a change in the potential of the bit line is repeatedly read at a gate voltage of a desired word line while gradually changing the voltage of the word line. Reading device.
を特徴とする請求項3に記載の読み出し装置。 In a DRAM, after charging the potential of the bit line to VDD / 2, turning on the transfer transistor connected to the bit line and reading the change in potential of the bit line, the gate voltage of the transfer transistor is The operation of reading the change in the potential of the bit line at the gate voltage of the desired transfer transistor is continued while changing more slowly than the time constant of the circuit, and after the decrease from VDD / 2 of the bit line is read, the bit line The potential is set to GND using an nMOSFET connected to GND, and after the increase from VDD / 2 of the bit line is read, the potential of the bit line is set to VDD using a pMOSFET connected to VDD. The reading device according to claim 3.
を特徴とする請求項3〜8のいずれかに記載の読み出し装置。 The reading device according to claim 3, wherein the gate voltage of the transfer transistor is changed stepwise.
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