JP2013232264A

JP2013232264A - Semiconductor memory device and reading method therefor

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Publication number: JP2013232264A
Application number: JP2012104083A
Authority: JP
Inventors: Yoshihiko Kamata; 義彦鎌田; Mario Sako; 万里生酒向; Koji Tabata; 浩司田畑; Tomoyuki Hamano; 倫行浜野
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2012-04-27
Filing date: 2012-04-27
Publication date: 2013-11-14

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor memory device which reduces read errors of data.SOLUTION: The semiconductor memory device includes: a first transistor 24 to which a voltage VHSA (which is first voltage VDD) is supplied and which can supply first current to a bit line; a detection section SEN which detects the current passing through the bit line and reads held data in a memory cell connected to the bit line; and a second transistor 30 which can transfer any one of the first voltage VDD and a second voltage VX2SA larger than the first voltage, to the detection section. The second transistor charges the detection section SEN to any one of the first voltage VDD and the second voltage VX2SA while passing the first current to the bit line.

Description

実施形態は、データの誤読み出しを低減する半導体記憶装置に関する。 Embodiments described herein relate generally to a semiconductor memory device that reduces erroneous data reading.

ＮＡＮＤ型フラッシュメモリには、メモリセルの保持データを読み出すセンスアンプが設けられる。このセンスアンプは、ビット線に接続される検知部を備え、この検知部はビット線の電位に応じたデータを検知する。 The NAND flash memory is provided with a sense amplifier that reads data held in a memory cell. The sense amplifier includes a detection unit connected to the bit line, and the detection unit detects data corresponding to the potential of the bit line.

特開２００９−２３０８２７号公報JP 2009-230827 A

本実施形態は、データの誤読み出しを低減する半導体記憶装置を提供する。 The present embodiment provides a semiconductor memory device that reduces erroneous data reading.

実施形態に係る半導体記憶装置によれば、第１電圧が供給され、ビット線に第１電流を供給可能な第１トランジスタと、前記ビット線に接続されたメモリセルの保持データを読み出す検知部と、前記第１電圧と略同値であって、前記第１電圧と供給源が異なる第２電圧、及びこの第２電圧よりも大きな第３電圧が供給され、前記検知部に前記第２電圧または前記第３電圧のいずれか電圧を転送可能な第２トランジスタとを具備し、前記ビット線に前記第１電流を流しつつ、前記第２トランジスタが前記検知部を前記第２電圧又は前記第３電圧のいずれか前記電圧に充電する。 According to the semiconductor memory device of the embodiment, the first transistor that is supplied with the first voltage and can supply the first current to the bit line, and the detection unit that reads the data held in the memory cell connected to the bit line, A second voltage that is substantially the same value as the first voltage and has a supply source different from the first voltage, and a third voltage that is larger than the second voltage are supplied, and the second voltage or the A second transistor capable of transferring any one of the third voltages, and causing the first transistor to pass the first current through the bit line, and the second transistor controls the second voltage or the third voltage. Either is charged to the voltage.

また実施形態に係る半導体記憶装置の読み出し方法によれば、第１電圧が供給され、第１電流駆動力を有する第１トランジスタが第１電流をビット線に転送することと、前記第１電流を前記ビット線に流しつつ、前記第１電圧とは異なる供給源である第２電圧を受け、前記ビット線に流れる電流を検知する検知部に第２トランジスタが前記第２電圧を転送することで前記検知部を充電することと、前記検知部と前記ビット線とを接続した後、前記検知部の前記電位に応じて読み出しデータをラッチ回路に転送することとを具備する。 According to the reading method of the semiconductor memory device of the embodiment, the first voltage is supplied, the first transistor having the first current driving capability transfers the first current to the bit line, and the first current is supplied. The second transistor transfers the second voltage to a detection unit that receives a second voltage, which is a supply source different from the first voltage, while flowing through the bit line, and detects a current flowing through the bit line. Charging the detection unit; and transferring read data to a latch circuit in accordance with the potential of the detection unit after connecting the detection unit and the bit line.

第１実施形態に係るＮＡＮＤ型フラッシュメモリの全体構成例。1 is an overall configuration example of a NAND flash memory according to a first embodiment. 第１実施形態に係るメモリセルの閾値分布。4 is a threshold distribution of memory cells according to the first embodiment. 第１実施形態に係る電圧発生回路の詳細な構成例。2 is a detailed configuration example of a voltage generation circuit according to the first embodiment. 第１実施形態に係るＤＡＣの詳細な構成例。2 is a detailed configuration example of a DAC according to the first embodiment. 第１実施形態に係るセンスアンプの詳細な構成例。3 is a detailed configuration example of a sense amplifier according to the first embodiment. 第１実施形態に係る読み出し動作の概念図。FIG. 3 is a conceptual diagram of a read operation according to the first embodiment. 第１実施形態に係る読み出し動作を示したタイムチャート。3 is a time chart showing a read operation according to the first embodiment. 第１実施形態のセンスアンプにおいて、センスマージンを拡大可能であることを示した概念図。The conceptual diagram which showed that the sense margin could be expanded in the sense amplifier of 1st Embodiment. 変形例に係るセンスアンプの構成例。6 is a configuration example of a sense amplifier according to a modification. 変形例に係る読み出し動作を示したタイムチャート。The time chart which showed the read-out operation | movement which concerns on a modification. 第１実施形態に係るセンスアンプの詳細な構成例。3 is a detailed configuration example of a sense amplifier according to the first embodiment. 変形例に係る書き込み動作を示したタイムチャート。The time chart which showed the write-in operation | movement which concerns on a modification. 変形例に係る書き込み動作を示したタイムチャート。The time chart which showed the write-in operation | movement which concerns on a modification. 変形例に係る読み出し動作を示したタイムチャート。The time chart which showed the read-out operation | movement which concerns on a modification.

以下、本実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。従って、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。 Hereinafter, this embodiment will be described with reference to the drawings. In the description, common parts are denoted by common reference symbols throughout the drawings. However, it should be noted that the drawings are schematic, and the relationship between the thickness and the planar dimensions, the ratio of the thickness of each layer, and the like are different from the actual ones. Accordingly, specific thicknesses and dimensions should be determined in consideration of the following description. Moreover, it is a matter of course that portions having different dimensional relationships and ratios are included between the drawings.

[第１の実施形態]
本実施形態では、ＮＡＮＤストリングを充電する経路と、センスアンプの検知部を充電する経路とを分離することで、センスアンプの検知部（後述する、ノードＳＥＮ）の電位バラつきを抑制し、また例え外部からの供給電源が１．８Ｖであっても昇圧回路を用いることで検知部の電位を上昇させて（“１”データの）読み出しマージンを確保するものである。 [First embodiment]
In the present embodiment, by separating the path for charging the NAND string and the path for charging the detection unit of the sense amplifier, the potential variation of the detection unit (node SEN, which will be described later) is suppressed. Even if the external power supply is 1.8 V, the booster circuit is used to raise the potential of the detection unit to ensure a read margin (for “1” data).

図１を用いて本実施形態に係る半導体記憶装置の全体構成例について説明する。
１．＜全体構成例＞
図１に示すように本実施形態に係る半導体記憶装置は、メモリセルアレイ１、ロウデータ２、データ入出力回路３、制御部４、センスアンプ５、及び電圧発生回路６を備える。 An example of the overall configuration of the semiconductor memory device according to this embodiment will be described with reference to FIG.
1. <Example of overall configuration>
As shown in FIG. 1, the semiconductor memory device according to the present embodiment includes a memory cell array 1, row data 2, a data input / output circuit 3, a control unit 4, a sense amplifier 5, and a voltage generation circuit 6.

１−１．＜メモリセルアレイ１＞
メモリセルアレイ１は、複数の不揮発性のメモリセルＭＣを含んだブロックＢＬＫ０乃至ＢＬＫｓを備える（ｓは自然数）。ブロックＢＬＫ０乃至ＢＬＫｓの各々は、不揮発性のメモリセルＭＣが直列接続された複数のＮＡＮＤストリング１０を備えている。ＮＡＮＤストリング１０の各々は、例えば６４個のメモリセルＭＣと、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。 1-1. <Memory cell array 1>
The memory cell array 1 includes blocks BLK0 to BLKs including a plurality of nonvolatile memory cells MC (s is a natural number). Each of the blocks BLK0 to BLKs includes a plurality of NAND strings 10 in which nonvolatile memory cells MC are connected in series. Each of the NAND strings 10 includes, for example, 64 memory cells MC and select transistors ST1 and ST2.

メモリセルＭＣは、２値以上のデータを保持可能とする。このメモリセルＭＣの構造は、ｐ型半導体基板上にゲート絶縁膜を介在して形成された浮遊ゲート（電荷導電層）と、浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含んだＦＧ構造である。なお、メモリセルＭＣの構造は、ＭＯＮＯＳ型であっても良い。ＭＯＮＯＳ型とは、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば絶縁膜）と、電荷蓄積層上に形成され、電荷蓄積層より誘電率の高い絶縁膜（以下、ブロック層と呼ぶ）と、更にブロック層上に形成された制御ゲートとを有した構造である。 The memory cell MC can hold data of two or more values. The structure of this memory cell MC includes a floating gate (charge conductive layer) formed on a p-type semiconductor substrate with a gate insulating film interposed therebetween, and a control gate formed on the floating gate with an inter-gate insulating film interposed therebetween. FG structure including The structure of the memory cell MC may be a MONOS type. The MONOS type includes a charge storage layer (for example, an insulating film) formed on a semiconductor substrate with a gate insulating film interposed therebetween, and an insulating film (hereinafter, referred to as a dielectric constant higher than the charge storage layer). And a control gate formed on the block layer.

メモリセルＭＣの制御ゲートはワード線に電気的に接続され、ドレインはビット線に電気的に接続され、ソースはソース線に電気的に接続されている。またメモリセルＭＣは、ｎチャネルＭＯＳトランジスタである。なお、メモリセルＭＣの個数は６４個に限られず、１２８個や２５６個、５１２個等であってもよく、その数は限定されるものではない。 The control gate of the memory cell MC is electrically connected to the word line, the drain is electrically connected to the bit line, and the source is electrically connected to the source line. Memory cell MC is an n-channel MOS transistor. The number of memory cells MC is not limited to 64, but may be 128, 256, 512, etc., and the number is not limited.

またメモリセルＭＣは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。直列接続されたメモリセルＭＣの一端側のドレイン領域は選択トランジスタＳＴ１のソース領域に接続され、他端側のソース領域は選択トランジスタＳＴ２のドレイン領域に接続されている。 The adjacent memory cells MC share the source and drain. And it arrange | positions so that the current path may be connected in series between selection transistor ST1, ST2. The drain region on one end side of the memory cells MC connected in series is connected to the source region of the select transistor ST1, and the source region on the other end side is connected to the drain region of the select transistor ST2.

同一行にあるメモリセルＭＣの制御ゲートはワード線ＷＬ０〜ＷＬ６３のいずれかに共通接続され、同一行にあるメモリセルＭＣの選択トランジスタＳＴ１、ＳＴ２のゲート電極は、それぞれセレクトゲート線ＳＧＤ１、ＳＧＳ１に共通接続されている。なお説明の簡単化のため、以下ではワード線ＷＬ０〜ＷＬ６３を区別しない場合には、単にワード線ＷＬと呼ぶことがある。また、メモリセルアレイ１において同一列にある選択トランジスタＳＴ１のドレインは、いずれかのビット線ＢＬ０〜ＢＬｎに共通接続される。以下、ビット線ＢＬ０〜ＢＬｎについても、これらを区別しない場合には一括してビット線ＢＬと呼ぶ（ｎ：自然数）。選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続される。 The control gates of the memory cells MC in the same row are commonly connected to any of the word lines WL0 to WL63, and the gate electrodes of the select transistors ST1 and ST2 of the memory cells MC in the same row are connected to the select gate lines SGD1 and SGS1, respectively. Commonly connected. For simplification of description, the word lines WL0 to WL63 may be simply referred to as word lines WL in the following when they are not distinguished. Further, the drains of the select transistors ST1 in the same column in the memory cell array 1 are commonly connected to any of the bit lines BL0 to BLn. Hereinafter, the bit lines BL0 to BLn are collectively referred to as a bit line BL (n: natural number) unless they are distinguished. The sources of the selection transistors ST2 are commonly connected to the source line SL.

また、同一のワード線ＷＬに接続された複数のメモリセルＭＣには一括してデータが書き込まれ、この単位をページと呼ぶ。更に、複数のメモリセルＭＣはブロックＢＬＫ単位で一括してデータが消去される。 Data is collectively written in the plurality of memory cells MC connected to the same word line WL, and this unit is called a page. Further, data is erased from the plurality of memory cells MC in a unit of block BLK.

１−２．＜メモリセルＭＣの閾値分布＞
図２を用いて上記メモリセルＭＣの閾値分布について説明する。図２は、横軸に閾値分布（電圧）をとり、縦軸にメモリセルＭＣの数を示したグラフである。 1-2. <Threshold distribution of memory cell MC>
The threshold distribution of the memory cell MC will be described with reference to FIG. FIG. 2 is a graph in which the horizontal axis indicates the threshold distribution (voltage) and the vertical axis indicates the number of memory cells MC.

図示するように、各々のメモリセルＭＣは、例えば２値（2-levels）のデータ（１ビットデータ：閾値電圧Ｖｔｈの低い順に“１”、及び“０”の２種のデータ）を保持できる。また、メモリセルＭＣは、消去状態において、“１”データ（例えば負電圧）に設定され、データを書き込み、電荷蓄積層に電荷を注入することによって正の閾値電圧に設定される。 As shown in the figure, each memory cell MC can hold, for example, binary (2-levels) data (1-bit data: two types of data “1” and “0” in order of increasing threshold voltage Vth). . In the erased state, the memory cell MC is set to “1” data (for example, negative voltage), and is set to a positive threshold voltage by writing data and injecting charge into the charge storage layer.

１−３．＜周辺回路＞
図１に戻って、周辺回路について説明する。
１−３−１．＜ロウデコーダ２＞
ロウデコーダ２は、データの書き込み動作時、読み出し動作時、及び消去時において、制御部４から与えられるブロック選択信号をデコードし、その結果に基づいてブロックＢＬＫを選択する。次いで、選択したブロックＢＬＫ内の各ワード線ＷＬに対し書き込み電圧、読み出し電圧、及び消去電圧のいずれか電圧を転送する。具体的には、ロウデコーダ２は書き込み電圧として、書き込み対象のメモリセルＭＣに選択書き込み電圧（以下、電圧Ｖｐｇｍ）を転送し、それ以外のメモリセルＭＣに非選択書き込み電圧（以下、電圧Ｖｐａｓｓ）を転送する。 1-3. <Peripheral circuit>
Returning to FIG. 1, the peripheral circuit will be described.
1-3-1. <Row decoder 2>
The row decoder 2 decodes a block selection signal supplied from the control unit 4 during a data write operation, a read operation, and an erase operation, and selects a block BLK based on the result. Next, one of a write voltage, a read voltage, and an erase voltage is transferred to each word line WL in the selected block BLK. Specifically, the row decoder 2 transfers a selection write voltage (hereinafter referred to as voltage Vpgm) to the write target memory cell MC as a write voltage, and a non-selection write voltage (hereinafter referred to as voltage Vpass) to the other memory cells MC. Forward.

また、ロウデコーダ２は、読み出し電圧として、読み出し対象のメモリセルＭＣに選択読み出し電圧（以下、Ｖｃｇｒ）を転送し、それ以外のメモリセルＭＣに非選択読み出し電圧（以下、電圧Ｖｒｅａｄ）を転送する。 Further, the row decoder 2 transfers a selected read voltage (hereinafter referred to as Vcgr) as a read voltage to the memory cell MC to be read, and transfers a non-selected read voltage (hereinafter referred to as voltage Vread) to the other memory cells MC. .

また、消去時には、選択ブロックＢＬＫを貫通する全ワード線ＷＬにゼロ電位を転送する。なお、この際、メモリセルＭＣが配置される半導体基板（ウェル領域）には、正の高電圧が印加される。 At the time of erasing, zero potential is transferred to all the word lines WL penetrating the selected block BLK. At this time, a positive high voltage is applied to the semiconductor substrate (well region) where the memory cells MC are arranged.

１−３−２．＜データ入出力回路３＞
データ入出力回路３は、図示せぬＩ／Ｏ端子を介してホスト（host）から供給されたアドレス及びコマンドを制御部４へ出力する。またデータ入出力回路３は、書き込みデータを、データ線Ｄ_ｌｉｎｅを介してセンスアンプ５へと出力する。データをホストへ出力する際は、制御部４の制御に基づき、センスアンプ５が増幅したデータを、データ線Ｄ_ｌｉｎｅを介して受け取った後、Ｉ／Ｏ端子を介してホストへ出力する。 1-3-2. <Data input / output circuit 3>
The data input / output circuit 3 outputs an address and a command supplied from a host via an I / O terminal (not shown) to the control unit 4. The data input / output circuit 3 outputs write data to the sense amplifier 5 through the data line D _line . When data is output to the host, the data amplified by the sense amplifier 5 is received via the data line D _line based on the control of the control unit 4 and then output to the host via the I / O terminal.

１−３−３．＜制御部４＞
制御部４は、ＮＡＮＤ型フラッシュメモリ全体の動作を制御する。すなわち、データ入出力回路３を介して、図示せぬホストから与えられた上記アドレス、及びコマンドに基づいて、データの書き込み動作、読み出し動作、及び消去動作における動作シーケンスを実行する。制御部４はアドレス、及び動作シーケンスに基づき、ブロック選択信号／カラム選択信号を生成する。制御部４は、前述したブロック選択信号をロウデコーダ２に出力する。また、制御部４はカラム選択信号をセンスアンプ５に出力する。カラム選択信号とは、センスアンプ５のカラム方向を選択する信号である。 1-3-3. <Control unit 4>
The control unit 4 controls the operation of the entire NAND flash memory. That is, an operation sequence in a data write operation, a read operation, and an erase operation is executed based on the address and command given from a host (not shown) via the data input / output circuit 3. The control unit 4 generates a block selection signal / column selection signal based on the address and the operation sequence. The control unit 4 outputs the block selection signal described above to the row decoder 2. Further, the control unit 4 outputs a column selection signal to the sense amplifier 5. The column selection signal is a signal for selecting the column direction of the sense amplifier 5.

また、制御部４には、図示せぬメモリコントローラから供給された制御信号が与えられる。制御部４は供給された制御信号により、図示せぬＩ／Ｏ端子を介してホスト（host）からデータ入出力回路３へと供給された信号がアドレスであるのか、データであるのかを区別する。 The control unit 4 is given a control signal supplied from a memory controller (not shown). The control unit 4 distinguishes whether the signal supplied from the host to the data input / output circuit 3 via an I / O terminal (not shown) is an address or data based on the supplied control signal. .

また、制御部４は、センスアンプ５を構成する各トランジスタへの信号供給タイミングを制御する。 Further, the control unit 4 controls the signal supply timing to each transistor constituting the sense amplifier 5.

１−３−４．＜センスアンプ５＞
データの読み出し時において、センスアンプ５はビット線ＢＬに定電流を流し、ビット線ＢＬの電位が安定した後のメモリセルＭＣが流す電流を直接センスする。このため、センスアンプ５は、全ビット線ＢＬに対して一括読み出しが出来る。またメモリセルＭＣの有するデータによりビット線ＢＬに流れる電流値が決まる。つまり、ビット線ＢＬに接続されたセンスアンプ５による“１”、または“０”の判定はこのメモリセルＭＣが流す電流の値の相違により決定される。なお、データの書き込み時には、対応するビット線ＢＬに書き込みデータを転送する。センスアンプ５の構成については後に述べる。 1-3-4. <Sense amplifier 5>
At the time of data reading, the sense amplifier 5 applies a constant current to the bit line BL, and directly senses the current flowing through the memory cell MC after the potential of the bit line BL is stabilized. Therefore, the sense amplifier 5 can perform batch reading with respect to all the bit lines BL. The value of the current flowing through the bit line BL is determined by the data stored in the memory cell MC. That is, the determination of “1” or “0” by the sense amplifier 5 connected to the bit line BL is determined by the difference in the value of the current flowing through the memory cell MC. Note that when data is written, the write data is transferred to the corresponding bit line BL. The configuration of the sense amplifier 5 will be described later.

１−３−５．＜電圧発生回路６＞
電圧発生回路６は、外部電圧（以下、電圧Ｖｃｃ）を受け、制御部４に応じて電圧Ｖｐｇｍ、電圧Ｖｐａｓｓ、電圧Ｖｃｇｒ、電圧Ｖｒｅａｄ、及び電圧Ｖｅｒａを発生し、これら電圧をロウデコーダ２に転送する。また、電圧発生回路６は、外部電圧Ｖｃｃを受け、電圧ＶＤＤ、電圧ＶＨＳＡ（＝電圧ＶＤＤ）、電圧ＶＸ２、及び電圧ＶＸ２ＳＡを発生させる。以下、図３を用いて電圧ＶＤＤ、電圧ＶＨＳＡ、電圧ＶＸ２、及び電圧ＶＸ２ＳＡを発生させる構成について説明する。 1-3-5. <Voltage generation circuit 6>
The voltage generation circuit 6 receives an external voltage (hereinafter, voltage Vcc), generates a voltage Vpgm, a voltage Vpass, a voltage Vcgr, a voltage Vread, and a voltage Vera according to the control unit 4, and transfers these voltages to the row decoder 2. To do. The voltage generation circuit 6 receives the external voltage Vcc, and generates a voltage VDD, a voltage VHSA (= voltage VDD), a voltage VX2, and a voltage VX2SA. Hereinafter, a configuration for generating the voltage VDD, the voltage VHSA, the voltage VX2, and the voltage VX2SA will be described with reference to FIG.

＜電圧発生回路６の構成＞
図３に示すように電圧発生回路６は、電圧ＶＤＤ、電圧ＶＨＳＡ、電圧ＶＸ２、及び電圧ＶＸ２ＳＡを発生させる構成を備える。すなわち、電圧発生回路６は、ＶＤＤｇｅｎｅｒａｔｏｒ６−１、ＶＨＳＡｇｅｎｅｒａｔｏｒ６−２、Ｒｅｇｕｌａｔｏｒ６−３、Ｐｕｍｐ６−４、及びＤＡＣ６−５を備える。 <Configuration of Voltage Generation Circuit 6>
As shown in FIG. 3, the voltage generation circuit 6 has a configuration for generating a voltage VDD, a voltage VHSA, a voltage VX2, and a voltage VX2SA. That is, the voltage generation circuit 6 includes a VDD generator 6-1, a VHSA generator 6-2, a regulator 6-3, a Pump 6-4, and a DAC 6-5.

ＶＤＤｇｅｎｅｒａｔｏｒ６−１は外部電圧Ｖｃｃを受け、これに基づき内部電圧ＶＤＤを発生させる。更にＶＨＳＡｇｅｎｅｒａｔｏｒ６−２は外部電圧Ｖｃｃを受け、これに基づき電圧ＶＨＳＡ（上記の通り、電圧ＶＤＤと同値）を発生させる。 The VDD generator 6-1 receives the external voltage Vcc and generates the internal voltage VDD based on the external voltage Vcc. Further, the VHSA generator 6-2 receives the external voltage Vcc and generates a voltage VHSA (as described above, the same value as the voltage VDD).

Ｒｅｇｕｌａｔｏｒ６−３は、電圧Ｖｃｃを受け、これを所望の規則に従って昇圧または降圧した電圧をＰｕｍｐ６−４に出力する。Ｐｕｍｐ６−４は、Ｒｅｇｕｌａｔｏｒ６−３が出力した電圧を電圧ＶＸ２（＞ＶＤＤ）に昇圧する。ＤＡＣ（digital to analog converter）６−５は、Ｐｕｍｐ６−４からの電圧ＶＸ２を受け、電圧ＶＸ２ＳＡ（電圧ＶＤＤ＜電圧ＶＸ２ＳＡ＜電圧ＶＸ２）を発生させる。なお、Ｐｕｍｐ６−４は、ＶＤＤｇｅｎｅｒａｔｏｒ６−１が生成した電圧ＶＤＤに基づき、ＶＸ２を生成しても良い。 The Regulator 6-3 receives the voltage Vcc and outputs a voltage obtained by stepping up or stepping down the voltage Vcc to the Pump 6-4. Pump 6-4 boosts the voltage output from Regulator 6-3 to voltage VX2 (> VDD). A DAC (digital to analog converter) 6-5 receives the voltage VX2 from the Pump 6-4 and generates a voltage VX2SA (voltage VDD <voltage VX2SA <voltage VX2). The Pump 6-4 may generate VX2 based on the voltage VDD generated by the VDD generator 6-1.

＜ＤＡＣ６−５の構成例＞
図４を用いて、ＤＡＣ６−５の構成例について説明する。図４に示すように、ＤＡＣ６−５は、比較器１１、抵抗素子１２及び１３を備える。比較器１１は、Ｐｕｍｐ回路６−４が出力した電圧ＶＸ２を受け、電圧ＶＲＥＦとＮｍｏｎの電位とが一致するよう出力電圧を制御する。このとき比較器１１は、電圧ＶＸ２ＳＡをノードＮｏｕｔに出力する。また、抵抗素子１２の一端は、ノードＮｏｕｔに接続され、他端はノードＮｍｏｎに接続される。抵抗素子１３の一端は、ノードＮｍｏｎに接続され、他端は接地される。 <Configuration example of DAC 6-5>
A configuration example of the DAC 6-5 will be described with reference to FIG. As shown in FIG. 4, the DAC 6-5 includes a comparator 11 and resistance elements 12 and 13. The comparator 11 receives the voltage VX2 output from the Pump circuit 6-4, and controls the output voltage so that the voltage VREF and the potential of Nmon coincide with each other. At this time, the comparator 11 outputs the voltage VX2SA to the node Nout. One end of the resistance element 12 is connected to the node Nout, and the other end is connected to the node Nmon. One end of the resistance element 13 is connected to the node Nmon, and the other end is grounded.

３−１．＜センスアンプ５＞
次に図５を用いてセンスアンプ５の詳細な構成について説明する。図５に示すようにセンスアンプ５は、ｎチャネル型ＭＯＳトランジスタ２０〜２３、２５、２６、２８〜４０、及び４６、４７、ｐチャネル型ＭＯＳトランジスタ２４、及び４１〜４５、並びにキャパシタ素子２７を備える。なお、以下ではＭＯＳトランジスタの閾値電位ＶｔｈにそのＭＯＳトランジスタの参照符号を付すことでＭＯＳトランジスタの閾値電位を表す。例えば、ＭＯＳトランジスタ２２の閾値電位はＶｔｈ２２とする。 3-1. <Sense amplifier 5>
Next, a detailed configuration of the sense amplifier 5 will be described with reference to FIG. As shown in FIG. 5, the sense amplifier 5 includes n-channel MOS transistors 20 to 23, 25, 26, 28 to 40, and 46 and 47, p-channel MOS transistors 24 and 41 to 45, and a capacitor element 27. Prepare. In the following, the threshold potential of the MOS transistor is represented by adding the reference numeral of the MOS transistor to the threshold potential Vth of the MOS transistor. For example, the threshold potential of the MOS transistor 22 is Vth22.

ＭＯＳトランジスタ２０の電流経路の一端はビット線ＢＬに接続され、他端はノードＮ１に接続され、ゲートには制御部４によって制御される信号ＢＬＳが供給される。信号ＢＬＳは、読み出し動作、書き込み動作の際、“Ｈ”レベルとされ、ビット線ＢＬとセンスアンプ５とを接続可能とする信号である。 One end of the current path of the MOS transistor 20 is connected to the bit line BL, the other end is connected to the node N1, and a signal BLS controlled by the control unit 4 is supplied to the gate. The signal BLS is a signal that is set to the “H” level during the read operation and the write operation, and enables the bit line BL and the sense amplifier 5 to be connected.

なお、センスアンプを構成し、以下説明する各ＭＯＳトランジスタのゲートに供給される信号についても、ＭＯＳトランジスタ２０のゲートに供給される信号ＢＬＳと同様に制御部４によって制御される。 Note that a signal constituting the sense amplifier and supplied to the gate of each MOS transistor described below is also controlled by the control unit 4 in the same manner as the signal BLS supplied to the gate of the MOS transistor 20.

ＭＯＳトランジスタ２１の電流経路の一端はノードＮ１に接続され、他端は接地（電圧ＶＬＳＡ）され、ゲートには信号ＸＬＬが供給される。ＭＯＳトランジスタ２２の電流経路の一端はノードＮ１に接続され、他端はＳＣＯＭに接続され、ゲートには信号ＢＬＣが供給される。信号ＢＬＣとはビット線ＢＬを所定の電位にクランプするための信号である。仮にＭＯＳトランジスタ２２に信号ＢＬＣ＝（Ｖｂｌｃ＋Ｖｔｈ２２）が与えられると、ビット線ＢＬの電位は、電圧Ｖｂｌｃとなる。 One end of the current path of the MOS transistor 21 is connected to the node N1, the other end is grounded (voltage VLSA), and a signal XLL is supplied to the gate. One end of the current path of the MOS transistor 22 is connected to the node N1, the other end is connected to SCOM, and a signal BLC is supplied to the gate. The signal BLC is a signal for clamping the bit line BL to a predetermined potential. If the signal BLC = (Vblc + Vth22) is applied to the MOS transistor 22, the potential of the bit line BL becomes the voltage Vblc.

ＭＯＳトランジスタ２３の電流経路の一端はＳＣＯＭに接続され、他端はＭＯＳトランジスタ２４の一端に接続され、ゲートには信号ＢＬＸ（電圧（Ｖｂｌｃ＋Ｖｔｈ２３＋ＢＬＣ２ＢＬＸ））が供給される。 One end of the current path of the MOS transistor 23 is connected to SCOM, the other end is connected to one end of the MOS transistor 24, and a signal BLX (voltage (Vblc + Vth23 + BLC2BLX)) is supplied to the gate.

従って、“１”データ読み出しの際、ＳＣＯＭの電位は、電圧（Ｖｂｌｃ＋ＢＬＣ２ＢＬＸ）とされる（後述する）。 Accordingly, when “1” data is read, the potential of SCOM is set to the voltage (Vblc + BLC2BLX) (described later).

なお、電圧ＢＬＣ２ＢＬＸとは、ＳＣＯＭに電圧ＶＨＳＡを確実に転送するためのカードバンド電圧であり、ＭＯＳトランジスタ２３の電流駆動力をＭＯＳトランジスタ２２のよりも上げるための電圧である。例えば信号ＢＬＸ＜信号ＢＬＣとされると、ビット線ＢＬに供給する電圧が信号ＢＬＸに律速してしまう。これを防ぐため信号ＢＬＸの電圧は電圧ＢＬＣよりも高い電圧とされる。 The voltage BLC2BLX is a card band voltage for reliably transferring the voltage VHSA to SCOM, and is a voltage for increasing the current driving capability of the MOS transistor 23 more than that of the MOS transistor 22. For example, when the signal BLX <the signal BLC, the voltage supplied to the bit line BL is limited by the signal BLX. In order to prevent this, the voltage of the signal BLX is set higher than the voltage BLC.

また、ＭＯＳトランジスタ２４の電流経路の他端には電圧ＶＨＳＡが供給され、ゲートには信号ＩＮＶ_Ｓが供給される。なお、このＭＯＳトランジスタ２４は省略しても良い。ここで、信号ＩＮＶ_Ｓとは、後述するＳＤＬの保持データに応じて変化する信号である。 The voltage VHSA is supplied to the other end of the current path of the MOS transistor 24, and the signal INV_S is supplied to the gate. The MOS transistor 24 may be omitted. Here, the signal INV_S is a signal that changes according to data held in the SDL, which will be described later.

ＭＯＳトランジスタ２５の電流経路の一端は、ノードＳＣＯＭに接続され、他端はＳＥＮ（検知部）に接続され、ゲートには信号ＸＸＬ（Ｖｂｌｃ＋Ｖｔｈ２５＋ＢＬＣ２ＢＬＸ＋ＢＬＸ２ＸＸＬ）が供給される。なお、ＭＯＳトランジスタ２５のゲートには、ＭＯＳトランジスタ２３よりも電圧ＢＬＸ２ＸＸＬだけ大きな電圧が供給される。ここで、電圧ＢＬＸ２ＸＸＬとは、ＳＥＮに蓄積された電荷をＳＣＯＭに転送するためのガードバンド電圧である。 One end of the current path of the MOS transistor 25 is connected to the node SCOM, the other end is connected to SEN (detection unit), and a signal XXL (Vblc + Vth25 + BLC2BLX + BLX2XXL) is supplied to the gate. Note that a voltage higher than the MOS transistor 23 by the voltage BLX2XXL is supplied to the gate of the MOS transistor 25. Here, the voltage BLX2XXL is a guard band voltage for transferring charges accumulated in SEN to SCOM.

ここで、信号ＢＬＣ、信号ＢＬＸ、及び信号ＸＸＬの間には、信号ＢＬＣ＜信号ＢＬＸ＜信号ＸＸＬなる電圧関係が成り立つ。つまり、ＭＯＳトランジスタ２３よりもＭＯＳトランジスタ２５の電流駆動力の方が大きい。これは、“１”データをセンスする際、ＭＯＳトランジスタ２３が流す電流よりもＭＯＳトランジスタ２５が流す電流を大きくすることで、ノードＳＥＮの電位を優先的にビット線ＢＬに流すためである。 Here, a voltage relationship of signal BLC <signal BLX <signal XXL is established among the signal BLC, the signal BLX, and the signal XXL. That is, the current driving capability of the MOS transistor 25 is larger than that of the MOS transistor 23. This is because when the “1” data is sensed, the current flowing through the MOS transistor 25 is made larger than the current flowing through the MOS transistor 23, whereby the potential of the node SEN is preferentially passed through the bit line BL.

引き続き、構成について説明する。ＭＯＳトランジスタ２６の電流経路の一端はＳＣＯＭに接続され、他端は接地（電圧ＳＲＣＧＮＤ）され、ゲートには信号ＩＮＶ_Ｓが供給される。 Next, the configuration will be described. One end of the current path of the MOS transistor 26 is connected to SCOM, the other end is grounded (voltage SRCGND), and a signal INV_S is supplied to the gate.

また後述するが、本実施形態のセンスアンプ５で採用するＬｏｃｋｏｕｔ読み出しにおいて、このＭＯＳトランジスタ２６をオン状態とすることでビット線ＢＬを接地電位とする。 As will be described later, in the Lockout reading employed in the sense amplifier 5 of this embodiment, the bit line BL is set to the ground potential by turning on the MOS transistor 26.

またキャパシタ素子２７の一方の電極には、ノードＮ２でクロックＣＬＫ（＝電圧（Ｖｂｌｃ＋ＢＬＣ２ＢＬＸ））が供給され、他方の電極はノードＳＥＮに接続される。このクロックＣＬＫは、ノードＳＥＮの電位をブーストするための機能を有する。ＭＯＳトランジスタ２８の電流経路の一端はノードＮ２に接続され、ゲートには信号ＳＥＮが供給される。つまり、このノードＳＥＮの電位に応じてＭＯＳトランジスタ２８がオン・オフする。ＭＯＳトランジスタ２９の電流経路の一端は、ＭＯＳトランジスタ２８の他端と接続され、電流経路の他端はノードＮ３に接続され、ゲートには信号ＳＴＢが供給される。ＭＯＳトランジスタ３０の電流経路の一端はノードＳＥＮに接続され、電流経路の他端はノードＮ３に接続され、ゲートには信号ＢＬＱ（＝電圧（ＶＸ２ＳＡ＋Ｖｔｈ３０＋Ｖα）が供給される。ここで、電圧Ｖαとは、後述するＭＯＳトランジスタ３７から転送される電圧ＶＸ２ＳＡを確実にノードＳＥＮに転送するために追加された電圧（ガードバンド電圧）である。以下説明する、信号ＬＰＣにおける電圧Ｖαついても同様で、ガードバンドとして機能する電圧である。 Further, a clock CLK (= voltage (Vblc + BLC2BLX)) is supplied to one electrode of the capacitor element 27 at the node N2, and the other electrode is connected to the node SEN. This clock CLK has a function for boosting the potential of the node SEN. One end of the current path of the MOS transistor 28 is connected to the node N2, and a signal SEN is supplied to the gate. That is, the MOS transistor 28 is turned on / off according to the potential of the node SEN. One end of the current path of the MOS transistor 29 is connected to the other end of the MOS transistor 28, the other end of the current path is connected to the node N3, and a signal STB is supplied to the gate. One end of the current path of the MOS transistor 30 is connected to the node SEN, the other end of the current path is connected to the node N3, and a signal BLQ (= voltage (VX2SA + Vth30 + Vα)) is supplied to the gate. This is a voltage (guard band voltage) added to surely transfer a voltage VX2SA transferred from a MOS transistor 37, which will be described later, to the node SEN, and the same applies to the voltage Vα in the signal LPC described below. As a voltage.

ＭＯＳトランジスタ３１の電流経路の一端はノードＳＥＮに接続され、ゲートには信号ＬＳＬが供給される。またＭＯＳトランジスタ３２の電流経路の一端は、ＭＯＳトランジスタ３１の電流経路の他端に接続され、電流経路の他端は、接地（電圧ＶＬＳＡ）され、ゲートはノードＮ３に接続される。これらＭＯＳトランジスタ３１及び３２は、データを演算するためのトランジスタである。 One end of the current path of the MOS transistor 31 is connected to the node SEN, and a signal LSL is supplied to the gate. One end of the current path of the MOS transistor 32 is connected to the other end of the current path of the MOS transistor 31, the other end of the current path is grounded (voltage VLSA), and the gate is connected to the node N3. These MOS transistors 31 and 32 are transistors for calculating data.

ＭＯＳトランジスタ３３の電流経路の一端はノードＮ３に接続され、他端はノードＬＡＴ_Ｓに接続され、ゲートには信号ＳＴＬが供給される。ＭＯＳトランジスタ３６の電流経路の一端はノードＮ３に接続され、電流経路の他端はＤＢＵＳ（必要に応じて接地電位）に接続され、ゲートには信号ＤＳＷが供給される。ＭＯＳトランジスタ３７の電流経路の一端はノードＮ４に接続され、電流経路の他端はノードＮ３に接続され、ゲートには信号ＬＰＣ（＝電圧（ＶＸ２ＳＡ＋Ｖｔｈ３７＋Ｖα））が供給される。ここで、ＭＯＳトランジスタ３７をｎチャネル型ＭＯＳトランジスタとする。仮にｐチャネル型ＭＯＳトランジスタであると、ウェル作成など製造工程に余計な手間が掛かる。具体的には、ｐ−ｗｅｌｌ拡散層に電圧ＶＸ２ＳＡが印加され、ｎ−ｗｅｌｌに電圧ＶＤＤが印加されると、ｐ−ｗｅｌｌ拡散層からｎ−ｗｅｌｌへとフォワード電圧が掛かってしまう。このため、ｎ−ｗｅｌｌを電圧ＶＸ２ＳＡ以上の電圧とする必要があり、他のｎ−ｗｅｌｌと隔離する必要がある。これは、レイアウトの拡大を招く。このような手間が掛かることから、ｎチャネル型ＭＯＳトランジスタを使用する。なお、ノードＮ３が接続される配線をＬＢＵＳと呼ぶこともある。 One end of the current path of the MOS transistor 33 is connected to the node N3, the other end is connected to the node LAT_S, and a signal STL is supplied to the gate. One end of the current path of the MOS transistor 36 is connected to the node N3, the other end of the current path is connected to DBUS (ground potential if necessary), and a signal DSW is supplied to the gate. One end of the current path of the MOS transistor 37 is connected to the node N4, the other end of the current path is connected to the node N3, and a signal LPC (= voltage (VX2SA + Vth37 + Vα)) is supplied to the gate. Here, the MOS transistor 37 is an n-channel MOS transistor. If it is a p-channel MOS transistor, extra steps are required for the manufacturing process such as well formation. Specifically, when the voltage VX2SA is applied to the p-well diffusion layer and the voltage VDD is applied to the n-well, a forward voltage is applied from the p-well diffusion layer to the n-well. For this reason, it is necessary to make n-well more than the voltage VX2SA, and it is necessary to isolate it from other n-wells. This leads to an increase in layout. Since it takes such trouble, an n-channel MOS transistor is used. Note that the wiring to which the node N3 is connected may be referred to as LBUS.

また、このＭＯＳトランジスタ３７に電圧発生回路６が発生する電圧ＶＤＤ、電圧ＶＸ２ＳＡのいずれか電圧を選択し、出力する選択回路５０が設けられる。この選択回路５０は、ＭＯＳトランジスタ３４、及び３５を備える。ＭＯＳトランジスタ３４の電流経路の一端には、電圧発生回路６（ＶＤＤｇｅｎｅｒａｔｏｒ６−１）が発生した電圧ＶＤＤが供給され、電流経路の他端はノードＮ４に接続され、ゲートには信号Ｓ１が供給される。なお、電圧ＶＤＤは、Ｐｕｍｐ６−４が生成したＶＸ２に基づきＤＡＣ６−５が生成しても良い。この場合、ＤＡＣ６−５の出力が電圧ＶＤＤとなるよう比較器１１に入力される電圧ＶＲＥＦを変えればよい。 The MOS transistor 37 is provided with a selection circuit 50 that selects and outputs either the voltage VDD generated by the voltage generation circuit 6 or the voltage VX2SA. The selection circuit 50 includes MOS transistors 34 and 35. The voltage VDD generated by the voltage generating circuit 6 (VDD generator 6-1) is supplied to one end of the current path of the MOS transistor 34, the other end of the current path is connected to the node N4, and the signal S1 is supplied to the gate. The The voltage VDD may be generated by the DAC 6-5 based on the VX2 generated by the Pump 6-4. In this case, the voltage VREF input to the comparator 11 may be changed so that the output of the DAC 6-5 becomes the voltage VDD.

またＭＯＳトランジスタ３５の電流経路の一端には、電圧発生回路６が発生した電圧ＶＸ２ＳＡが供給され、電流経路の他端はノードＮ４に接続され、ゲートには信号Ｓ２が供給される。これら信号Ｓ１、Ｓ２は、電圧発生回路６が電圧ＶＤＤ、電圧ＶＸ２ＳＡを発生するタイミングに合わせて“Ｈ”レベルとされる。これにより、電圧ＶＤＤまたは電圧ＶＸ２ＳＡがＭＯＳトランジスタ３７を介してノードＮ３（配線ＬＢＵＳ）に供給される。 The voltage VX2SA generated by the voltage generation circuit 6 is supplied to one end of the current path of the MOS transistor 35, the other end of the current path is connected to the node N4, and the signal S2 is supplied to the gate. These signals S1 and S2 are set to the “H” level in accordance with the timing at which the voltage generation circuit 6 generates the voltage VDD and the voltage VX2SA. Thereby, the voltage VDD or the voltage VX2SA is supplied to the node N3 (wiring LBUS) through the MOS transistor 37.

ＭＯＳトランジスタ３８の電流経路の一端はノードＬＡＴ_Ｓに接続され、電流経路の他端は接地され、ゲートはノードＩＮＶ_Ｓが接続される。ＭＯＳトランジスタ３９の電流経路の一端はノードＩＮＶ_Ｓに接続され、電流経路の他端は接地され、ゲートはノードＬＡＴ_Ｓに接続される。ＭＯＳトランジスタ４０の電流経路の一端はノードＩＮＶ_Ｓに接続され、電流経路の他端はノードＮ３に接続され、ゲートには信号ＳＴＩが供給される。ＭＯＳトランジスタ４１の電流経路の一端には電圧ＶＤＤが供給され、ゲートには信号ＳＬＬが供給される。ＭＯＳトランジスタ４２の電流経路の一端はＭＯＳトランジスタ４１の電流経路の他端と接続され、電流経路の他端はノードＬＡＴ_Ｓに接続され、ゲートはノードＩＮＶ_Ｓに接続される。ＭＯＳトランジスタ４３の電流経路の一端には電圧ＶＤＤが供給され、ゲートには信号ＳＬＩが供給される。ＭＯＳトランジスタ４４の電流経路の一端は、ＭＯＳトランジスタ４３の電流経路の他端と接続され、電流経路の他端はノードＩＮＶ_Ｓに接続され、ゲートはノードＬＡＴ_Ｓに接続される。つまり、ＭＯＳトランジスタ３８、３９、４２、及び４３でラッチ回路ＳＤＬを構成し、このラッチ回路ＳＤＬはノードＬＡＴ_Ｓのデータを保持する。 One end of the current path of the MOS transistor 38 is connected to the node LAT_S, the other end of the current path is grounded, and the gate is connected to the node INV_S. One end of the current path of the MOS transistor 39 is connected to the node INV_S, the other end of the current path is grounded, and the gate is connected to the node LAT_S. One end of the current path of the MOS transistor 40 is connected to the node INV_S, the other end of the current path is connected to the node N3, and a signal STI is supplied to the gate. The voltage VDD is supplied to one end of the current path of the MOS transistor 41, and the signal SLL is supplied to the gate. One end of the current path of the MOS transistor 42 is connected to the other end of the current path of the MOS transistor 41, the other end of the current path is connected to the node LAT_S, and the gate is connected to the node INV_S. The voltage VDD is supplied to one end of the current path of the MOS transistor 43, and the signal SLI is supplied to the gate. One end of the current path of the MOS transistor 44 is connected to the other end of the current path of the MOS transistor 43, the other end of the current path is connected to the node INV_S, and the gate is connected to the node LAT_S. That is, the MOS transistors 38, 39, 42, and 43 constitute a latch circuit SDL, and the latch circuit SDL holds data of the node LAT_S.

２．＜センスアンプ５の読み出し動作＞
次に、図６、図７を用いてセンスアンプ５の読み出し動作について説明する。図６は、センスアンプ５の動作を（１）〜（６）まで時系列に沿って示した概念図であり、図７はセンスアンプ５を構成するＭＯＳトランジスタに供給される各信号、及び各ノードの電位を示したタイムチャートである。具体的には、縦軸に電圧発生回路６の出力、信号ＢＬＱ、信号ＢＬＸ、信号ＢＬＣ、ノードＳＥＮ、信号ＬＰＣ、クロックＣＬＫ、信号ＸＸＬ、信号ＳＴＬ、信号ＳＬＬ、信号ＳＴＢ、信号ＤＳＷ、信号ＳＴＩ、信号ＳＬＩ、ノードＬＡＴ_Ｓ、及びノードＮ３（配線ＬＢＵＳの電位）を、そして横軸に時間を取る。なお、第１の実施形態に係るセンスアンプ５は、Ｌｏｃｋｏｕｔ読み出しを行うものとする。Ｌｏｃｋｏｕｔ読み出しとは、１回目の読み出し動作において、“１”データと判定されたメモリセルＭＣに接続されるビット線ＢＬの電位を“Ｌ”レベルに固定するものである。 2. <Read Operation of Sense Amplifier 5>
Next, the read operation of the sense amplifier 5 will be described with reference to FIGS. FIG. 6 is a conceptual diagram showing the operation of the sense amplifier 5 in time series from (1) to (6). FIG. 7 shows each signal supplied to the MOS transistor constituting the sense amplifier 5, and It is a time chart which showed the electric potential of a node. Specifically, the vertical axis indicates the output of the voltage generation circuit 6, the signal BLQ, the signal BLX, the signal BLC, the node SEN, the signal LPC, the clock CLK, the signal XXL, the signal STL, the signal SLL, the signal STB, the signal DSW, and the signal STI. , The signal SLI, the node LAT_S, and the node N3 (the potential of the wiring LBUS), and the horizontal axis represents time. The sense amplifier 5 according to the first embodiment performs Lockout reading. Lockout reading is to fix the potential of the bit line BL connected to the memory cell MC determined to be “1” data to “L” level in the first read operation.

まず、ラッチ回路ＳＤＬをリセットすることでノードＬＡＴ_Ｓを“Ｈ”レベルとする（（１）、図６）。すなわち、図７に示すように時刻ｔ１において信号ＳＴＩを“Ｈ”レベルとし、次いで時刻ｔ２において信号ＤＳＷを“Ｈ”レベル、信号ＳＬＩを“Ｈ”レベルとする。これによりＭＯＳトランジスタ４０及びＭＯＳトランジスタ３６がそれぞれオン状態とされ、ノードＩＮＶ_Ｓが接地（“Ｌ”レベル）される。従って、ＭＯＳトランジスタ４２はオン状態、ＭＯＳトランジスタ３８はオフ状態とされる。また、このときノードＮ３も接地されることから、配線ＬＢＵＳの電位も“Ｌ”レベルとされる。 First, the node LAT_S is set to the “H” level by resetting the latch circuit SDL ((1), FIG. 6). That is, as shown in FIG. 7, the signal STI is set to “H” level at time t1, then the signal DSW is set to “H” level and the signal SLI is set to “H” level at time t2. As a result, the MOS transistor 40 and the MOS transistor 36 are turned on, and the node INV_S is grounded (“L” level). Accordingly, the MOS transistor 42 is turned on and the MOS transistor 38 is turned off. At this time, since the node N3 is also grounded, the potential of the wiring LBUS is also set to the “L” level.

なお、時刻ｔ１の時点において、信号ＳＬＬは“Ｌ”レベルであるため、ＭＯＳトランジスタ４１はオン状態である。従って、時刻ｔ２においてラッチ回路は“１”データを保持する（ノードＬＡＴ_Ｓ＝“Ｈ”レベル）。 At time t1, since the signal SLL is at the “L” level, the MOS transistor 41 is on. Therefore, at time t2, the latch circuit holds “1” data (node LAT_S = “H” level).

また上記（１）と同時に、ビット線ＢＬへと定電流を流す（２）。すなわち、図７に示すように、時刻ｔ１において、信号ＢＬＸ、信号ＢＬＣをそれぞれ“Ｈ”レベルとすることで、ＭＯＳトランジスタ２４、ＭＯＳトランジスタ２３、ＭＯＳトランジスタ２２、及びＭＯＳトランジスタ２０の経路で定電流をビット線ＢＬへと流す。また、図示しないが信号Ｓ１を時刻ｔ１以前から“Ｈ”レベルとすることでノードＮ４の電位を電圧ＶＤＤに維持する。 Simultaneously with the above (1), a constant current is supplied to the bit line BL (2). That is, as shown in FIG. 7, at time t1, the signal BLX and the signal BLC are set to the “H” level, respectively, so that the constant current flows through the paths of the MOS transistor 24, the MOS transistor 23, the MOS transistor 22, and the MOS transistor 20. To the bit line BL. Although not shown, the potential of the node N4 is maintained at the voltage VDD by setting the signal S1 to the “H” level before time t1.

次いで、図６に示すようにノードＳＥＮをＭＯＳトランジスタ３７、及びＭＯＳトランジスタ３０の経路でノードＳＥＮを充電する（３）。すなわち、図７に示すように時刻ｔ５において信号ＬＰＣ、及び信号ＢＬＱをそれぞれ“Ｈ”レベルとする。具体的には、上述の通り信号ＬＰＣを電圧（ＶＸ２ＳＡ＋Ｖｔｈ３７＋Ｖα）とし、信号ＢＬＱを電圧（ＶＸ２ＳＡ＋Ｖｔｈ３０＋Ｖα）とする。これにより、ノードＳＥＮが時刻ｔ５以降０Ｖから上昇する。なお、この時信号ＤＳＷは“Ｌ”レベルである。 Next, as shown in FIG. 6, the node SEN is charged through the path of the MOS transistor 37 and the MOS transistor 30 (3). That is, as shown in FIG. 7, the signal LPC and the signal BLQ are set to the “H” level at time t5. Specifically, as described above, the signal LPC is set to the voltage (VX2SA + Vth37 + Vα), and the signal BLQ is set to the voltage (VX2SA + Vth30 + Vα). As a result, the node SEN rises from 0 V after time t5. At this time, the signal DSW is at the “L” level.

その後、時刻ｔ６においてノードＳＥＮの電位が電圧ＶＤＤに達すると、電圧発生回路６は電圧ＶＸ２ＳＡをＭＯＳトランジスタ３５に供給する。このタイミングに合わせて信号Ｓ１を“Ｌ”レベル、信号Ｓ２を“Ｈ”レベルとする。これにより、ノードＬＢＵＳの電位が上昇し、時刻ｔ７でノードＳＥＮの電位が電圧ＶＸ２ＳＡに達する。次いで、この時刻ｔ７において、信号ＢＬＱを“Ｌ”レベルへと遷移させ、時刻ｔ８において信号ＬＰＣを“Ｌ”レベルへと遷移させる。すなわち、（３）の経路によるノードＳＥＮへの充電を終了する。なお、電圧発生回路６が電圧ＶＸ２ＳＡをＭＯＳトランジスタ３５に供給するタイミングは、制御部４によって制御される。これは制御部４が、ノードＳＥＮの電位がｔ６で電圧ＶＤＤに達すると予め把握しているためである。つまり、これによって制御部４は、このタイミング（時刻ｔ６）で電圧発生回路６に電圧ＶＸ２ＳＡをＭＯＳトランジスタ３５に供給するよう指示することが出来る。 Thereafter, when the potential of the node SEN reaches the voltage VDD at time t6, the voltage generation circuit 6 supplies the voltage VX2SA to the MOS transistor 35. In accordance with this timing, the signal S1 is set to “L” level and the signal S2 is set to “H” level. As a result, the potential of the node LBUS rises, and the potential of the node SEN reaches the voltage VX2SA at time t7. Next, at time t7, the signal BLQ is changed to “L” level, and at time t8, the signal LPC is changed to “L” level. That is, the charging of the node SEN through the route (3) is terminated. The timing at which the voltage generation circuit 6 supplies the voltage VX2SA to the MOS transistor 35 is controlled by the control unit 4. This is because the control unit 4 knows in advance that the potential of the node SEN reaches the voltage VDD at t6. That is, the control unit 4 can instruct the voltage generation circuit 6 to supply the voltage VX2SA to the MOS transistor 35 at this timing (time t6).

次いで、図６に示すように、キャパシタ素子２７を介してノードＳＥＮの電位をブーストする（４）。つまり、図７に示すように、時刻ｔ９においてクロックＣＬＫをキャパシタ素子２７の一方の電極に印加することで、ノードＳＥＮの電位をブーストする。すなわち、カップリングによりノードＳＥＮの電位が電圧ＶＸ２ＳＡから上昇し、時刻ｔ１０において電圧（ＶＸ２ＳＡ＋Ｖｂｌｃ＋ＢＬＣ２ＢＬＸ）に達する。 Next, as shown in FIG. 6, the potential of the node SEN is boosted through the capacitor element 27 (4). That is, as shown in FIG. 7, the potential of the node SEN is boosted by applying the clock CLK to one electrode of the capacitor element 27 at time t9. That is, the potential of the node SEN rises from the voltage VX2SA due to coupling, and reaches the voltage (VX2SA + Vblc + BLC2BLX) at time t10.

次いで、図６に示すようにセンス動作を実行する（５）。すなわち、ＭＯＳトランジスタ２５、ＭＯＳトランジスタ２２、及びＭＯＳトランジスタ２０を介して、ノードＳＥＮとビット線とを電気的に接続する。上記したように、信号ＸＸＬ＞信号ＢＬＸであることからＭＯＳトランジスタ２５の方がＭＯＳトランジスタ２３よりも電流駆動力が大きい。つまり、（２）よりも（５）で示す経路で流れる電流を優先的にビット線ＢＬへと流す。この際、信号ＸＸＬを“Ｈ”（Ｖｂｌｃ＋Ｖｔｈ２５＋ＢＬＣ２ＢＬＸ＋ＢＬＸ２ＸＸＬ）レベルとする（図７参照）。 Next, a sense operation is performed as shown in FIG. 6 (5). That is, the node SEN and the bit line are electrically connected through the MOS transistor 25, the MOS transistor 22, and the MOS transistor 20. As described above, since the signal XXL> the signal BLX, the MOS transistor 25 has a larger current driving capability than the MOS transistor 23. That is, the current flowing through the path indicated by (5) is preferentially supplied to the bit line BL rather than (2). At this time, the signal XXL is set to the “H” (Vblc + Vth25 + BLC2BLX + BLX2XXL) level (see FIG. 7).

この時、メモリセルＭＣの保持データが“１”であれば、ＮＡＮＤストリング１０は導通するため、ビット線ＢＬは接地電位へと遷移する。このため、時刻ｔ１１において、ノードＳＥＮの電位がそれまでの電圧（ＶＸ２ＳＡ＋Ｖｂｌｃ＋ＢＬＣ２ＢＬＸ）から電圧（Ｖｂｌｃ＋ＢＬＣ２ＢＬＸ）にまで降下する（図７、（ｂ））。 At this time, if the data held in the memory cell MC is “1”, the NAND string 10 becomes conductive, and the bit line BL changes to the ground potential. Therefore, at time t11, the potential of the node SEN drops from the previous voltage (VX2SA + Vblc + BLC2BLX) to the voltage (Vblc + BLC2BLX) (FIG. 7, (b)).

またこの時、（２）の経路で電流がビット線ＢＬへと流れているため、ＳＣＯＭの電位は、ＭＯＳトランジスタ２５の閾値分だけ低下した電圧（Ｖｂｌｃ＋ＢＬＣ２ＢＬＸ）である。 At this time, since the current flows to the bit line BL along the path (2), the potential of the SCOM is a voltage (Vblc + BLC2BLX) that is lowered by the threshold value of the MOS transistor 25.

その後、時刻ｔ１２においてクロックＣＬＫが電圧（Ｖｂｌｃ＋ＢＬＣ２ＢＬＸ）から、０Ｖへと下降する。これに伴い、ノードＳＥＮにおいてブースト分の電位が下降する。すなわち、０Ｖとされる。 Thereafter, at time t12, the clock CLK decreases from the voltage (Vblc + BLC2BLX) to 0V. Along with this, the boost potential drops at the node SEN. That is, it is set to 0V.

これに対して、メモリセルＭＣの保持データが“０”であれば、ＮＡＮＤストリング１０は非導通であるため、ビット線ＢＬの電位は下降せず、（５）の経路でノードＳＥＮから電荷がビット線ＢＬに流れる出る電荷は少ない。すなわち、ＭＯＳトランジスタ２８のオン・オフを左右する程、ノードＳＥＮの電位に大した変化は見られない。 On the other hand, if the retained data in the memory cell MC is “0”, the NAND string 10 is non-conductive, so the potential of the bit line BL does not drop, and the charge from the node SEN is routed through the path (5). There is little charge flowing out to the bit line BL. That is, there is no significant change in the potential of the node SEN as the MOS transistor 28 is turned on / off.

この結果、図７に示すようにｔ１１以降も電圧（ＶＸ２ＳＡ＋Ｖｂｌｃ＋ＢＬＣ２ＢＬＸ）を維持する（ａ）。また、上記したように、時刻ｔ１２にてクロックＣＬＫが立ち下がるため、ノードＳＥＮの電位は電圧ＶＸ２ＳＡとされる。 As a result, as shown in FIG. 7, the voltage (VX2SA + Vblc + BLC2BLX) is maintained after t11 (a). Further, as described above, since the clock CLK falls at time t12, the potential of the node SEN is set to the voltage VX2SA.

最後に、ラッチ動作が行われる。すなわち、ノードＳＥＮの電位をラッチ回路ＳＤＬに転送する動作が行われる（６）。 Finally, a latch operation is performed. That is, the operation of transferring the potential of the node SEN to the latch circuit SDL is performed (6).

まず、ノードＮ３の電位を電圧ＶＤＤとする。つまり、図７に示すように、時刻ｔ１３において信号ＬＰＣを“Ｈ”レベルとし、（３）の経路でノードＮ３を電圧ＶＤＤに充電する。 First, the potential of the node N3 is set to the voltage VDD. That is, as shown in FIG. 7, the signal LPC is set to the “H” level at time t13, and the node N3 is charged to the voltage VDD through the path (3).

その後、ｔ１４において、信号ＳＬＬを“Ｈ”レベルとし、ＭＯＳトランジスタ４１をオフ状態とする。更に、ｔ１５において信号ＳＴＬ、及び信号ＳＴＢをそれぞれ“Ｈ”レベルとし、ＭＯＳトランジスタ２９、及び３３をそれぞれオン状態とする。 Thereafter, at t14, the signal SLL is set to the “H” level, and the MOS transistor 41 is turned off. Further, at t15, the signal STL and the signal STB are set to the “H” level, and the MOS transistors 29 and 33 are turned on.

ここで、ノードＳＥＮが“Ｈ”レベルであった場合（読み出しメモリセルＭＣの保持データ＝“０”）、すなわちＭＯＳトランジスタ２８がオン状態とされた場合、ノードＮ２（接地電位。なぜならクロックＣＬＫ＝“Ｌ”）とノードＬＡＴ_Ｓとが導通し、時刻ｔ１５においてノードＬＡＴ_Ｓの電位は“Ｌ”レベル、すなわちラッチ回路は“０”データを保持する。 Here, when the node SEN is at “H” level (the data held in the read memory cell MC = “0”), that is, when the MOS transistor 28 is turned on, the node N2 (ground potential, because the clock CLK = "L") and the node LAT_S become conductive, and at time t15, the potential of the node LAT_S is at the "L" level, that is, the latch circuit holds "0" data.

これに対し、ノードＳＥＮが“Ｌ”レベルであった場合（読み出しメモリセルＭＣの保持データ＝“１”）、すなわちＭＯＳトランジスタ２８がオフ状態とされた場合、ノードＮ２はノードＬＡＴ_Ｓと非道通とされ、ラッチ回路はそれまでのデータ（“１”データ）を保持する。すなわち、時刻ｔ１５においてノードＬＡＴ_Ｓの電位は“Ｈ”レベルを保持する。 On the other hand, when the node SEN is at “L” level (holding data of the read memory cell MC = “1”), that is, when the MOS transistor 28 is turned off, the node N2 is not connected to the node LAT_S. Then, the latch circuit holds the data (“1” data) so far. That is, at time t15, the potential of the node LAT_S is kept at the “H” level.

３．＜センスマージンについて＞
次に図８を用いて上記タイムチャートで挙げた信号を用いてセンスマージンについて説明する。図８は、図７においてノードＳＥＮの電位、及びＭＯＳトランジスタ２８の閾値線を拡大したタイムチャートである。
図示するように、時刻ｔ１２以降ノードＳＥＮの電位は電圧ＶＸ２ＳＡである。そして、ＭＯＳトランジスタ２８の閾値電圧を電圧Ｖ１（転送回路閾値Ｖ１とも呼ぶ）とする。ここで電圧Ｖ１と電圧ＶＸ２ＳＡとの関係は、電圧ＶＸ２ＳＡ＞２×電圧Ｖ１を満たすものとする。 3. <About Sense Margin>
Next, the sense margin will be described using the signals listed in the time chart with reference to FIG. FIG. 8 is a time chart in which the potential of the node SEN and the threshold line of the MOS transistor 28 in FIG. 7 are enlarged.
As shown in the figure, the potential of the node SEN after time t12 is the voltage VX2SA. The threshold voltage of the MOS transistor 28 is assumed to be a voltage V1 (also referred to as a transfer circuit threshold V1). Here, the relationship between the voltage V1 and the voltage VX2SA satisfies the voltage VX2SA> 2 × voltage V1.

そして図８に示すように、ノードＳＥＮにおいてメモリセルＭＣの保持データが“０”データであると、“０”データ読み出しマージンは電圧（ＶＸ２ＳＡ−Ｖ１）とされる。つまり、ＭＯＳトランジスタ２８の閾値バラつきに対して、電圧ＶＸ２ＳＡは十分に電圧Ｖ１よりも大きい値とされる。 As shown in FIG. 8, when the data held in the memory cell MC is “0” data at the node SEN, the “0” data read margin is set to the voltage (VX2SA−V1). That is, the voltage VX2SA is sufficiently larger than the voltage V1 with respect to the threshold variation of the MOS transistor 28.

例えば、ノードＳＥＮの電位が電圧ＶＤＤ（＜電圧ＶＸ２ＳＡ）であった場合を比較例として説明する。この場合、この電圧ＶＤＤと転送回路閾値Ｖ１との電位差が、電圧ＶＸ２ＳＡよりも小さくなる。すなわち、電位差は電圧（ＶＤＤ−Ｖ１）とされ、“０”データ読み出しの際に、十分なマージンを確保できなくなる。このため、ＭＯＳトランジスタ２８がオン状態とならず、“０”データを読み出すことができない、すなわち誤読み出しをするおそれがある。 For example, a case where the potential of the node SEN is the voltage VDD (<voltage VX2SA) will be described as a comparative example. In this case, the potential difference between the voltage VDD and the transfer circuit threshold value V1 is smaller than the voltage VX2SA. That is, the potential difference is a voltage (VDD−V1), and a sufficient margin cannot be secured when “0” data is read. For this reason, the MOS transistor 28 is not turned on, and “0” data cannot be read, that is, erroneous reading may occur.

これに対し、本実施形態に係る半導体記憶装置であると、上述の通り、マージンは電圧（ＶＤＤ−Ｖ１）よりも大きいことから、誤読み出しを低減することが出来る。 On the other hand, in the semiconductor memory device according to the present embodiment, as described above, since the margin is larger than the voltage (VDD−V1), erroneous reading can be reduced.

＜本実施形態に係る効果＞
本実施形態に係る半導体記憶装置であると、以下（１）〜（５）の効果を得ることが出来る。
（１）ノードＳＥＮの電位バラつきを抑制することが出来る（その１）。
（１）の効果につき、比較例と本実施形態とに係るセンスアンプを比較しつつ効果を述べる。比較例に係るセンスアンプであると、図５においてＭＯＳトランジスタ２４とＭＯＳトランジスタ２３とが共通接続されるノードとノードＳＥＮとを接続可能なＭＯＳトランジスタが設けられる。比較例に掛かるこのような構成では、電圧ＶＨＳＡ（＝ＶＤＤ）を用いてＭＯＳトランジスタ２４、２３経由でＮＡＮＤストリング１０に電流を流しつつ、省略したＭＯＳトランジスタ（以下、転送トランジスタと呼ぶ）を介してノードＳＥＮを充電する。なお、この電圧ＶＨＳＡを供給するのは図３に示すＶＨＳＡｇｅｎｅｒａｔｏｒ６−２であり、このＶＨＳＡｇｅｎｅｒａｔｏｒ６−２によって全てのセンスアンプ５に電圧ＶＤＤが供給される。 <Effects according to this embodiment>
With the semiconductor memory device according to this embodiment, the following effects (1) to (5) can be obtained.
(1) The potential variation of the node SEN can be suppressed (part 1).
Regarding the effect (1), the effect will be described while comparing the sense amplifier according to the comparative example and the present embodiment. In the sense amplifier according to the comparative example, a MOS transistor capable of connecting the node SEN and a node where the MOS transistor 24 and the MOS transistor 23 are commonly connected in FIG. 5 is provided. In such a configuration according to the comparative example, current is passed through the NAND string 10 via the MOS transistors 24 and 23 using the voltage VHSA (= VDD), and the omitted MOS transistor (hereinafter referred to as a transfer transistor) is used. Charge node SEN. The voltage VHSA is supplied by the VHSA generator 6-2 shown in FIG. 3, and the voltage VDD is supplied to all the sense amplifiers 5 by the VHSA generator 6-2.

このため、読み出し動作の際、導通するＮＡＮＤストリング１０が多いと、センスアンプ５に供給される電圧ＶＤＤにドロップが生じ、ノードＳＥＮに十分な充電が行えなかった。このため、センス動作の際にノードＳＥＮの電位が上昇せず、十分なセンスマージンが取れなくデータの誤読み出しを招いていた。 For this reason, during the read operation, if there are many conductive NAND strings 10, a drop occurs in the voltage VDD supplied to the sense amplifier 5, and the node SEN cannot be sufficiently charged. For this reason, the potential of the node SEN does not increase during the sensing operation, and a sufficient sense margin cannot be obtained, leading to erroneous data reading.

これに対し、本実施形態に係るセンスアンプ５であると、比較例に係るセンスアンプ５が有していた転送ＭＯＳトランジスタを廃し、ノードＳＥＮを充電する経路を変更した。このため、例え、ＮＡＮＤストリング１０への電流量が多い場合でも、ノードＳＥＮを充電する経路が異なるため、ノードＳＥＮの充電バラつきを抑制することが出来る。 On the other hand, in the sense amplifier 5 according to the present embodiment, the transfer MOS transistor included in the sense amplifier 5 according to the comparative example is eliminated, and the path for charging the node SEN is changed. For this reason, even when the amount of current to the NAND string 10 is large, the path for charging the node SEN is different, so that the charging variation of the node SEN can be suppressed.

（２）ノードＳＥＮの電位バラつきを抑制することが出来る（その２）。
また、本実施形態に係る半導体記憶装置であると、転送トランジスタを廃したことにより、ノードＳＥＮの充電時における、このトランジスタ自身の閾値バラつきに起因したノードＳＥＮの電位バラつきを抑制することが出来る。 (2) The potential variation of the node SEN can be suppressed (part 2).
Further, in the semiconductor memory device according to the present embodiment, by eliminating the transfer transistor, it is possible to suppress the potential variation of the node SEN due to the threshold variation of the transistor itself when the node SEN is charged.

（３）面積削減が出来る。
本実施形態に係る半導体記憶装置であると、上述したように転送トランジスタを廃した構成を備える。センスアンプ５はビット線ＢＬの数だけ設けられ、その数は例えば２×２^１０個と多い。すなわち、本実施形態に係る半導体記憶装置であると、センスアンプ５の数だけ面積を削減することが出来る。 (3) The area can be reduced.
The semiconductor memory device according to the present embodiment has a configuration in which the transfer transistor is eliminated as described above. There are as many sense amplifiers 5 as the number of bit lines BL, and the number is as many as 2 × 2 ^10, for example. That is, in the semiconductor memory device according to this embodiment, the area can be reduced by the number of sense amplifiers 5.

（４）十分なセンスマージンを確保することが出来る。
本実施形態に係る半導体記憶装置であると、上述したようにノードＳＥＮへの充電経路を変更した。このため、ノードＳＥＮを充電する供給源をＶＨＳＡｇｅｎｅｒａｔｏｒ６−２とする必要が無くなる。つまり、ノードＳＥＮに十分なセンスマージンを持たせるよう、大きな電圧を供給することが出来る。そこで本実施形態に係る半導体記憶装置では、１．８Ｖを昇圧可能なＰｕｍｐ回路６−４を用いてＶＸ２ＳＡ（＞ＶＤＤ）を生成し、生成したこのＶＸ２ＳＡを（３）の経路で充電する。このように、ノードＳＥＮの電位をＶＸ２ＳＡとすることで、センスマージンを十分に確保することが出来る。つまり、例え、外部電圧ＶＣＣが１．８Ｖと低電圧であっても、外部電圧ＶＣＣが３．０Ｖであった同様にセンスマージンを確保出来、データの誤読み出しを低減することが出来る。なお、昇圧した電圧を使用するのには以下の理由がある。すなわち１つ目に、センスアンプ５を構成している複数のＭＯＳトランジスタの製造工程において、ＭＯＳトランジスタ２８を別途形成しＭＯＳトランジスタ２８の閾値レベルを調整するのには余計な手間が掛かり、またレイアウト面積が増加してしまう。２つ目に、閾値Ｖｔｈ２８とし、ノードＳＥＮの電位が電圧ＶＤＤよりも低い値とされた場合、ノードＳＥＮの電位は図８に示すＳＥＮ＝＞ＳＤＬ転送回路閾値（ＭＯＳトランジスタ２８の閾値レベル）に近くなる。この結果、ＭＯＳトランジスタ２８はオンするが、なんとかノードＮ２とノードＮ３とを接続した状態であり、（６）の経路に流れる電流値はとても小さい。つまり、データ転送に時間を要してしまう。実際のデータ転送動作では、センスアンプ５を複数のブロックに分け、順番にデータ転送を行う。このため、最後にデータ転送の順番が回ってきたセンスアンプ５のキャパシタ素子２７には、電荷が消滅していることも考えられ、正確なデータ読み出しができないといった問題がある。これら理由から、本実施形態では、ノードＳＥＮの電位を昇圧する方法を採用している。 (4) A sufficient sense margin can be secured.
In the semiconductor memory device according to the present embodiment, the charging path to the node SEN is changed as described above. This eliminates the need for the VHSA generator 6-2 as the supply source for charging the node SEN. That is, a large voltage can be supplied so that the node SEN has a sufficient sense margin. Therefore, in the semiconductor memory device according to the present embodiment, VX2SA (> VDD) is generated using the Pump circuit 6-4 capable of boosting 1.8V, and the generated VX2SA is charged through the path (3). Thus, by setting the potential of the node SEN to VX2SA, a sufficient sense margin can be ensured. In other words, even if the external voltage VCC is as low as 1.8 V, a sense margin can be ensured similarly to the case where the external voltage VCC is 3.0 V, and erroneous data reading can be reduced. There are the following reasons for using the boosted voltage. That is, firstly, in the manufacturing process of the plurality of MOS transistors constituting the sense amplifier 5, it takes extra work to separately form the MOS transistor 28 and adjust the threshold level of the MOS transistor 28, and the layout. The area will increase. Second, when the threshold Vth28 is set and the potential of the node SEN is lower than the voltage VDD, the potential of the node SEN is set to SEN => SDL transfer circuit threshold (threshold level of the MOS transistor 28) shown in FIG. Get closer. As a result, the MOS transistor 28 is turned on, but the node N2 and the node N3 are somehow connected, and the value of the current flowing through the path (6) is very small. That is, time is required for data transfer. In the actual data transfer operation, the sense amplifier 5 is divided into a plurality of blocks, and data transfer is performed in order. For this reason, the capacitor element 27 of the sense amplifier 5 in which the order of data transfer has come last may be considered to have lost the charge, and there is a problem that accurate data reading cannot be performed. For these reasons, this embodiment employs a method of boosting the potential of the node SEN.

また、ノードＳＥＮに電圧ＶＸ２ＳＡが充電できれば良いため、充電が完了した時点でＶＸ２ＳＡを生成する必要もなく電力消費も抑制でき、また、この充電期間は、ビット線ＢＬに定電流を流し、センス動作をするまでの期間までには終了することが出来る。つまり、センスアンプ５の構成を変更し、充電経路に変更を加えた場合であっても、読み出し時間に遅延が生じるといった問題も生じない。 Further, since it is sufficient if the voltage VX2SA can be charged to the node SEN, it is not necessary to generate VX2SA when charging is completed, and power consumption can be suppressed. In this charging period, a constant current is supplied to the bit line BL, and a sense operation is performed. It can be finished by the period until it is done. That is, even when the configuration of the sense amplifier 5 is changed and the charge path is changed, there is no problem that the read time is delayed.

（５）低消費電力化を実現出来る。
第１の実施形態に係る半導体記憶装置であると、上記したようにＬｏｃｋｏｕｔ読み出しを採用する。このため、全てのビット線ＢＬに電流を流す必要性が無く、低消費電力を実現することが出来る。 (5) Low power consumption can be realized.
The semiconductor memory device according to the first embodiment employs Lockout readout as described above. For this reason, there is no need to pass a current through all the bit lines BL, and low power consumption can be realized.

＜本実施形態の実施について＞
本実施形態を実施しているかは、一例ではあるが、データの読み出し動作時に、ノードＳＥＮと選択回路５０との間にあるノードＮ３の電位を測定することで判断できる場合がある。データの読み出し動作時に、例えばノードＮ３の電位が電圧ＶＤＤよりも高い電位であるとき、本実施形態を利用している場合がある。 <About implementation of this embodiment>
Whether or not this embodiment is implemented is an example, but may be determined by measuring the potential of the node N3 between the node SEN and the selection circuit 50 during a data read operation. In the data read operation, for example, when the potential of the node N3 is higher than the voltage VDD, this embodiment may be used.

＜変形例＞
次に図９及び図１０を用いて上記第１の実施形態に係る変形例ついて説明する。この変形例では、上述したノードＳＥＮの充電電位を電圧ＶＸ２ＳＡとせず、電圧ＶＤＤとするものである。この場合であっても一定の効果を得ることが出来る。なお、上記第１の実施形態と同じ構成については説明を省略する。 <Modification>
Next, a modification according to the first embodiment will be described with reference to FIGS. 9 and 10. In this modification, the charging potential of the node SEN described above is not the voltage VX2SA but the voltage VDD. Even in this case, a certain effect can be obtained. The description of the same configuration as that of the first embodiment is omitted.

１．＜センスアンプ５の構成＞
図９に示すように変形例に係るセンスアンプ５は、上記選択回路５０を廃した構成とされる。具体的には、電圧ＶＸ２ＳＡを出力するＭＯＳトランジスタ３５を廃した構成をとる。なお、図９の構成を用いた、読み出し動作（１）〜（５）の手順は上記第１の実施形態と同様であるため説明を省略する。 1. <Configuration of Sense Amplifier 5>
As shown in FIG. 9, the sense amplifier 5 according to the modification has a configuration in which the selection circuit 50 is eliminated. Specifically, the MOS transistor 35 that outputs the voltage VX2SA is eliminated. Note that the procedures of the read operations (1) to (5) using the configuration of FIG. 9 are the same as those in the first embodiment, and thus description thereof is omitted.

２．＜読み出し動作＞
次に図１０を用いて変形例に係るセンスアンプ５の読み出し動作について説明する。図１０は読み出し動作を示したタイムチャートである。なお、上記第１の実施形態と同様の動作については説明を省略する。 2. <Read operation>
Next, the read operation of the sense amplifier 5 according to the modification will be described with reference to FIG. FIG. 10 is a time chart showing the read operation. Note that description of operations similar to those of the first embodiment is omitted.

図１０に示すように、電圧発生回路６は常時電圧ＶＤＤを出力する。このため、時刻ｔ５において、信号ＬＰＣ及び信号ＢＬＱが“Ｈ”レベルとされると、これに応じてノードＳＥＮの電位がゼロ電位から上昇し、電圧ＶＤＤに達する。ノードＳＥＮの電位は、時刻ｔ７、時刻ｔ８で信号ＬＰＣ及び信号ＢＬＱがそれぞれ“Ｌ”レベルとされると、フローティング状態とされる。このため、ノードＳＥＮは電圧ＶＤＤを維持する。次いで、時刻ｔ９においてクロックＣＬＫによってブーストされ、時刻ｔ１０でノードＳＥＮの電位は電圧（ＶＤＤ＋Ｖｂｌｃ＋ＢＬＣ２ＢＬＸ）とされる。このタイミングで信号ＸＸＬを“Ｈ”レベルとしセンス動作を行う。センス動作の結果、ＮＡＮＤストリング１０が非導通であれば、ノードＳＥＮの電位は（ａ）、すなわち電圧ＶＤＤとされ、これに対し、ＮＡＮＤストリング１０が導通すれば、ノードＳＥＮの電位は（ｂ）、すなわちゼロ電位へと遷移する。この後、ラッチ動作が行われる。 As shown in FIG. 10, the voltage generation circuit 6 always outputs the voltage VDD. Therefore, when the signal LPC and the signal BLQ are set to the “H” level at time t5, the potential of the node SEN rises from zero potential and reaches the voltage VDD accordingly. The potential of the node SEN is brought into a floating state when the signal LPC and the signal BLQ are set to “L” level at time t7 and time t8, respectively. For this reason, the node SEN maintains the voltage VDD. Next, it is boosted by the clock CLK at time t9, and the potential of the node SEN is set to voltage (VDD + Vblc + BLC2BLX) at time t10. At this timing, the signal XXL is set to the “H” level to perform the sensing operation. If the NAND string 10 is non-conductive as a result of the sensing operation, the potential of the node SEN is (a), that is, the voltage VDD. On the other hand, if the NAND string 10 is conductive, the potential of the node SEN is (b). That is, transition to zero potential. Thereafter, a latch operation is performed.

＜変形例に係る効果＞
変形例に係る半導体記憶装置であっても、上記（１）〜（３）の効果を得ることが出来る。つまり、第１の実施形態と同様、本変形例においてもノードＳＥＮを充電する経路を変更したため、これに起因した効果が得られる。すなわち、充電した際、ノードＳＥＮの電位バラつきを抑制出来、また面積の削減が出来る。 <Effect according to modification>
Even in the semiconductor memory device according to the modification, the effects (1) to (3) can be obtained. That is, as in the first embodiment, since the path for charging the node SEN is also changed in this modification, the effect resulting from this can be obtained. That is, when charged, the potential variation of the node SEN can be suppressed and the area can be reduced.

なお、上記第１の実施形態及び変形例のそれぞれに係る半導体記憶装置において、電圧ＶＲＥＦの値を切り替えることでＤＡＣ６−５の出力を可変としたが、この電圧ＶＲＥＦの値は、管理データ格納領域に格納されたデータを用いる。管理データ格納領域とは、メモリセルアレイ１内に配置され、ユーザエリア（正味のデータが格納されるエリア）とは別の図示せぬ領域である。 In the semiconductor memory device according to each of the first embodiment and the modified example, the output of the DAC 6-5 is made variable by switching the value of the voltage VREF. However, the value of the voltage VREF is the management data storage area. The data stored in is used. The management data storage area is an area (not shown) that is arranged in the memory cell array 1 and is different from the user area (area where net data is stored).

［第２の実施形態］
次に図１１〜図１４を用いて第２の実施形態に係る半導体記憶装置について説明する。第２の実施形態に係る半導体記憶装置は、センスアンプ５においてＭＯＳトランジスタ２４、及びＭＯＳトランジスタ２６を廃し、ＭＯＳトランジスタ４５〜４７を更に備えた構成とされる。以下、センスアンプ５の構成について説明する。 [Second Embodiment]
Next, a semiconductor memory device according to the second embodiment will be described with reference to FIGS. The semiconductor memory device according to the second embodiment has a configuration in which the MOS transistor 24 and the MOS transistor 26 are eliminated from the sense amplifier 5 and the MOS transistors 45 to 47 are further provided. Hereinafter, the configuration of the sense amplifier 5 will be described.

１．センスアンプ５
図１１に示すように、センスアンプ５において、ＭＯＳトランジスタ２３の電流経路の一端に電圧ＶＨＳＡが供給される。また、ＭＯＳトランジスタ４５の電流経路の一端には電圧ＶＤＤが供給され、電流経路の他端はノードＮ４に接続され、ゲートにはノードＩＮＶ＿Ｓが供給される。ＭＯＳトランジスタ４６の電流経路の一端はノードＮ４でＭＯＳトランジスタ４５の電流経路の他端と共通接続され、電流経路の他端は接地される。またＭＯＳトランジスタ４６の電流経路の一端はノードＮ４に接続され、電流経路の他端はノードＮ３に接続される。これらＭＯＳトランジスタ４５〜４７は、データの書き込み時に、ビット線ＢＬを所定の電圧にプリチャージする機能を有する。 1. Sense amplifier 5
As shown in FIG. 11, in the sense amplifier 5, the voltage VHSA is supplied to one end of the current path of the MOS transistor 23. The voltage VDD is supplied to one end of the current path of the MOS transistor 45, the other end of the current path is connected to the node N4, and the node INV_S is supplied to the gate. One end of the current path of the MOS transistor 46 is commonly connected to the other end of the current path of the MOS transistor 45 at the node N4, and the other end of the current path is grounded. One end of the current path of the MOS transistor 46 is connected to the node N4, and the other end of the current path is connected to the node N3. These MOS transistors 45 to 47 have a function of precharging the bit line BL to a predetermined voltage when data is written.

２．書き込み動作
次に図１２及び図１３を用いて“０”又は“１”データの書き込み動作について説明する。
＜“０”データ書き込み＞
“０”データを書き込む際、センスアンプ５は、メモリセルＭＣのチャネル領域とワード線（制御ゲートＣＧ）との間に大きな電圧を与えるべく、ビット線ＢＬに書き込み許可電圧、すなわちゼロ電位を供給する。具体的には、図１２に示すように信号ＩＮＶ＿Ｓを“Ｈ”レベル、ＭＯＳトランジスタ４６、ＭＯＳトランジスタ３０、及びＭＯＳトランジスタ２５のそれぞれのゲートに電圧ＶＸ２を供給し、これらＭＯＳトランジスタ４５、４７、３０、及び２５をオン状態とする。更に、信号ＢＬＣ及び信号ＢＬＳを“Ｈ”レベルとする。これにより、図１２にも示すようにＭＯＳトランジスタ４７、４６、３０、２５、２２、及び２０を介してビット線ＢＬに接地電位を供給する。次いで、ロウデコーダ２により電圧発生回路４から供給されたワード線ＷＬに書き込み電圧Ｖｐｇｍ、及びＶｐａｓｓを転送することで、書き込み対象とするメモリセルＭＣの電荷蓄積層に電荷を注入することで“０”データを書き込む。 2. Write operation
Next, a write operation of “0” or “1” data will be described with reference to FIGS.
<Write “0” data>
When writing “0” data, the sense amplifier 5 supplies a write permission voltage, that is, zero potential to the bit line BL in order to apply a large voltage between the channel region of the memory cell MC and the word line (control gate CG). To do. Specifically, as shown in FIG. 12, the signal INV_S is set to the “H” level, the voltage VX2 is supplied to the respective gates of the MOS transistor 46, the MOS transistor 30, and the MOS transistor 25, and these MOS transistors 45, 47, 30 are supplied. , And 25 are turned on. Further, the signal BLC and the signal BLS are set to the “H” level. As a result, the ground potential is supplied to the bit line BL via the MOS transistors 47, 46, 30, 25, 22, and 20, as shown in FIG. Next, the write voltage Vpgm and Vpass are transferred to the word line WL supplied from the voltage generation circuit 4 by the row decoder 2, thereby injecting charges into the charge storage layer of the memory cell MC to be written. "Write data.

＜“１”データ書き込み＞
“１”データをメモリセルＭＣに書き込む際、メモリセルＭＣのチャネル領域とワード線（制御ゲートＣＧ）との間に、閾値が変動しない程度の電位差を付ける。すなわち、センスアンプ５は、ビット線ＢＬに書き込み禁止電圧、すなわち例えば電圧ＶＤＤを供給する。具体的には、信号ＩＮＶ＿Ｓを“Ｌ”レベルとし、ＭＯＳトランジスタ４５をオン状態とすることで、ビット線ＢＬに電圧ＶＤＤを供給する点、上記“０”データ書き込みと異なる。なお、電圧ＶＸ２とは、ＭＯＳトランジスタ４６、３０、及び２５の閾値よりも十分大きな電圧であるため、これらＭＯＳトランジスタ４６、３０及び２５によって閾値落ちすることはない。ＭＯＳトランジスタ２２、及び２０についても同様である。 <"1" data write>
When writing “1” data to the memory cell MC, a potential difference is set between the channel region of the memory cell MC and the word line (control gate CG) so that the threshold value does not vary. That is, the sense amplifier 5 supplies a write inhibit voltage, that is, for example, the voltage VDD to the bit line BL. Specifically, the signal INV_S is set to the “L” level and the MOS transistor 45 is turned on to supply the voltage VDD to the bit line BL, which is different from the “0” data writing. Note that the voltage VX2 is a voltage sufficiently larger than the threshold values of the MOS transistors 46, 30, and 25, so that the threshold values are not dropped by the MOS transistors 46, 30, and 25. The same applies to the MOS transistors 22 and 20.

３．読み出し動作
次に、図１４を用いて“０”又は“１”データの読み出し動作について説明する。以下では、Ｌｏｃｋｏｕｔ読み出しは採用せず、１回目のデータ読み出しで“１”データと判定したメモリセルＭＣに対しても再度同様のデータ読み出しを行うものである。すなわち、図１４に示すように第２の実施形態に係る読み出し方法は、読み出し動作の度にビット線ＢＬのプリチャージを行う。 3. Read operation
Next, a read operation of “0” or “1” data will be described with reference to FIG. In the following, the lockout read is not adopted, and the same data read is performed again for the memory cell MC determined as “1” data in the first data read. That is, as shown in FIG. 14, in the read method according to the second embodiment, the bit line BL is precharged at every read operation.

＜第２の実施形態に係る効果＞
第２の実施形態に係る半導体記憶装置であると上記（１）〜（４）の効果に加え、更に（６）の効果を得ることが出来る。
（６）更なる面積削減が出来る。
第２の実施形態の半導体記憶装置に係るセンスアンプ５であると、ラッチ回路ＳＤＬ、及び選択回路５０などを除いたセンスアンプの構成が全てｎチャネル型ＭＯＳトランジスタである。具体的には、ＭＯＳトランジスタ２０〜ＭＯＳトランジスタ２５、及びＭＯＳトランジスタ２８〜ＭＯＳトランジスタ３２で構成されるセンスアンプ５の一部が全てｎチャネル型ＭＯＳトランジスタであるため、トランジスタ間の素子分離領域を削減出来、レイアウト面積を縮小することが出来る。 <Effects of Second Embodiment>
In the semiconductor memory device according to the second embodiment, the effect (6) can be obtained in addition to the effects (1) to (4).
(6) The area can be further reduced.
In the sense amplifier 5 according to the semiconductor memory device of the second embodiment, the configuration of the sense amplifier except for the latch circuit SDL, the selection circuit 50, and the like is an n-channel MOS transistor. Specifically, since part of the sense amplifier 5 composed of the MOS transistor 20 to the MOS transistor 25 and the MOS transistor 28 to the MOS transistor 32 are all n-channel MOS transistors, the element isolation region between the transistors is reduced. The layout area can be reduced.

なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。 Note that the present invention is not limited to the above-described embodiment, and various modifications can be made without departing from the scope of the invention in the implementation stage. Furthermore, the above embodiments include inventions at various stages, and various inventions can be extracted by appropriately combining a plurality of disclosed constituent elements. For example, even if some constituent requirements are deleted from all the constituent requirements shown in the embodiment, the problem described in the column of the problem to be solved by the invention can be solved, and the effect described in the column of the effect of the invention Can be extracted as an invention.

１…メモリセルアレイ、２…ロウデコーダ、３…データ入出力回路、４…制御部、５…センスアンプ、６…電圧発生回路、６−１…ＶＤＤｇｅｎｅｒａｔｏｒ、６−２…ＶＨＳＡｇｅｎｅｒａｔｏｒ、６−３…ｒｅｇｕｌａｔｏｒ、６−４…Ｐｕｍｐ回路、２０〜２３、２５、２６、２８〜４０…ｎチャネル型ＭＯＳトランジスタ、２４、４１〜４４…ｐチャネル型ＭＯＳトランジスタ、２７…キャパシタ素子 DESCRIPTION OF SYMBOLS 1 ... Memory cell array, 2 ... Row decoder, 3 ... Data input / output circuit, 4 ... Control part, 5 ... Sense amplifier, 6 ... Voltage generation circuit, 6-1 ... VDD generator, 6-2 ... VHSA generator, 6-3 ... regulator, 6-4 ... Pump circuit, 20-23, 25, 26, 28-40 ... n-channel MOS transistor, 24,41-44 ... p-channel MOS transistor, 27 ... capacitor element

Claims

A first transistor supplied with a first voltage and capable of supplying a first current to the bit line;
A detection unit for reading data held in the memory cells connected to the bit line;
A second voltage that is substantially the same value as the first voltage and has a supply source different from the first voltage and a third voltage that is greater than the second voltage are supplied, and the second voltage or the first voltage is supplied to the detection unit. A second transistor capable of transferring any one of the three voltages,
The semiconductor memory device, wherein the second transistor charges the detection unit to the second voltage or the third voltage while flowing the first current through the bit line.

The semiconductor memory device according to claim 1, further comprising: a selection circuit that outputs either the second voltage or the third voltage to the second transistor.

The selection circuit includes a third transistor that outputs either the second voltage or the third voltage to the second transistor,
The semiconductor memory device according to claim 2, wherein the third transistor is an n-channel MOS transistor.

A third transistor having one end of a current path connected to one end of the current path of the first transistor, the voltage of the detection unit being connectable to the bit line;
A fourth transistor having one end of a current path connected to one end of a current path of the first transistor and one end of a current path of the third transistor, and clamping the bit line to a predetermined voltage;
Further comprising
3. When the third transistor is turned on, one end of a current path of the first transistor and one end of a current path of the fourth transistor are electrically connected to the detection unit. The semiconductor memory device described.

A first transistor supplied with a first voltage and having a first current driving capability transfers a first current to the bit line;
While the first current flows through the bit line, a second transistor receives the second voltage, which is a supply source different from the first voltage, and a second transistor supplies the second voltage to a detection unit that detects the current flowing through the bit line. Charging the detector by transferring,
A read method for a semiconductor memory device, comprising: connecting read data to a latch circuit according to the potential of the detection unit after connecting the detection unit and the bit line.

The reading method of the semiconductor memory device according to claim 5, further comprising: a selection circuit selecting the second voltage and outputting the second voltage to the second transistor.

The reading method of the semiconductor memory device according to claim 6, further comprising: stopping the output of the second voltage when the potential of the detection unit reaches the second voltage.