JP2008293493A - 電圧調整システム - Google Patents

Abstract

【課題】電圧調整システム（５００）が提供される。
【解決手段】電圧調整システム（５００）は、基準電圧（４０４）より小さいフィードバック電圧（４０６）を検知するステップと、基準電圧（４０４）より小さいフィードバック電圧（４０６）により電流源ゲート出力（１３２）をアサートするステップと、電流源ゲート出力（１３２）により、ゲート制御電流源（１０２）を活性化するステップと、ゲート制御電流源（１０２）をオフするために電流源ゲート出力（１３２）を無効化する前に、遅延間隔（４０８）を待つステップとを含む。
【選択図】図１

Description

技術分野
この発明は一般的に電力調節システムに関し、より特定的には過渡的応答を向上させる電圧調整のためのシステムに関する。

背景技術
スイッチングレギュレータおよび線形レギュレータは、バッテリ電圧のような調整されていない電圧を所望の値の調整されたＤＣ電圧へと変換するための周知のタイプの電圧レギュレータである。電圧レギュレータの適用例の中には、携帯電話、ＰＤＡ（携帯情報端末）、ＶＣＯ（電圧制御発振器）およびＰＬＬ（位相ロックループ）電源、ならびにスマートカードリーダに用いられる低ノイズＤＣ／ＤＣ変換器回路を含むものがある。１つのタイプのスイッチングレギュレータは、ある周波数でスイッチングトランジスタをオンおよびオフにするパルス幅変調（ＰＷＭ）レギュレータである。従来の降圧型レギュレータ（buck regulator）トポロジにおいて、電源電圧はインダクタに断続的に結合され、インダクタは三角の電流波形を伝え、出力フィルタキャパシタを再充電する。充電されたフィルタキャパシタは、相対的に一定の電圧を負荷に供給する。典型的には出力電圧であるフィードバック信号は、各スイッチングサイクルの間にいつスイッチングトランジスタを切るべきかを決定する。スイッチオン時間の比率はデューティサイクルと呼ばれ、このデューティサイクルは負荷電流の変化に拘らず出力で実質的に一定の電圧を供給するよう調整される。多くのタイプのスイッチングレギュレータがある。

低ドロップアウト（ＬＤＯ）レギュレータとも呼ばれる線形レギュレータは、調整されていない電源とレギュレータの出力端子との間の直列のトランジスタのコンダクタンスを制御する。トランジスタのコンダクタンスは、出力電圧を所望のレベルに保つようフィードバック電圧に基づいて制御される。

スイッチングレギュレータは、一般的に線形レギュレータよりも効率がよいと考えられる。なぜならば、スイッチングトランジスタはオンまたはオフのいずれかであるからである。飽和状態または飽和寸前の状態のようにトランジスタが完全にオンの際は、このトランジスタは非常に効率のよいスイッチであり、このスイッチを介して無駄にされる電力は最小である。しかしながら、このスイッチを通る電流のパルシングのせいで、出力で低リップル調整電圧を提供するのにインダクタとキャパシタとからなる相対的に大きいサイズのフィルタ回路が必要とされる。インダクタは、最悪の場合の状態において、スイッチングレギュレータにとって最も高い定格の負荷電流でも飽和しないようサイズ決めされなければならない。キャパシタのサイズはスイッチングレギュレータの周波数と許容可能なリップルとに基づく。したがって、低リップル調整電圧を供給しつつ、フィルタ回路網を含む非常に小さいスイッチングレギュレータを非常に小さいサイズで提供することは難しい。

他方では、線形レギュレータは非常に平滑な出力を提供する。なぜならば、直列トランジスタは常に導通しているからである。しかしながら、トランジスタの両端の電圧差が大きいため、このトランジスタを介して電力が無駄にされ、かなりの熱が生じ得る。

極めて安定した調整電圧を必要とする適用例のためにスイッチングレギュレータの出力
をさらに平滑にするよう、スイッチングレギュレータの出力で線形レギュレータを用いることは公知である。しかしながら結果得られる電源は、スイッチングレギュレータインダクタが最悪の場合の状態において最大の負荷電流でも飽和しないようサイズ決めされるため、それでもまだ相対的に大きい。インダクタおよびキャパシタのサイズがレギュレータの全体のサイズを左右する。

線形およびスイッチング電圧レギュレータの両方に影響を与える付加的な問題には、フィードバック回路網上で必要とされる補償がある。補償は調整回路における安定性を維持するのに必要とされるが、それらの設計の過渡的動作も制限する。既存の電圧レギュレータ設計についての典型的な過渡的応答は、１０から１００μ秒の範囲内であり得る。

必要とされているのは、ダイサイズが効率的であり、過渡的応答時間がより短い、非常に低振幅のリップル調整出力電圧を供給するさらに小さいサイズの電圧レギュレータである。絶えず増加する商業競争プレッシャ、それに加えて、高まる消費者の期待および市場における有効な製品差異の実現性の低下に鑑みて、これらの問題の答を見つけることは不可欠である。さらに、コストを節約し、効率および性能を向上させ、かつ競争プレッシャに対抗することが必要であるために、これらの問題の答を見つけるという不可欠な必要性に対してさらに大きな緊急性が加えられる。

これらの問題の解決は長い間求められてきたが、以前の技術開発は、如何なる解決策も教示または示唆していない。したがって、これらの問題の解決策は当業者には長らく分からなかった。

発明の開示
この発明は、基準電圧より小さいフィードバック電圧を検知するステップと、基準電圧より小さいフィードバック電圧により電流源ゲート出力をアサートするステップと、電流源ゲート出力により、ゲート制御電流源を活性化するステップと、ゲート制御電流源をオフするために電流源ゲート出力を無効化する前に、遅延間隔を待つステップとを含む電圧調整システムを提供する。

この発明のある実施例は、上述した局面に加えてまたはその代わりに、他の局面を有する。これらの局面は、添付の図面を参照して次の詳細な説明を読むことで、当業者には明らかとなるであろう。

発明を実施する最良の形態
以下の実施例は、当業者がこの発明を製作し、使用することを可能とするよう十分詳細に記載される。他の実施例がこの開示に基づけば明らかとなるということ、およびこの発明の範囲から逸脱することがなければプロセスのまたは機械的な変更がなされてもよいということは理解されるべきである。

以下の記載において、この発明の完全な理解を提供するよう数多くの具体的な詳細が与えられる。しかしながら、この発明はこれらの具体的な詳細がなくても実施され得るというのは明らかであろう。この発明を不明確にするのを避けるために、周知の回路、システム構成、およびプロセスステップのなかには詳細に開示されないものもある。同様に、このシステムの実施例を示す図は半略図であり、尺度決めされてはいない。特に、寸法のうちいくつかは、明確に表現するためであり、図面において非常に誇張されて示される。複数の実施例がいくつかの特徴を共通に有するよう開示および記載される場合、それらの図示、記載、および理解の明確さならびに簡単さのため、互いに似ていてかつ同様の特徴点
は通常は同様の参照番号で記載されることとなる。

説明目的のために、「上に」という語は要素の間で直接接触があるということを意味する。ここで用いられるように「システム」という語はこの語が用いられる文脈に従って、この発明の方法および装置を意味し、指す。

ここで図１を参照すると、そこに示されるのはこの発明の実施例における電圧調整システム１００のブロック図である。電圧調整システム１００のブロック図は、電圧入力（ＶＩＮ）を供給するための第１の導体１０４と第２の導体１０６とを有するゲート制御電流源１０２を示す。第２の導体１０６には、出力キャパシタ１０８、負荷１１０、およびフィードバック抵抗器１１２が結合される。バイアス抵抗器１１４が、フィードバック電圧（ＦＢ）を調整するために第３の導体１１６とグラウンド接続１１８との間に結合される。このフィードバック電圧（ＦＢ）を伝える第３の導体１１６は、演算増幅器１２２の負入力１２０に結合される。演算増幅器１２２の正入力１２６には、電圧基準（ＶＲＥＦ）を供給するための第４の導体１２４が結合される。演算増幅器１２２からの出力である電流源オン信号（ＣＳＯＮ）１２８は遅延切換オフ回路１３０に結合される。遅延切換オフ回路１３０は、ゲート制御電流源１０２を活性化し得る電流源ゲート出力１３２を有する。

負荷１１０の動作の間、第３の導体１１６のフィードバック電圧が低減されて演算増幅器１２２の正入力１２６の上の電圧基準を下回るまで、電流は出力キャパシタ１０８から得られる。この状態が起こると、電流源オン信号１２８は直ちにオンにされ、ゲート制御電流源１０２は直ちに活性化される。ゲート制御電流源１０２は、活性化さている間、負荷１１０によって用いられる電流と出力キャパシタ１０８へと流れ込む電流とを供給する。出力キャパシタ１０８の電圧が再び適切なレベルまで上昇すると、フィードバック電圧が上昇して基準電圧を上回り、電流源オン信号１２８は無効化（negate）される。

ゲート制御電流源１０２は、遅延間隔τについてプログラムされ得る遅延切換オフ回路１３０により活性化されたままである。間隔τのプログラミングは、その設計におけるプロセッサによって行なわれてもよいし、またはそれは特定用途のための標準の遅延要素の設計によって固定されてもよい。

ここで図２を参照すると、そこに示されるのは図１のゲート制御電流源１０２の実施例の概略図である。この概略図は、Ｐチャネル酸化金属半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、Ｐチャネル接合電界効果トランジスタ（ＪＦＥＴ）、またはＰ−Ｎ−Ｐバイポーラ接合トランジスタ（ＢＪＴ）のような第１のトランジスタ２０２を示し、それは第１のトランジスタ２０２と同じタイプの第２のトランジスタ２０４に対して電流ミラー構成で結合される。第１のトランジスタ２０２および第２のトランジスタ２０４は、Ｐドレイン２０６、Ｐボディタイ（Ｐ−body tie）２０８、第１のゲート２１０、およびＰソース２１２を有する。各トランジスタのＰボディタイ２０８およびＰソース２１２は電圧ノード２１４に結合されてもよい。第１のトランジスタ２０２の第１のゲート２１０は、第２のトランジスタ２０４の第１のゲート２１０と、第１のトランジスタ２０２のＰドレイン２０６と、Ｎドレイン２２０とに結合される。第２のトランジスタ２０４のＰドレイン２０６は、図１の負荷１１０を取付けるために電流ノード２１８に結合されてもよい。

Ｎチャネル酸化金属半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、Ｎチャネル接合電界効果トランジスタ（ＪＦＥＴ）、またはＮ−Ｐ−Ｎバイポーラ接合トランジスタ（ＢＪＴ）のようなスイッチトランジスタ２２２は電流源２１６を有効または無効にし得る。スイッチトランジスタ２２２の第２のゲート２２６には活性化ノード２２４が結合され得る。Ｎソース２２８およびＮボディタイ２３０が、グラウンド接続１１８に結合され得る電
流源２１６へと結合され得る。

活性化ノード２２４がアサートされると、スイッチトランジスタ２２２は第１のトランジスタ２０２および電流源２１６を介して電流を導通する。流れる電流の量は、電流源２１６の６００ミリアンペアのバージョンのような、電流源２１６の値に依存する。図１の負荷１１０が接続される場合、同じ値の電流が第２のトランジスタ２０４を流れ得る。第２のトランジスタ２０４の動作により、付加的な回路網を必要とすることなしに図１の電圧調整システム１００の電流制限が可能となる。活性化ノード２１４が無効化されると、第１のトランジスタ２０２または第２のトランジスタ２０４を電流が流れなくなる。

ここで図３を参照すると、そこに示されるのはこの発明の実施例における、図１の遅延切換オフ回路１３０の機能ブロック図である。この遅延切換オフ回路１３０の機能ブロック図は、第１のインバータ３０４に結合されるノード（ＣＳＯＮ）３０２を示す。インバータ３０４の出力は第１のゲート３０６および第２のゲート３０８に結合される。第１のゲート３０６は、Ｐチャネルトランジスタのような、Ｐソース３１２、Ｐボディタイ３１４、およびＰドレイン３１６を有する第１の遅延間隔トランジスタ３１０の一部である。第２のゲート３０８は、Ｎチャネルトランジスタのような、Ｎドレイン３２０、Ｎボディタイ３２２、およびＮソース３２４を有する第２の遅延間隔トランジスタ３１８の一部である。

Ｐドレイン３１６は抵抗器３２６の第１の端部、遅延キャパシタ３２８の第１の端部、およびヒステリシスバッファ３３０の入力に結合される。抵抗器３２６の第２の端部はＮドレイン３２０に接続されてもよい。遅延キャパシタ３２８の第２の端部はグラウンド端子１１８、Ｎボディタイ３２２、およびＮソース３２４に結合されてもよい。ヒステリシスバッファ３３０は入力信号に対してヒステリシスを適用する入力回路を有するので、バッファの出力は入力信号が臨界しきい値に到達しても発振しない。

ノード（ＣＳＯＮ）３０２がアサートされると、第１のゲート３０６は活性化され、第２のゲート３０８は無効化される。この動作により、第１の遅延間隔トランジスタ３１０がオンされ、第２の遅延間隔トランジスタ３１８がオフされる。第１の遅延間隔トランジスタ３１０がオンされると、電流源ゲート出力１３２はすぐにアサートされる。遅延キャパシタ３２８はヒステリシスバッファ３３０の入力上に電圧を反映するよう電荷を蓄積することとなる。

ノード（ＣＳＯＮ）３０２が無効化されると、第１のゲート３０６は無効化され、第２のゲート３０８が活性化される。この動作により、第１の遅延間隔トランジスタ３１０がオフされ、第２の遅延間隔トランジスタ３１８がオンされる。第１の遅延間隔トランジスタ３１０がオフされると、ヒステリシスバッファ３３０の入力は、遅延キャパシタ３２８に蓄積される電荷によりオンのままとなる。遅延キャパシタ３２８は、抵抗器３２６および第２の遅延間隔トランジスタ３１８を介して放電することとなる。ヒステリシスバッファ３３０は、遅延キャパシタ３２８が放電して、ヒステリシスバッファ３３０の入力に適用されたヒステリシスのしきい値を下回るまで、電流源ゲート出力１３２を活性状態のままに保持することとなる。

遅延間隔τは、インバータ３０４、ヒステリシスバッファ３３０、および図１の演算増幅器１２２の伝搬遅延を含んでもよい。それはさらに、第１の遅延間隔トランジスタ３１０、第２の遅延間隔トランジスタ３１８、および図１のゲート制御電流源１０２のスイッチング遅延を含んでもよい。例示目的で言えば、遅延間隔τの典型的な範囲は８０〜１００η秒である。１０から１００μ秒の範囲であり得る線形およびスイッチング電圧レギュレータの典型的な過渡的応答時間と比較すると、この発明の過渡的応答は劇的に速い。こ
の過渡的応答性能は、この発明のアーキテクチャによって可能となる。

遅延切換オフ回路１３０のこの実施例は例示のためのみであり、多くの異なる方法で実現されてもよい。遅延間隔τの持続時間は、サポートされる応用に基づき固定またはプログラム可能な遅延として実現されてもよい。

ここで図４を参照すると、そこに示されるのはこの発明の電圧調整システム１００の動作のタイミング図である。電圧調整システム１００の動作のタイミング図は、時間（Ｔ）の横軸と電圧（Ｖ）の縦軸とを有するフィードバック電圧波形４０２を示す。電圧基準線（ＶＲＥＦ）４０４は、電圧調整システム１００を活性化するためのトリガである。フィードバック電圧４０６は、電圧基準線４０４に直面するまで減少する電圧を示す。電流源オンノード３０２は、フィードバック電圧波形４０２の下に示される。フィードバック電圧４０６が電圧基準線４０４まで下がると、電流源オンノード３０２は活性化され、図１のゲート制御電流源１０２に電流を図１の負荷１１０および図１の出力キャパシタ１０８の中へと導通させる。

電流源ゲート出力１３２は、電流源オンノード３０２のアサートにより活性化され、図１の遅延切換オフ回路１３０により延長される。遅延間隔（τ）４０８により、ゲート制御電流源１０２がこの回路を安定化させることが可能になる。電流源ゲート出力１３２がアサートされる間、ゲート制御電流源１０２は、負荷１１０を動作させるとともに出力キャパシタ１０８を充電するのに必要とされる電流を供給する。遅延間隔４０８の終わりでは、ゲート制御電流源１０２はオフにゲート制御され、出力キャパシタ１０８は負荷１１０に対して電流を供給する。これは、中性電流線４１２および電流プロット４１４を有する電流波形４１０において実証される。中性電流線４１２より上の電流プロット４１４を有する領域はゲート制御電流源１０２によって駆動され、出力キャパシタ１０８をピーク電圧４１６にまで充電する。中性電流線４１２より下の電流プロット４１４を有する領域は、出力キャパシタ１０８が電流を負荷１１０に対して放電するということを示す。このキャパシタにおける電流が欠乏するので、電圧はフィードバック電圧４０６が電圧基準線４０４に再び到達するまで低下し、このサイクルが繰返される。

電圧調整システム１００によって作り出されるピーク・ツー・ピーク電圧リップルは、式１によって計算され得る。

例示目的として言えば、電圧調整システム１００は、３００ｍＡｍｐｓを必要とする負荷に６００ｍＡｍｐｓを提供してもよく、１０μＦ出力キャパシタと１００η秒の遅延間隔τとを有する。結果として生じるピーク・ツー・ピーク電圧リップルは、式１を用いて以下のように計算され得る。

回路負荷の動作のために必要とされるリップル電圧がより低いならば、より短い遅延間隔τが実現されてもよい。遅延間隔が８０η秒まで低減されるならば、その結果生じるピ
ーク・ツー・ピークリップル電圧は２．４ｍＶであってもよい。

ここで図５を参照すると、そこに示されるのはこの発明の実施例における電圧調整システムを動作させるための電圧制御システム５００のフローチャートである。電圧調整システム５００は、ブロック５０２において、しきい値電圧より小さいフィードバック電圧を検知するステップと、ブロック５０４において、しきい値電圧より小さいフィードバック電圧により電流源ゲート出力をアサートするステップと、ブロック５０６において、電流源ゲート出力により、ゲート制御電流源を活性化するステップと、ブロック５０８において、ゲート制御電流源をオフするために電流源ゲート出力を無効化する前に遅延間隔を待つステップとを含む。

より詳細には、この発明の実施例に係る、電圧制御システムを動作させるシステムは以下のように実行される。

１．演算増幅器を監視することにより、しきい値電圧より小さいフィードバック電圧を検知する（図１）。

２．しきい値電圧より小さいフィードバック電圧により電流源ゲート出力をアサートする（図１）。

３．電流源ゲート出力により、ゲート制御電流源を活性化することは、スイッチトランジスタを有効化することを含む（図２）。

４．ゲート制御電流源をオフするために電流源ゲート出力を無効化する前に遅延間隔を待つことは、出力キャパシタを充電することを含む（図１)。

この発明の実施例のある局面は、低リップルの電圧レギュレータを集積回路内に製造するコストを低減するということである。ゲート制御電流源の実現例により、単一の電流源が付加的な回路網なしで電圧レギュレータに対して最大の電流を設定することが可能になる。電流源をオフにする際の所定の遅延により、正確な量のリップルを設計サイクルの最初に決定することが可能となる。この発明のアーキテクチャは、所与の技術に対して可能な限り最速の応答時間を提供する。なぜならばフィードバック応答を遅くするのに補償キャパシタが必要とされないからである。

この発明のさらに別の重要な局面は、コストの低減、システムの簡素化、および性能の向上という歴史的な傾向を有用に支持および補助するということである。

結果として、この発明のこれらおよびその他の有用な局面は当該技術の状態を少なくとも次のレベルへと促進する。

したがって、この発明の電圧調整システムは、非常に小さい空間に高品質の電圧レギュレータを有する集積回路を製造するための重要で、これまでに公知でなく、入手不可能である解決策、能力、および機能的な局面を提供する。結果得られるプロセスおよび構成は簡単明瞭であり、費用効率がよく、複雑でなく、非常に汎用的かつ効率がよく、公知の技術を適応することにより意外であるとともに自明ではなく実現され得、したがって従来の製造プロセスおよび技術に完全に互換性のある電圧調整装置を効率的にかつ経済的に製造するのに容易に適合される。結果得られるプロセスおよび構成は簡単明瞭であり、費用効率がよく、複雑でなく、非常に汎用的で、正確で、感度が高く、効率がよく、公知の構成要素を適応することにより、容易で、効率がよく、かつ経済的な製造、適用、および使用のために実現され得る。

この発明は具体的な最良の形態に関連して記載されてきたが、多くの代替例、修正例、および変形例が上記の記載に鑑みると当業者に明らかとなるであろうということは理解されるべきである。したがって、含まれる特許請求の範囲内に該当するすべてのこのような代替例、修正例、および変形例を包括することが意図される。ここに記載される前述のすべての事柄または添付の図面に示されるすべての事柄は説明的および非限定的な意味で解釈されるべきである。

この発明の実施例における電圧調整システムのブロック図である。 図１のゲート制御電流源の実施例の概略図である。 この発明の実施例における、図１の遅延切換オフ回路の機能ブロック図である。 この発明の電圧調整システムの動作のタイミング図である。 この発明の実施例における電圧調整システムを動作させるための電圧調整システムのフローチャートである。

Claims (10)

1. しきい値電圧（４０４）より小さいフィードバック電圧（４０６）を検知するステップと、
   前記しきい値電圧（４０４）より小さい前記フィードバック電圧（４０６）により電流源ゲート出力（１３２）をアサートするステップと、
   前記電流源ゲート出力（１３２）により、ゲート制御電流源（１０２）を活性化するステップと、
   前記ゲート制御電流源（１０２）をオフするために前記電流源ゲート出力（１３２）を無効化する前に、遅延間隔（４０８）を待つステップとを含む、電圧調整システム（５００）。
2. 前記ゲート制御電流源（１０２）を活性化するステップは、電流ミラーから電流を供給するステップを含む、請求項１に記載のシステム（５００）。
3. 前記電流源ゲート出力（１３２）をアサートするステップは、
   演算増幅器（１２２）を監視するステップと、
   前記演算増幅器（１２２）により第１の遅延間隔トランジスタ（３１０）を活性化するステップとを含む、請求項１に記載のシステム（５００）。
4. 前記遅延間隔（４０８）を待つステップは、
   第２の遅延間隔トランジスタ（３１８）を活性化するステップと、
   前記第２の遅延間隔トランジスタ（３１８）を介して遅延キャパシタ（３２８）を放電するステップと、
   前記電流源ゲート出力（１３２）を無効化するために放電された前記遅延キャパシタ（３２８）を検知するステップとを含む、請求項１に記載のシステム（５００）。
5. 前記電流源ゲート出力（１３２）を活性化することにより前記ゲート制御電流源（１０２）を介して出力キャパシタ（１０８）を充電するステップをさらに含む、請求項１に記載のシステム（５００）。
6. しきい値電圧（４０４）より小さいフィードバック電圧（４０６）を検知するための演算増幅器（１２２）と、
   前記演算増幅器（１２２）からの電流源ゲート出力（１３２）と、
   前記電流源ゲート出力（１３２）に結合されるゲート制御電流源（１０２）と、
   前記ゲート制御電流源（１０２）をオフにするための遅延切換オフ回路（１３０）とを含む、電圧調整システム（１００）。
7. 前記ゲート制御電流源（１０２）の中に、第１のトランジスタ（２０２）と第２のトランジスタ（２０４）とを有して構成される電流ミラーをさらに含む、請求項６に記載のシステム（１００）。
8. 前記遅延切換オフ回路（１３０）は、
   前記フィードバック電圧（４０６）を監視するための前記演算増幅器（１２２）と、
   前記演算増幅器（１２２）に結合される第１の遅延間隔トランジスタ（３１０）とを含む、請求項６に記載のシステム（１００）。
9. 前記遅延切換オフ回路（１３０）は、
   第２の遅延間隔トランジスタ（３１８）と、
   前記第２の遅延間隔トランジスタ（３１８）に結合される抵抗器（３２６）と、
   前記抵抗器（３２６）および前記遅延キャパシタ（３２８）に結合されるヒステリシスバッファ（３３０）とを含む、請求項６に記載のシステム（１００）。
10. 前記ゲート制御電流源（１０２）の第２のトランジスタ（２０４）からの電流（４１４）を蓄積するための出力キャパシタ（１０８）をさらに含む、請求項６に記載のシステム（１００）。

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