JP2008288395A - 伸張歪ゲルマニウム薄膜の作製方法、伸張歪ゲルマニウム薄膜、及び多層膜構造体 - Google Patents
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Abstract
【解決手段】半導体装置に好適な多層膜構造体10の形成方法として、シリコン基板11の上方にゲルマニウム層12を形成する工程と、その上方にゲルマニウム錫混晶層13を形成する工程と、その上方に伸張歪ゲルマニウム層14を形成する工程とを含む。
【選択図】図1
Description
対象を電子デバイスに限らなければ、面内に伸張歪を有するGe層の形成に関しては、幾つかの報告がある。米国・Massachusetts工科大学のKimerlingらのグループからは、光デバイス応用を目的として、0.20%前後の伸張歪が印加されたGe層の成長報告がなされている(非特許文献16〜19)。彼らは、UHV−CVD(Ultra High Vacuum Chemical Vapor Deposition)法によって、Si(001)基板上にseed−Ge層を350℃で30nm成長後、成長温度を600℃まで上げて、Ge層を1μm成長させる。その後、Ge層内の貫通転位を減少させるために、700℃〜900℃のサイクル熱処理を10回行い室温に戻す。GeはSiより熱膨張係数が大きいので、室温へ降温する際、Ge層は伸張歪を受ける。Ge層に印加される伸張歪量は、降温開始温度と室温との差で制御でき、X線回折法による評価から、その制御幅は、0.15%から最大0.21%であるとしている。
そこで我々は、Geよりも格子定数の大きな錫(Sn)を加えたGe1-xSnx層に注目した。SnはSiおよびGeと同じIV族系半導体であり、また、α−Sn相はSi、Geと同じダイヤモンド構造をとることから、GeにSnを固溶させたGe1-xSnx層の形成によって、Geよりも大きな格子定数をもつ、Geに面内伸張歪を印加するためのバッファ層の実現が可能となる。特に、本発明では上述のような観点から、Si基板上における高品質Ge1-xSnx層のヘテロエピタキシャル成長およびその上への面内伸張歪Geの実現に向けた技術を開発した。
International Electron Devices Meeting 2002、p.437(2002) International Electron Devices Meeting 2003、p.433(2003) Semiconductors Science and Technologeies22、p.221 (2007) International Electron Devices Meeting 2006、講演番号26.1 (2006) IEEE Electron Device Letters、25(3)、p.135(2004) IEEE Electron Device Letters、27、(9)、p.728(2006) IEEE Electron Device Letters、27(3)、p.175(2006) Journal of Applied Physics 80、p.2234(1996) Journal of Applied Physics、80、p.1567(1996) Applied Phyics Letters、75、p.2948(1999) Journal of Applied Physics 81、 p.1259(1997) Journal of Applied Physics、94、 p.2590 (2003) International Electron Devices Meeting、講演番号3.1(2003) Journal of Applied Phyisics 80、 p.2234(1996) Applied Physics Letters 81、p.847(2002) Applied Physics Letters、82、p.2044(2003) Applied Physics Letters、84、660 (2004) Applied Physics Letters、84、p.906(2004) Physical Review B、70、p.155309(2004) Physical Review B、70、155309(2004) Journal of Crystal Growth、p.83、3(1987) Applied Physcis Letters、p.68、2791(1990) Journal Applied Physcis、75、p.1987(1994) Applied Physics Letters、78、p.3607(2001) Applied Physics Letters、81、p.2992(2002) Chmical Materials、11、p.547(1999) Applied Physics Letters、90、p.061915、(2007) Journal of Applied Physics、83、p.162(1998) Journal of Applied Physics、97、p.044904(2005) Physical Review Letters、65、p.1227(1990) Applied Physics Letters、58、p.2276(1991) Physical Review B、67、124322(2003) Journal of Applied Physics、83、p.162(1998) Physical Review Letters、84、p.947(2000)
歪Ge1-xSnx層のようにSiに比べても非常に大きな格子定数を持つ材料を、高い結晶性を有するバッファ層として形成するためには、可能な限りバッファ層とする結晶に対して、格子定数差の小さい基板を用いることが重要と考えられる。この観点からはSi基板に代わりGe基板を用いることは有望である。しかし、地球表面に存在する物質中で、Siは酸素についで二番目に多く存在し、その割合は約28%であるのに対して、Geは1.5ppmと非常に僅かしか存在しない。さらに、Geは、密度が高く、割れやすいため、従来広く用いられているSiに比べて、基板としての取り扱いには注意が必要となる。また、GeはSiに比べ、熱伝導率も低いため、電子デバイスの基板材料としては不適とされている。以上の理由から、LSI産業上、従来のSi基板に代えてGe基板を用いることは、製品コストおよびプロセス搬送系の観点から非常に大きな問題となることが予測される。従って、LSI製造上、使い慣れたSi基板上に、Geを用いた超高速デバイスを作製する技術が希求される。今後、成熟したSiテクノロジーをプラットフォームとした、伸張歪Geなどの高移動度材料を用いた超高速デバイス実現のためには、下地となるバッファ層の格子定数を精密に制御し、かつ、高品質なヘテロエピタキシャル膜を形成することが、最も大きな課題となる。
単結晶基板としてSiの単結晶基板たるSi(001)基板よりなるSi基板11を用意した。このSi基板を化学洗浄した後、図示しない超高真空装置内に導入し、1×10-6Pa以下の真空中にてクヌーセンセル(Kセル)などの一般的な蒸着装置を用いて、基板温度を200℃に保ち、膜厚40nmのGe層をエピタキシャル成長させた。その後、試料を大気中に取り出し、窒素雰囲気で700℃、1分間の熱処理を施すことにより、Ge層内の歪を緩和させ、歪緩和Ge層12を形成した。この段階の試料を仮想Ge基板と呼ぶ。
仮想Ge基板を化学洗浄した後、前記超高真空装置内に導入し、1×10-6Pa以下の真空中にて、450℃、30分間の熱処理による表面清浄化を行った。その後、基板温度を200℃に保ち、Kセルおよびアークプラズマガン(APG)にてそれぞれGeおよびSnを同時に蒸着することで、Ge1-xSnx層をエピタキシャル成長させた。この時、Sn組成xは例えば8.0%とした。その後、試料を大気中に取り出し、窒素雰囲気で600℃、10分間の熱処理を施すことにより、Ge1-xSnx層内の歪を緩和させ、歪緩和Ge1-xSnx層13を形成した。
前記試料を化学洗浄した後、前記超高真空装置内に導入し、1×10-6Pa以下の真空中にて、450℃、30分間の熱処理による表面清浄化を行った。その後、基板温度を300℃に保ち、KセルによってGeを蒸着することで、Ge層をエピタキシャル成長させた。これによって、伸張歪Ge層14を形成し、多層膜構造体10を作製した。
単結晶基板としてSiの単結晶基板たるSi(001)基板よりなるSi基板21を用意した。このSi基板を化学洗浄した後、図示しない超高真空装置内に導入し、1×10-6Pa以下の真空中にてクヌーセンセル(Kセル)などの一般的な蒸着装置を用いて、基板温度を200℃に保ち、膜厚40nmのGe層をエピタキシャル成長させた。その後、試料を大気中に取り出し、窒素雰囲気で700℃、1分間の熱処理を施すことにより、Ge層内の歪を緩和させ、先述同様の歪緩和Ge層22を形成した。この段階の試料を仮想Ge基板と呼ぶ。
仮想Ge基板を化学洗浄した後、前記超高真空装置内に導入し、1×10-6Pa以下の真空中にて、450℃、30分間の熱処理による表面清浄化を行った。その後、基板温度を200℃に保ち、KセルおよびAPGにてそれぞれGeおよびSnを同時に蒸着することで、第一段階のGe1-xSnx層として、基板温度200℃において、膜厚60nmのGe0.990Sn0.010層を形成した。その後、試料を大気中に取り出し、窒素雰囲気で600℃、10分間の熱処理を施すことにより、Ge1-xSnx層内の歪を緩和させ、歪緩和Ge1-xSnx層23を形成した。
前記試料を化学洗浄した後、前記超高真空装置内に導入し、1×10-6Pa以下の真空中にて、450℃、30分間の熱処理による表面清浄化を行った。その後、基板温度を250℃に保ち、KセルによってGeを蒸着することで、Ge層をエピタキシャル成長させた。これによって、伸張歪Ge層26を形成し、多層膜構造体20を作製した。
Si、Geおよび仮想Ge基板上に所望の結晶層をエピタキシャル成長させるためには、予め基板表面を清浄化しておく必要がある。本実施例で行った基板清浄化方法を以下に詳しく述べる。
<SiおよびGe基板上に形成されたGe1-xSnx層>
SiまたはGe基板を前述の方法に従って洗浄し、表面を清浄化した。表面清浄化後、バルクSi(001)基板上には基板温度600℃で電子ビーム蒸着により蒸着速度0.1Å/sで膜厚50nmのSiバッファ層を、およびバルクGe(001)基板上には基板温度400℃でクヌーセンセル(セル温度1200℃)により蒸着速度0.28Å/sで膜厚100nmのGeバッファ層を成長させた。表面清浄化後およびバッファ層成長後、RHEEDによって2×1表面再構成構造を確認した。各基板上に、基板温度200℃でGe1-xSnx層をエピタキシャル成長させた。基板温度を200℃と低温にした理由は、Ge1-xSnx層成長中にβ−Snが析出するのを抑制するためである。GeおよびSnの蒸着にはそれぞれクヌーセンセルおよびアークプラズマガンを用いた。Ge1-xSnx層の成長後、幾つかの試料は、大気中に取り出し、窒素雰囲気中、600℃で10分間のPDAを行った。
まず、バルクSi(001)基板上のGe0.98Sn0.02層の結晶性および転位構造について述べる。以下、Ge1-xSnx層と記述した時のSn組成xはラザフォード後方散乱法(RBS: Rutherford Backscattering Spectrometry)によって評価された値である。図3(a)は、バルクSi(001)基板上に基板温度200℃でGe0.98Sn0.02層を240nm成長させた試料の断面TEM暗視野像(回折波ベクトルg004)である。Ge0.98Sn0.02層内に多数の貫通転位が観察され、貫通転位密度は、1012cm-2以上と見積もられた。また四角で示すように、表面近傍に回折コントラストがほとんど見られない領域が存在することがわかる。図3(a)中の四角で囲った部分の高分解能TEM像および制限視野回折パターンを図3(b)および図3(c)に示す。エピタキシャル成長したGe1-xSnx層上にアモルファスGe1-xSnx相が、形成されていることがわかる。また、制限視野回折パターンにもハローパターンが観察され、アモルファスGe1-xSnx相の形成が確認できる。
L=λ/2ΔθsinθB (1)
ここで、λはX線の波長、θBは基板の(004)面反射におけるBragg角である。式(1)より、結晶のドメインサイズは約30nmと見積もられた。この微小な結晶ドメイン化は膜内の貫通転位によるものと推測される。これらの結果は、バルクSi(001)基板上へのGe1-xSnx層の直接成長は2%程度のSn組成でさえ困難であることを示している。
この節では、3つの条件で成長したバルクGe(001)基板上のGe1-xSnx層の成長と結晶性について議論する。図5にGe1-xSnx層の試料構造を示す。(Sn組成、Ge1-xSnx層膜厚)は(0.023、40nm)、(0.025、220nm)および(0.081、30nm)の成長条件で試料を作製した。図6(a)にバルクGe(001)基板上にGe0.977Sn0.023層を40nm成長させた場合の断面TEM明野像(回折波ベクトルg004)を示す。転位を形成することなくPseudomorphicなGe0.977Sn0.023層が成長している。また、Si基板上の場合に観察されたようなアモルファス相は観察されなかった。図6(b)に同試料を600℃で10分間のPDA処理した後のGe0.977Sn0.023層の断面TEM明野像(回折波ベクトルg004)を示す。PDA処理後も転位は観察されなかった。
図12にバルクGe(001)基板上にGe0.975Sn0.025層を成長した直後のGeSn(224)回折ピーク付近のX線回折2次元逆格子マッピング(XRD−2DRSM)測定結果を示す。Ge(224)回折ピークの直下にGeSn(224)回折ピークが観測されることから、断面TEMで観察されたようにPseudomorphicにGe0.975Sn0.025層が成長していることがわかる。
ここからは、仮想Ge基板の作製法について述べる。Si(001)基板を前述の方法で清浄化後、そのまま超高真空装置内において、基板温度を200℃に保ちながら、クヌーセンセルを用いた分子線エピタキシー法によりGe層を40nm成長させた。その後、同真空装置内において試料を700℃、10分間熱処理を施した。また、一部の試料はGe層成長後、そのまま大気中に取り出し、700℃、1分間の熱処理を窒素雰囲気中で行った。
以下に、仮想Ge基板上におけるGe1-xSnx層の成長について述べる。仮想Ge基板を前述の方法に従って洗浄し、表面を清浄化した。表面清浄化後、RHEEDによって2×1表面再構成構造を確認した。仮想Ge基板上に、基板温度170~200℃でGe1-xSnx層をエピタキシャル成長させた。Geの蒸着にはクヌーセンセルを用い、Snの蒸着にはアークプラズマガンを用いた。Ge1-xSnx層の成長後、幾つかの試料は、大気に取り出し、窒素雰囲気中、400~600℃で1~10分間のPDA処理を行った。作製した試料の構造を図18に示す。また、作製した試料の成長条件を図19に示す。
図20(a)から図20(h)に、仮℃想Ge基板上に成長温度170℃で、Ge0.99Sn0.01層を1300nm成長させる過程におけるRHEEDパターンを示す。Ge0.99Sn0.01層の成長開始と共にRHEEDパターンがストリーク状からスポット状に変化していくことがわかる。また、図20(e)に示した膜厚400nmの時点において、矢印で示すように多結晶リングパターンが観察され始めた。これは、単結晶成長から多結晶成長への遷移を示している。さらに成長を続けていくにつれて、多結晶リングパターンがよりはっきりと観察された。
次にSn組成が5.8%および8.5%の試料をTEM観察した結果を示す。図29(a)および図29(b)に成長温度200℃において、仮想Ge基板上にGe0.942Sn0.058層を膜厚40nm、Ge0.915Sn0.085層を膜厚15nm成長し、600℃で10分間のPDA処理した試料の断面TEM暗視野像(回折波ベクトルg004)を示す。図30(a)および図30(b)に同試料における図29(a)および図29(b)と同視野の断面TEM暗視野像(回折波ベクトルg220)を示す。成長直後の断面TEM観察結果は前述のSn組成2.5%の試料の転位構造と同様であった。図29(a)および図29(b)より、Ge1-xSnx/仮想Ge基板界面に、貫通転位が横方向に伝播していること、および界面に60°転位のコントラストが観察できる。また、図30(a)および図30(b)から、Ge1-xSnx/仮想Ge基板界面に、直径約10nmの球状の析出物が観察された。これらは、PDA処理後のGe0.919Sn0.081/バルクGe基板界面で観察されたように、β−Sn相の析出物であると考えられる。断面TEM像より、その数密度は、Sn組成Sn5.8%および8.5%の時、それぞれ3.0×109cm-2および2.0×1010cm-2と見積もられた。高Sn組成になるほどSnの析出が生じ易い傾向にあるといえる。
GeSn(224)回折ピーク付近のXRD−2DRSMの形状から仮想Ge基板上のGe0.978Sn0.022層の結晶性を評価した。図35(a)および35(b)にそれぞれ成長直後および600℃で10分間のPDA処理後のXRD−2DRSM測定結果を示す。図35(a)より、[110]方向に拡がる非常にブロードな回折プロファイルと矢印で示すような[001]方向に伸びるテイルを得た。このような回折プロファイルは、図35(b)で示すようにPDAを行うことで非常に鋭い、また、対称的な回折プロファイルに変化した。[110]方向のFWHMより、面内の結晶ドメインサイズを見積もるとPDA処理前後で50nmから73nmに変化することがわかった。
図37に、XRD−2DRSM法によって評価された、仮想Ge基板上にエピタキシャル成長したすべてのGe1-xSnx試料の成長直後およびPDA処理後のGeSn(224)回折ピーク位置を示す。図中の点線は、結晶を等方的な弾性体と考え、Poisson比に従って変形した場合の理想線である。すべての試料に対して、膜の歪緩和が起こっていることがわかる。しかし、図37より、Sn組成2.7%、5.8%および8.5%の試料に対して、PDA処理後、Poisson比に従って歪緩和する理論線より内側にピーク位置が観測された。これは、Snの析出が原因であると考えられる。
以下では、実際に、歪緩和Ge1-xSnx層上に伸張歪Ge層を成長させた結果を示す。図40に作製した試料の断面構造を示す。歪緩和させたGe1-xSnx層は、仮想Ge基板と同様の洗浄を行い、再び成長チャンバーに搬送した後、仮想Ge基板と同様の清浄化熱処理を行った。歪Ge層となるGe層は、成長温度300℃で行った。成長直後のSn組成の設計値は、8.0%とした。
次に、伸張歪Ge層へ印加する歪量の増大を目的に、Sn組成に傾斜をつけて多段階にGe1-xSnx層を成長する方法を検討した。この時、Sn組成を増大させるためにはGe1-xSnx層からのSnの析出を抑制することが必要である。前述までの実験から、図37に示したように、Sn組成2.7%のGe1-xSnx層を熱処理した場合、Snの析出が起こり、Sn組成が2.5%に減少することが明らかになった。一方、Sn組成が2.5%以下の場合には、Snの析出は起こらないといえる。この結果は、Sn組成の増大によって、下地のGe層に対するGe1-xSnx層のミスフィット歪の量が大きくなると、Snの析出が促進されることを示唆している。Sn組成2.5%の場合のGe1-xSnx層におけるGe層に対するミスフィット量を求めると格子定数比で0.37%となる。そこで、下地となる仮想Ge層あるいはGe1-ySny層に対して、成長するGe1-xSnx層のミスフィット量が格子定数比で0.37%よりも小さくなるように、各段階におけるGe1-xSnx層のSn組成の設定を行った。
以下、付記を記載する。
(付記1)
半導体素子用の多層膜構造体の形成方法であって、シリコン基板11の上方にゲルマニウム層12を形成する工程と、その上方にゲルマニウム錫混晶層13を形成する工程と、その上方に伸張歪ゲルマニウム層14を形成する工程を含むこと特徴とする多層膜構造体10の形成方法。
(付記2)
前記ゲルマニウム錫混晶層13の錫組成が4.5%以上であることを特徴とする付記1に記載の多層膜構造体10の形成方法。
(付記3)
前記伸張歪ゲルマニウム層14の基板面内方向の(110)面の格子定数が0.4015nm以上の値を有することを特徴とする、付記1または2に記載の多層膜構造体10の形成方法。
(付記4)
前記ゲルマニウム層12から前記ゲルマニウム錫混晶層13へ連続する貫通転位を、それらの界面で伝播させて、ミスフィット転位を形成することで、前記ゲルマニウム錫混晶層13内の歪緩和を促進することを特徴とする付記1乃至3のいずれか一に記載の多層膜構造体10の形成方法。
(付記5)
半導体素子用の多層膜構造体の形成方法であって、シリコン基板21の上方にゲルマニウム層22を形成する工程と、その上方に錫組成の異なる複数のゲルマニウム錫混晶層23乃至25からなる多層構造を順次形成する工程と、その上方に伸張歪ゲルマニウム層26を形成する工程を含むことを特徴とする多層膜構造体20の形成方法。
(付記6)
上記ゲルマニウム層22およびゲルマニウム錫混晶層23乃至25からなる多層構造における各層の間で生じる結晶格子のミスフィット量が、0.37%よりも小さいことを特徴とする、付記5に記載の多層膜構造体20の形成方法。
(付記7)
前記ゲルマニウム錫混晶層25の錫組成が4.5%以上であることを特徴とする付記5または6に記載の多層膜構造体20の形成方法。
(付記8)
前記伸張歪ゲルマニウム層26の基板面内方向の(110)面の格子定数が0.4015nm以上の値を有することを特徴とする、付記5乃至7のいずれか一に記載の多層膜構造体20の形成方法。
(付記9)
前記ゲルマニウム層22から前記ゲルマニウム錫混晶層23乃至25へ連続する貫通転位を、それらの界面で伝播させて、ミスフィット転位を形成することで、前記ゲルマニウム錫混晶層23乃至25内の歪緩和を促進することを特徴とする付記5乃至8のいずれか一に記載の多層膜構造体20の形成方法。
(付記10)
半導体素子用の多層膜構造体であって、シリコン基板11の上方に形成されたゲルマニウム層12と、その上方に形成されたゲルマニウム錫混晶層13と、その上方に形成された伸張歪ゲルマニウム層14を含むことを特徴とする多層膜構造体10。
(付記11)
前記ゲルマニウム錫混晶層13中の錫組成が4.5%以上であることを特徴とする付記10に記載の多層膜構造体10。
(付記12)
前記伸張歪ゲルマニウム層14の基板面内方向の(110)面の格子定数が0.4015nm以上の値を有することを特徴とする、付記10または11に記載の多層膜構造体10。
(付記13)
半導体素子用の多層膜構造体であって、シリコン基板21の上方に形成されたゲルマニウム層22と、その上方に形成された錫組成の異なる複数のゲルマニウム錫混晶層23乃至25からなる多層構造と、その上方に形成された伸張歪ゲルマニウム層26とを備えることを特徴とする多層膜構造体20。
(付記14)
上記ゲルマニウム層22およびゲルマニウム錫混晶層23乃至25からなる多層構造における各層の間で生じる結晶格子のミスフィット量が、0.37%よりも小さいことを特徴とする、付記13に記載の多層膜構造体20。
(付記15)
前記ゲルマニウム錫混晶層25の錫組成が4.5%以上であることを特徴とする付記13または14に記載の多層膜構造体20。
(付記16)
前記伸張歪ゲルマニウム層26の基板面内方向の(110)面の格子定数が0.4015nm以上の値を有することを特徴とする、付記13乃至15のいずれか一に記載の多層膜構造体20。
11:Si基板
12:歪緩和Ge層
13:歪緩和Ge1-xSnx層
14:伸張歪Ge層
20:多層膜構造体
21:Si基板
22:歪緩和Ge層
23:歪緩和Ge1-xSnx層(Sn組成1.0%)
24:歪緩和Ge1-xSnx層(Sn組成3.0%)
25:歪緩和Ge1-xSnx層(Sn組成6.7%)
26:伸張歪Ge層
Claims (16)
- 半導体素子用の多層膜構造体の形成方法であって、
シリコン基板の上方にゲルマニウム層を形成する工程と、
その上方にゲルマニウム錫混晶層を形成する工程と、
その上方に伸張歪ゲルマニウム層を形成する工程を含むこと特徴とする多層膜構造体の形成方法。 - 前記ゲルマニウム錫混晶層の錫組成が4.5%以上であることを特徴とする請求項1に記載の多層膜構造体の形成方法。
- 前記伸張歪ゲルマニウム層の基板面内方向の(110)面の格子定数が0.4015nm以上の値を有することを特徴とする、請求項1または2に記載の多層膜構造体の形成方法。
- 前記ゲルマニウム層から前記ゲルマニウム錫混晶層へ連続する貫通転位を、それらの界面で伝播させて、ミスフィット転位を形成することで、前記ゲルマニウム錫混晶層内の歪緩和を促進することを特徴とする請求項1乃至3のいずれか一に記載の多層膜構造体の形成方法。
- 半導体素子用の多層膜構造体の形成方法であって、
シリコン基板の上方にゲルマニウム層を形成する工程と、
その上方に錫組成の異なる複数のゲルマニウム錫混晶層からなる多層構造を順次形成する工程と、
その上方に伸張歪ゲルマニウム層を形成する工程を含むことを特徴とする多層膜構造体の形成方法。 - 上記ゲルマニウム層およびゲルマニウム錫混晶層からなる多層構造における各層の間で生じる結晶格子のミスフィット量が、0.37%よりも小さいことを特徴とする、請求項5に記載の多層膜構造体の形成方法。
- 前記ゲルマニウム錫混晶層の錫組成が4.5%以上であることを特徴とする請求項5または6に記載の多層膜構造体の形成方法。
- 前記伸張歪ゲルマニウム層の基板面内方向の(110)面の格子定数が0.4015nm以上の値を有することを特徴とする、請求項5乃至7のいずれか一に記載の多層膜構造体の形成方法。
- 前記ゲルマニウム層から前記ゲルマニウム錫混晶層へ連続する貫通転位を、それらの界面で伝播させて、ミスフィット転位を形成することで、前記ゲルマニウム錫混晶層内の歪緩和を促進することを特徴とする請求項5乃至8のいずれか一に記載の多層膜構造体の形成方法。
- 半導体素子用の多層膜構造体であって、
シリコン基板の上方に形成されたゲルマニウム層と、
その上方に形成されたゲルマニウム錫混晶層と、
その上方に形成された伸張歪ゲルマニウム層を含むことを特徴とする多層膜構造体。 - 前記ゲルマニウム錫混晶層中の錫組成が4.5%以上であることを特徴とする請求項10に記載の多層膜構造体。
- 前記伸張歪ゲルマニウム層の基板面内方向の(110)面の格子定数が0.4015nm以上の値を有することを特徴とする、請求項10または11に記載の多層膜構造体。
- 半導体素子用の多層膜構造体であって、
シリコン基板の上方に形成されたゲルマニウム層と、
その上方に形成された錫組成の異なる複数のゲルマニウム錫混晶層からなる多層構造と、
その上方に形成された伸張歪ゲルマニウム層とを備えることを特徴とする多層膜構造体。 - 上記ゲルマニウム層およびゲルマニウム錫混晶層からなる多層構造における各層の間で生じる結晶格子のミスフィット量が、0.37%よりも小さいことを特徴とする、請求項13に記載の多層膜構造体。
- 前記ゲルマニウム錫混晶層の錫組成が4.5%以上であることを特徴とする請求項13または14に記載の多層膜構造体。
- 前記伸張歪ゲルマニウム層の基板面内方向の(110)面の格子定数が0.4015nm以上の値を有することを特徴とする、請求項13乃至15のいずれか一に記載の多層膜構造体。
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Cited By (6)
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---|---|---|---|---|
JP2012244069A (ja) * | 2011-05-23 | 2012-12-10 | Nagoya Univ | 多層膜構造体及びその形成方法 |
JP2013179200A (ja) * | 2012-02-29 | 2013-09-09 | Osaka Univ | 単結晶状GeSn含有材料の製造方法および単結晶状GeSn含有材料基板 |
CN105895727A (zh) * | 2016-04-22 | 2016-08-24 | 西安电子科技大学 | 基于弛豫GeSn材料的光电探测器 |
JP2018120906A (ja) * | 2017-01-24 | 2018-08-02 | 国立大学法人東京農工大学 | 半導体層の製造方法、および半導体層 |
CN112635391A (zh) * | 2020-12-07 | 2021-04-09 | 广东省大湾区集成电路与系统应用研究院 | 一种绝缘体上应变锗锡硅衬底、晶体管及其制备方法 |
CN113314397A (zh) * | 2021-04-16 | 2021-08-27 | 中国科学院微电子研究所 | 一种半导体衬底及半导体结构的制备方法 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61105831A (ja) * | 1984-10-30 | 1986-05-23 | Matsushita Electric Ind Co Ltd | 3−V化合物単結晶薄膜をそなえたSi基板およびその製造方法 |
JPS63108783A (ja) * | 1986-10-27 | 1988-05-13 | Nec Corp | 半導体受光素子 |
JPS63169717A (ja) * | 1986-12-29 | 1988-07-13 | アメリカン テレフォン アンド テレグラフ カムパニー | 半導体素子 |
JPS63306619A (ja) * | 1987-06-08 | 1988-12-14 | Mitsubishi Electric Corp | エピタキシャル結晶成長法 |
JPH05129635A (ja) * | 1991-11-05 | 1993-05-25 | Hitachi Ltd | 電界効果型トランジスタとその製造方法 |
WO2006099171A2 (en) * | 2005-03-11 | 2006-09-21 | The Arizona Boar Of Regents, A Body Corporate Acting On Behalf Of Arizona State University | NOVEL GeSiSn-BASED COMPOUNDS, TEMPLATES, AND SEMICONDUCTOR STRUCTURES |
-
2007
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Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61105831A (ja) * | 1984-10-30 | 1986-05-23 | Matsushita Electric Ind Co Ltd | 3−V化合物単結晶薄膜をそなえたSi基板およびその製造方法 |
JPS63108783A (ja) * | 1986-10-27 | 1988-05-13 | Nec Corp | 半導体受光素子 |
JPS63169717A (ja) * | 1986-12-29 | 1988-07-13 | アメリカン テレフォン アンド テレグラフ カムパニー | 半導体素子 |
JPS63306619A (ja) * | 1987-06-08 | 1988-12-14 | Mitsubishi Electric Corp | エピタキシャル結晶成長法 |
JPH05129635A (ja) * | 1991-11-05 | 1993-05-25 | Hitachi Ltd | 電界効果型トランジスタとその製造方法 |
WO2006099171A2 (en) * | 2005-03-11 | 2006-09-21 | The Arizona Boar Of Regents, A Body Corporate Acting On Behalf Of Arizona State University | NOVEL GeSiSn-BASED COMPOUNDS, TEMPLATES, AND SEMICONDUCTOR STRUCTURES |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012244069A (ja) * | 2011-05-23 | 2012-12-10 | Nagoya Univ | 多層膜構造体及びその形成方法 |
JP2013179200A (ja) * | 2012-02-29 | 2013-09-09 | Osaka Univ | 単結晶状GeSn含有材料の製造方法および単結晶状GeSn含有材料基板 |
CN105895727A (zh) * | 2016-04-22 | 2016-08-24 | 西安电子科技大学 | 基于弛豫GeSn材料的光电探测器 |
JP2018120906A (ja) * | 2017-01-24 | 2018-08-02 | 国立大学法人東京農工大学 | 半導体層の製造方法、および半導体層 |
CN112635391A (zh) * | 2020-12-07 | 2021-04-09 | 广东省大湾区集成电路与系统应用研究院 | 一种绝缘体上应变锗锡硅衬底、晶体管及其制备方法 |
CN113314397A (zh) * | 2021-04-16 | 2021-08-27 | 中国科学院微电子研究所 | 一种半导体衬底及半导体结构的制备方法 |
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