JP2008288327A - Semiconductor device, and manufacturing method thereof - Google Patents

Semiconductor device, and manufacturing method thereof Download PDF

Info

Publication number
JP2008288327A
JP2008288327A JP2007130799A JP2007130799A JP2008288327A JP 2008288327 A JP2008288327 A JP 2008288327A JP 2007130799 A JP2007130799 A JP 2007130799A JP 2007130799 A JP2007130799 A JP 2007130799A JP 2008288327 A JP2008288327 A JP 2008288327A
Authority
JP
Japan
Prior art keywords
semiconductor
bump
electrode portions
semiconductor device
semiconductor element
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2007130799A
Other languages
Japanese (ja)
Inventor
Masanori Nano
匡紀 南尾
Nozomi Shimoishizaka
望 下石坂
Katsunori Hirata
勝則 平田
Toshiyuki Fukuda
敏行 福田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Original Assignee
Panasonic Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp filed Critical Panasonic Corp
Priority to JP2007130799A priority Critical patent/JP2008288327A/en
Publication of JP2008288327A publication Critical patent/JP2008288327A/en
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/165—Material
    • H01L2224/16501—Material at the bonding interface
    • H01L2224/16502—Material at the bonding interface comprising an eutectic alloy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/27011—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature
    • H01L2224/27013—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature for holding or confining the layer connector, e.g. solder flow barrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81805—Soldering or alloying involving forming a eutectic alloy at the bonding interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Wire Bonding (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To improve productivity and reliability in connection of a semiconductor element to a substrate. <P>SOLUTION: A semiconductor device is provided with the semiconductor element 10 where a plurality of element electrode parts 14 are disposed in a peripheral edge part of a main face 13 being a circuit forming face and a circuit board 11 where a plurality of substrate electrode parts 15 are arranged in such away that they correspond to a plurality of element electrode parts 14. A plurality of element electrode parts 14 and a plurality of substrate electrode parts 15 are connected through bumps 17. Thus, the semiconductor element 10 and the circuit board 11 are electrically and mechanically connected. The bumps 17 and one of the electrode parts 14 and the substrate electrode parts 15 are connected by a plurality of separated bonding regions 23a, 23b, 24a and 24b in press-fitting faces 21, 22 and the like, where the parts are brought into contact with each other. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、高生産性・高信頼性を有し高密度実装に適した半導体装置及びその製造方法に関する。   The present invention relates to a semiconductor device having high productivity and high reliability and suitable for high-density mounting, and a manufacturing method thereof.

近年、電子機器の小型化、薄型化及び軽量化と共に半導体装置の高密度実装化の要求が強くなっている。更に、微細加工技術の進歩による半導体素子の高集積化と合わせて高密度実装化の要求に応えるために、半導体素子の回路面を回路基板に向け、該半導体素子を直接に回路基板等に実装する、いわゆるフィリップチップ実装技術が提案されている。   In recent years, there has been a strong demand for high-density mounting of semiconductor devices as electronic devices become smaller, thinner, and lighter. Furthermore, in order to meet the demand for high-density mounting in conjunction with higher integration of semiconductor elements due to advances in microfabrication technology, the circuit surface of the semiconductor element is directed to the circuit board, and the semiconductor element is mounted directly on the circuit board, etc. So-called Philip chip mounting technology has been proposed.

このフィリップチップ実装技術の一例として、半導体素子と、回路基板又はパッケージのインナーリード端子との間を導電性のバンプにより接続することがよく行われる。つまり、半導体素子の複数の電極部とリード端子付きの基板とを電気的に接続するとき、半導体素子の電極部上に予めバンプを配置する。そして、これらのバンプにリード端子の電極部をそれぞれ同時に押し当て、半導体素子と基板とをこれらのバンプにより相互に電気的に接続する。更に、この押し当てられた状態においてバンプとリード端子の基板電極部とを加熱、加圧し、超音波振動を印加することにより、一括してボンディングを行い電気的に接続する（例えば、特許文献１参照）。   As an example of this Philip chip mounting technique, a semiconductor element and a circuit board or an inner lead terminal of a package are often connected by conductive bumps. That is, when the plurality of electrode portions of the semiconductor element are electrically connected to the substrate with the lead terminals, bumps are arranged in advance on the electrode portions of the semiconductor element. Then, the electrode portions of the lead terminals are simultaneously pressed against these bumps, and the semiconductor element and the substrate are electrically connected to each other by these bumps. Further, in this pressed state, the bumps and the substrate electrode portion of the lead terminal are heated and pressurized, and ultrasonic vibration is applied to perform bonding in a lump and make electrical connection (for example, Patent Document 1). reference).

このような一括ボンディングを用いると導電性ワイヤが不要となるため、半導体素子と基板とを高密度に密着させて接続することができる。また、導電性ワイヤのボンディングによる接続よりも短時間の間にワイヤレスの接続がなされるため、半導体装置の組立の生産性が高まることとなる。   When such collective bonding is used, a conductive wire is not required, so that the semiconductor element and the substrate can be connected with high density. Further, since the wireless connection is made in a shorter time than the connection by the bonding of the conductive wire, the productivity of assembling the semiconductor device is increased.

更に、バンプにより形成される半導体素子と回路基板のリードとの接合部とを信頼性の高い接合部として形成することを目的として、ボンディングツールの先端部に溝を設けて該溝によりリード端子を支持可能とし、超音波振動を半導体素子の長辺に対して４５°となる方向に接合部に印加して一括ボンディングした例もある（例えば、特許文献２参照）。   Furthermore, for the purpose of forming the bonding portion between the semiconductor element formed by the bump and the lead of the circuit board as a highly reliable bonding portion, a groove is provided at the tip of the bonding tool, and the lead terminal is formed by the groove. There is also an example in which support is possible and ultrasonic vibration is applied to the joint in a direction of 45 ° with respect to the long side of the semiconductor element to perform batch bonding (see, for example, Patent Document 2).

このようにすると、半導体素子の長辺に平行又は垂直なリードが滑ることなく支持される。そのため、ボンディングツールにより印加される超音波振動の振動エネルギーによってボンディングを行うために必要な加圧の圧力及び加熱温度を低くすることできる。また、接合部および接合部近傍に均一に振動をかけることができるので、信頼性の高い接合を行うことができる。   In this way, the lead parallel or perpendicular to the long side of the semiconductor element is supported without slipping. Therefore, the pressure and heating temperature required for bonding can be lowered by the vibration energy of the ultrasonic vibration applied by the bonding tool. Further, since vibration can be uniformly applied to the joint and the vicinity of the joint, highly reliable joining can be performed.

また、超音波振動をかけるボンディングツールを工夫することにより、半導体素子とリード端子の接合の接合強度が半導体素子の辺に依存する点を解消した一括ボンディングの例もある（例えば、特許文献３参照）。この場合も、一括ボンディングは、特許文献２と同様に半導体素子の長辺と４５°になるように超音波振動の振動エネルギーを印加するものであり、熱圧着と併用されて行われる。
特開昭５９−１１１３３７号公報 特開昭６３−２４４６３５号公報 特開平９−２３２３８０号公報 There is also an example of collective bonding in which a bonding tool for applying ultrasonic vibration is devised to eliminate the point that the bonding strength of the bonding between the semiconductor element and the lead terminal depends on the side of the semiconductor element (for example, see Patent Document 3). ). In this case as well, collective bonding is to apply vibration energy of ultrasonic vibration so as to be 45 ° with the long side of the semiconductor element, as in Patent Document 2, and is performed in combination with thermocompression bonding.
JP 59-111337 A JP-A 63-244635 JP-A-9-232380

しかしながら、携帯機器等に搭載される半導体装置にはますます薄型化が要求され、その結果、半導体素子の厚さは１００μｍ程度の厚さに近づきつつある。このように半導体素子が薄型化され且つ一括ボンディング等により実装される場合、接続される箇所に対して高温において強い強度の振動を印加することにより大きいエネルギーを与えると、半導体素子などに損傷が加わる又はボンディング等の際の応力が残留すると言った問題が生じる。このような点は薄型化が進むことによって深刻になり、解決が課題となっている。   However, semiconductor devices mounted on portable devices and the like are increasingly required to be thinner, and as a result, the thickness of semiconductor elements is approaching a thickness of about 100 μm. When the semiconductor element is thinned and mounted by collective bonding or the like in this way, damage to the semiconductor element or the like may be caused if a larger energy is applied to the place to be connected by applying strong vibration at a high temperature. Or the problem that the stress at the time of bonding etc. remains arises. Such a point becomes serious with the progress of thinning, and the solution is a problem.

また、実装された薄型の半導体装置において、半導体素子と基板電極部とを電気的に接続するバンプ接続部の圧接面に対し、環境温度の変化によるストレス等がより大きな負荷となって信頼性が低下する可能性がある。この点の解決も課題となっている。   Also, in a mounted thin semiconductor device, the stress due to changes in the environmental temperature becomes a greater load on the pressure-contact surface of the bump connection portion that electrically connects the semiconductor element and the substrate electrode portion, resulting in higher reliability. May be reduced. The solution of this point is also an issue.

上記従来の課題に鑑み、本発明は、高密度実装に適した小型・薄型の半導体装置において、バンプの接合領域の構成及び製造方法を工夫することにより、高生産性と高信頼性とを有する半導体装置及びその製造方法を提供するものである。   In view of the above-described conventional problems, the present invention has high productivity and high reliability by devising a configuration and a manufacturing method of bump bonding regions in a small and thin semiconductor device suitable for high-density mounting. A semiconductor device and a method for manufacturing the same are provided.

前記の目的を達成するため、本発明の半導体装置は、回路形成面となる主面の周縁部に複数の素子電極部が設けられた半導体素子と、複数の素子電極部に対応するように配置されている複数の基板電極部が設けられた回路基板とを備え、複数の素子電極部と複数の基板電極部とがそれぞれバンプを介して接続されることにより、半導体素子と回路基板とが電気的且つ機械的に接続され、バンプと、素子電極部及び基板電極部のうちの一方の電極部とは、これらが接触する面である圧接面において、互いに分離した複数の接合領域によって接続している。   In order to achieve the above object, a semiconductor device according to the present invention is arranged so as to correspond to a semiconductor element having a plurality of element electrode portions provided on a peripheral portion of a main surface serving as a circuit formation surface and a plurality of element electrode portions. A circuit board provided with a plurality of substrate electrode portions, and the plurality of element electrode portions and the plurality of substrate electrode portions are connected to each other through bumps, whereby the semiconductor element and the circuit substrate are electrically connected. Mechanically and mechanically connected, the bump and one of the element electrode portion and the substrate electrode portion are connected to each other by a plurality of bonding regions separated from each other at a pressure contact surface that is a surface in contact with the bump. Yes.

本発明の半導体装置によると、バンプと基板電極部又は素子電極部とが密着した部分である圧接面において、複数（例えば二つ）に分かれた接合領域による接続が行なわれている。素子電極部は半導体素子に設けられた接続用の端子である。   According to the semiconductor device of the present invention, a plurality of (for example, two) joint regions are connected on the pressure contact surface, which is a portion where the bump and the substrate electrode portion or the element electrode portion are in close contact with each other. The element electrode portion is a connection terminal provided in the semiconductor element.

ここで、圧接面のうちの接合領域については、バンプ及び一方の電極部のそれぞれの材料により金属共晶が形成されることにより接合されている。これに対し、圧接面のうちの接合領域以外の部分においては、バンプと一方の電極部とが圧接されている。   Here, the bonding region of the pressure contact surface is bonded by forming a metal eutectic with the respective materials of the bump and the one electrode part. On the other hand, the bump and the one electrode portion are in pressure contact with each other in the portion other than the bonding region on the pressure contact surface.

半導体素子と回路基板とが接続された構造において、基板電極部及びそれに接続されたリード電極と、半導体素子とは、それぞれの熱膨張係数に差があるため、環境温度の変化によって膨張又は収縮に差が生じる。このため、半導体素子及び回路基板、特に各圧接面の接合領域にストレスがかかる。本発明の半導体装置は、このような各圧接面におけるストレスをそれぞれ複数の接合領域に互いに分離することにより、各圧接面における接合領域がそれぞれ一つである従来の半導体装置に比べて緩和することができる。   In a structure in which a semiconductor element and a circuit board are connected, the substrate electrode portion, the lead electrode connected to the substrate electrode, and the semiconductor element have different thermal expansion coefficients. There is a difference. For this reason, stress is applied to the semiconductor element and the circuit board, in particular, the bonding region of each pressure contact surface. In the semiconductor device of the present invention, the stress on each pressure contact surface is separated into a plurality of junction regions, thereby reducing the stress compared to the conventional semiconductor device having one junction region on each pressure contact surface. Can do.

この結果、半導体素子と回路基板との接続の信頼性が向上し、半導体装置としての信頼性も向上する。このため、高密度実装に適した更なる小型化・薄型化が可能であり、高い生産性も実現される。   As a result, the reliability of the connection between the semiconductor element and the circuit board is improved, and the reliability of the semiconductor device is also improved. For this reason, further downsizing and thinning suitable for high-density mounting are possible, and high productivity is also realized.

また、半導体素子の平面形状は長方形であり、それぞれの圧接面において、接合領域は、半導体素子の長辺方向に二つに分離し且つ圧接面の内周に沿うように配置されていることが好ましい。   In addition, the planar shape of the semiconductor element is a rectangle, and in each pressure contact surface, the junction region is divided into two in the long side direction of the semiconductor element and arranged along the inner periphery of the pressure contact surface. preferable.

膨張係数の差を原因として回路基板と半導体素子とに生じるストレスは、半導体素子の平面形状が長方形である場合、その長辺方向において大きくなる。そのため、バンプと素子電極部又は基板電極部との圧接面において、接合領域が半導体素子の長辺方向に二つに分割されていると、ストレスを分割して緩和する効果が顕著に得られる。   When the planar shape of the semiconductor element is a rectangle, the stress generated on the circuit board and the semiconductor element due to the difference in expansion coefficient increases in the long side direction. Therefore, when the bonding region is divided into two in the long side direction of the semiconductor element on the pressure contact surface between the bump and the element electrode portion or the substrate electrode portion, the effect of dividing and relaxing the stress is remarkably obtained.

また、バンプの平面形状は、半導体素子の長辺方向の長さが半導体素子の短辺方向の長さよりも長いことが好ましい。   The planar shape of the bump is preferably such that the length of the semiconductor element in the long side direction is longer than the length of the semiconductor element in the short side direction.

このようにすると、ストレスの大きくなる半導体素子の長辺方向について、圧接面における接合領域を更に確実に二つに分割して形成することができる。   In this way, the bonding region on the pressure contact surface can be more reliably divided into two in the long side direction of the semiconductor element where stress is increased.

また、半導体素子の平面形状は長方形であり、複数の素子電極部は、半導体素子の二つの長辺及び二つの短辺のそれぞれに沿って並ぶように配置され、長辺に配置された複数の素子電極部の配列ピッチは、短辺に配置された複数の素子電極部の配列ピッチよりも大きいことが好ましい。   The planar shape of the semiconductor element is a rectangle, and the plurality of element electrode portions are arranged along each of the two long sides and the two short sides of the semiconductor element, and the plurality of element electrode portions are arranged on the long side. The arrangement pitch of the element electrode portions is preferably larger than the arrangement pitch of the plurality of element electrode portions arranged on the short side.

このようにすると、半導体素子の長辺沿いよりも短辺沿いにおいて高い密度に素子電極部を配置し、主として短辺に垂直な方向にリードを取り出すような半導体装置の攻勢とすることができる。この結果、半導体素子の短辺方向が半導体モジュール又は電子機器の厚さを決定するような半導体装置（例えば光学デバイス）について、短辺方向を短くすることができる。   In this way, it is possible to make the semiconductor device offensive such that the element electrode portions are arranged with higher density along the short side than along the long side of the semiconductor element, and the lead is taken out mainly in the direction perpendicular to the short side. As a result, the short side direction can be shortened in a semiconductor device (for example, an optical device) in which the short side direction of the semiconductor element determines the thickness of the semiconductor module or electronic device.

また、それぞれの圧接面において、接合領域は二つに分離され且つそれぞれ三日月状の平面形状を有し、三日月形状の凹んだ側が互いに向き合うように配置されていることが好ましい。   Further, in each pressure contact surface, it is preferable that the joining regions are separated into two and each have a crescent-shaped planar shape, and are arranged so that the concave sides of the crescent shape face each other.

接合領域がこのような平面形状となっていると、ストレスを緩和して信頼性の高い接続を行なう効果がより確実に実現する。尚、三日月形状とは、両端に向かって細くなり且つ弧状に曲がった形状を言うものとする。   When the joining region has such a planar shape, the effect of relaxing the stress and performing a reliable connection is more reliably realized. The crescent moon shape means a shape that is narrowed toward both ends and bent in an arc shape.

また、回路基板は、半導体素子を実装するためのパッケージ基板であるか、又は、半導体素子を実装するための回路ブロック基板の一部分であり、複数の基板電極部に接続された複数のリード電極と該複数のリード電極を介して半導体素子の複数の素子電極部を外部回路に接続するための複数の外部電極端子を有することが好ましい。   The circuit board is a package board for mounting a semiconductor element, or a part of a circuit block board for mounting a semiconductor element, and a plurality of lead electrodes connected to a plurality of board electrode portions and It is preferable to have a plurality of external electrode terminals for connecting a plurality of element electrode portions of the semiconductor element to an external circuit via the plurality of lead electrodes.

このような構成とすると、パッケージ基板を用いて高密度実装に適した更なる小型化・薄型化を実現すると共に、高い生産性を実現することもできる。また、更に他の半導体素子、電子部品等を同じ回路ブロック基板に高密度に実装することができると共に、本半導体装置の回路ブロック基板と他の回路ブロック基板との接続は、それぞれに搭載する機器の設計に応じて行なうことができる。   With such a configuration, it is possible to realize further downsizing and thinning suitable for high-density mounting using a package substrate, and it is also possible to realize high productivity. In addition, other semiconductor elements, electronic components, and the like can be mounted on the same circuit block board with high density, and the circuit block board of this semiconductor device is connected to the other circuit block board by equipment to be mounted on each. This can be done according to the design.

また、バンプがＮｉ−Ａｕを材料としており且つ一方の電極部が基板電極部であることが好ましい。また、バンプがＣｕ−Ｎｉ−Ａｕを材料としており且つ一方の電極部が素子電極部であることも好ましい。   Further, it is preferable that the bump is made of Ni—Au and one of the electrode portions is a substrate electrode portion. It is also preferable that the bump is made of Cu-Ni-Au and one of the electrode portions is an element electrode portion.

また、半導体素子は、光学用半導体素子であり、主面上に透光部材を備え且つ透光部上に開口を有する樹脂により覆われていることが好ましい。   The semiconductor element is an optical semiconductor element, and is preferably covered with a resin that includes a light-transmitting member on the main surface and has an opening on the light-transmitting portion.

このように、半導体素子として光学用半導体素子を用いて本発明の半導体装置を実現することもできる。   In this manner, the semiconductor device of the present invention can be realized using an optical semiconductor element as the semiconductor element.

更に、透光部材はバンプの高さよりも厚く、回路基板は貫通孔を備え、回路基板の光学用半導体素子の実装面と反対の側から、貫通孔及び透光部材を通じて光学用半導体素子が受発光する配置となっていることが好ましい。   Further, the translucent member is thicker than the bump height, the circuit board is provided with a through hole, and the optical semiconductor element is received through the through hole and the translucent member from the side of the circuit board opposite to the mounting surface of the optical semiconductor element. It is preferable that the light emission is arranged.

これにより、光学用半導体素子を覆う樹脂により透光部材上が覆われるのを確実に防ぎ、貫通孔と透光部材とを通して受光又は発光を行なう光学デバイスである半導体装置を実現することができる。   Accordingly, it is possible to reliably prevent the light-transmitting member from being covered with the resin covering the optical semiconductor element, and to realize a semiconductor device that is an optical device that receives or emits light through the through hole and the light-transmitting member.

また、バンプと一方の電極部とが接触する面の代わりに、素子電極部上に形成された素子側バンプと、基板電極部上に形成された基板側バンプとの接触する面が圧接面となっているようにしても良い。   Further, instead of the surface where the bump and one electrode part are in contact, the surface where the element side bump formed on the element electrode part and the substrate side bump formed on the substrate electrode part are in contact with the pressure contact surface. You may make it become.

つまり、素子電極部上及び基板電極部上に共にバンプ（素子側バンプ及び基板側バンプ）を形成し、素子側バンプと基板側バンプとが密着する面において、互いに分離された複数の接合領域による接続が行われている構成としても良い。これにより、更に確実に接続を行うことができる。   That is, bumps (element-side bumps and substrate-side bumps) are formed on both the element electrode part and the substrate electrode part, and a plurality of bonding regions separated from each other on the surface where the element-side bump and the substrate-side bump are in close contact. It is good also as the structure by which the connection is performed. Thereby, it can connect more reliably.

次に、前記の目的を達成するため、本発明の半導体装置の製造方法は、回路形成面となる主面の周縁部に複数の素子電極部が設けられた半導体素子及び複数の素子電極部に対応するように配置されている複数の基板電極部が設けられた回路基板を用意する工程（ａ）と、複数の素子電極部及び複数の基板電極部のうちの一方の電極部上にそれぞれバンプを設ける工程（ｂ）と、工程（ｂ）の後に、複数の素子電極部と複数の基板電極部とをそれぞれバンプを挟んで対向させて且つ互いに押圧させながら、複数の素子電極部、複数の基板電極部及びバンプを加熱すると共に少なくとも一方の電極部を振動させる（ｃ）とを備え、工程（ｃ）において、複数の素子電極部と複数の基板電極部とがそれぞれバンプを介して接続され、バンプと、素子電極部及び基板電極部のうちの一方の電極部とは、これらの圧接面において、互いに分離した複数の接合領域によって接続する。   Next, in order to achieve the above object, a method for manufacturing a semiconductor device according to the present invention includes a semiconductor element having a plurality of element electrode portions provided on a peripheral portion of a main surface serving as a circuit formation surface, and a plurality of element electrode portions. A step (a) of preparing a circuit board provided with a plurality of substrate electrode portions arranged correspondingly, and bumps on one of the plurality of element electrode portions and the plurality of substrate electrode portions; After the step (b) and the step (b), the plurality of element electrode portions and the plurality of substrate electrode portions are opposed to each other with the bumps interposed therebetween and pressed against each other. And heating the substrate electrode portion and the bump and at least one of the electrode portions is vibrated. In step (c), the plurality of element electrode portions and the plurality of substrate electrode portions are respectively connected via the bumps. , Bump and element The one electrode portion of the electrode portion and the substrate electrode portion, in these pressing surface, connected by a plurality of bonding areas are separated from each other.

本発明の半導体装置の製造方法によると、それぞれのバンプと、一方の電極部（素子電極部又は基板電極部）との圧接面において、一つの接合領域ではなく二つに分割された接合領域をもって接続が行なわれる。尚、圧接面のうちの接合領域以外においては、バンプと圧接されている。   According to the method for manufacturing a semiconductor device of the present invention, the pressure contact surface between each bump and one electrode part (element electrode part or substrate electrode part) has a joining region divided into two instead of one joining region. A connection is made. Note that the bumps are in pressure contact with the bumps except for the bonding region.

この結果、本発明の半導体装置について既に説明した通り、圧接面における接合領域がそれぞれ一つである場合に比べてストレスを緩和し、半導体素子と回路基板との信頼性の高い接続を得ることができる。よって、信頼性の高い半導体装置を製造することができる。このため、高密度実装に適した半導体装置の更なる小型化・薄型化が可能であり、高い生産性も実現される。   As a result, as already described with respect to the semiconductor device of the present invention, it is possible to relieve stress and obtain a highly reliable connection between the semiconductor element and the circuit board as compared with the case where each of the pressure contact surfaces has one junction region. it can. Therefore, a highly reliable semiconductor device can be manufactured. For this reason, the semiconductor device suitable for high-density mounting can be further reduced in size and thickness, and high productivity can be realized.

尚、半導体素子の平面形状は長方形であり、工程（ｃ）において半導体素子の長辺方向に振動加えることにより、それぞれの圧接面において、接合領域は、長辺方向に二つに分離して形成されることが好ましい。   The planar shape of the semiconductor element is a rectangle. By applying vibration in the long side direction of the semiconductor element in the step (c), the bonding region is formed separately in two in the long side direction on each pressure contact surface. It is preferred that

このようにすると、各圧接面において、ストレスが大きくなる一方向（半導体素子の長手方向）に分割された二つの接合領域を得ることができる。このため、ストレスを緩和して信頼性の高い半導体装置を製造する効果が顕著に得られる。   By doing so, it is possible to obtain two bonding regions divided in one direction (longitudinal direction of the semiconductor element) in which stress is increased on each pressure contact surface. For this reason, the effect of relieving stress and manufacturing a highly reliable semiconductor device is remarkably obtained.

また、工程（ｃ）において、半導体素子、素子電極部、基板電極部及びバンプを１００℃以上で且つ１６０℃以下に加熱することが好ましい。   In the step (c), it is preferable to heat the semiconductor element, the element electrode part, the substrate electrode part and the bump to 100 ° C. or more and 160 ° C. or less.

このように、比較的低い加熱温度である１００〜１６０℃において接続を行なうと、半導体素子に与えられる応力も小さくすることができる。また、樹脂製の光学部品等は、高温になると特性が変化してしまう場合がある。しかし、このような部品を集積化する光半導体装置についても、特性変化を生じるような高温にすることは不要であり、通常の半導体素子と同様に高密度に実装することができる。   As described above, when the connection is performed at a relatively low heating temperature of 100 to 160 ° C., the stress applied to the semiconductor element can be reduced. In addition, the characteristics of resin optical parts and the like may change at high temperatures. However, an optical semiconductor device in which such components are integrated does not require a high temperature that causes a change in characteristics, and can be mounted at a high density in the same manner as a normal semiconductor element.

また、工程（ｂ）の後で且つ前記工程（ｃ）の前に、バンプの表面を平坦化する工程を更に備えることが好ましい。   Moreover, it is preferable to further include a step of planarizing the surface of the bump after the step (b) and before the step (c).

このようにすると、バンプと、素子電極部又は基板電極部との圧接面における密着性が向上するため、より安定した接続を得ることができる。   In this way, since the adhesion at the pressure contact surface between the bump and the element electrode portion or the substrate electrode portion is improved, a more stable connection can be obtained.

本発明の半導体装置は、本発明の半導体装置は、半導体素子及びその接合領域に与えられる応力を小さくする構造を有することにより、環境温度の変化によるストレス等に対して接合領域の信頼性が向上しているため、半導体装置の信頼性が向上することができる。   The semiconductor device of the present invention has a structure in which the stress applied to the semiconductor element and its junction region is reduced, thereby improving the reliability of the junction region against stress caused by changes in environmental temperature. Therefore, the reliability of the semiconductor device can be improved.

また、本発明の半導体装置の製造方法によると、半導体素子の厚さが厚い従来の方法と同様の方法により一括ボンディングができるので、高密度実装に適した更なる小型化・薄型化が可能で高い生産性も実現することができる。   In addition, according to the method for manufacturing a semiconductor device of the present invention, batch bonding can be performed by a method similar to the conventional method in which the thickness of the semiconductor element is thick, so that further downsizing and thinning suitable for high-density mounting is possible. High productivity can also be realized.

以下、本発明の実施の形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。尚、複数の図面に渡って現れる同様の構成要素には同じ符号を付し、それによって詳しい説明を省略する場合もある。また、図面は、理解しやすくするためにそれぞれの構成要素を主体に模式的に示しており、細かな形状、寸法等については必ずしも正確ではない。   Hereinafter, a semiconductor device and a manufacturing method thereof according to embodiments of the present invention will be described with reference to the drawings. In addition, the same code | symbol is attached | subjected to the same component which appears over several drawings, and detailed description may be abbreviate | omitted by it. Further, the drawings schematically show each component mainly for easy understanding, and the detailed shape, dimensions, etc. are not necessarily accurate.

（第１の実施の形態）
以下、第１の実施形態に係る半導体装置及びその製造方法に関して説明する。図１（ａ）は、本実施形態の半導体装置２０において用いる半導体素子１０を主面１３側から見た図として示すものであり、図１（ｂ）は、回路基板１１に対して半導体素子１０を接続する際の断面を概略として示す図である。尚、図１（ｂ）は、図１（ａ）のIb-Ib 線による断面に対応する。 (First embodiment)
Hereinafter, the semiconductor device and the manufacturing method thereof according to the first embodiment will be described. FIG. 1A shows the semiconductor element 10 used in the semiconductor device 20 of the present embodiment as viewed from the main surface 13 side. FIG. 1B shows the semiconductor element 10 with respect to the circuit board 11. It is a figure which shows roughly the cross section at the time of connecting. FIG. 1B corresponds to a cross section taken along line Ib-Ib in FIG.

図１（ａ）に示すように、半導体素子１０は回路形成領域を有する回路形成面である主面１３が一つの方向（長手方向２５）に長い矩形状である。主面１３の周縁部には接続用の端子である複数の素子電極部１４が設けられている。更に、図１（ｂ）にも示される通り、素子電極部１４上にはバンプ１７が設けられている。素子電極部１４上に形成するバンプ１７としては、Ａｕめっきバンプ、Ａｕスタッドバンプ、Ｎｉ−Ａｕめっきバンプ、Ｃｕ−Ａｕめっきバンプ、Ｓｎ−Ｃｕ−Ａｇ系のＰｂフリーはんだバンプ等を用いることができる。   As shown in FIG. 1A, the semiconductor element 10 has a rectangular shape in which a main surface 13 which is a circuit formation surface having a circuit formation region is long in one direction (longitudinal direction 25). A plurality of element electrode portions 14 serving as connection terminals are provided on the peripheral portion of the main surface 13. Further, as shown in FIG. 1B, bumps 17 are provided on the element electrode portion 14. As the bumps 17 formed on the device electrode part 14, Au plating bumps, Au stud bumps, Ni-Au plating bumps, Cu-Au plating bumps, Sn-Cu-Ag Pb-free solder bumps, and the like can be used. .

また、図１（ｂ）に示すように、回路基板１１には、半導体素子１０の素子電極部１４に対応する位置に配置された基板電極部１５と、基板電極部１５に接続するリード電極１６とが設けられている。回路基板１１は半導体素子１０を実装するためのパッケージ基板とすることができ、本実施形態はそのような例である。   As shown in FIG. 1B, the circuit board 11 includes a substrate electrode portion 15 disposed at a position corresponding to the element electrode portion 14 of the semiconductor element 10, and a lead electrode 16 connected to the substrate electrode portion 15. And are provided. The circuit board 11 can be a package board for mounting the semiconductor element 10, and this embodiment is such an example.

更に、基板電極部１５とは反対側の面に、素子電極部１４を外部回路（図示せず）に電気的に接続するための外部電極端子２６が設けられている。外部電極端子２６は、配線２６ａ、配線２６ａに接続された電極端子２６ｂ及び電極端子２６ｂ上に形成されたバンプ２６ｃから構成され、回路基板１１を貫通する配線２７によってリード電極１６と配線２６ａとが接続されている。   Furthermore, an external electrode terminal 26 for electrically connecting the element electrode portion 14 to an external circuit (not shown) is provided on the surface opposite to the substrate electrode portion 15. The external electrode terminal 26 includes a wiring 26 a, an electrode terminal 26 b connected to the wiring 26 a, and a bump 26 c formed on the electrode terminal 26 b, and the lead electrode 16 and the wiring 26 a are connected by the wiring 27 penetrating the circuit board 11. It is connected.

半導体素子１０と回路基板１１との接続を行なう際、真空吸着孔１８を有するボンディングツール１９によって半導体素子１０が吸着され、素子電極部１４と基板電極部１５とがバンプ１７を介して対向するように回路基板１１上に運ばれる（図１（ｂ）の状態）。この後、加熱すると共に振動を加えることにより、素子電極部１４、バンプ１７及び基板電極部１５が電気的且つ機械的接続され、半導体装置２０が形成される。   When the semiconductor element 10 and the circuit board 11 are connected, the semiconductor element 10 is sucked by the bonding tool 19 having the vacuum suction hole 18 so that the element electrode portion 14 and the substrate electrode portion 15 face each other via the bump 17. To the circuit board 11 (the state of FIG. 1B). Thereafter, by heating and applying vibration, the element electrode part 14, the bump 17 and the substrate electrode part 15 are electrically and mechanically connected to form the semiconductor device 20.

次に、図２（ａ）には、このような半導体素子１０と回路基板１１との接続が行なわれた後、回路基板１１の半導体素子１０が接続されている面及び半導体素子１０は樹脂２８によってモールドされた半導体装置２０が示されている。   Next, in FIG. 2A, after such a connection between the semiconductor element 10 and the circuit board 11, the surface of the circuit board 11 to which the semiconductor element 10 is connected and the semiconductor element 10 are made of resin 28. The semiconductor device 20 molded by is shown.

更に、図２（ｂ）には、基板電極部１５に対するバンプ１７の接続の様子を模式的に示す。これは、図２（ａ）のIIb-IIb 線による断面であり、図２（ａ）において破線に囲んだ領域Ｘ及びＹのバンプ１７（それぞれバンプ１７ａ及び１７ｂとも呼ぶ）が基板電極部１５（それぞれ１５ａ及び１５ｂとも呼ぶ）に対して密着する圧接面２１及び２２において、接合領域２３及び２４が形成された様子を示している。尚、領域Ｘ及びＹに対応する部分は図２（ｂ）において代表的に拡大して示されており、その他のバンプ１７による回路基板１１に対する接続についての図示は省略している。   Further, FIG. 2B schematically shows how the bumps 17 are connected to the substrate electrode unit 15. This is a cross section taken along line IIb-IIb in FIG. 2A, and bumps 17 (also referred to as bumps 17a and 17b, respectively) in regions X and Y surrounded by a broken line in FIG. It shows a state in which the bonding regions 23 and 24 are formed on the pressure contact surfaces 21 and 22 that are in close contact with each other (also referred to as 15a and 15b, respectively). Note that the portions corresponding to the regions X and Y are typically shown enlarged in FIG. 2B, and the illustration of the connection to the circuit board 11 by the other bumps 17 is omitted.

図２（ｂ）に示す通り、バンプ１７ａと基板電極部１５ａとが密着した領域である圧接面２１において、接合領域２３は接合領域２３ａ及び２３ｂのように長手方向２５に二つに分割されている。同様に、圧接面２２において接合領域２４も接合領域２４ａ及び２４ｂのように二つに分割されている。これらの接合領域は、バンプ１７ａ及び基板電極部１５ａをそれぞれ構成する材料から金属共晶が形成されて一体化している部分である。これに対し、圧接面２１等のうちの接合領域以外の部分は、金属共晶が形成されずバンプ１７ａと基板電極部１５ａとが圧接されている部分である。   As shown in FIG. 2B, in the press-contact surface 21, which is a region where the bump 17a and the substrate electrode portion 15a are in close contact, the bonding region 23 is divided into two in the longitudinal direction 25 like the bonding regions 23a and 23b. Yes. Similarly, the bonding region 24 is also divided into two like the bonding regions 24a and 24b on the pressure contact surface 22. These joining regions are portions where metal eutectics are formed from materials constituting the bumps 17a and the substrate electrode portions 15a and integrated. On the other hand, a portion other than the bonding region in the pressure contact surface 21 or the like is a portion where the metal eutectic is not formed and the bump 17a and the substrate electrode portion 15a are pressed.

半導体装置２０は半導体素子１０と回路基板１１とが接続された構造であり、これらは一般に熱膨張係数が互いに異なるため、環境温度の変化に応じて収縮又は膨張に差が生じる。また、リード電極１６等の膨張係数との違いも影響する。このような膨張又は収縮の差は半導体装置２０にストレスを発生させ、バンプ１７の基板電極部１５に対する接続を劣化させて、半導体素子１０と回路基板１１との接続の信頼性を低下させる原因となる。   The semiconductor device 20 has a structure in which the semiconductor element 10 and the circuit board 11 are connected. Since these generally have different coefficients of thermal expansion, there is a difference in contraction or expansion according to changes in environmental temperature. Further, the difference from the expansion coefficient of the lead electrode 16 or the like also affects. Such a difference in expansion or contraction causes stress in the semiconductor device 20, degrades the connection of the bump 17 to the substrate electrode portion 15, and decreases the reliability of the connection between the semiconductor element 10 and the circuit substrate 11. Become.

これに対し、本実施形態の半導体装置２０の場合、各圧接面２１、２２等において接合領域はそれぞれ二つに分割して形成されている。このため、一つの接合領域によってバンプ１７と基板電極部１５とが接続されている場合に比べ、ストレスは二つの接合領域に分割して加わることによって緩和される。   On the other hand, in the case of the semiconductor device 20 of the present embodiment, each of the pressure contact surfaces 21 and 22 has a junction region that is divided into two. For this reason, compared with the case where the bump 17 and the board | substrate electrode part 15 are connected by one joining area | region, stress is relieved by dividing | segmenting and adding to two joining area | regions.

この結果、半導体素子１０と回路基板１１との接続の信頼性が向上し、半導体装置２０としての信頼性も向上する。更に、厚さが厚い半導体素子を用いる従来と同様の方法によって一括ボンディングすることが可能であるため、高密度実装に適したさらなる小型化・薄型化が可能となり且つ高い生産性も実現することができる。   As a result, the reliability of connection between the semiconductor element 10 and the circuit board 11 is improved, and the reliability of the semiconductor device 20 is also improved. Furthermore, since it is possible to perform batch bonding by a method similar to the conventional method using a thick semiconductor element, further downsizing and thinning suitable for high-density mounting can be realized and high productivity can be realized. it can.

尚、前記のストレスは、膨張又は収縮が原因であるから、半導体素子１０の長手方向２５（長方形の半導体素子１０であるため、その長辺に沿う方向）において大きくなる。また、通常、長方形の半導体素子１０の長辺側には短辺側に比べて多くの基板電極部が配置される。そこで、圧接面２１、２２において接合領域２３、２４を長手方向２５に分割した図２（ｂ）の構成とすると、より顕著にストレス緩和の効果が得られ、半導体素子１０と回路基板１１との線膨張差に起因する剥離を抑制する効果が発揮される。   Since the stress is caused by expansion or contraction, the stress increases in the longitudinal direction 25 of the semiconductor element 10 (in the direction along the long side since the semiconductor element 10 is rectangular). Also, usually, more substrate electrode portions are arranged on the long side of the rectangular semiconductor element 10 than on the short side. 2B in which the joining regions 23 and 24 are divided in the longitudinal direction 25 on the pressure contact surfaces 21 and 22, a stress relieving effect can be obtained more remarkably, and the semiconductor element 10 and the circuit board 11 can be reduced. The effect of suppressing peeling due to the difference in linear expansion is exhibited.

このように、本実施形態の半導体装置２０の効果は正方形の半導体素子１０の場合においても効果を発揮するが、長方形の半導体素子１０を用いる場合により顕著な効果を有する。   As described above, the effect of the semiconductor device 20 of the present embodiment is effective even in the case of the square semiconductor element 10, but has a more remarkable effect when the rectangular semiconductor element 10 is used.

また、二つに分割された接合領域のそれぞれ（２３ａ、２３ｂ、２４ａ及び２４ｂ）は、いずれも弧状に曲がった紡錘形、あるいは三日月型とも表現できる平面形状を有している。また、それぞれの圧接面２１、２２おいて一組（２３ａと２３ｂ、又は２４ａと２４ｂ）が凹んだ側（曲がった形状の内側）を向かい合わせた線対称の平面形状及び配置となっている。このような接合領域の形成については、後に図３（ａ）及び（ｂ）を参照して説明する。   In addition, each of the joint regions (23a, 23b, 24a, and 24b) divided into two has a planar shape that can be expressed as an arcuate spindle shape or a crescent shape. Each of the pressure contact surfaces 21 and 22 has a line-symmetric plane shape and arrangement in which a pair (23a and 23b or 24a and 24b) of the paired surfaces (inner side of the bent shape) face each other. The formation of such a junction region will be described later with reference to FIGS. 3 (a) and 3 (b).

更に、各接合領域は金属合金化しており、バンプ１７の表面がＡｕで且つ基板電極部１５の表面がＡｌの場合、Ａｌ−Ａｕの合金化した部分が接合領域となる。   Further, each bonding region is made of a metal alloy. When the surface of the bump 17 is Au and the surface of the substrate electrode portion 15 is Al, the Al-Au alloyed portion becomes the bonding region.

次に、本実施形態の半導体装置２０の製造方法について、図３（ａ）及び（ｂ）を参照して説明する。図３（ａ）は、回路基板１１及び半導体素子１０と、これらの接続を行なうための組立装置を示している。また、図３（ｂ）は、半導体素子１０が回路基板１１に実装された状態と組立基台３１とを半導体素子１０の側から見た様子を概略的に示している。   Next, a method for manufacturing the semiconductor device 20 of the present embodiment will be described with reference to FIGS. FIG. 3A shows the circuit board 11 and the semiconductor element 10 and an assembly apparatus for connecting them. FIG. 3B schematically shows a state in which the semiconductor element 10 is mounted on the circuit board 11 and the assembly base 31 as viewed from the semiconductor element 10 side.

半導体装置２０を製造するための工程として、まず、基板電極部１５と該基板電極部１５に接続されたリード電極１６とを有する回路基板を組立基台３１に配置する。これと共に、基板電極部１５に対応する配置の素子電極部１４及びその上に形成されたバンプ１７を有する半導体素子１０をボンディングツール１９によって保持し、組立基台３１の回路基板１１上に配置する。   As a process for manufacturing the semiconductor device 20, first, a circuit board having the substrate electrode portion 15 and the lead electrode 16 connected to the substrate electrode portion 15 is disposed on the assembly base 31. At the same time, the semiconductor element 10 having the element electrode portions 14 arranged corresponding to the substrate electrode portions 15 and the bumps 17 formed thereon is held by the bonding tool 19 and arranged on the circuit board 11 of the assembly base 31. .

次に、素子電極部１４がその上に形成されたバンプ１７を介して基板電極部１５に対向した状態において、半導体素子１０を矢印３２の方向に押圧する。これは、加圧部３３によってボンディングツール１９を矢印３４のように押圧することによって行なわれる。   Next, the semiconductor element 10 is pressed in the direction of the arrow 32 in a state where the element electrode portion 14 is opposed to the substrate electrode portion 15 via the bumps 17 formed thereon. This is performed by pressing the bonding tool 19 as indicated by an arrow 34 by the pressing portion 33.

更に、組立基台３１を加熱することにより、少なくとも、複数の素子電極部１４、バンプ１７及び基板電極部１５を加熱する。   Further, by heating the assembly base 31, at least the plurality of element electrode portions 14, the bumps 17, and the substrate electrode portion 15 are heated.

また、ボンディングツール１９と組立基台３１とを相対的に振動させることにより、バンプ１７と基板電極部１５とを電気的且つ機械的に接続する。ここで、振動を得るためには、例えば図３（ａ）のように、超音波振動子３６を動作させ、超音波ホーン３７を介してボンディングツール１９に超音波振動を加える。   In addition, the bump 17 and the substrate electrode portion 15 are electrically and mechanically connected by relatively vibrating the bonding tool 19 and the assembly base 31. Here, in order to obtain the vibration, for example, as shown in FIG. 3A, the ultrasonic vibrator 36 is operated and the ultrasonic vibration is applied to the bonding tool 19 via the ultrasonic horn 37.

また、振動は、矢印３８に示すように半導体素子１０の長手方向２５に加える。このようにすると、図３（ｂ）に示すバンプ１７と基板電極部１５とが密着した面である圧接面３５において、図２（ｂ）に示す接合領域（２３ａ、２３ｂ、２４ａ及び２４ｂ）と同様、長手方向２５に二つに分割された接合領域が形成される。   Further, the vibration is applied in the longitudinal direction 25 of the semiconductor element 10 as indicated by an arrow 38. If it does in this way, in the press-contact surface 35 which is the surface where the bump 17 and the board | substrate electrode part 15 which were shown in FIG.3 (b) contact | adhered, it will join with the joining area | region (23a, 23b, 24a and 24b) shown in FIG.2 (b). Similarly, a joint region divided into two in the longitudinal direction 25 is formed.

以上に説明した工程により、半導体素子１０と回路基板１１とを接続して本実施形態の半導体装置２０を製造することができる。製造された半導体装置２０が有する効果は、先に説明した通りである。   Through the steps described above, the semiconductor device 20 of the present embodiment can be manufactured by connecting the semiconductor element 10 and the circuit board 11. The effects of the manufactured semiconductor device 20 are as described above.

尚、以上の説明において、半導体装置２０及びその製造方法のいずれにおいても、半導体素子１０の素子電極部１４上にバンプ１７が形成されている場合を示した。しかし、これに代えて、回路基板１１の基板電極部１５上にバンプ１７が形成されていても良い。この場合、基板電極部１５上のバンプ１７を、半導体素子１０の素子電極部１４に対して接続する。図２（ｂ）に示すのと同様に、バンプ１７と素子電極部１４との圧接面において長手方向２５に二つに分割された接合領域が形成され、これによって半導体素子１０と回路基板１１との接続が行なわれることになる。接合領域が分割されていることによるストレス緩和の効果等は、素子電極部１４上にバンプ１７が形成されている場合と同様に発揮される。   In the above description, the case where the bump 17 is formed on the element electrode portion 14 of the semiconductor element 10 is shown in any of the semiconductor device 20 and the manufacturing method thereof. However, instead of this, the bumps 17 may be formed on the substrate electrode portion 15 of the circuit board 11. In this case, the bumps 17 on the substrate electrode part 15 are connected to the element electrode part 14 of the semiconductor element 10. As shown in FIG. 2B, a junction region divided into two in the longitudinal direction 25 is formed on the pressure contact surface between the bump 17 and the element electrode portion 14, thereby forming the semiconductor element 10, the circuit board 11, and the like. Will be connected. The effect of stress relaxation and the like due to the division of the bonding region is exhibited as in the case where the bumps 17 are formed on the element electrode portion 14.

基板電極部１５上に形成するバンプ１７は、Ａｕめっきバンプ、Ａｕスタッドバンプ、Ｃｕ−Ｎｉ−Ａｕバンプ等から選択できる
また、更に接合性を向上させるためには、素子電極部１４上及び基板電極部１５上の両方にバンプを形成することもできる。 The bumps 17 formed on the substrate electrode part 15 can be selected from Au plated bumps, Au stud bumps, Cu-Ni-Au bumps, etc. Further, in order to further improve the bondability, the element electrode part 14 and the substrate electrode Bumps can be formed on both portions 15.

（第２の実施形態）
次に、本発明の第２の実施形態に係る半導体装置と、その製造方法について説明する。図４（ａ）には、本実施形態において用いる半導体素子である半導体撮像素子４０を主面１３の側から見た概略構成を示している。また、図４（ｂ）には図４（ａ）のIVb-IVb 線による断面を示し、図４（ｃ）には半導体撮像素子４０に透光部材４１を配置した様子を図４（ｂ）と同じ断面によって示している。 (Second Embodiment)
Next, a semiconductor device and a manufacturing method thereof according to the second embodiment of the present invention will be described. FIG. 4A shows a schematic configuration of a semiconductor imaging element 40 that is a semiconductor element used in the present embodiment as viewed from the main surface 13 side. 4B shows a cross section taken along line IVb-IVb in FIG. 4A, and FIG. 4C shows a state in which the translucent member 41 is arranged in the semiconductor imaging device 40. FIG. It is shown by the same cross section.

図４（ａ）に示すように、半導体撮像素子４０は回路形成領域１２を含む回路形成面である主面１３が図１（ａ）の半導体素子１０と同様に長方形状であり、主面１３の外周領域には接続用の端子である複数の素子電極部１４が設けられている。回路形成領域１２は、図４（ｂ）に示す通り撮像領域４２と周辺回路領域４３を含む。また、撮像領域４２の上にはマイクロレンズ４４が配置され、更にマイクロレンズ４４を保護するように透光部材４１が配置され、回路形成領域１２を覆う樹脂４５によって固定されている。   As shown in FIG. 4A, the semiconductor imaging element 40 has a principal surface 13 that is a circuit formation surface including the circuit formation region 12 in a rectangular shape like the semiconductor element 10 in FIG. A plurality of element electrode portions 14 serving as connection terminals are provided in the outer peripheral region of the first electrode. The circuit formation region 12 includes an imaging region 42 and a peripheral circuit region 43 as shown in FIG. Further, a microlens 44 is disposed on the imaging region 42, and a light transmitting member 41 is disposed so as to protect the microlens 44, and is fixed by a resin 45 that covers the circuit forming region 12.

次に、図５（ａ）は、図３（ａ）と同様の組立装置を用いて行う本実施形態による半導体装置の製造方法を示している。また、図５（ｂ）は、図５（ａ）に示す組立装置及び製造方法によって製造される半導体装置５０の概略断面を示している。   Next, FIG. 5A shows a method for manufacturing the semiconductor device according to the present embodiment, which is performed using the same assembling apparatus as in FIG. FIG. 5B shows a schematic cross section of the semiconductor device 50 manufactured by the assembling apparatus and the manufacturing method shown in FIG.

図５（ａ）に示すように、半導体装置５０の製造方法は、第１の実施形態において説明したのと同様に以下の工程を通して行なわれる。   As shown in FIG. 5A, the manufacturing method of the semiconductor device 50 is performed through the following steps in the same manner as described in the first embodiment.

まず、複数の素子電極部１４と、該素子電極部１４上に設けられたバンプ１７とを有する半導体素子である半導体撮像素子４０を組立基台３１に配置する。これと共に、素子電極部１４上のバンプ１７に対応するように配置された基板電極部１５を有する回路基板１１を、組立基台３１の半導体撮像素子４０上に配置する。   First, the semiconductor imaging element 40 which is a semiconductor element having a plurality of element electrode portions 14 and bumps 17 provided on the element electrode portions 14 is arranged on the assembly base 31. At the same time, the circuit board 11 having the substrate electrode part 15 arranged so as to correspond to the bumps 17 on the element electrode part 14 is arranged on the semiconductor imaging element 40 of the assembly base 31.

次に、素子電極部１４に対してその上のバンプ１７を挟んで基板電極部１５が位置するように、半導体撮像素子４０と回路基板１１とを対向させる。これと共に、ボンディングツール１９によって回路基板１１を矢印３２の方向に押圧する。結果として、基板電極部１５が半導体撮像素子４０の素子電極部１４上に備えられたバンプ１７に押圧されることになる。尚、これは加圧部３３によってボンディングツール１９を矢印３４の方向に押圧することにより行う。   Next, the semiconductor image pickup device 40 and the circuit board 11 are opposed to each other so that the substrate electrode portion 15 is positioned with the bump 17 on the device electrode portion 14 interposed therebetween. At the same time, the circuit board 11 is pressed in the direction of the arrow 32 by the bonding tool 19. As a result, the substrate electrode unit 15 is pressed by the bumps 17 provided on the device electrode unit 14 of the semiconductor imaging device 40. This is done by pressing the bonding tool 19 in the direction of the arrow 34 by the pressing part 33.

更に、組立基台３１を加熱することにより、半導体撮像素子４０が加熱され、少なくとも素子電極部１４、バンプ１７及び基板電極部１５を加熱する。   Furthermore, by heating the assembly base 31, the semiconductor imaging device 40 is heated, and at least the element electrode part 14, the bump 17 and the substrate electrode part 15 are heated.

また、ボンディングツール１９と組立基台３１とを相対的に振動させることにより、バンプ１７と基板電極部１５とを電気的且つ機械的に接合する。これにより、図２（ｂ）に示すのと同様の接合領域が形成される。ここで、振動を得るためには、例えば図５（ａ）のように、超音波振動子３６を動作させ、超音波ホーン３７を介してボンディングツール１９に超音波振動を加える。   Moreover, the bump 17 and the board | substrate electrode part 15 are electrically and mechanically joined by vibrating the bonding tool 19 and the assembly base 31 relatively. As a result, a junction region similar to that shown in FIG. 2B is formed. Here, in order to obtain the vibration, for example, as shown in FIG. 5A, the ultrasonic vibrator 36 is operated and the ultrasonic vibration is applied to the bonding tool 19 via the ultrasonic horn 37.

また、振動は、矢印３８に示すように、半導体撮像素子４０の長手方向２５に加える。このようにすると、図２（ｂ）に示す接合領域（２３ａ、２３ｂ、２４ａ及び２４ｂ）と同様、長手方向２５に二つに分割された接合領域が形成され、半導体撮像素子４０と回路基板１１とが接続されて半導体装置５０が製造される。接合領域が二つに分割されていることによる効果は、第１の実施形態において説明した通りである。   Further, the vibration is applied in the longitudinal direction 25 of the semiconductor imaging device 40 as indicated by an arrow 38. In this way, a junction region divided into two in the longitudinal direction 25 is formed as in the junction regions (23a, 23b, 24a and 24b) shown in FIG. 2B, and the semiconductor imaging device 40 and the circuit board 11 are formed. And the semiconductor device 50 is manufactured. The effect obtained by dividing the joining region into two is as described in the first embodiment.

尚、半導体撮像素子４０のような半導体素子においてマイクロレンズ４４、透光部材４１等を樹脂材料によって構成している場合、高温に加熱すると樹脂材料の特性が変わるという課題を生じる場合がある。そこで、本実施形態では、加熱工程において、半導体撮像素子４０、素子電極部１４、バンプ１７及び基板電極部１５の温度が１００℃以上で且つ１６０℃以下となるように加熱を行なう。このような比較的低温の加熱と振動により接続を行なうと、樹脂材料の特性変化を回避しながら半導体撮像素子４０と回路基板１１との接続を行ない、半導体装置５０を製造することができる。   In the case where the microlens 44, the translucent member 41, and the like are made of a resin material in a semiconductor element such as the semiconductor imaging element 40, there may be a problem that the characteristics of the resin material change when heated to a high temperature. Therefore, in the present embodiment, in the heating process, heating is performed so that the temperatures of the semiconductor imaging device 40, the device electrode unit 14, the bump 17 and the substrate electrode unit 15 are 100 ° C. or more and 160 ° C. or less. When the connection is made by such relatively low temperature heating and vibration, the semiconductor image pickup device 40 and the circuit board 11 can be connected while avoiding the change in characteristics of the resin material, and the semiconductor device 50 can be manufactured.

更に、このように半導体撮像素子４０及び透光部材４１を用いる場合、半導体撮像し４０には脆弱な部分があるため、その破損を避ける必要から圧接面に大きな超音波振動をかけることが難しい場合がある。   Furthermore, when using the semiconductor imaging device 40 and the translucent member 41 as described above, since the semiconductor imaging 40 has a fragile portion, it is difficult to apply a large ultrasonic vibration to the pressure contact surface because it is necessary to avoid the damage. There is.

しかし、このように大きなエネルギーを用いた製造を行なうことが難しい場合にも、適切な大きさの超音波振動を長手方向２５にかける本実施形態の製造方法により、長手方向２５に二つに分離した接合領域を形成することができる。この結果、高信頼性の接合領域を形成し、半導体装置５０の信頼性を高めることができる。   However, even in the case where it is difficult to manufacture using such a large energy, the manufacturing method according to this embodiment in which an ultrasonic vibration of an appropriate size is applied to the longitudinal direction 25 separates it into two in the longitudinal direction 25. The bonded region can be formed. As a result, a highly reliable junction region can be formed and the reliability of the semiconductor device 50 can be improved.

図５（ｂ）は、図５（ａ）に示した製造方法により製造された半導体装置５０を示している。ここで、半導体素子である半導体撮像素子４０は、回路ブロック基板（全体は図示せず）の一部である回路基板１１に実装されており、半導体撮像素子４０が有する複数の素子電極部１４と、それに対応して配置された回路基板１１の基板電極部１５とがバンプ１７を介して接続されている。   FIG. 5B shows the semiconductor device 50 manufactured by the manufacturing method shown in FIG. Here, the semiconductor imaging element 40 which is a semiconductor element is mounted on a circuit board 11 which is a part of a circuit block board (not shown), and includes a plurality of element electrode portions 14 included in the semiconductor imaging element 40. The substrate electrode part 15 of the circuit board 11 disposed corresponding to the circuit board 11 is connected via the bumps 17.

また、回路基板１１には、半導体撮像素子４０の主面に設けられた透光部材４１に対向する位置に貫通孔（デバイスホール）８０が設けられている。これにより、貫通孔８０及び透光部材４１を通して半導体撮像素子４０が光を受光できるようになっている。   Further, the circuit board 11 is provided with a through hole (device hole) 80 at a position facing the translucent member 41 provided on the main surface of the semiconductor imaging device 40. Thereby, the semiconductor imaging device 40 can receive light through the through hole 80 and the translucent member 41.

半導体撮像素子４０の素子電極部１４周辺は、樹脂５３によりモールドされている。また、半導体撮像素子４０の裏面、周辺に設けられた回路部品４８等についても、同時に樹脂５３によりモールドされていても良い。   The periphery of the element electrode portion 14 of the semiconductor imaging element 40 is molded with a resin 53. Further, the circuit components 48 and the like provided on the back surface and the periphery of the semiconductor imaging device 40 may be molded with the resin 53 at the same time.

ここで、半導体撮像素子４０上の透光部材４１の厚さを、半導体撮像素子４０の主面からバンプ１７と基板電極部１５との圧接面４７までの距離よりも大きくすることが重要である。このようにすると、圧接面４７を樹脂５３により確実に覆う共に、透光部材４１の上面が樹脂５３に覆われるのを防ぐことができる。   Here, it is important to make the thickness of the translucent member 41 on the semiconductor imaging element 40 larger than the distance from the main surface of the semiconductor imaging element 40 to the pressure contact surface 47 between the bump 17 and the substrate electrode portion 15. . In this way, it is possible to reliably cover the pressure contact surface 47 with the resin 53 and prevent the upper surface of the translucent member 41 from being covered with the resin 53.

尚、以上には、バンプ１７が半導体撮像素子４０の素子電極部１４上に設けられている場合を説明した。しかし、バンプ１７が回路基板１１の基板電極部１５上に設けられている構成であっても良い。この場合、バンプ１７と素子電極部１４との圧接面において、二つに分割された接合領域が形成される。更に、素子電極部１４及び基板電極部１５の両方にバンプが設けられていても良い。この場合、バンプ同士の圧接面において二つに分割された接合領域が形成される。   The case where the bumps 17 are provided on the element electrode portion 14 of the semiconductor imaging element 40 has been described above. However, the bumps 17 may be provided on the substrate electrode portion 15 of the circuit board 11. In this case, a joint region divided into two is formed on the pressure contact surface between the bump 17 and the element electrode portion 14. Further, bumps may be provided on both the element electrode portion 14 and the substrate electrode portion 15. In this case, a joint region divided into two is formed on the pressure contact surface between the bumps.

また、回路基板１１は、半導体撮像素子４０を一例とする半導体素子を実装するための回路ブロック基板（図示せず）の一部であっても良い。この場合、回路基板１１にはコンデンサ等の回路部品４８が搭載されていても良い。また、回路基板１１は、リード電極４９、貫通電極５１等を介して半導体撮像素子４０の素子電極部１４を外部回路（図示せず）と接続するための外部電極端子５２を有する構成であっても良い。   Further, the circuit board 11 may be a part of a circuit block board (not shown) for mounting a semiconductor element taking the semiconductor imaging element 40 as an example. In this case, a circuit component 48 such as a capacitor may be mounted on the circuit board 11. The circuit board 11 has an external electrode terminal 52 for connecting the element electrode portion 14 of the semiconductor imaging element 40 to an external circuit (not shown) via the lead electrode 49, the through electrode 51, and the like. Also good.

また、本実施形態において半導体素子として半導体撮像素子４０を用いたが、これに代えて他の光学デバイスを用いることも可能である。つまり、フォトダイオード、フォトトランジスタ、フォトＩＣ等の受光素子を用いても良いし、ＬＥＤ、半導体レーザ等の発光素子に適用することもできる。   In the present embodiment, the semiconductor imaging device 40 is used as a semiconductor device, but another optical device can be used instead. That is, a light receiving element such as a photodiode, a phototransistor, or a photo IC may be used, or a light emitting element such as an LED or a semiconductor laser may be used.

（第２の実施形態の変形例）
図６に、第２の実施形態の変形例に係る半導体装置に用いる半導体撮像素子５５の断面を示している。これは、第２の実施形態の半導体撮像素子４０を示す図４（ｃ）に対応する。図６の半導体撮像素子５５は、図４（ｃ）の半導体撮像素子４０において、バンプ１７が平坦化された上面５７を有するようにした構造である。 (Modification of the second embodiment)
FIG. 6 shows a cross section of a semiconductor imaging element 55 used in a semiconductor device according to a modification of the second embodiment. This corresponds to FIG. 4C showing the semiconductor imaging device 40 of the second embodiment. The semiconductor image sensor 55 in FIG. 6 has a structure in which the bump 17 has a flattened upper surface 57 in the semiconductor image sensor 40 in FIG.

このように、バンプ１７の上面５７が平坦化されていることにより、回路基板１１の基板電極部１５との密着性が向上する。このため、バンプ１７と基板電極部１５との電気的及び機械的な接続を更に信頼性の高いものとすることができる。   As described above, since the upper surface 57 of the bump 17 is flattened, adhesion with the substrate electrode portion 15 of the circuit board 11 is improved. For this reason, the electrical and mechanical connection between the bump 17 and the substrate electrode portion 15 can be made more reliable.

このような半導体撮像素子５５を用いる半導体装置の製造は、第２の実施形態と同様に行なうことができる。但し、組立基台３１（図５（ａ）を参照）に半導体撮像素子を配置するよりも前に、平坦化されたバンプ１７の上面５７を設ける工程を行なうようにする。   The manufacture of a semiconductor device using such a semiconductor imaging element 55 can be performed in the same manner as in the second embodiment. However, before the semiconductor imaging device is arranged on the assembly base 31 (see FIG. 5A), a step of providing the flattened upper surface 57 of the bump 17 is performed.

尚、バンプ１７が基板電極部１５上に設けられている場合にも、同様に上面を平坦化することにより接続の信頼性を高めることができる。   Even when the bumps 17 are provided on the substrate electrode portion 15, the connection reliability can be increased by flattening the upper surface in the same manner.

（第３の実施形態）
次に、本発明の第３の実施形態に係る半導体装置及びその製造方法について、図面を参照して説明する。図７は、本実施形態において用いる半導体撮像素子６０の概略構成を示す図である。 (Third embodiment)
Next, a semiconductor device and a manufacturing method thereof according to the third embodiment of the present invention will be described with reference to the drawings. FIG. 7 is a diagram showing a schematic configuration of the semiconductor image sensor 60 used in the present embodiment.

図７の半導体撮像素子６０は、図４（ａ）に示す半導体撮像素子４０と同様に主面１３が長方形状であり且つ主面１３の外周領域に複数の素子電極部６１が設けられている。しかしながら、図４（ａ）の半導体撮像素子４０における素子電極部１４が正方形であるのに対し、半導体撮像素子６０における素子電極部６１は、半導体撮像素子６０の長手方向２５に長い長方形に形成されている。つまり、素子電極部６１の一対の辺６２は他の一対の辺６３よりも長い長辺であり、その長辺の方向は半導体撮像素子６０の長手方向２５と一致している。また、素子電極部６１上に形成されるバンプ６４は、主面１３の側から見ると、長方形の素子電極部６１に合わせて長辺の方向に長い楕円形に形成されている。   The semiconductor image sensor 60 of FIG. 7 has a main surface 13 having a rectangular shape as in the semiconductor image sensor 40 shown in FIG. 4A, and a plurality of element electrode portions 61 are provided in the outer peripheral region of the main surface 13. . However, the element electrode portion 14 in the semiconductor imaging element 40 in FIG. 4A is square, whereas the element electrode portion 61 in the semiconductor imaging element 60 is formed in a long rectangle in the longitudinal direction 25 of the semiconductor imaging element 60. ing. In other words, the pair of sides 62 of the element electrode unit 61 are longer sides than the other pair of sides 63, and the direction of the long side coincides with the longitudinal direction 25 of the semiconductor imaging device 60. Further, the bumps 64 formed on the element electrode part 61 are formed in an oval shape that is long in the direction of the long side in accordance with the rectangular element electrode part 61 when viewed from the main surface 13 side.

また、図７に示す複数の素子電極部６１は、半導体撮像素子６０の長辺６８の両方及び短辺６９の両方に沿って形成されている。ここで、長辺６８にそって配置された素子電極部６１の配列ピッチ７０は、短辺６９に沿って配置された素子電極部６１の配列ピッチ７１よりも大きくなるように設定されている。   7 are formed along both the long side 68 and the short side 69 of the semiconductor image sensor 60. The plurality of element electrode portions 61 shown in FIG. Here, the arrangement pitch 70 of the element electrode portions 61 arranged along the long side 68 is set to be larger than the arrangement pitch 71 of the element electrode portions 61 arranged along the short side 69.

このような半導体撮像素子６０を用いて、図５（ａ）を参照して第２の実施形態において説明したのと同様に、半導体装置を製造することができる。このため、第２の実施形態において説明した効果は、本実施形態においても実現できる。これに加え、本実施形態の半導体撮像素子６０を用いると、以下に示す効果が実現する。   Using such a semiconductor imaging device 60, a semiconductor device can be manufactured in the same manner as described in the second embodiment with reference to FIG. For this reason, the effect demonstrated in 2nd Embodiment is realizable also in this embodiment. In addition to this, when the semiconductor imaging device 60 of the present embodiment is used, the following effects are realized.

図８（ａ）は、本実施形態の半導体撮像素子６０を用いて製造した半導体装置におけるバンプ６４と基板電極部１５（図５（ａ）等を参照）との接続の様子を模式的に示している。また、図８（ｂ）は、比較のため、第１の実施形態におけるバンプ１７と基板電極部１５との接続の様子を示している。   FIG. 8A schematically shows a state of connection between the bumps 64 and the substrate electrode portion 15 (see FIG. 5A and the like) in the semiconductor device manufactured using the semiconductor imaging device 60 of the present embodiment. ing. Further, FIG. 8B shows a state of connection between the bump 17 and the substrate electrode unit 15 in the first embodiment for comparison.

図８（ａ）のように、楕円形状のバンプ６４と基板電極部１５との圧接面７２は楕円形状を有する。該圧接面７２において形成された接合領域７３は、素子電極部６１の長辺方向と一致している楕円形の長軸方向に二つに分割され、接合領域７３ａ及び７３ｂとなっている。また、接合領域７３（７３ａ及び７３ａ）の面積の合計は、図８（ｂ）に示す接合領域２３（２３ａ及び２３ｂ）の面積の合計よりも大きくなる。このため、本実施形態の半導体装置は、半導体撮像素子５５と回路基板１１との熱膨張係数の差違に起因するストレスに対し、強い耐性を有する。   As shown in FIG. 8A, the press-contact surface 72 between the elliptical bump 64 and the substrate electrode portion 15 has an elliptical shape. A junction region 73 formed on the pressure contact surface 72 is divided into two in the major axis direction of an ellipse that coincides with the long side direction of the element electrode portion 61, thereby forming junction regions 73a and 73b. Further, the total area of the junction regions 73 (73a and 73a) is larger than the total area of the junction regions 23 (23a and 23b) shown in FIG. 8B. For this reason, the semiconductor device of this embodiment has a strong tolerance against stress caused by the difference in thermal expansion coefficient between the semiconductor imaging element 55 and the circuit board 11.

また、このようにストレスに対する耐性が強いことから、図８（ａ）に示すように、素子電極部６１の配列ピッチ７４を図８（ｂ）の配列ピッチ７５よりも大きくすることができる。つまり、配列ピッチが大きくなると、半導体素子と回路基板との熱膨張差に起因するストレスが大きくなるが、楕円形状のバンプ６４を用いるとストレスに対する耐性が強くなり、これに耐えることができる。   In addition, since the resistance to stress is strong as described above, the arrangement pitch 74 of the element electrode portions 61 can be made larger than the arrangement pitch 75 of FIG. 8B as shown in FIG. That is, as the arrangement pitch increases, the stress due to the difference in thermal expansion between the semiconductor element and the circuit board increases. However, the use of the elliptical bumps 64 increases the resistance to the stress and can withstand this.

更に、図７に示す通り、同じ形状及び大きさを有する素子電極部６１を長辺６８及び短辺６９の両方に沿って配列しても、長辺６８における配列ピッチ７０は短辺６９における配列ピッチ７１よりも大きくなる。これにより、熱膨張係数の差に起因するストレスに対し、更に強い耐性を有するようになる。   Further, as shown in FIG. 7, even if the element electrode portions 61 having the same shape and size are arranged along both the long side 68 and the short side 69, the arrangement pitch 70 in the long side 68 is the arrangement in the short side 69. It becomes larger than the pitch 71. Thereby, it comes to have still stronger tolerance with respect to the stress resulting from the difference of a thermal expansion coefficient.

この結果、半導体撮像素子５５の長辺６８沿いよりも短辺８９沿いにおいて素子電極部６１を高い密度に配置し、リード端子を主として短辺６９に垂直な方向に取り出す構成の半導体装置を実現することができる。このような構成を、半導体素子の短辺方向の長さが半導体モジュール及び電子機器の厚さを決定するような半導体装置に用いると、より薄型の半導体モジュール及び電子機器とすることができる。具体例として、光デバイスに用いることができる。   As a result, a semiconductor device having a configuration in which the element electrode portions 61 are arranged at a higher density along the short side 89 than along the long side 68 of the semiconductor imaging element 55 and the lead terminals are mainly taken out in a direction perpendicular to the short side 69 is realized. be able to. When such a configuration is used for a semiconductor device in which the length of the semiconductor element in the short side direction determines the thickness of the semiconductor module and the electronic device, the semiconductor module and the electronic device can be made thinner. As a specific example, it can be used for an optical device.

尚、第２及び第３の実施形態は、半導体素子として半導体撮像素子を用いる例を説明した。しかし、これには限らず、半導体撮像素子以外の半導体素子を用いることも可能であり、ストレスを緩和して装置の信頼性を高める効果が発揮される。   In the second and third embodiments, the example in which the semiconductor imaging element is used as the semiconductor element has been described. However, the present invention is not limited to this, and it is possible to use a semiconductor element other than the semiconductor imaging element, and the effect of reducing the stress and improving the reliability of the apparatus is exhibited.

本発明の半導体装置及びその製造方法は、高生産性と高信頼性とを実現することから小型化及び薄型化された半導体装置に有用であり、デジタルカメラや携帯電話等ディジタル家電の分野にも適用できる。   The semiconductor device and the manufacturing method thereof according to the present invention are useful for miniaturized and thinned semiconductor devices because they realize high productivity and high reliability, and also in the field of digital home appliances such as digital cameras and mobile phones. Applicable.

図１（ａ）は本発明の第１の実施形態において用いる半導体素子１０を主面側から見た構成を示す図であり、図１（ｂ）は、半導体素子１０を回路基板１１に接続する際の様子を示す図である。FIG. 1A is a diagram showing a configuration of the semiconductor element 10 used in the first embodiment of the present invention viewed from the main surface side, and FIG. 1B is a diagram illustrating the connection of the semiconductor element 10 to the circuit board 11. It is a figure which shows the mode at the time. 図２（ａ）は、第１の実施形態における半導体装置の断面を示す図であり、図２（ｂ）は、図２（ａ）におけるIIb-IIb 線による断面を示す図である。2A is a diagram illustrating a cross section of the semiconductor device according to the first embodiment, and FIG. 2B is a diagram illustrating a cross section taken along line IIb-IIb in FIG. 2A. 図３（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の製造方法を説明する側面図及び上面図である。FIGS. 3A and 3B are a side view and a top view illustrating the method for manufacturing the semiconductor device according to the first embodiment. 図４（ａ）〜（ｃ）は、本発明の第２の実施形態において用いる半導体撮像素子４０を示す図であり、図４（ａ）主面側の構成、図４（ｂ）は図４（ａ）におけるIVb-IVb 線による断面、図４（ｃ）は半導体撮像素子４０に透光部材４１を接地した状態の断面をそれぞれ示す図である。FIGS. 4A to 4C are views showing a semiconductor imaging device 40 used in the second embodiment of the present invention. FIG. 4A is a configuration of the main surface side, and FIG. 4A is a cross-sectional view taken along the line IVb-IVb in FIG. 4C, and FIG. 4C is a cross-sectional view of the semiconductor image pickup device 40 with the translucent member 41 grounded. 図５（ａ）は、第２の実施形態にかかる半導体装置の製造方法を説明する側面図であり、図５（ｂ）は、製造された半導体装置５０の断面を示す図である。FIG. 5A is a side view illustrating the method for manufacturing the semiconductor device according to the second embodiment, and FIG. 5B is a diagram illustrating a cross section of the manufactured semiconductor device 50. 図６は、第２の実施形態の変形例において用いる半導体撮像素子５５の断面を示す図である。FIG. 6 is a view showing a cross section of a semiconductor imaging device 55 used in a modification of the second embodiment. 図７は、本発明の第３の実施形態において用いる半導体撮像素子６０の主面側の構成を示す図である。FIG. 7 is a diagram showing a configuration of the main surface side of the semiconductor imaging device 60 used in the third embodiment of the present invention. 図８（ａ）は、半導体撮像素子６０におけるバンプと基板電極との接続の様子を示す図であり、図８（ｂ）は、比較のための本発明の第１の実施形態におけるバンプと基板電極との接続の様子を示す図である。FIG. 8A is a diagram showing a state of connection between the bump and the substrate electrode in the semiconductor imaging device 60, and FIG. 8B is a diagram showing the bump and substrate in the first embodiment of the present invention for comparison. It is a figure which shows the mode of a connection with an electrode.

符号の説明Explanation of symbols

１０ 半導体素子
１１ 回路基板
１２ 回路形成領域
１３ 主面
１４ 素子電極部
１５ 基板電極部
１５ａ、１５ｂ 基板電極部
１６ リード電極
１７、１７ａ バンプ
１８ 真空吸着孔
１９ ボンディングツール
２０ 半導体装置
２１、２２ 圧接面
２３、２４ 接合領域
２３ａ、２３ｂ、２４ａ、２４ｂ 接合領域
２５ 長手方向
２６ 外部電極端子
２６ａ 配線
２６ｂ 電極端子
２６ｃ バンプ
２７ 配線
２８ 樹脂
３１ 組立基台
３２ 矢印
３３ 加圧部
３４ 矢印
３５ 圧接面
３６ 超音波振動子
３７ 超音波ホーン
３８ 矢印
４０ 半導体撮像素子
４１ 透光部材
４２ 撮像領域
４３ 周辺回路領域
４４ マイクロレンズ
４５ 樹脂
４７ 圧接面
４８ 回路部品
４９ リード電極
５０ 半導体装置
５１ 貫通電極
５２ 外部電極端子
５３ 樹脂
５５ 半導体撮像素子
５７ 上面
６０ 半導体撮像素子
６１ 素子電極部
６２、６３ 辺
６４ バンプ
６８ 長辺
６９ 短辺
７０、７１、７４、７５ 配列ピッチ
７２ 圧接面
７３、７３ａ、７３ｂ 接合領域
８０ 貫通孔
８９ 短辺 DESCRIPTION OF SYMBOLS 10 Semiconductor element 11 Circuit board 12 Circuit formation area 13 Main surface 14 Element electrode part 15 Substrate electrode part 15a, 15b Substrate electrode part 16 Lead electrode 17, 17a Bump 18 Vacuum suction hole 19 Bonding tool 20 Semiconductor device 21, 22 Pressure contact surface 23 , 24 Bonding area 23a, 23b, 24a, 24b Bonding area 25 Longitudinal direction 26 External electrode terminal 26a Wiring 26b Electrode terminal 26c Bump 27 Wiring 28 Resin 31 Assembly base 32 Arrow 33 Pressure part 34 Arrow 35 Pressure contact surface 36 Ultrasonic vibration Child 37 Ultrasonic horn 38 Arrow 40 Semiconductor imaging device 41 Translucent member 42 Imaging region 43 Peripheral circuit region 44 Micro lens 45 Resin 47 Pressure contact surface 48 Circuit component 49 Lead electrode 50 Semiconductor device 51 Through electrode 52 External electrode terminal 53 Resin 55 Semiconductor Image sensor 57 Upper surface 60 Semiconductor image sensor Element 61 Element electrode part 62, 63 Side 64 Bump 68 Long side 69 Short side 70, 71, 74, 75 Arrangement pitch 72 Pressure contact surface 73, 73a, 73b Bonding region 80 Through hole 89 Short side

Claims (16)

回路形成面となる主面の周縁部に複数の素子電極部が設けられた半導体素子と、
前記複数の素子電極部に対応するように配置されている複数の基板電極部が設けられた回路基板とを備え、
前記複数の素子電極部と前記複数の基板電極部とがそれぞれバンプを介して接続されることにより、前記半導体素子と前記回路基板とが電気的且つ機械的に接続され、
前記バンプと、前記素子電極部及び前記基板電極部のうちの一方の電極部とは、これらが接触する面である圧接面において、互いに分離した複数の接合領域によって接続していることを特徴とする半導体装置。 A semiconductor element in which a plurality of element electrode portions are provided on a peripheral portion of a main surface serving as a circuit formation surface;
A circuit board provided with a plurality of substrate electrode portions arranged to correspond to the plurality of element electrode portions,
By connecting the plurality of element electrode portions and the plurality of substrate electrode portions through bumps, the semiconductor element and the circuit board are electrically and mechanically connected,
The bump and one of the element electrode portion and the substrate electrode portion are connected to each other by a plurality of bonding regions separated from each other on a pressure contact surface which is a surface in contact with the bump. Semiconductor device. 請求項１において、
前記半導体素子の平面形状は長方形であり、
それぞれの前記圧接面において、前記接合領域は、前記半導体素子の長辺方向に二つに分離し且つ前記圧接面の内周に沿うように配置されていることを特徴とする半導体装置。 In claim 1,
The planar shape of the semiconductor element is a rectangle,
In each of the pressure contact surfaces, the junction region is divided into two in the long side direction of the semiconductor element and arranged along the inner periphery of the pressure contact surface. 請求項２において、
前記バンプの平面形状は、前記半導体素子の長辺方向の長さが前記半導体素子の短辺方向の長さよりも長いことを特徴とする半導体装置。 In claim 2,
The planar shape of the bump is a semiconductor device characterized in that the length of the semiconductor element in the long side direction is longer than the length of the semiconductor element in the short side direction. 請求項１〜３のいずれか一つにおいて、
前記半導体素子の平面形状は長方形であり、
前記複数の素子電極部は、前記半導体素子の二つの長辺及び二つの短辺のそれぞれに沿って並ぶように配置され、
前記長辺に配置された前記複数の素子電極部の配列ピッチは、前記短辺に配置された前記複数の素子電極部の配列ピッチよりも大きいことを特徴とする半導体装置。 In any one of Claims 1-3,
The planar shape of the semiconductor element is a rectangle,
The plurality of element electrode portions are arranged along each of two long sides and two short sides of the semiconductor element,
2. The semiconductor device according to claim 1, wherein an arrangement pitch of the plurality of element electrode portions arranged on the long side is larger than an arrangement pitch of the plurality of element electrode portions arranged on the short side. 請求項１〜４のいずれか一つにおいて、
それぞれの前記圧接面において、前記接合領域は二つに分離され且つそれぞれ三日月状の平面形状を有し、前記三日月形状の凹んだ側が互いに向き合うように配置されていることを特徴とする半導体装置。 In any one of Claims 1-4,
In each of the pressure contact surfaces, the junction region is divided into two and each has a crescent-shaped planar shape, and the semiconductor devices are arranged so that the concave sides of the crescent shape face each other. 請求項１〜５のいずれか一つにおいて、
前記回路基板は、前記半導体素子を実装するためのパッケージ基板であるか、又は、前記半導体素子を実装するための回路ブロック基板の一部分であり、
前記複数の基板電極部にそれぞれ接続された複数のリード電極と、前記複数のリード電極を介して前記半導体素子の前記複数の素子電極部を外部回路に電気的に接続するための複数の外部電極端子とを有することを特徴とする半導体装置。 In any one of Claims 1-5,
The circuit board is a package board for mounting the semiconductor element, or a part of a circuit block board for mounting the semiconductor element,
A plurality of lead electrodes respectively connected to the plurality of substrate electrode portions, and a plurality of external electrodes for electrically connecting the plurality of element electrode portions of the semiconductor element to an external circuit via the plurality of lead electrodes A semiconductor device comprising: a terminal. 請求項１〜６のいずれか一つにおいて、
前記バンプがＮｉ−Ａｕを材料としており且つ前記一方の電極部が前記基板電極部であることを特徴とする半導体装置。 In any one of Claims 1-6,
The semiconductor device, wherein the bump is made of Ni-Au and the one electrode portion is the substrate electrode portion. 請求項１〜６のいずれか一つにおいて、
前記バンプがＣｕ−Ｎｉ−Ａｕを材料としており且つ前記一方の電極部が前記素子電極部であることを特徴とする半導体装置。 In any one of Claims 1-6,
The semiconductor device, wherein the bump is made of Cu-Ni-Au and the one electrode portion is the element electrode portion. 請求項１〜８のいずれか一つにおいて、
前記バンプと前記一方の電極部とが接触する面の代わりに、前記素子電極部上に形成された素子側バンプと、前記基板電極部上に形成された基板側バンプとの接触する面が前記圧接面となっていることを特徴とする半導体装置。 In any one of Claims 1-8,
Instead of the surface where the bump and the one electrode part are in contact, the surface where the element side bump formed on the element electrode part and the substrate side bump formed on the substrate electrode part are in contact with each other. A semiconductor device having a pressure contact surface. 請求項１〜９のいずれか一つにおいて、
前記半導体素子は光学用半導体素子であり、前記主面上に透光部材を備え且つ前記透光部材上に開口を有する樹脂により覆われていることを特徴とする半導体装置。 In any one of Claims 1-9,
The semiconductor device is an optical semiconductor device, and includes a light-transmitting member on the main surface and is covered with a resin having an opening on the light-transmitting member. 請求項１０において、
前記透光部材は前記バンプの高さよりも厚く、
前記回路基板は貫通孔を備え、
前記回路基板の前記光学用半導体素子の実装面と反対の側から、前記貫通孔及び前記透光部材を通じて前記光学用半導体素子が受発光する配置となっていることを特徴とする半導体装置。 In claim 10,
The translucent member is thicker than the bump height,
The circuit board includes a through hole,
A semiconductor device, wherein the optical semiconductor element receives and emits light from the side of the circuit board opposite to the mounting surface of the optical semiconductor element through the through hole and the light transmitting member. 請求項１〜１１のいずれか一つにおいて、
前記バンプと前記一方の電極部とが接触する面の代わりに、前記素子電極部上に形成された素子側バンプと、前記基板電極部上に形成された基板側バンプとの接触する面が前記圧接面となっていることを特徴とする半導体装置。 In any one of Claims 1-11,
Instead of the surface where the bump and the one electrode part are in contact, the surface where the element side bump formed on the element electrode part and the substrate side bump formed on the substrate electrode part are in contact with each other. A semiconductor device having a pressure contact surface. 回路形成面となる主面の周縁部に複数の素子電極部が設けられた半導体素子及び前記複数の素子電極部に対応するように配置されている複数の基板電極部が設けられた回路基板を用意する工程（ａ）と、
前記複数の素子電極部及び前記複数の基板電極部のうちの一方の電極部上にそれぞれバンプを設ける工程（ｂ）と、
前記工程（ｂ）の後に、前記複数の素子電極部と前記複数の基板電極部とをそれぞれ前記バンプを挟んで対向させて且つ互いに押圧させながら、前記複数の素子電極部、前記複数の基板電極部及び前記バンプを加熱すると共に少なくとも前記一方の電極部を振動させる（ｃ）とを備え、
前記工程（ｃ）において、前記前記複数の素子電極部と前記複数の基板電極部とがそれぞれ前記バンプを介して接続され、
前記バンプと、前記素子電極部及び前記基板電極部のうちの一方の電極部とは、これらの圧接面において、互いに分離した複数の接合領域によって接続することを特徴とする半導体装置の製造方法。 A semiconductor element provided with a plurality of element electrode portions on a peripheral portion of a main surface serving as a circuit forming surface and a circuit board provided with a plurality of substrate electrode portions arranged so as to correspond to the plurality of element electrode portions. Preparing step (a);
A step (b) of providing bumps on one of the plurality of element electrode portions and the plurality of substrate electrode portions,
After the step (b), the plurality of element electrode portions and the plurality of substrate electrode portions are pressed against each other with the plurality of element electrode portions and the plurality of substrate electrode portions facing each other across the bumps. (C) and heating at least one of the electrode portions while heating the portion and the bump,
In the step (c), the plurality of element electrode portions and the plurality of substrate electrode portions are respectively connected via the bumps,
A method of manufacturing a semiconductor device, wherein the bump and one of the element electrode portion and the substrate electrode portion are connected to each other by a plurality of bonding regions separated from each other on their pressure contact surfaces. 請求項１３において、
前記半導体素子の平面形状は長方形であり、
前記工程（ｃ）において前記半導体素子の長辺方向に前記振動を加えることにより、それぞれの前記圧接面において、前記接合領域は、前記長辺方向に二つに分離して形成されることを特徴とする半導体装置の製造方法。 In claim 13,
The planar shape of the semiconductor element is a rectangle,
By applying the vibration in the long side direction of the semiconductor element in the step (c), the bonding region is formed separately in two in the long side direction on each pressure contact surface. A method for manufacturing a semiconductor device. 請求項１３又は１４において、
前記工程（ｃ）において、前記半導体素子、前記素子電極部、前記基板電極部及び前記バンプを１００℃以上で且つ１６０℃以下に加熱することを特徴とする半導体装置の製造方法。 In claim 13 or 14,
In the step (c), the semiconductor device, the device electrode portion, the substrate electrode portion, and the bump are heated to 100 ° C. or higher and 160 ° C. or lower. 請求項１３〜１５のいずれか一つにおいて、
前記工程（ｂ）の後で且つ前記工程（ｃ）の前に、前記バンプの表面を平坦化する工程を更に備えることを特徴とする半導体装置の製造方法。 In any one of Claims 13-15,
A method of manufacturing a semiconductor device, further comprising a step of planarizing a surface of the bump after the step (b) and before the step (c).
JP2007130799A 2007-05-16 2007-05-16 Semiconductor device, and manufacturing method thereof Withdrawn JP2008288327A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2007130799A JP2008288327A (en) 2007-05-16 2007-05-16 Semiconductor device, and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007130799A JP2008288327A (en) 2007-05-16 2007-05-16 Semiconductor device, and manufacturing method thereof

Publications (1)

Publication Number Publication Date
JP2008288327A true JP2008288327A (en) 2008-11-27

Family

ID=40147784

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007130799A Withdrawn JP2008288327A (en) 2007-05-16 2007-05-16 Semiconductor device, and manufacturing method thereof

Country Status (1)

Country Link
JP (1) JP2008288327A (en)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011210789A (en) * 2010-03-29 2011-10-20 Fujitsu Ltd Semiconductor device and method of manufacturing the same
JP2014038942A (en) * 2012-08-16 2014-02-27 Aoi Electronics Co Ltd Semiconductor device
WO2014077044A1 (en) * 2012-11-16 2014-05-22 シャープ株式会社 Flip-chip bonding method and solid-state image pickup device manufacturing method characterized in including flip-chip bonding method
WO2014132642A1 (en) * 2013-02-26 2014-09-04 京セラ株式会社 Imaging element and imaging device
WO2021162516A1 (en) * 2020-02-11 2021-08-19 주식회사 에스엘바이오닉스 Semiconductor light-emitting device

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011210789A (en) * 2010-03-29 2011-10-20 Fujitsu Ltd Semiconductor device and method of manufacturing the same
JP2014038942A (en) * 2012-08-16 2014-02-27 Aoi Electronics Co Ltd Semiconductor device
WO2014077044A1 (en) * 2012-11-16 2014-05-22 シャープ株式会社 Flip-chip bonding method and solid-state image pickup device manufacturing method characterized in including flip-chip bonding method
CN104798187A (en) * 2012-11-16 2015-07-22 夏普株式会社 Flip-chip bonding method and solid-state image pickup device manufacturing method characterized in including flip-chip bonding method
JPWO2014077044A1 (en) * 2012-11-16 2017-01-05 シャープ株式会社 Flip chip bonding method and manufacturing method of solid-state imaging device including the flip chip bonding method
US9685478B2 (en) 2012-11-16 2017-06-20 Sharp Kabushiki Kaisha Flip-chip bonding method and solid-state image pickup device manufacturing method characterized in including flip-chip bonding method
WO2014132642A1 (en) * 2013-02-26 2014-09-04 京セラ株式会社 Imaging element and imaging device
JP2014165397A (en) * 2013-02-26 2014-09-08 Kyocera Corp Image pickup device and imaging apparatus
WO2021162516A1 (en) * 2020-02-11 2021-08-19 주식회사 에스엘바이오닉스 Semiconductor light-emitting device

Similar Documents

Publication Publication Date Title
JP4322844B2 (en) Semiconductor device and stacked semiconductor device
JP4304163B2 (en) Imaging module and manufacturing method thereof
WO2013084553A1 (en) Imaging module and imaging unit
JP2008288327A (en) Semiconductor device, and manufacturing method thereof
JP4175138B2 (en) Semiconductor device
US20080081456A1 (en) Chip-on-board package having flip chip assembly structure and manufacturing method thereof
WO2011030368A1 (en) Semiconductor device and method for manufacturing same
JP5566296B2 (en) Manufacturing method of semiconductor device
JP2005051535A (en) Imaging apparatus and manufacturing method therefor
JP2005244116A (en) Manufacturing method for semiconductor device
JP2007141963A (en) Substrate-mounting method and semiconductor device mounted therewith
JP2018074256A (en) Substrate for mounting electronic element and electronic device
JP2006245359A (en) Photoelectric conversion device, and manufacturing method thereof
JP4466497B2 (en) Sensor module
JP4765673B2 (en) Electronic device manufacturing method and electronic device
JP2005353854A (en) Wiring board and semiconductor device using the same
JP2002299651A (en) Semiconductor device and its manufacturing method
JP7145054B2 (en) Semiconductor device package and semiconductor device
JP2005159136A (en) Cob mounting frame, package mounting frame, and semiconductor device
JP2008003011A (en) Piezo-electric device and its manufacturing method
JP2003234427A (en) Wiring board, semiconductor device using the same and manufacturing method thereof
JP2002208613A (en) Semiconductor device
JP2020178000A (en) Optical module and manufacturing method thereof
JP4141941B2 (en) Semiconductor device
US20040164384A1 (en) Surface excited device package including a substrate having a vibration-permitted cavity

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100225

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20110915