JP2011210789A - Semiconductor device and method of manufacturing the same - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To obtain sufficient bonding strength on all bumps by reliably bonding all the bumps regardless of positions of the bumps provided to a semiconductor chip when performing an ultrasonic bonding.SOLUTION: A method of manufacturing a semiconductor device includes a step of forming the semiconductor chip 2 having a plurality of bumps 1 (1A, 1B) and a step of ultrasonically bonding the plurality of bumps 1 on the semiconductor chip 2 to a surface electrode of a mounting substrate, wherein, in the semiconductor chip forming step, the semiconductor chip 2 is formed so that a diameter of the first bump 1A provided in a proximal region 5A to an edge of the semiconductor chip 2 which is the edge crossing in an ultrasonic vibration direction at the time of the ultrasonic bonding is larger than a diameter of the second bump 1B provided to a region 5B other than the edge proximal region 5A.

Description

本発明は、半導体装置及びその製造方法に関する。   The present invention relates to a semiconductor device and a manufacturing method thereof.

電子機器の小型化、薄型化に伴い、電子部品を高密度に実装するために、半導体デバイスなどの電子部品をダイレクトに実装基板に搭載するフリップチップ実装が用いられてきている。
低温でのプロセスが可能で低コストの接合方法としては、例えば図１３に示すように、荷重を加えながら超音波を印加して、半導体チップに設けられためっきバンプやスタッドバンプなどの複数のバンプと実装基板の表面電極とを金属接合させる方法がある。これを超音波接合という。 As electronic devices become smaller and thinner, flip chip mounting in which electronic components such as semiconductor devices are directly mounted on a mounting substrate has been used in order to mount electronic components at high density.
For example, as shown in FIG. 13, a plurality of bumps such as plating bumps and stud bumps provided on a semiconductor chip by applying an ultrasonic wave while applying a load, as shown in FIG. And a surface electrode of the mounting substrate are metal-bonded. This is called ultrasonic bonding.

特許第４０２４９５８号公報Japanese Patent No. 4024958

ところで、超音波接合では、接合時に、半導体チップに設けられたバンプの位置によって、バンプに過剰な応力が加わり、バンプが変形してしまう場合がある。バンプが変形してしまうと、接合が難しい。また、接合できたとしても、十分な接合強度が得られない。
そこで、超音波接合する場合に、半導体チップに設けられたバンプの位置にかかわらず、全てのバンプが確実に接合されるようにし、全てのバンプにおいて十分な接合強度が得られるようにしたい。 By the way, in ultrasonic bonding, an excessive stress may be applied to the bump depending on the position of the bump provided on the semiconductor chip during bonding, and the bump may be deformed. If the bump is deformed, joining is difficult. Moreover, even if it can join, sufficient joining strength is not obtained.
Therefore, when ultrasonic bonding is performed, it is desired to ensure that all the bumps are bonded regardless of the positions of the bumps provided on the semiconductor chip and that sufficient bonding strength is obtained in all the bumps.

このため、本半導体装置の製造方法は、複数のバンプを有する半導体チップを形成する工程と、半導体チップの複数のバンプと実装基板の表面電極とを超音波接合する工程とを含み、半導体チップ形成工程において、超音波接合する際に超音波振動方向に直交する端辺となる半導体チップの端辺の近傍領域に設けられる第１バンプの径が端辺近傍領域以外の領域に設けられる第２バンプの径よりも大きくなっている半導体チップを形成することを要件とする。   For this reason, the manufacturing method of the semiconductor device includes a step of forming a semiconductor chip having a plurality of bumps, and a step of ultrasonically bonding the plurality of bumps of the semiconductor chip and the surface electrode of the mounting substrate. In the process, when the ultrasonic bonding is performed, the diameter of the first bump provided in the region near the edge of the semiconductor chip that becomes the edge perpendicular to the ultrasonic vibration direction is provided in the region other than the region near the edge. It is a requirement to form a semiconductor chip that is larger than the diameter of.

本半導体装置は、半導体素子と、半導体素子の上方に形成された複数のバンプとを備え、複数のバンプは、半導体素子の長辺の近傍領域に設けられる第１バンプの径が長辺近傍領域以外の領域に設けられる第２バンプの径よりも大きくなっていることを要件とする。   The semiconductor device includes a semiconductor element and a plurality of bumps formed above the semiconductor element, and the plurality of bumps has a first bump diameter provided in a region near the long side of the semiconductor element and a region near the long side. It is a requirement that it is larger than the diameter of the second bump provided in a region other than.

したがって、本半導体装置及びその製造方法によれば、超音波接合する場合に、半導体チップに設けられたバンプの位置にかかわらず、全てのバンプが確実に接合され、全てのバンプにおいて十分な接合強度が得られるという利点がある。   Therefore, according to the present semiconductor device and the manufacturing method thereof, when ultrasonic bonding is performed, all the bumps are securely bonded regardless of the positions of the bumps provided on the semiconductor chip, and sufficient bonding strength is obtained in all the bumps. There is an advantage that can be obtained.

（Ａ）、（Ｂ）は、一実施形態にかかる半導体装置（半導体チップ）の構成を示す模式図であって、（Ａ）は平面図であり、（Ｂ）は断面図である。(A), (B) is a schematic diagram which shows the structure of the semiconductor device (semiconductor chip) concerning one Embodiment, (A) is a top view, (B) is sectional drawing. 一実施形態にかかる半導体装置（半導体チップ）の一の変形例の構成を示す模式的平面図である。It is a typical top view showing composition of one modification of a semiconductor device (semiconductor chip) concerning one embodiment. 一実施形態にかかる半導体装置（半導体チップ）の他の変形例の構成を示す模式的平面図である。It is a schematic plan view which shows the structure of the other modification of the semiconductor device (semiconductor chip) concerning one Embodiment. （Ａ）、（Ｂ）は、一実施形態にかかる半導体装置（半導体チップを実装基板上に実装したもの）の構成及びその製造方法を説明するための模式的断面図である。(A), (B) is typical sectional drawing for demonstrating the structure and manufacturing method of the semiconductor device (what mounted the semiconductor chip on the mounting substrate) concerning one Embodiment. 一実施形態にかかる半導体装置（半導体チップ）の第１具体例及び第２具体例の構成を示す模式的平面図である。It is a typical top view showing composition of the 1st example of a semiconductor device (semiconductor chip) concerning one embodiment, and the 2nd example. （Ａ）、（Ｂ）は、一実施形態にかかる半導体装置の製造方法の第１具体例を説明するための模式的断面図である。(A), (B) is typical sectional drawing for demonstrating the 1st specific example of the manufacturing method of the semiconductor device concerning one Embodiment. （Ａ）、（Ｂ）は、一実施形態にかかる半導体装置の製造方法の第１具体例を説明するための模式的断面図である。(A), (B) is typical sectional drawing for demonstrating the 1st specific example of the manufacturing method of the semiconductor device concerning one Embodiment. （Ａ）〜（Ｃ）は、一実施形態にかかる半導体装置の製造方法の第１具体例を説明するための模式的断面図である。(A)-(C) are typical sectional drawings for demonstrating the 1st specific example of the manufacturing method of the semiconductor device concerning one Embodiment. （Ａ）〜（Ｃ）は、一実施形態にかかる半導体装置の製造方法の第２具体例を説明するための模式的断面図である。(A)-(C) are typical sectional drawings for demonstrating the 2nd specific example of the manufacturing method of the semiconductor device concerning one Embodiment. （Ａ）〜（Ｄ）は、一実施形態にかかる半導体装置の製造方法の第３具体例を説明するための模式的断面図である。(A)-(D) are typical sectional drawings for demonstrating the 3rd specific example of the manufacturing method of the semiconductor device concerning one Embodiment. （Ａ）、（Ｂ）は、一実施形態にかかる半導体装置の製造方法の第３具体例を説明するための模式的断面図である。(A), (B) is typical sectional drawing for demonstrating the 3rd specific example of the manufacturing method of the semiconductor device concerning one Embodiment. 一実施形態にかかる半導体装置の製造方法の第３具体例を説明するための模式的断面図である。It is a typical sectional view for explaining the 3rd example of the manufacturing method of the semiconductor device concerning one embodiment. 従来の超音波接合を説明するための模式図である。It is a schematic diagram for demonstrating the conventional ultrasonic joining.

以下、図面により、本発明の実施の形態にかかる半導体装置及びその製造方法について、図１〜図１２を参照しながら説明する。
本実施形態にかかる半導体装置は、超音波接合によって実装基板上に実装される半導体チップであって、図１に示すように、超音波接合に用いて好適の複数のバンプ１を有する半導体チップ２である。つまり、本半導体装置は、半導体素子３と、半導体素子３の上方に形成された複数のバンプ１とを備える半導体チップ２である。この半導体チップ２は、複数のバンプ１と実装基板の表面電極とを超音波接合することによって実装基板上に搭載される。なお、半導体素子３を半導体デバイスともいう。 Hereinafter, a semiconductor device and a manufacturing method thereof according to an embodiment of the present invention will be described with reference to FIGS.
The semiconductor device according to the present embodiment is a semiconductor chip mounted on a mounting substrate by ultrasonic bonding, and has a plurality of bumps 1 suitable for ultrasonic bonding as shown in FIG. It is. That is, the semiconductor device is a semiconductor chip 2 including the semiconductor element 3 and a plurality of bumps 1 formed above the semiconductor element 3. The semiconductor chip 2 is mounted on the mounting substrate by ultrasonic bonding the plurality of bumps 1 and the surface electrode of the mounting substrate. The semiconductor element 3 is also referred to as a semiconductor device.

ここで、半導体素子３は、集積回路（図示せず）と、表面電極４とを備える。また、半導体素子３は、例えばガリウム砒素やシリコン等の半導体素子である。
また、複数のバンプ１は、半導体チップ２の全面にわたって設けられている。このため、複数のバンプ１をエリアバンプともいう。また、複数のバンプ１が形成されている面を半導体素子接合面という。 Here, the semiconductor element 3 includes an integrated circuit (not shown) and a surface electrode 4. The semiconductor element 3 is a semiconductor element such as gallium arsenide or silicon.
The plurality of bumps 1 are provided over the entire surface of the semiconductor chip 2. For this reason, the plurality of bumps 1 are also referred to as area bumps. The surface on which the plurality of bumps 1 are formed is called a semiconductor element bonding surface.

ここでは、バンプ１は、金属めっきで形成されためっきバンプである。具体的には、バンプ１は、金めっきで形成された金めっきバンプである。なお、バンプ１は、金又は銅を少なくとも含む金属バンプであれば良い。例えば、金属ワイヤで形成するスタッドバンプであっても良い。但し、異なる径のバンプ１Ａ，１Ｂを低コストで作製するには、めっきで形成される金属めっきバンプが好ましい。つまり、フォトリソグラフィ技術でレジストをパターニングした後、金属をめっきする方法で金属めっきバンプを形成するようにすれば、異なる径を有するバンプ１Ａ，１Ｂを低コストで作製することが可能となる。   Here, the bump 1 is a plating bump formed by metal plating. Specifically, the bump 1 is a gold plating bump formed by gold plating. The bump 1 may be a metal bump containing at least gold or copper. For example, a stud bump formed of a metal wire may be used. However, in order to produce bumps 1A and 1B having different diameters at low cost, metal plating bumps formed by plating are preferable. That is, if a metal plating bump is formed by a method of plating a metal after patterning a resist by a photolithography technique, bumps 1A and 1B having different diameters can be manufactured at low cost.

また、複数のバンプ１は、同一の高さになるように形成される。なお、バンプ１は円形や楕円形に限られるものではなく、多角形であっても良い。この場合、対角線がバンプ径に相当する。
ところで、本実施形態では、超音波接合する際に超音波振動方向に直交する端辺となる半導体チップ２の端辺の近傍領域５Ａに設けられるバンプ（第１バンプ）１Ａの径が端辺近傍領域５Ａ以外の領域５Ｂに設けられるバンプ（第２バンプ）１Ｂの径よりも大きくなっている。つまり、半導体素子３の端辺近傍領域５Ａに設けられるバンプ１Ａの径が端辺近傍領域５Ａ以外の領域５Ｂに設けられるバンプ１Ｂの径よりも大きくなっている。 The plurality of bumps 1 are formed to have the same height. The bump 1 is not limited to a circle or an ellipse, but may be a polygon. In this case, the diagonal line corresponds to the bump diameter.
By the way, in this embodiment, the diameter of the bump (first bump) 1A provided in the vicinity region 5A of the end side of the semiconductor chip 2 which becomes the end side orthogonal to the ultrasonic vibration direction when ultrasonic bonding is performed is the vicinity of the end side. The diameter is larger than the diameter of the bump (second bump) 1B provided in the region 5B other than the region 5A. That is, the diameter of the bump 1A provided in the end side vicinity region 5A of the semiconductor element 3 is larger than the diameter of the bump 1B provided in the region 5B other than the end side vicinity region 5A.

このように、半導体チップ２（半導体素子３）の端辺近傍領域５Ａとそれ以外の領域５Ｂとでバンプ１の径を変えているのは、以下の理由による。
超音波と荷重を加えて接合する超音波接合は、バンプ１と実装基板の表面電極を超音波の振動で擦り合わせることによって、フレッシュな金属面を露出させ、金属結合させる接合方法である。超音波接合では、例えば周波数約３０〜約２００ｋＨｚで振幅約１〜約３μｍ程度で振動を与える。 As described above, the diameter of the bump 1 is changed between the end-side vicinity region 5A and the other region 5B of the semiconductor chip 2 (semiconductor element 3) for the following reason.
Ultrasonic bonding, in which ultrasonic waves and a load are applied, is a bonding method in which a bump 1 and a surface electrode of a mounting substrate are rubbed together by ultrasonic vibration to expose a fresh metal surface and perform metal bonding. In ultrasonic bonding, for example, vibration is applied at a frequency of about 30 to about 200 kHz and an amplitude of about 1 to about 3 μm.

このような超音波接合を用いる場合、接合時に、半導体チップ２に設けられたバンプ１の位置によって、バンプ１に過剰な応力が加わり、バンプ１が変形してしまう場合がある。バンプ１が変形してしまうと、接合が難しい。また、接合できたとしても、バンプ１と実装基板の電極との間の擦り合わせが不十分となり、フレッシュな金属面が生成されにくくなるため、金属結合しにくくなり、十分な接合強度が得られない。   When such ultrasonic bonding is used, excessive stress may be applied to the bump 1 depending on the position of the bump 1 provided on the semiconductor chip 2 during bonding, and the bump 1 may be deformed. If the bump 1 is deformed, joining is difficult. Even if the bonding can be achieved, the friction between the bumps 1 and the electrodes of the mounting substrate becomes insufficient, and a fresh metal surface is difficult to be generated. Absent.

特に、超音波接合する際に超音波振動方向に直交する半導体チップ２の端辺の近傍領域５Ａに設けられたバンプ１Ａは、半導体チップ２や基板の傾き等の影響も受け易く、実装時に応力が大きくなることが多いことがわかった。このため、超音波接合する際に超音波振動方向に直交する半導体チップ２の端辺の近傍領域５Ａに設けられたバンプ１Ａは、接合が難しく、接合できたとしても十分な接合強度が得られないことが多いことがわかった。   In particular, the bump 1A provided in the region 5A in the vicinity of the edge of the semiconductor chip 2 orthogonal to the ultrasonic vibration direction during ultrasonic bonding is easily affected by the inclination of the semiconductor chip 2 and the substrate, and is stressed during mounting. It has been found that often increases. For this reason, when the ultrasonic bonding is performed, the bump 1A provided in the region 5A in the vicinity of the end side of the semiconductor chip 2 orthogonal to the ultrasonic vibration direction is difficult to bond, and even if it can be bonded, sufficient bonding strength is obtained. I found out that there were not many.

そこで、本実施形態では、半導体チップ２（半導体素子３）の端辺近傍領域５Ａとそれ以外の領域５Ｂとでバンプ１の径を変えている。つまり、超音波接合する際に超音波振動方向に直交する端辺となる半導体チップ２の端辺の近傍領域５Ａに設けられるバンプ１Ａの径を、端辺近傍領域５Ａ以外の領域５Ｂに設けられるバンプ１Ｂの径よりも大きくしている。これにより、接合時に最も応力の加わり易いバンプ、即ち、超音波振動方向に直交する端辺となる半導体チップ２の端辺の近傍領域５Ａに設けられるバンプ１Ａの変形を抑制することができる。この結果、バンプ１Ａの変形が少なくなる、あるいは、バンプ１Ａの変形がなくなるため、全てのバンプ１を実装基板の表面電極に確実に接合させることができる。また、バンプ１Ａの径を大きくすることで、バンプ１Ａの接合面積を大きくすることができ、接合強度を大きくすることができる。   Therefore, in the present embodiment, the diameter of the bump 1 is changed between the end side vicinity region 5A of the semiconductor chip 2 (semiconductor element 3) and the other region 5B. That is, the diameter of the bump 1A provided in the vicinity region 5A of the end side of the semiconductor chip 2 that becomes the end side orthogonal to the ultrasonic vibration direction when ultrasonic bonding is provided in the region 5B other than the end side vicinity region 5A. It is larger than the diameter of the bump 1B. Thereby, it is possible to suppress the deformation of the bump 1A provided in the region 5A in the vicinity of the end of the semiconductor chip 2 which is the end to which the stress is most easily applied during bonding, that is, the end orthogonal to the ultrasonic vibration direction. As a result, the deformation of the bump 1A is reduced or the deformation of the bump 1A is eliminated, so that all the bumps 1 can be reliably bonded to the surface electrodes of the mounting substrate. Also, by increasing the diameter of the bump 1A, the bonding area of the bump 1A can be increased, and the bonding strength can be increased.

また、本実施形態では、必要最小限のバンプのみ、即ち、端辺近傍領域５Ａに設けられるバンプ１Ａのみ、バンプ径を大きくし、変形を抑制するとともに、接合面積を大きくして、接合強度を大きくしている。つまり、端辺近傍領域５Ａに設けられるバンプ１Ａの径を大きくすることで、デバイス全体のバンプ接合について高い信頼性が得られるようにしている。なお、特定のバンプだけでなく、全てのバンプの径を大きくすることも考えられるが、近年、半導体素子は多端子、狭ピッチ化の方向に進んでおり、全てのバンプの径を大きくすることは得策ではない。   Further, in the present embodiment, only the minimum necessary bump, that is, only the bump 1A provided in the edge vicinity region 5A, the bump diameter is increased, the deformation is suppressed, the bonding area is increased, and the bonding strength is increased. It is getting bigger. That is, by increasing the diameter of the bump 1A provided in the edge vicinity region 5A, high reliability can be obtained for bump bonding of the entire device. Although it is conceivable to increase the diameter of all bumps, not just specific bumps, in recent years, semiconductor elements have advanced in the direction of multi-terminal, narrow pitch, and increasing the diameter of all bumps. Is not a good idea.

特に、本実施形態では、半導体チップ２（半導体素子３）の長辺の近傍領域５Ａに設けられるバンプ１Ａの径が、長辺近傍領域５Ａ以外の領域５Ｂに設けられるバンプ１Ｂの径よりも大きくなっている。つまり、半導体チップ２（半導体素子３）の短辺側ではなく長辺側のバンプの径を大きくしている。
これは、次の理由による。超音波接合する際の超音波振動方向を長辺に沿う方向とすると、長辺は距離が長い分、半導体チップ２や基板の傾き等の影響を受け易く、半導体チップ２の端辺（短辺）の近傍領域に設けられたバンプ１にかかる応力がより大きくなってしまう。そこで、超音波接合する際の超音波振動方向を短辺に沿う方向とし、半導体チップ２や基板の傾き等の影響を受け難くし、半導体チップ２の端辺（長辺）の近傍領域５Ａに設けられたバンプ１Ａにかかる応力ができるだけ小さくなるようにするのが好ましい。このため、上述のように、半導体チップ２（半導体素子３）の短辺側ではなく長辺側のバンプ１Ａの径を大きくしている。つまり、半導体チップ２（半導体素子３）の長辺の近傍領域５Ａに設けられるバンプ１Ａの径が、長辺近傍領域５Ａ以外の領域５Ｂに設けられるバンプ１Ｂの径よりも大きくなっている。これにより、半導体チップ２や基板の傾き等の影響を受け難くなり、十分な接合面積（要求接合面積）が得られ易くなり、この結果、十分な接合強度（要求接合強度）が得られ易くなる。 In particular, in this embodiment, the diameter of the bump 1A provided in the long-side vicinity region 5A of the semiconductor chip 2 (semiconductor element 3) is larger than the diameter of the bump 1B provided in the region 5B other than the long-side vicinity region 5A. It has become. That is, the diameter of the bump on the long side rather than the short side of the semiconductor chip 2 (semiconductor element 3) is increased.
This is due to the following reason. Assuming that the ultrasonic vibration direction during ultrasonic bonding is a direction along the long side, the long side is easily affected by the inclination of the semiconductor chip 2 and the substrate, and the end side (short side) of the semiconductor chip 2 is long. ), The stress applied to the bumps 1 provided in the vicinity region becomes larger. Therefore, the ultrasonic vibration direction at the time of ultrasonic bonding is set to a direction along the short side so that it is not easily affected by the inclination of the semiconductor chip 2 or the substrate, and the region 5A near the end side (long side) of the semiconductor chip 2 is not affected. It is preferable to reduce the stress applied to the provided bump 1A as much as possible. For this reason, as described above, the diameter of the bump 1A on the long side rather than the short side of the semiconductor chip 2 (semiconductor element 3) is increased. That is, the diameter of the bump 1A provided in the long-side vicinity region 5A of the semiconductor chip 2 (semiconductor element 3) is larger than the diameter of the bump 1B provided in the region 5B other than the long-side vicinity region 5A. Thereby, it becomes difficult to be influenced by the inclination of the semiconductor chip 2 and the substrate, and it becomes easy to obtain a sufficient bonding area (required bonding area), and as a result, sufficient bonding strength (required bonding strength) is easily obtained. .

なお、上述の実施形態では、複数のバンプ１を有する半導体チップ２を、複数のバンプ１が半導体チップ２（半導体素子３）の周辺部及び中央部の全面にわたって設けられている半導体チップとしているが、これに限られるものではない。複数のバンプを有する半導体チップは、超音波接合する際に超音波振動方向に直交する端辺となる半導体チップの端辺の近傍領域に設けられるバンプの径が端辺近傍領域以外の領域に設けられるバンプの径よりも大きくなっている半導体チップであれば良い。例えば図２に示すように、半導体チップ２（半導体素子３）の周辺のみに設けられている複数のバンプ１（１Ａ，１Ｂ）を有する半導体チップ２であっても良い。このように設けられた複数のバンプ１をペリフェラルバンプという。また、例えば図３に示すように、エリアバンプを有する半導体チップ２であって、端辺近傍領域５Ａ以外の領域５Ｂに設けられるバンプ１Ｂとして、端辺近傍領域５Ａ以外の領域５Ｂの中央部から周辺部へ向けて径が大きくなる複数のバンプ１Ｂを有するものであっても良い。   In the above-described embodiment, the semiconductor chip 2 having the plurality of bumps 1 is a semiconductor chip in which the plurality of bumps 1 are provided over the entire peripheral portion and the central portion of the semiconductor chip 2 (semiconductor element 3). However, it is not limited to this. When a semiconductor chip having a plurality of bumps is ultrasonically bonded, the bump diameter provided in the region near the edge of the semiconductor chip that is the edge perpendicular to the ultrasonic vibration direction is provided in a region other than the region near the edge. Any semiconductor chip that is larger than the diameter of the bumps to be formed may be used. For example, as shown in FIG. 2, it may be a semiconductor chip 2 having a plurality of bumps 1 (1A, 1B) provided only around the semiconductor chip 2 (semiconductor element 3). The plurality of bumps 1 thus provided are referred to as peripheral bumps. Further, for example, as shown in FIG. 3, in the semiconductor chip 2 having area bumps, as a bump 1B provided in a region 5B other than the end side vicinity region 5A, a central portion of the region 5B other than the end side vicinity region 5A is used. It may have a plurality of bumps 1B whose diameter increases toward the peripheral portion.

また、上述の実施形態では、半導体チップ２を、配線層やウエハレベルパッケージを備えない半導体チップ、例えばベアチップとしているが、これに限られるものではなく、半導体チップ２を、配線層を備えるもの、特に、ウエハレベルパッケージを備えるものとしても良い（例えば図１２参照）。
例えば、半導体チップ２は、半導体素子３上に少なくとも１層の導体層を含む配線層を備えるものであっても良い。つまり、半導体チップ２は、半導体素子３とバンプ１との間に配線層を備えるものであっても良い。配線層として多層配線層を備えるものであっても良い。この場合、配線層の表面上にバンプ１が形成されることになる。ここでは、また、配線層は、導体層として配線及び配線電極（ビア）を含み、さらに、例えば感光性ポリベンゾオキサゾールや感光性ポリイミドなどを用いた保護層を含む。 In the above-described embodiment, the semiconductor chip 2 is a semiconductor chip that does not include a wiring layer or a wafer level package, for example, a bare chip. However, the present invention is not limited thereto, and the semiconductor chip 2 includes a wiring layer. In particular, a wafer level package may be provided (for example, see FIG. 12).
For example, the semiconductor chip 2 may include a wiring layer including at least one conductor layer on the semiconductor element 3. That is, the semiconductor chip 2 may include a wiring layer between the semiconductor element 3 and the bump 1. A multilayer wiring layer may be provided as the wiring layer. In this case, the bump 1 is formed on the surface of the wiring layer. Here, the wiring layer includes a wiring and a wiring electrode (via) as a conductor layer, and further includes a protective layer using, for example, photosensitive polybenzoxazole or photosensitive polyimide.

また、半導体チップ２は、ウエハレベルパッケージ（ＷＬＰ；Wafer Level Package）を備える半導体チップであっても良い。なお、ウエハレベルパッケージは、ウエハレベルチップサイズパッケージ（ＷＬ−ＣＳＰ；Wafer Level - Chip Size Package）、あるいは、チップサイズパッケージ（ＣＳＰ；Chip Size Package）ともいう。
ここで、ウエハレベルパッケージを備える半導体チップ２は、ウエハレベルで少なくとも１層の導体層を含む配線層を形成した後、個片にダイシングして形成される。例えばシリコンやガリウム砒素等の半導体素子３（ウエハ）の表面電極４上に再配線層等の多層配線層を形成した後、個片にダイシングして形成される。 Further, the semiconductor chip 2 may be a semiconductor chip provided with a wafer level package (WLP). The wafer level package is also referred to as a wafer level chip size package (WL-CSP) or a chip size package (CSP).
Here, the semiconductor chip 2 including the wafer level package is formed by dicing into individual pieces after forming a wiring layer including at least one conductor layer at the wafer level. For example, a multilayer wiring layer such as a rewiring layer is formed on the surface electrode 4 of the semiconductor element 3 (wafer) such as silicon or gallium arsenide and then diced into individual pieces.

このため、ウエハレベルパッケージを備える半導体チップ２は、半導体素子３上にチップサイズと同等のサイズのパッケージを備える半導体チップである。つまり、ウエハレベルパッケージを備える半導体チップ２は、半導体素子３上に、チップサイズと同等のサイズのパッケージとして少なくとも１層の導体層を含む配線層を備える半導体チップである。この場合、パッケージ（配線層）の表面上にバンプ１が形成されることになる。このため、ウエハレベルパッケージを備える半導体チップ２は、半導体素子３とバンプ１との間に配線層を備える。   Therefore, the semiconductor chip 2 including the wafer level package is a semiconductor chip including a package having a size equivalent to the chip size on the semiconductor element 3. That is, the semiconductor chip 2 including the wafer level package is a semiconductor chip including a wiring layer including at least one conductor layer on the semiconductor element 3 as a package having a size equivalent to the chip size. In this case, the bump 1 is formed on the surface of the package (wiring layer). For this reason, the semiconductor chip 2 including the wafer level package includes a wiring layer between the semiconductor element 3 and the bump 1.

ところで、本実施形態では、半導体装置を、複数のバンプ１を有する半導体チップ２としているが、これに限られるものではない。例えば図４に示すように、半導体装置を、上述の複数のバンプ１を有する半導体チップ２と、表面電極１４を有する実装基板１３とを備え、実装基板１３の表面電極１４と半導体チップ２の複数のバンプ１とが接合されているものとしても良い。つまり、半導体装置は、実装基板１３の表面電極１４と半導体チップ２の複数のバンプ１とを接合することによって、複数のバンプ１を有する半導体チップ２が実装基板１３上に搭載されているものであっても良い。この場合、接合後に接続部を補強するために、図４に示すように、半導体チップ２と実装基板１３との間にアンダーフィル剤（封止樹脂剤）１５を充填しても良い。つまり、まず、図４（Ａ）に示すように、半導体チップ２と実装基板１３との間にアンダーフィル剤１５を注入した後、図４（Ｂ）に示すように、アンダーフィル剤１５を硬化させれば良い。   By the way, in this embodiment, although the semiconductor device is the semiconductor chip 2 having the plurality of bumps 1, it is not limited to this. For example, as shown in FIG. 4, the semiconductor device includes the semiconductor chip 2 having the plurality of bumps 1 and the mounting substrate 13 having the surface electrode 14, and the surface electrode 14 of the mounting substrate 13 and the plurality of semiconductor chips 2 are included. These bumps 1 may be bonded to each other. That is, the semiconductor device is such that the semiconductor chip 2 having the plurality of bumps 1 is mounted on the mounting substrate 13 by bonding the surface electrode 14 of the mounting substrate 13 and the plurality of bumps 1 of the semiconductor chip 2. There may be. In this case, an underfill agent (sealing resin agent) 15 may be filled between the semiconductor chip 2 and the mounting substrate 13 as shown in FIG. That is, first, as shown in FIG. 4A, after the underfill agent 15 is injected between the semiconductor chip 2 and the mounting substrate 13, the underfill agent 15 is cured as shown in FIG. 4B. You can do it.

次に、本実施形態にかかる半導体装置の製造方法について説明する。
まず、複数のバンプ１を有する半導体チップ２を形成する（図１〜図３参照）。これを半導体チップ形成工程という。
ここでは、半導体素子３の上方に形成された複数のバンプ１を備える半導体チップ２を形成する。つまり、半導体素子３上に複数のバンプ１を形成することによって、複数のバンプ１を有する半導体チップ２を形成する。 Next, a method for manufacturing the semiconductor device according to the present embodiment will be described.
First, a semiconductor chip 2 having a plurality of bumps 1 is formed (see FIGS. 1 to 3). This is called a semiconductor chip forming process.
Here, a semiconductor chip 2 including a plurality of bumps 1 formed above the semiconductor element 3 is formed. That is, by forming a plurality of bumps 1 on the semiconductor element 3, the semiconductor chip 2 having the plurality of bumps 1 is formed.

ここで、半導体素子３は、集積回路（図示せず）と、表面電極４とを備える。また、半導体素子３は、例えばガリウム砒素やシリコン等の半導体素子である。
特に、本実施形態では、超音波接合する際に超音波振動方向に直交する端辺となる半導体チップ２の端辺の近傍領域５Ａに設けられるバンプ１Ａの径が端辺近傍領域５Ａ以外の領域５Ｂに設けられるバンプ１Ｂの径よりも大きくなっている半導体チップ２を形成する。なお、端辺近傍領域５Ａに設けられるバンプ１Ａを第１バンプという。また、端辺近傍領域５Ａ以外の領域５Ｂに設けられるバンプ１Ｂを第２バンプという。ここでは、接合時に応力が加わり易く、変形しやすいバンプ１Ａの径のみが大きくなるようにしている。また、複数のバンプ１（１Ａ，１Ｂ）を、金属をめっきすることによって形成する。なお、バンプ１は、金又は銅を少なくとも含む金属によって形成すれば良い。また、例えば金属ワイヤで形成するスタッドバンプであっても良い。但し、異なる径のバンプ１を低コストで作製するには、めっきで形成される金属めっきバンプが好ましい。 Here, the semiconductor element 3 includes an integrated circuit (not shown) and a surface electrode 4. The semiconductor element 3 is a semiconductor element such as gallium arsenide or silicon.
In particular, in the present embodiment, the diameter of the bump 1A provided in the vicinity region 5A of the end side of the semiconductor chip 2 which becomes the end side orthogonal to the ultrasonic vibration direction when ultrasonic bonding is performed is a region other than the end side vicinity region 5A. The semiconductor chip 2 having a diameter larger than the diameter of the bump 1B provided on 5B is formed. The bump 1A provided in the edge vicinity region 5A is referred to as a first bump. Further, the bump 1B provided in the region 5B other than the edge vicinity region 5A is referred to as a second bump. Here, only the diameter of the bump 1A that is easily stressed and easily deformed is increased at the time of joining. A plurality of bumps 1 (1A, 1B) are formed by plating a metal. The bump 1 may be formed of a metal containing at least gold or copper. Further, for example, a stud bump formed of a metal wire may be used. However, in order to produce bumps 1 having different diameters at low cost, metal plating bumps formed by plating are preferable.

また、上述のように、半導体チップ２や基板１３の傾き等の影響を考慮すると、超音波接合する際の超音波振動方向は半導体チップ２の短辺に沿う方向とするのが好ましい。この場合、超音波接合する際に超音波振動方向に直交する端辺となる半導体チップ２の端辺は、半導体チップ２の長辺である。このため、半導体チップ２の長辺の近傍領域５Ａに設けられるバンプ１Ａの径が長辺近傍領域５Ａ以外の領域５Ｂに設けられるバンプ１Ｂの径よりも大きくなっている半導体チップ２を形成するのが好ましい。   As described above, in consideration of the influence of the inclination of the semiconductor chip 2 and the substrate 13, it is preferable that the ultrasonic vibration direction at the time of ultrasonic bonding is a direction along the short side of the semiconductor chip 2. In this case, the end side of the semiconductor chip 2 that is the end side orthogonal to the ultrasonic vibration direction when ultrasonic bonding is the long side of the semiconductor chip 2. Therefore, the semiconductor chip 2 is formed in which the diameter of the bump 1A provided in the region 5A near the long side of the semiconductor chip 2 is larger than the diameter of the bump 1B provided in the region 5B other than the region 5A near the long side. Is preferred.

また、本実施形態では、複数のバンプ１を有する半導体チップ２として、半導体チップ２（半導体素子３）の全面にわたって設けられている複数のバンプ１（第１バンプ１Ａ及び第２バンプ１Ｂ）を有する半導体チップ２を形成する（図１参照）。つまり、エリアバンプ１を有する半導体チップ２を形成する。
なお、これに限られるものではなく、例えば、複数のバンプ１を有する半導体チップ２として、半導体チップ２（半導体素子３）の周辺のみに設けられている複数のバンプ１（第１バンプ１Ａ及び第２バンプ１Ｂ）を有する半導体チップ２を形成しても良い。つまり、ペリフェラルバンプ１を有する半導体チップ２を形成しても良い（図２参照）。また、例えば、エリアバンプ１を有する半導体チップ２であって、端辺近傍領域（長辺近傍領域）５Ａ以外の領域５Ｂの中央部から周辺部へ向けて径が大きくなる複数のバンプ（第２バンプ）１Ｂを有する半導体チップ２を形成しても良い（図３参照）。 In the present embodiment, the semiconductor chip 2 having the plurality of bumps 1 includes a plurality of bumps 1 (first bump 1A and second bump 1B) provided over the entire surface of the semiconductor chip 2 (semiconductor element 3). A semiconductor chip 2 is formed (see FIG. 1). That is, the semiconductor chip 2 having the area bump 1 is formed.
However, the present invention is not limited to this. For example, as a semiconductor chip 2 having a plurality of bumps 1, a plurality of bumps 1 (first bump 1 </ b> A and first bump 1 </ b> A) are provided only around the semiconductor chip 2 (semiconductor element 3). A semiconductor chip 2 having two bumps 1B) may be formed. That is, the semiconductor chip 2 having the peripheral bump 1 may be formed (see FIG. 2). Further, for example, in the semiconductor chip 2 having the area bumps 1, a plurality of bumps (seconds) whose diameters increase from the central part to the peripheral part of the region 5B other than the end side vicinity region (long side vicinity region) 5A. A semiconductor chip 2 having bumps 1B may be formed (see FIG. 3).

このようにして、複数のバンプ１を有する半導体チップ２（半導体装置）を製造する（図１〜図３参照）。
次に、半導体チップ２の複数のバンプ１と実装基板１３の表面電極１４とを超音波接合する（図４参照）。これを超音波接合工程という。例えば、１バンプあたり０．０５Ｎ〜０．３Ｎ程度の荷重を加えながら、超音波を印加して、超音波接合を行なう。 In this way, a semiconductor chip 2 (semiconductor device) having a plurality of bumps 1 is manufactured (see FIGS. 1 to 3).
Next, the plurality of bumps 1 of the semiconductor chip 2 and the surface electrode 14 of the mounting substrate 13 are ultrasonically bonded (see FIG. 4). This is called an ultrasonic bonding process. For example, ultrasonic bonding is performed by applying ultrasonic waves while applying a load of about 0.05 N to 0.3 N per bump.

その後、半導体チップ２と実装基板１３との間にアンダーフィル剤（封止樹脂剤）１５を注入し、硬化させることで、半導体チップ２と実装基板１３との間にアンダーフィル剤１５を充填する（図２参照）。なお、このようなアンダーフィル剤１５の充填工程は接合前に行なうようにしても良い。
なお、複数のバンプ１を有する半導体チップ２は、半導体素子３の表面上に少なくとも１層の導体層を含む配線層（例えば多層配線層）を備える半導体チップ２であっても良い（例えば図１２参照）。この場合、配線層の表面上に複数のバンプ１を形成することになる。また、複数のバンプ１を有する半導体チップ２は、ウエハレベルパッケージを備える半導体チップ２であっても良い。この場合、ウエハレベルパッケージ（配線層）の表面上に複数のバンプ１を形成することになる。 Thereafter, an underfill agent (encapsulating resin agent) 15 is injected between the semiconductor chip 2 and the mounting substrate 13 and cured, so that the underfill agent 15 is filled between the semiconductor chip 2 and the mounting substrate 13. (See FIG. 2). In addition, you may make it perform such a filling process of the underfill agent 15 before joining.
The semiconductor chip 2 having the plurality of bumps 1 may be a semiconductor chip 2 including a wiring layer (for example, a multilayer wiring layer) including at least one conductor layer on the surface of the semiconductor element 3 (for example, FIG. 12). reference). In this case, a plurality of bumps 1 are formed on the surface of the wiring layer. The semiconductor chip 2 having the plurality of bumps 1 may be a semiconductor chip 2 having a wafer level package. In this case, a plurality of bumps 1 are formed on the surface of the wafer level package (wiring layer).

なお、配線層は、導体層として配線及び配線電極を含み、さらに、例えば感光性ポリベンゾオキサゾールや感光性ポリイミドなどを用いた保護層を含む。
この場合、本半導体装置の製造方法は、以下の工程を含むものとすれば良い。
複数のバンプ１を有する半導体チップ２を、半導体素子３の表面上に少なくとも１層の導体層を含む配線層（例えば多層配線層）を備える半導体チップ２とする場合は、半導体素子３の表面側に複数のバンプ１を形成する前に、半導体素子３上に少なくとも１層の導体層を含む配線層（例えば多層配線層）を形成する。 The wiring layer includes wiring and wiring electrodes as a conductor layer, and further includes a protective layer using, for example, photosensitive polybenzoxazole or photosensitive polyimide.
In this case, the method for manufacturing the semiconductor device may include the following steps.
When the semiconductor chip 2 having the plurality of bumps 1 is a semiconductor chip 2 including a wiring layer (for example, a multilayer wiring layer) including at least one conductor layer on the surface of the semiconductor element 3, the surface side of the semiconductor element 3 Before forming the plurality of bumps 1, a wiring layer (for example, a multilayer wiring layer) including at least one conductor layer is formed on the semiconductor element 3.

また、複数のバンプ１を有する半導体チップ２を、ウエハレベルパッケージを備える半導体チップ２とする場合は、半導体素子３の表面側に複数のバンプ１を形成する前に、ウエハとしての半導体素子３上にウエハレベルパッケージを形成する。つまり、ウエハレベルで少なくとも１層の導体層を含む配線層（例えば多層配線層）を形成することによって、ウエハとしての半導体素子３上にウエハレベルパッケージを形成する。   Further, when the semiconductor chip 2 having a plurality of bumps 1 is used as the semiconductor chip 2 having a wafer level package, before the plurality of bumps 1 are formed on the surface side of the semiconductor element 3, the semiconductor chip 3 on the wafer is formed. A wafer level package is formed. That is, by forming a wiring layer (for example, a multilayer wiring layer) including at least one conductor layer at the wafer level, a wafer level package is formed on the semiconductor element 3 as a wafer.

このため、複数のバンプ１を有する半導体チップ２を、半導体素子３の表面上に少なくとも１層の導体層を含む配線層を備える半導体チップ２とする場合、配線層の表面上に形成する複数のバンプ１は、超音波接合する際に超音波振動方向に直交する端辺となる半導体チップ２の端辺の近傍領域５Ａに設けられるバンプ１Ａの径が、端辺近傍領域５Ａ以外の領域５Ｂに設けられるバンプ１Ｂの径よりも大きくなるようにする。また、複数のバンプ１を有する半導体チップ２を、ウエハレベルパッケージを備える半導体チップ２とする場合、ウエハレベルパッケージ（配線層）の表面上に形成する複数のバンプ１は、超音波接合する際に超音波振動方向に直交する端辺となる半導体チップ２の端辺の近傍領域５Ａに設けられるバンプ１Ａの径が、端辺近傍領域５Ａ以外の領域５Ｂに設けられるバンプ１Ｂの径よりも大きくなるようにする。   For this reason, when the semiconductor chip 2 having the plurality of bumps 1 is the semiconductor chip 2 including a wiring layer including at least one conductor layer on the surface of the semiconductor element 3, a plurality of the plurality of bumps 1 formed on the surface of the wiring layer are formed. When the bump 1 is ultrasonically bonded, the diameter of the bump 1A provided in the vicinity region 5A of the end of the semiconductor chip 2 which becomes the end orthogonal to the ultrasonic vibration direction is changed to a region 5B other than the end vicinity region 5A. The diameter is larger than the diameter of the bump 1B to be provided. Further, when the semiconductor chip 2 having a plurality of bumps 1 is a semiconductor chip 2 having a wafer level package, the plurality of bumps 1 formed on the surface of the wafer level package (wiring layer) are ultrasonically bonded. The diameter of the bump 1A provided in the vicinity region 5A of the end side of the semiconductor chip 2 which is the end side orthogonal to the ultrasonic vibration direction is larger than the diameter of the bump 1B provided in the region 5B other than the end side vicinity region 5A. Like that.

そして、複数のバンプ１を有する半導体チップ２を、ウエハレベルパッケージを備える半導体チップ２とする場合、上述のようにして、ウエハレベルパッケージ（配線層）の表面上に複数のバンプ１を形成した後、個片にダイシングすることによって、複数のバンプ１及びウエハレベルパッケージを備える半導体チップ２を形成する。この場合、ウエハレベルパッケージを備える半導体チップ２の複数のバンプ１と実装基板１３の表面電極１４とを接合して、ウエハレベルパッケージを備える半導体チップ２を実装基板１３に搭載することになる。   When the semiconductor chip 2 having the plurality of bumps 1 is used as the semiconductor chip 2 having the wafer level package, after the plurality of bumps 1 are formed on the surface of the wafer level package (wiring layer) as described above. By dicing into individual pieces, a semiconductor chip 2 having a plurality of bumps 1 and a wafer level package is formed. In this case, the plurality of bumps 1 of the semiconductor chip 2 including the wafer level package and the surface electrode 14 of the mounting substrate 13 are bonded, and the semiconductor chip 2 including the wafer level package is mounted on the mounting substrate 13.

なお、ここでは、バンプ１をウエハ状態で形成した後、個片にダイシングするようにしているが、これに限られるものではなく、例えば、個片にした後、バンプ１を形成するようにしても良い。
以下、本半導体装置の製造方法の第１〜第３具体例について説明する。
なお、第１、第２具体例では、図５に示すように、超音波接合する際に超音波振動方向に直交する端辺となる半導体チップ２の端辺の近傍領域５Ａに設けられるバンプ１Ａの径が、端辺近傍領域５Ａ以外の領域５Ｂ（中央領域）に設けられるバンプ１Ｂの径よりも大きくなっている半導体チップ２の製造方法であって、図５中、符号Ｘで示す領域に設けられるバンプ１Ａ，１Ｂを形成する工程のみを図示して説明する。 Here, the bumps 1 are formed in a wafer state and then diced into individual pieces. However, the present invention is not limited to this. For example, after the bumps 1 are formed into individual pieces, the bumps 1 are formed. Also good.
Hereinafter, first to third specific examples of the method for manufacturing the semiconductor device will be described.
In the first and second specific examples, as shown in FIG. 5, the bump 1 </ b> A provided in the vicinity region 5 </ b> A of the end side of the semiconductor chip 2 which becomes the end side orthogonal to the ultrasonic vibration direction when ultrasonic bonding is performed. Is a method of manufacturing the semiconductor chip 2 that is larger than the diameter of the bump 1B provided in the region 5B (central region) other than the end-near region 5A. Only the step of forming the provided bumps 1A and 1B will be described with reference to the drawings.

まず、第１具体例について、図６〜図８を参照しながら説明する。
まず、図６（Ａ）に示すように、ウエハ状態で集積回路（図示せず）及び表面電極４Ａ，４Ｂ（集積回路の表面電極；例えば金電極）まで形成した例えば厚さ約０．６ｍｍのシリコンウエハ（又はガリウム砒素ウエハ；半導体素子）３Ｘを準備する。
次に、図６（Ｂ）に示すように、シリコンウエハ（又はガリウム砒素ウエハ）３Ｘ上の周辺部及び中央部を含む全面に、例えば感光性ポリイミドを用いて、例えば膜厚約３μｍを有し、表面電極４Ａ，４Ｂ上に例えば直径φ約４５μｍの開口部６Ａを有する保護層６を形成する。 First, a first specific example will be described with reference to FIGS.
First, as shown in FIG. 6A, an integrated circuit (not shown) and surface electrodes 4A and 4B (surface electrodes of the integrated circuit; for example, gold electrodes) formed in a wafer state have a thickness of about 0.6 mm, for example. A silicon wafer (or gallium arsenide wafer; semiconductor element) 3X is prepared.
Next, as shown in FIG. 6B, the entire surface including the peripheral portion and the central portion on the silicon wafer (or gallium arsenide wafer) 3X is made of, for example, photosensitive polyimide, and has a film thickness of about 3 μm, for example. The protective layer 6 having an opening 6A having a diameter of about 45 μm is formed on the surface electrodes 4A and 4B.

次いで、図７（Ａ）に示すように、例えばチタン／金を用いて、例えば厚さ約０．２μｍのシード層７を、例えばスパッタ法で形成する。ここで、チタン／金とは、真空を保持したまま、チタンに続けて金をスパッタすることを意味する。後述の「／」で表示したものも同様の意味を有する。また、厚さ約０．２μｍは、チタンの厚さと金の厚さとを合わせた厚さである。   Next, as shown in FIG. 7A, a seed layer 7 having a thickness of, for example, about 0.2 μm is formed by, for example, sputtering using titanium / gold, for example. Here, titanium / gold means sputtering of gold after titanium while maintaining a vacuum. What is indicated by “/” described later also has the same meaning. The thickness of about 0.2 μm is a total thickness of titanium and gold.

その後、図７（Ｂ）に示すように、めっきバンプ形成用のフォトレジスト（バンプレジスト）８を、例えば膜厚約３０μｍで形成する。その後、フォトマスクを用いて、超音波接合する際に超音波振動方向に直交する端辺となる半導体チップ２の端辺の近傍領域５Ａに設けられる表面電極４Ａ上と、端辺近傍領域５Ａ以外の領域５Ｂに設けられる表面電極４Ｂ上とで、異なる径の開口部８Ａ，８Ｂを形成する。   Thereafter, as shown in FIG. 7B, a photoresist (bump resist) 8 for forming plating bumps is formed with a film thickness of, for example, about 30 μm. Thereafter, on the surface electrode 4A provided in the vicinity region 5A of the end side of the semiconductor chip 2 which becomes the end side orthogonal to the ultrasonic vibration direction when ultrasonic bonding is performed using a photomask, and other than the end side vicinity region 5A Openings 8A and 8B having different diameters are formed on the surface electrode 4B provided in the region 5B.

ここでは、超音波接合する際に超音波振動方向に直交する端辺となる半導体チップ２の端辺の近傍領域５Ａに設けられる表面電極４Ａ上には、直径φ約４０μｍの開口径を有する開口部８Ａを形成する。また、端辺近傍領域５Ａ以外の領域５Ｂに設けられる表面電極４Ｂ上には、直径φ約３０μｍの開口径を有する開口部８Ｂを形成する。このように、超音波接合する際に超音波振動方向に直交する端辺となる半導体チップ２の端辺の近傍領域５Ａに設けられる表面電極４Ａ上に形成される開口部８Ａの径が、端辺近傍領域５Ａ以外の領域５Ｂに設けられる表面電極４Ｂ上に形成される開口部８Ｂの径よりも大きくなるように、フォトレジスト８に開口部８Ａ，８Ｂを形成する。   Here, an opening having an opening diameter of about 40 μm is formed on the surface electrode 4A provided in the vicinity region 5A of the end side of the semiconductor chip 2 which becomes the end side orthogonal to the ultrasonic vibration direction when ultrasonic bonding is performed. Part 8A is formed. In addition, an opening 8B having an opening diameter of about 30 μm in diameter is formed on the surface electrode 4B provided in the region 5B other than the edge vicinity region 5A. As described above, when the ultrasonic bonding is performed, the diameter of the opening 8A formed on the surface electrode 4A provided in the region 5A in the vicinity of the end side of the semiconductor chip 2 that is the end side orthogonal to the ultrasonic vibration direction is Openings 8A and 8B are formed in the photoresist 8 so as to be larger than the diameter of the opening 8B formed on the surface electrode 4B provided in the region 5B other than the side vicinity region 5A.

そして、このようにして形成された異なる径の開口部８Ａ，８Ｂを有するレジストマスク８を用いて、図８（Ａ）に示すように、例えば電解めっきで例えば金を厚さ約２５μｍめっきして、金めっきバンプ１Ａ，１Ｂを形成する。
ここでは、超音波接合する際に超音波振動方向に直交する端辺となる半導体チップ２の端辺の近傍領域５Ａに設けられる表面電極４Ａ上には、直径φ約４０μｍの金めっきバンプ１Ａが形成される。また、端辺近傍領域５Ａ以外の領域５Ｂに設けられる表面電極４Ｂ上には、直径φ約３０μｍの金めっきバンプ１Ｂが形成される。このように、超音波接合する際に超音波振動方向に直交する端辺となる半導体チップ２の端辺の近傍領域５Ａに設けられる表面電極４Ａ上に設けられるバンプ１Ａの径が、端辺近傍領域５Ａ以外の領域５Ｂに設けられる表面電極４Ｂ上に設けられるバンプ１Ｂの径よりも大きくなる。 Then, using the resist mask 8 having openings 8A and 8B having different diameters formed in this way, as shown in FIG. 8A, for example, gold is plated to a thickness of about 25 μm by electrolytic plating, for example. Gold plating bumps 1A and 1B are formed.
Here, a gold-plated bump 1A having a diameter of about 40 μm is formed on the surface electrode 4A provided in a region 5A in the vicinity of the edge of the semiconductor chip 2 that becomes an edge perpendicular to the ultrasonic vibration direction when ultrasonic bonding is performed. It is formed. Further, a gold plating bump 1B having a diameter of about 30 μm is formed on the surface electrode 4B provided in the region 5B other than the edge vicinity region 5A. Thus, when the ultrasonic bonding is performed, the diameter of the bump 1A provided on the surface electrode 4A provided in the vicinity region 5A of the end side of the semiconductor chip 2 serving as the end side orthogonal to the ultrasonic vibration direction is in the vicinity of the end side. It becomes larger than the diameter of the bump 1B provided on the surface electrode 4B provided in the region 5B other than the region 5A.

最後に、図８（Ｂ）に示すように、フォトレジスト８を剥離（除去）し、図８（Ｃ）に示すように、金めっきバンプ１Ａ，１Ｂが形成されている領域以外の領域に形成されているシード層７をエッチングによって除去する。その後、ウエハ３Ｘの背面３ＸＡを研磨した後、ウエハ３Ｘを個片にダイシングして、複数のバンプ１を有する半導体チップ２（シリコンチップ又はガリウム砒素チップ）を作製する。   Finally, as shown in FIG. 8 (B), the photoresist 8 is peeled (removed), and as shown in FIG. 8 (C), it is formed in a region other than the region where the gold plating bumps 1A and 1B are formed. The seed layer 7 is removed by etching. Thereafter, the back surface 3XA of the wafer 3X is polished, and then the wafer 3X is diced into individual pieces to produce a semiconductor chip 2 (silicon chip or gallium arsenide chip) having a plurality of bumps 1.

次に、表面電極として金電極１４を有する実装基板１３（ここでは樹脂パッケージ基板）を準備する（図４参照）。
そして、上述のようにして作製された半導体チップ２の複数のバンプ１と、実装基板１３の表面電極１４とを例えば超音波接合して、半導体チップ２を実装基板１３上に搭載する。ここでは、１バンプあたりの荷重を約０．１２Ｎとし、周波数約５０ｋＨｚ、振幅約１．５μｍの超音波を約２秒印加して、超音波接合を行なった。 Next, a mounting substrate 13 (here, a resin package substrate) having a gold electrode 14 as a surface electrode is prepared (see FIG. 4).
Then, the plurality of bumps 1 of the semiconductor chip 2 manufactured as described above and the surface electrode 14 of the mounting substrate 13 are ultrasonically bonded, for example, and the semiconductor chip 2 is mounted on the mounting substrate 13. Here, ultrasonic bonding was performed by applying a load per bump of about 0.12 N, applying an ultrasonic wave having a frequency of about 50 kHz and an amplitude of about 1.5 μm for about 2 seconds.

このようにして、本第１具体例の半導体装置が製造される。
次に、第２具体例について、図９を参照しながら説明する。
まず、図９（Ａ）に示すように、ウエハ状態で集積回路（図示せず）及び表面電極４Ａ，４Ｂ（集積回路の表面電極；例えば金電極）まで形成した例えば厚さ約０．６ｍｍのシリコンウエハ（又はガリウム砒素ウエハ；半導体素子）３Ｘを準備する。 In this way, the semiconductor device of the first specific example is manufactured.
Next, a second specific example will be described with reference to FIG.
First, as shown in FIG. 9A, an integrated circuit (not shown) and the surface electrodes 4A and 4B (surface electrodes of the integrated circuit; for example, gold electrodes) formed in a wafer state have a thickness of, for example, about 0.6 mm. A silicon wafer (or gallium arsenide wafer; semiconductor element) 3X is prepared.

次に、図９（Ｂ）に示すように、シリコンウエハ（又はガリウム砒素ウエハ）３Ｘ上の周辺部及び中央部を含む全面に、例えば感光性ポリイミドを用いて、例えば膜厚約３μｍを有し、表面電極４Ａ，４Ｂ上に例えば直径φ約６０μｍの開口部６Ａを有する保護層６を形成する。
次いで、ウエハ３Ｘの背面３ＸＡを研磨した後、ウエハ３Ｘを個片にダイシングして、半導体チップ２（シリコンチップ又はガリウム砒素チップ）を作製する。 Next, as shown in FIG. 9B, the entire surface including the peripheral portion and the central portion on the silicon wafer (or gallium arsenide wafer) 3X is made of, for example, photosensitive polyimide, and has a film thickness of about 3 μm, for example. The protective layer 6 having an opening 6A having a diameter of about 60 μm, for example, is formed on the surface electrodes 4A and 4B.
Next, after the back surface 3XA of the wafer 3X is polished, the wafer 3X is diced into individual pieces to produce the semiconductor chip 2 (silicon chip or gallium arsenide chip).

その後、図９（Ｃ）に示すように、例えば金ワイヤを用いて、スタッドバンプ（Ａｕスタッドバンプ）１ＡＸ，１ＢＸを形成する。
ここでは、超音波接合する際に超音波振動方向に直交する端辺となる半導体チップ２の端辺の近傍領域５Ａに設けられる表面電極４Ａ上と、端辺近傍領域５Ａ以外の領域５Ｂに設けられる表面電極４Ｂ上とで、異なる径のスタッドバンプ１ＡＸ，１ＢＸを形成する。 Thereafter, as shown in FIG. 9C, stud bumps (Au stud bumps) 1AX and 1BX are formed using, for example, a gold wire.
Here, it is provided on the surface electrode 4A provided in the vicinity region 5A of the end side of the semiconductor chip 2 which becomes the end side orthogonal to the ultrasonic vibration direction when ultrasonic bonding is performed, and in the region 5B other than the end side vicinity region 5A. The stud bumps 1AX and 1BX having different diameters are formed on the surface electrode 4B to be formed.

つまり、超音波接合する際に超音波振動方向に直交する端辺となる半導体チップ２の端辺の近傍領域５Ａに設けられる表面電極４Ａ上には、直径φ約５５μｍのＡｕスタッドバンプ１ＡＸを形成する。また、端辺近傍領域５Ａ以外の領域５Ｂに設けられる表面電極４Ｂ上には、直径φ約４５μｍのＡｕスタッドバンプ１ＢＸを形成する。このように、超音波接合する際に超音波振動方向に直交する端辺となる半導体チップ２の端辺の近傍領域５Ａに設けられる表面電極４Ａ上に設けられるバンプ１ＡＸの径が、端辺近傍領域５Ａ以外の領域５Ｂに設けられる表面電極４Ｂ上に設けられるバンプ１ＢＸの径よりも大きくなる。   That is, the Au stud bump 1AX having a diameter of about 55 μm is formed on the surface electrode 4A provided in the vicinity region 5A of the end side of the semiconductor chip 2 which becomes the end side orthogonal to the ultrasonic vibration direction when ultrasonic bonding is performed. To do. In addition, an Au stud bump 1BX having a diameter of about 45 μm is formed on the surface electrode 4B provided in the region 5B other than the edge vicinity region 5A. As described above, the diameter of the bump 1AX provided on the surface electrode 4A provided in the vicinity region 5A of the end side of the semiconductor chip 2 that becomes the end side orthogonal to the ultrasonic vibration direction when ultrasonic bonding is set in the vicinity of the end side. It becomes larger than the diameter of the bump 1BX provided on the surface electrode 4B provided in the region 5B other than the region 5A.

次に、表面電極として金電極１４を有する実装基板１３（ここでは樹脂パッケージ基板）を準備する（図４参照）。
そして、上述のようにして作製された半導体チップ２の複数のバンプ１と、実装基板１３の表面電極１４とを例えば超音波接合して、半導体チップ２を実装基板１３上に搭載する。ここでは、１バンプあたりの荷重を約０．１３Ｎとし、周波数約４０ｋＨｚ、振幅約１．２μｍの超音波を約１秒印加して、超音波接合を行なった。 Next, a mounting substrate 13 (here, a resin package substrate) having a gold electrode 14 as a surface electrode is prepared (see FIG. 4).
Then, the plurality of bumps 1 of the semiconductor chip 2 manufactured as described above and the surface electrode 14 of the mounting substrate 13 are ultrasonically bonded, for example, and the semiconductor chip 2 is mounted on the mounting substrate 13. Here, ultrasonic bonding was performed by applying a load per bump of about 0.13 N, applying an ultrasonic wave having a frequency of about 40 kHz and an amplitude of about 1.2 μm for about 1 second.

このようにして、本第２具体例の半導体装置が製造される。
次に、第３具体例について、図１０〜図１２を参照しながら説明する。
なお、ここでは、ウエハレベルパッケージ１２（配線層１１）を備える半導体チップ２上にめっきバンプ１Ａ，１Ｂを形成する場合を例に挙げて説明する（図１２参照）。この場合、ウエハレベルパッケージ１２（配線層１１）の表面上に複数のバンプ１Ａ，１Ｂが形成されることになる。ここでは、半導体素子３をガリウム砒素ウエハ３Ｙとする。また、超音波接合する際に超音波振動方向に直交する端辺となる半導体チップ２の端辺の近傍領域５Ａに設けられる再配線層表面電極９ＸＡ上に形成される径の大きいめっきバンプ１Ａ、及び、端辺近傍領域５Ａ以外の領域５Ｂに設けられる再配線層表面電極９ＸＢ上に形成される径の小さいめっきバンプ１Ｂが形成される工程を図示して説明することとする。 In this way, the semiconductor device of the second specific example is manufactured.
Next, a third specific example will be described with reference to FIGS.
Here, the case where the plating bumps 1A and 1B are formed on the semiconductor chip 2 provided with the wafer level package 12 (wiring layer 11) will be described as an example (see FIG. 12). In this case, a plurality of bumps 1A and 1B are formed on the surface of the wafer level package 12 (wiring layer 11). Here, the semiconductor element 3 is a gallium arsenide wafer 3Y. Further, a plating bump 1A having a large diameter formed on the rewiring layer surface electrode 9XA provided in the vicinity region 5A of the end of the semiconductor chip 2 which becomes an end orthogonal to the ultrasonic vibration direction when ultrasonic bonding is performed. In addition, the process of forming the plating bump 1B having a small diameter formed on the rewiring layer surface electrode 9XB provided in the region 5B other than the end side vicinity region 5A will be described with reference to the drawings.

まず、図１０（Ａ）に示すように、ウエハ状態で集積回路（図示せず）及び表面電極４（集積回路の表面電極；例えば金電極）まで形成した例えば厚さ約０．４ｍｍのガリウム砒素ウエハ（半導体素子）３Ｙを準備する。
次に、図１０（Ｂ）に示すように、ガリウム砒素ウエハ３Ｙ上の周辺部及び中央部を含む全面に、例えば感光性ポリベンゾオキサゾールを用いて、例えば膜厚約３μｍを有し、表面電極４上に例えば直径φ約４０μｍの開口部６ＸＡを有する保護層６Ｘを形成する。 First, as shown in FIG. 10A, an integrated circuit (not shown) and a surface electrode 4 (surface electrode of the integrated circuit; for example, a gold electrode) formed in a wafer state, for example, about 0.4 mm thick gallium arsenide. A wafer (semiconductor element) 3Y is prepared.
Next, as shown in FIG. 10B, the entire surface including the peripheral part and the central part on the gallium arsenide wafer 3Y is made of, for example, photosensitive polybenzoxazole, and has a film thickness of, for example, about 3 μm. For example, a protective layer 6X having an opening 6XA having a diameter of about 40 μm is formed on 4.

次いで、図示していないが、例えばチタン／金を用いて、例えば厚さ約０．２μｍのシード層を、例えばスパッタ法で形成する。
その後、図１０（Ｃ）に示すように、１層目の配線９として、例えばフォトリソグラフィ法及び電気めっきで、例えば膜厚約３μｍ、線幅約２０μｍの金配線９Ａを形成する。この際、ガリウム砒素ウエハ３Ｙの表面電極４上には、１層目の配線９の電極として金電極９Ｂが形成される。つまり、ガリウム砒素ウエハ３Ｙの表面電極４上の直径φ約４０μｍの開口部６ＸＡ（ビア）が金で埋め込まれて金電極９Ｂが形成される。なお、１層目の金配線９Ａ及び金電極９Ｂを、まとめて導体層ともいう。 Next, although not shown, a seed layer having a thickness of, for example, about 0.2 μm is formed by, for example, sputtering using, for example, titanium / gold.
Thereafter, as shown in FIG. 10C, a gold wiring 9A having a film thickness of about 3 μm and a line width of about 20 μm is formed as the first-layer wiring 9 by, for example, photolithography and electroplating. At this time, a gold electrode 9B is formed on the surface electrode 4 of the gallium arsenide wafer 3Y as an electrode of the first-layer wiring 9. In other words, the opening 6XA (via) having a diameter φ of about 40 μm on the surface electrode 4 of the gallium arsenide wafer 3Y is filled with gold to form the gold electrode 9B. The first-layer gold wiring 9A and the gold electrode 9B are collectively referred to as a conductor layer.

そして、図示していないが、フォトレジストを剥離（除去）した後、１層目の金配線９Ａ及び金電極９Ｂが形成されている領域以外の領域に形成されているシード層を、例えばエッチングによって除去する。
次に、図１０（Ｄ）に示すように、再度、例えば感光性ポリベンゾオキサゾールを用いて、例えば膜厚約３μｍを有し、１層目の配線９の金配線９Ａ上に例えば直径φ約４０μｍの開口部６ＹＡを有する保護層６Ｙを、ガリウム砒素ウエハ３Ｙの上方の周辺部及び中央部を含む全面に形成する。 Although not shown, after peeling (removing) the photoresist, a seed layer formed in a region other than the region where the first-layer gold wiring 9A and the gold electrode 9B are formed is etched, for example. Remove.
Next, as shown in FIG. 10D, again using, for example, photosensitive polybenzoxazole, the film thickness is about 3 μm, for example, on the gold wiring 9A of the first wiring 9, for example, the diameter φ is about A protective layer 6Y having an opening 6YA of 40 μm is formed on the entire surface including the peripheral portion and the central portion above the gallium arsenide wafer 3Y.

これにより、１層目の金配線９Ａ及び金電極９Ｂ、及び、保護層６Ｘ，６Ｙを含む、１層目の配線層１０が形成される。
次に、図示していないが、例えばチタン／金を用いて、例えば厚さ約０．２μｍのシード層を、例えばスパッタ法で形成する。
次いで、図１１（Ａ）に示すように、２層目の配線９Ｘとして、例えばフォトリソグラフィ法及び電気めっきで、例えば膜厚約３μｍ、線幅約２０μｍの金配線（図示せず）を形成する。この際、１層目の配線９の金配線９Ａの上方には、２層目の配線９Ｘの電極として金電極９ＸＡ，９ＸＢが形成される。つまり、金配線９Ａ上の直径φ約４０μｍの開口部６ＹＡ（ビア）が金で埋め込まれて金電極９ＸＡが形成されるとともに、金配線９Ａ上に形成された保護層６Ｙ上に金電極９ＸＢが形成される。なお、２層目の金配線（図示せず）及び金電極９ＸＡ，９ＸＢを、まとめて導体層ともいう。また、金電極９ＸＡ，９ＸＢを、配線電極（再配線層電極）ともいう。 Thereby, the first wiring layer 10 including the first gold wiring 9A and the gold electrode 9B and the protective layers 6X and 6Y is formed.
Next, although not shown, a seed layer having a thickness of, for example, about 0.2 μm is formed by, for example, sputtering using, for example, titanium / gold.
Next, as shown in FIG. 11A, a gold wiring (not shown) having a film thickness of about 3 μm and a line width of about 20 μm is formed as the second-layer wiring 9X by, eg, photolithography and electroplating. . At this time, gold electrodes 9XA and 9XB are formed as electrodes of the second-layer wiring 9X above the gold wiring 9A of the first-layer wiring 9. That is, an opening 6YA (via) having a diameter of about 40 μm on the gold wiring 9A is buried with gold to form the gold electrode 9XA, and the gold electrode 9XB is formed on the protective layer 6Y formed on the gold wiring 9A. It is formed. The second-layer gold wiring (not shown) and the gold electrodes 9XA and 9XB are collectively referred to as a conductor layer. The gold electrodes 9XA and 9XB are also referred to as wiring electrodes (rewiring layer electrodes).

次に、レジスト及びシード層を除去した後、図１１（Ｂ）に示すように、再度、例えば感光性ポリベンゾオキサゾールを用いて、例えば膜厚約３μｍを有し、２層目の配線９Ｘの金電極９ＸＡ，９ＸＢ上に例えば直径φ約４５μｍの開口部６ＺＡを有する保護層６Ｚを、ガリウム砒素ウエハ３Ｙの上方の周辺部及び中央部を含む全面に形成する。
これにより、２層目の金配線（図示せず）及び金電極９ＸＡ，９ＸＢ、及び、保護層６Ｚを含む、２層目の配線層１０Ｘが形成される。なお、ここでは、２層目の金電極９ＸＡ，９ＸＢは、再配線層の表面電極である。 Next, after removing the resist and the seed layer, as shown in FIG. 11B, for example, using photosensitive polybenzoxazole again, the film 9X has a thickness of, for example, about 3 μm. On the gold electrodes 9XA and 9XB, a protective layer 6Z having an opening 6ZA having a diameter of about 45 μm, for example, is formed on the entire surface including the peripheral portion and the central portion above the gallium arsenide wafer 3Y.
As a result, a second-layer wiring layer 10X including the second-layer gold wiring (not shown), the gold electrodes 9XA and 9XB, and the protective layer 6Z is formed. Here, the second-layer gold electrodes 9XA and 9XB are surface electrodes of the rewiring layer.

このようにして、ガリウム砒素ウエハ３Ｙ上に再配線層１１（ウエハレベルパッケージ１２）が形成される。
次に、図示していないが、上述のようにして形成された再配線層１１の表面上に、例えばチタン／金を用いて、例えば厚さ約０．２μｍのシード層を、例えばスパッタ法で形成する。 In this way, the rewiring layer 11 (wafer level package 12) is formed on the gallium arsenide wafer 3Y.
Next, although not shown, a seed layer having a thickness of, for example, about 0.2 μm is formed on the surface of the rewiring layer 11 formed as described above by using, for example, titanium / gold, for example, by sputtering. Form.

その後、図１２に示すように、例えばフォトリソグラフィ法で、各再配線層表面電極９ＸＡ，９ＸＢ上に、図示しないシード層を介して、めっきバンプ１Ａ，１Ｂを形成する。
なお、図１２では、超音波接合する際に超音波振動方向に直交する端辺となる半導体チップ２の端辺の近傍領域５Ａに設けられる再配線層表面電極９ＸＡ上に形成される径の大きいめっきバンプ１Ａ、及び、端辺近傍領域５Ａ以外の領域５Ｂに設けられる再配線層表面電極９ＸＢ上に形成される径の小さいめっきバンプ１Ｂのみを図示している。 Thereafter, as shown in FIG. 12, plating bumps 1A and 1B are formed on the respective rewiring layer surface electrodes 9XA and 9XB through a seed layer (not shown) by, for example, photolithography.
In FIG. 12, a large diameter is formed on the rewiring layer surface electrode 9XA provided in the region 5A in the vicinity of the edge of the semiconductor chip 2 that is the edge orthogonal to the ultrasonic vibration direction when ultrasonic bonding is performed. Only the plating bump 1B and the plating bump 1B having a small diameter formed on the rewiring layer surface electrode 9XB provided in the region 5B other than the end side vicinity region 5A are illustrated.

ここでは、めっきバンプ１Ａ，１Ｂを形成する工程は、上述の第１具体例の場合と同様である。
つまり、まず、めっきバンプ形成用のフォトレジスト８を、例えば膜厚約３０μｍで形成する［図７（Ｂ）参照］。その後、フォトマスクを用いて、超音波接合する際に超音波振動方向に直交する端辺となる半導体チップ２の端辺の近傍領域５Ａに設けられる再配線層表面電極９ＸＡ上と、端辺近傍領域５Ａ以外の領域５Ｂに設けられる再配線層表面電極９ＸＢ上とで、異なる径の開口部８Ａ，８Ｂを形成する［図７（Ｂ）参照］。 Here, the process of forming the plating bumps 1A and 1B is the same as that in the case of the first specific example described above.
That is, first, a photoresist 8 for forming a plating bump is formed with a film thickness of, for example, about 30 μm [see FIG. 7B]. Thereafter, on the rewiring layer surface electrode 9XA provided in the vicinity region 5A of the end side of the semiconductor chip 2 which becomes the end side orthogonal to the ultrasonic vibration direction when ultrasonic bonding is performed using a photomask, and the vicinity of the end side Openings 8A and 8B having different diameters are formed on the rewiring layer surface electrode 9XB provided in the region 5B other than the region 5A [see FIG. 7B].

ここでは、超音波接合する際に超音波振動方向に直交する端辺となる半導体チップ２の端辺の近傍領域５Ａに設けられる再配線層表面電極９ＸＡ上には、直径φ約４０μｍの開口径を有する開口部８Ａを形成する。また、端辺近傍領域５Ａ以外の領域に設けられる再配線層表面電極９ＸＢ上には、直径φ約３０μｍの開口径を有する開口部８Ｂを形成する。このように、超音波接合する際に超音波振動方向に直交する端辺となる半導体チップ２の端辺の近傍領域５Ａに設けられる再配線層表面電極９ＸＡ上に形成される開口部８Ａの径が、端辺近傍領域５Ａ以外の領域５Ｂに設けられる再配線層表面電極９ＸＢ上に形成される開口部８Ｂの径よりも大きくなるように、フォトレジスト８に開口部８Ａ，８Ｂを形成する。   Here, on the rewiring layer surface electrode 9XA provided in the region 5A in the vicinity of the edge of the semiconductor chip 2 which becomes the edge perpendicular to the ultrasonic vibration direction when ultrasonic bonding is performed, an opening diameter of about 40 μm in diameter is provided. Opening 8 </ b> A having is formed. Also, an opening 8B having an opening diameter of about 30 μm is formed on the rewiring layer surface electrode 9XB provided in a region other than the edge vicinity region 5A. Thus, the diameter of the opening 8A formed on the rewiring layer surface electrode 9XA provided in the vicinity region 5A of the end side of the semiconductor chip 2 that becomes the end side orthogonal to the ultrasonic vibration direction when ultrasonic bonding is performed. The openings 8A and 8B are formed in the photoresist 8 so as to be larger than the diameter of the opening 8B formed on the rewiring layer surface electrode 9XB provided in the region 5B other than the edge vicinity region 5A.

そして、このようにして形成された異なる径の開口部８Ａ，８Ｂを有するレジストマスク８を用いて、例えば電解めっきで例えば金を厚さ約２５μｍめっきして、金めっきバンプ１Ａ，１Ｂを形成する［図８（Ａ）参照］。
ここでは、超音波接合する際に超音波振動方向に直交する端辺となる半導体チップ２の端辺の近傍領域５Ａに設けられる再配線層表面電極９ＸＡ上には、直径φ約４０μｍの金めっきバンプ１Ａが形成される。また、端辺近傍領域５Ａ以外の領域５Ｂに設けられる再配線層表面電極９ＸＢ上には、直径φ約３０μｍの金めっきバンプ１Ｂが形成される。このように、超音波接合する際に超音波振動方向に直交する端辺となる半導体チップ２の端辺の近傍領域５Ａに設けられる再配線層表面電極９ＸＡ上に設けられるバンプ１Ａの径が、端辺近傍領域５Ａ以外の領域５Ｂに設けられる再配線層表面電極９ＸＢ上に設けられるバンプ１Ｂの径よりも大きくなる。 Then, using the resist mask 8 having openings 8A and 8B having different diameters formed in this manner, for example, gold is plated by a thickness of about 25 μm by, for example, electroplating to form gold plating bumps 1A and 1B. [See FIG. 8A].
Here, on the rewiring layer surface electrode 9XA provided in the vicinity region 5A of the edge of the semiconductor chip 2 which becomes the edge perpendicular to the ultrasonic vibration direction when ultrasonic bonding is performed, gold plating with a diameter of about 40 μm is provided. A bump 1A is formed. In addition, a gold plating bump 1B having a diameter of about 30 μm is formed on the rewiring layer surface electrode 9XB provided in the region 5B other than the end side vicinity region 5A. As described above, the diameter of the bump 1A provided on the rewiring layer surface electrode 9XA provided in the vicinity region 5A of the end side of the semiconductor chip 2 which becomes the end side orthogonal to the ultrasonic vibration direction when ultrasonic bonding is performed. The diameter is larger than the diameter of the bump 1B provided on the rewiring layer surface electrode 9XB provided in the region 5B other than the end side vicinity region 5A.

最後に、フォトレジスト８を剥離（除去）し［図８（Ｂ）参照］、金めっきバンプ１Ａ，１Ｂが形成されている領域以外の領域に形成されているシード層をエッチングによって除去する［図８（Ｃ）参照］。その後、ウエハ３Ｙの背面３ＹＡ（図１２参照）を研磨した後、ウエハ３Ｙを個片にダイシングして、複数のバンプ１を有する半導体チップ２（ガリウム砒素チップ）を作製する。   Finally, the photoresist 8 is peeled (removed) [see FIG. 8B], and the seed layer formed in a region other than the region where the gold plating bumps 1A and 1B are formed is removed by etching [FIG. 8 (C)]. Thereafter, the back surface 3YA (see FIG. 12) of the wafer 3Y is polished, and then the wafer 3Y is diced into individual pieces to produce a semiconductor chip 2 (gallium arsenide chip) having a plurality of bumps 1.

次に、表面電極として金電極１４を有する実装基板１３（ここでは樹脂パッケージ基板）を準備する（図４参照）。
そして、上述のようにして作製された半導体チップ２の複数のバンプ１と、実装基板１３の表面電極１４とを例えば超音波接合して、半導体チップ２を実装基板１３上に搭載する。ここでは、１バンプあたりの荷重を約０．１５Ｎとし、周波数約５０ｋＨｚ、振幅約１．５μｍの超音波を約１．５秒印加して、超音波接合を行なった。 Next, a mounting substrate 13 (here, a resin package substrate) having a gold electrode 14 as a surface electrode is prepared (see FIG. 4).
Then, the plurality of bumps 1 of the semiconductor chip 2 manufactured as described above and the surface electrode 14 of the mounting substrate 13 are ultrasonically bonded, for example, and the semiconductor chip 2 is mounted on the mounting substrate 13. Here, ultrasonic bonding was performed by applying an ultrasonic wave having a load per bump of about 0.15 N, a frequency of about 50 kHz, and an amplitude of about 1.5 μm for about 1.5 seconds.

このようにして、本第３具体例の半導体装置が製造される。
したがって、本半導体装置及びその製造方法によれば、超音波接合する場合に、半導体チップ２に設けられたバンプ１の位置にかかわらず、全てのバンプ１が確実に接合され、全てのバンプ１において十分な接合強度が得られるという利点がある。
ここで、上述の第１具体例、第２具体例、第３具体例によって製造された半導体装置の信頼性を評価すべく、バンプシェア強度を測定したところ、バンプ１のロケーションにかかわらず、全てのバンプ１において、１バンプあたり約０．２Ｎ以上の高いシェア強度が得られた。また、断面を観察したところ、超音波接合時の振動に依存するバンプの大きな変形は見られなかった。 In this way, the semiconductor device of the third specific example is manufactured.
Therefore, according to the present semiconductor device and the manufacturing method thereof, all the bumps 1 are reliably bonded regardless of the position of the bump 1 provided on the semiconductor chip 2 when ultrasonic bonding is performed. There is an advantage that sufficient bonding strength can be obtained.
Here, in order to evaluate the reliability of the semiconductor devices manufactured according to the first specific example, the second specific example, and the third specific example, the bump shear strength was measured. In the bump 1, a high shear strength of about 0.2 N or more per bump was obtained. Further, when the cross section was observed, no major deformation of the bumps depending on the vibration during ultrasonic bonding was found.

また、上述の第３具体例に対する比較例の半導体装置を、めっきバンプ１を形成するためのレジストマスク８の開口部を全て同一の開口径（ここでは直径φ約３０μｍ）とし、それ以外は上述の第３具体例と同様の方法によって製造した。そして、比較例の半導体装置の信頼性を評価すべく、同様に、バンプシェア強度を測定したところ、超音波接合する際に超音波振動方向に直交する端辺となる半導体チップ２の端辺の近傍領域５Ａ以外の領域５Ｂに設けられたバンプ１Ｂ（半導体チップ２の中央領域のバンプ１Ｂ）は、１バンプあたり約０．２Ｎ以上の高いシェア強度が得られた。これに対し、端辺近傍領域５Ａに設けられたバンプ１Ａ（半導体チップ２の周辺領域のバンプ１Ａ）は、１バンプあたり約０．１３Ｎ以下の低いシェア強度しか得られなかった。また、断面を観察したところ、端辺近傍領域に設けられたバンプは、大きく変形している形状が観察された。
［その他］
なお、本発明は、上述した実施形態に記載した構成に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形することが可能である。 Further, in the semiconductor device of the comparative example with respect to the third specific example described above, the openings of the resist mask 8 for forming the plating bumps 1 all have the same opening diameter (here, a diameter of about 30 μm), and other than that described above. It was manufactured by the same method as the third specific example. Then, in order to evaluate the reliability of the semiconductor device of the comparative example, when the bump shear strength was measured in the same manner, the edge of the semiconductor chip 2 serving as the edge perpendicular to the ultrasonic vibration direction when ultrasonic bonding was performed. The bump 1B (bump 1B in the central region of the semiconductor chip 2) provided in the region 5B other than the neighboring region 5A has a high shear strength of about 0.2 N or more per bump. On the other hand, the bump 1A (bump 1A in the peripheral area of the semiconductor chip 2) provided in the edge side vicinity area 5A can obtain only a low shear strength of about 0.13 N or less per bump. Moreover, when the cross section was observed, the shape of the bump provided in the vicinity of the edge side was greatly deformed.
[Others]
In addition, this invention is not limited to the structure described in embodiment mentioned above, A various deformation | transformation is possible in the range which does not deviate from the meaning of this invention.

１，１Ａ，１Ｂ バンプ
１ＡＸ，１ＢＸ スタッドバンプ
２ 半導体チップ
３ 半導体素子
３Ｘ，３Ｙ ウエハ（半導体素子）
３ＸＡ，３ＹＡ ウエハの背面
４，４Ａ，４Ｂ 表面電極
５Ａ 端辺近傍領域（長辺近傍領域）
５Ｂ 端辺近傍領域以外の領域（長辺近傍領域以外の領域）
６，６Ｘ，６Ｙ，６Ｚ 保護層
７ シード層
８ フォトレジスト
８Ａ，８Ｂ レジストの開口部
９，９Ａ，９Ｘ 配線
９Ｂ 配線電極
９ＸＡ，９ＸＢ 再配線層表面電極（配線電極）
１０，１０Ｘ 配線層
６ＹＡ，６ＺＡ 保護層の開口部
１１ 配線層
１２ ウエハレベルパッケージ
１３ 実装基板
１４ 表面電極
１５ アンダーフィル剤 1, 1A, 1B Bump 1AX, 1BX Stud bump 2 Semiconductor chip 3 Semiconductor element 3X, 3Y Wafer (semiconductor element)
3XA, 3YA Back side of wafer 4, 4A, 4B Surface electrode 5A End side vicinity region (long side vicinity region)
5B Area other than the edge vicinity area (area other than the long edge vicinity area)
6, 6X, 6Y, 6Z Protective layer 7 Seed layer 8 Photoresist 8A, 8B Resist opening 9, 9A, 9X Wiring 9B Wiring electrode 9XA, 9XB Rewiring layer surface electrode (wiring electrode)
10, 10X Wiring layer 6YA, 6ZA Protective layer opening 11 Wiring layer 12 Wafer level package 13 Mounting substrate 14 Surface electrode 15 Underfill agent

Claims (6)

複数のバンプを有する半導体チップを形成する工程と、
前記半導体チップの前記複数のバンプと実装基板の表面電極とを超音波接合する工程とを含み、
前記半導体チップ形成工程において、超音波接合する際に超音波振動方向に直交する端辺となる前記半導体チップの端辺の近傍領域に設けられる第１バンプの径が前記端辺近傍領域以外の領域に設けられる第２バンプの径よりも大きくなっている半導体チップを形成することを特徴とする半導体装置の製造方法。 Forming a semiconductor chip having a plurality of bumps;
Ultrasonically bonding the plurality of bumps of the semiconductor chip and the surface electrode of the mounting substrate,
In the semiconductor chip forming step, when the ultrasonic bonding is performed, the first bump provided in a region near the edge of the semiconductor chip that is an edge perpendicular to the ultrasonic vibration direction is a region other than the region near the edge. Forming a semiconductor chip larger than the diameter of the second bump provided on the semiconductor device. 前記半導体チップ形成工程において、前記第１バンプが前記半導体チップの長辺の近傍領域に設けられており、前記第２バンプが前記長辺近傍領域以外の領域に設けられている半導体チップを形成することを特徴とする、請求項１記載の半導体装置の製造方法。   In the semiconductor chip forming step, a semiconductor chip is formed in which the first bump is provided in a region near the long side of the semiconductor chip and the second bump is provided in a region other than the region near the long side. The method of manufacturing a semiconductor device according to claim 1, wherein: 前記半導体チップ形成工程において、前記第２バンプとして前記端辺近傍領域以外の領域の中央部から周辺部へ向けて径が大きくなる複数のバンプを有する半導体チップを形成することを特徴とする、請求項１又は２に記載の半導体装置の製造方法。   The semiconductor chip forming step includes forming a semiconductor chip having a plurality of bumps whose diameters increase from a central portion to a peripheral portion of a region other than the region near the edge as the second bump. Item 3. A method for manufacturing a semiconductor device according to Item 1 or 2. 前記半導体チップ形成工程において、前記第１バンプ及び前記第２バンプとして前記半導体チップの全面にわたって設けられている複数のバンプを有する半導体チップを形成することを特徴とする、請求項１〜３のいずれか１項に記載の半導体装置の製造方法。   4. The semiconductor chip according to claim 1, wherein in the semiconductor chip forming step, a semiconductor chip having a plurality of bumps provided over the entire surface of the semiconductor chip as the first bump and the second bump is formed. A method for manufacturing a semiconductor device according to claim 1. 前記半導体チップ形成工程において、前記第１バンプ及び前記第２バンプとして前記半導体チップの周辺のみに設けられている複数のバンプを有する半導体チップを形成することを特徴とする、請求項１〜３のいずれか１項に記載の半導体装置の製造方法。   4. The semiconductor chip according to claim 1, wherein in the semiconductor chip formation step, a semiconductor chip having a plurality of bumps provided only around the semiconductor chip as the first bump and the second bump is formed. A manufacturing method of a semiconductor device given in any 1 paragraph. 半導体素子と、
前記半導体素子の上方に形成された複数のバンプとを備え、
前記複数のバンプは、前記半導体素子の長辺の近傍領域に設けられる第１バンプの径が前記長辺近傍領域以外の領域に設けられる第２バンプの径よりも大きくなっていることを特徴とする半導体装置。 A semiconductor element;
A plurality of bumps formed above the semiconductor element;
The plurality of bumps are characterized in that a diameter of a first bump provided in a region near the long side of the semiconductor element is larger than a diameter of a second bump provided in a region other than the region near the long side. Semiconductor device.
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