JP2008277521A - 半導体集積回路装置 - Google Patents
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Abstract
【課題】三次元に集積された半導体回路素子間の電気的な結合を有線接続によらず簡単な構成により得られるようにした半導体集積回路装置を提供する。
【解決手段】半導体集積回路装置１００は、同一面上に平行に配置された所定の長さで帯状の一対の第１の差動伝送線路１２Ａ，１２Ｂ、及び第１の差動伝送線路１２Ａ，１２Ｂへ差動信号を出力する差動信号送信素子１１を備えた第１の半導体集積回路素子１に対し、第１の差動伝送線路１２Ａ，１２Ｂに対向かつ重なるように配置された一対の第２の差動伝送線路２２Ａ，２２Ｂ及び第２の差動伝送線路２２Ａ，２２Ｂの一端に接続された差動信号受信素子２１を備えた第２の差動伝送線路２２Ａ，２２Ｂを備えた第２の半導体集積回路素子２が誘電体４を介して積層されている。第１の差動伝送線路１２Ａ，１２Ｂに信号が流れると、容量性結合を主として第２の差動伝送線路２２Ａ，２２Ｂへ信号が伝送される。
【選択図】図１
【解決手段】半導体集積回路装置１００は、同一面上に平行に配置された所定の長さで帯状の一対の第１の差動伝送線路１２Ａ，１２Ｂ、及び第１の差動伝送線路１２Ａ，１２Ｂへ差動信号を出力する差動信号送信素子１１を備えた第１の半導体集積回路素子１に対し、第１の差動伝送線路１２Ａ，１２Ｂに対向かつ重なるように配置された一対の第２の差動伝送線路２２Ａ，２２Ｂ及び第２の差動伝送線路２２Ａ，２２Ｂの一端に接続された差動信号受信素子２１を備えた第２の差動伝送線路２２Ａ，２２Ｂを備えた第２の半導体集積回路素子２が誘電体４を介して積層されている。第１の差動伝送線路１２Ａ，１２Ｂに信号が流れると、容量性結合を主として第２の差動伝送線路２２Ａ，２２Ｂへ信号が伝送される。
【選択図】図１
Description
本発明は、半導体集積回路装置に関する。
近年、半導体集積回路の微細化が進んでいるが、さらなる高性能化の要求から一つのパッケージ内に複数の機能ブロックを実装してシステム化することが試みられている。
その代表例として、一つのベアチップに複数の機能ブロックを集約してシステム化するＳｏＣ（System on Chip）と呼ばれる方式と、１つのパッケージに複数のベアチップを封入するＳｉＰ（System in Package）と呼ばれる方式がある。
ＳｏＣは、一つのベアチップに異なるプロセスで素子を実現するのが困難であると共に、素子面積の増大による歩留まり低下によりコストが高くなるという問題がある。
また、ＳｉＰは、異なるプロセスで実現される機能を容易に集約できるというメリットがある反面、複数のベアチップ間を相互接続する必要があるため、個々のベアチップの歩留まりが良くてもトータルの歩留まりが悪くなる問題がある。従って、ＳｉＰの信頼性は、ベアチップ間の接続が大きな要素になる。
ベアチップ間の接続方法の１つにワイヤボンディング法がある。しかし、このワイヤボンディング法は、接続パッド数がワイヤボンディングを使用する単一チップのパッケージ以下となり、通信バンド幅を大きくできない。
また、他の接続方法として、マイクロバンプで接続する方法があるが、上に積むチップを小さくする必要があるなど、実装上の制約が大きい。このマイクロバンプによる方法は、ワイヤボンディング法よりも多数の接続パッド数を確保できるが、多数のバンプを並べて接続する際の信頼性が低くなる。また、多数の素子を実装するには、チップ自体又はビルドアップ基板を貫通する電極等を設ける必要があり、高度なプロセス技術による高い加工精度が要求されるため、高コストとなる。
上記したベアチップ間の接続法の問題を解決するため、１個のパッケージに複数のチップを搭載し、これら複数のチップの間の信号伝送を電極同士を直接接続するのではなく、チップを対面実装で積層してバンプ間の容量性結合により通信を行う方法が知られている（例えば、非特許文献１参照）。
また、それぞれ配線により形成される送信コイル及び受信コイルを持つ複数のＬＳＩチップを、送受信コイルのペアの開口の中心が一致するようにスタックし、誘導性結合を形成させて通信を可能とすることが提案されている（例えば、特許文献１，２参照）。
Stephen Mick, Lei Luo, John Wilson and Paul Franzon "Buried Bump and AC Coupled Interconnection Technology" IEEE TRANSACTIONS ON ADVANCED PACKAGING VOL.27,NO.１(2004) 特開２００５−２２８９８１号公報
特開２００５−２０３６５７号公報
Stephen Mick, Lei Luo, John Wilson and Paul Franzon "Buried Bump and AC Coupled Interconnection Technology" IEEE TRANSACTIONS ON ADVANCED PACKAGING VOL.27,NO.１(2004)
本発明の目的は、半導体回路素子間の電気的干渉を抑制しながら無線接続を可能にした半導体集積回路装置を提供することにある。
本発明の一態様は、上記目的を達成するため、以下の半導体集積回路装置を提供する。
［１］差動信号送信素子及び前記差動信号送信素子からの信号を伝送すると共に同一平面上に配設された一対の第１の差動伝送線路を備えた第１の半導体集積回路素子と、前記一対の第１の差動伝送線路と互いに容量性結合および誘導性結合による結合線路系をなすように前記一対の第１の差動伝送線路に所定の距離を有して平行に対向配置された一対の第２の差動伝送線路、及び前記一対の第１の差動伝送線路に流れる電流と同一方向に電流が流れる前記一対の第２の差動伝送線路の終端に接続された差動信号受信素子を備えると共に前記第１の半導体集積回路素子に積層された第２の半導体集積回路素子と、
を備えたことを特徴とする半導体集積回路装置。
を備えたことを特徴とする半導体集積回路装置。
［２］前記第１及び第２の差動伝送線路は、前記第１及び第２の半導体集積回路素子の積層面の近傍に配置されていることを特徴とする前記［１］に記載の半導体集積回路装置。
［３］前記第１及び第２の差動伝送線路は、終端または前記差動信号受信素子の接続端に前記第１及び第２の差動伝送線路の特性インピーダンスに等しい値の抵抗で終端されていることを特徴とする前記［１］に記載の半導体集積回路装置。
［４］前記第１及び第２の差動伝送線路は、相互に近接して配置した場合に比べ、幅広で十分な長さを有し、相互間の距離が最も遠くなる位置に配設されていることを特徴とする前記［１］に記載の半導体集積回路装置。
［５］前記第１及び第２の差動伝送線路は、前記対向配置により平行する部分の長さを、信号が前記第１及び第２の差動伝送線路を通過する時間をｔｄ、前記差動信号受信素子における受信信号の立ち上がり時間をｔｒとするとき、ｔｄ≧ｔｒに設定することを特徴とする前記［１］に記載の半導体集積回路装置。
［６］前記第１及び第２の差動伝送線路は、それぞれの線幅が５０μｍ以下であると共に前記平行に配設された２つの線路間隔が５０μｍ以下であり、他方の差動伝送線路に対して均一に平行する部分の長さが５００μｍ以下であることを特徴とする前記［１］に記載の半導体集積回路装置。
［７］前記一対の第２の差動伝送線路は、複数からなり、それぞれの一端に差動信号送信素子が接続され、他端に差動信号受信素子が接続されていることを特徴とする前記［１］に記載の半導体集積回路装置。
［８］前記第１の半導体集積回路素子は、前記差動信号送信素子が前記一対の第１の伝送線路の一端に接続されると共に他端に差動信号受信素子が接続され、前記第２の半導体集積回路素子は、前記差動信号受信素子が前記一対の第２の差動伝送線路の一端に接続されると共に他端に差動信号送信素子が接続されていることを特徴とする前記［１］に記載の半導体集積回路装置。
［９］前記第１及び第２の半導体集積回路素子は、前記一対の第１及び第２の差動伝送線路の一端に差動信号送信素子と差動信号受信素子が並列に接続され、他端に終端抵抗が接続されていることを特徴とする前記［１］に記載の半導体集積回路装置。
［１０］前記第１及び第２の半導体集積回路素子は、前記一対の第１及び第２の差動伝送線路が配線されたメタル配線層を有し、前記メタル配線層は相互に対向配置されていることを特徴とする前記［１］に記載の半導体集積回路装置。
［１１］前記第１の半導体集積回路素子は、前記一対の第１の差動伝送線路と同様に構成された電源供給用の一対の第１の差動伝送線路と、前記電源供給用の一対の第１の差動伝送線路の一端に高周波電流を印加する発振手段とを備え、前記第２の半導体集積回路素子は、前記一対の第２の差動伝送線路と同様に構成された電源供給用の一対の第２の差動伝送線路と、前記電源供給用の第２の差動伝送線路の終端に接続された整流回路とを備えることを特徴とするる前記［１］に記載の半導体集積回路装置。
［１２］前記差動信号受信素子は、前記差動入力端子に入力された差動信号の立ち上がり及び立下りのタイミングで論理を反転させることにより前記差動信号を復調するデータ復調回路が接続されていることを特徴とする前記［１］に記載の半導体集積回路装置。
請求項１の半導体集積回路装置によれば、半導体回路素子間の電気的干渉を抑制しながら無線接続を行うことができる。
請求項２の半導体集積回路装置によれば、第１の差動伝送線路と第２の差動伝送線路の容量性結合を容易に構成することができる。
請求項３の半導体集積回路装置によれば、伝送線路の特性インピーダンスを所望の値に保持することができる。
請求項４の半導体集積回路装置によれば、第１の差動伝送線路と第２の差動伝送線路を近接させて対向配置することなく電気的に結合させることができる。
請求項５の半導体集積回路装置によれば、信号受信用の半導体素子が必要とする信号を確実に第１の半導体集積回路素子から第２の半導体集積回路素子へ伝送することができる。
請求項６の半導体集積回路装置によれば、周波数特性を有しない状態のもとでデータを伝送ことができる。
請求項７の半導体集積回路装置によれば、１つの伝送線路から複数の伝送線路へデータ伝送することができる。
請求項８の半導体集積回路装置によれば、第１の半導体集積回路素子と第２の半導体集積回路素子との間のいずれからも他方の半導体集積回路装置にデータを伝送することができる。
請求項９の半導体集積回路装置によれば、信号送信用の半導体素子と信号受信用の半導体素子が隣接した構成の半導体集積回路素子にすることができると共に、他端に半導体素子を接続しない構成にすることもできる。
請求項１０の半導体集積回路装置によれば、第１及び第２の差動伝送線路を半導体集積回路素子と異なる層に形成できると共に、第１の差動伝送線路と第２の差動伝送線路を容易に近接させることができる。
請求項１１の半導体集積回路装置によれば、信号受信用の半導体素子を搭載する半導体集積回路素子に電源を設けることなく、信号受信用の半導体素子を動作させることができる。
請求項１２の半導体集積回路装置によれば、２値論理のデータを正確に復調することができる。
［第１の実施の形態］
図１は、本発明の第１の実施の形態に係る半導体集積回路装置を示す斜視図である。同図においては、内部に配置する各部材の配置をわかり易くするため、内部に配置する各部材を実線で示している。
図１は、本発明の第１の実施の形態に係る半導体集積回路装置を示す斜視図である。同図においては、内部に配置する各部材の配置をわかり易くするため、内部に配置する各部材を実線で示している。
（半導体集積回路装置の構成）
この半導体集積回路装置１００は、データを送出する差動信号送信素子１１を搭載した第１の半導体集積回路素子１と、データを受信する差動信号受信素子２１を搭載すると共に薄厚のシリコン等からなる誘電体４を介して第１の半導体集積回路素子１に積層された第２の半導体集積回路素子２とを備えて構成されている。なお、第１および第１の２の半導体集積回路素子１，２との間に誘電体４を設けずに空間としてもよい。
この半導体集積回路装置１００は、データを送出する差動信号送信素子１１を搭載した第１の半導体集積回路素子１と、データを受信する差動信号受信素子２１を搭載すると共に薄厚のシリコン等からなる誘電体４を介して第１の半導体集積回路素子１に積層された第２の半導体集積回路素子２とを備えて構成されている。なお、第１および第１の２の半導体集積回路素子１，２との間に誘電体４を設けずに空間としてもよい。
第１の半導体集積回路素子１は、誘電体４に面して差動信号送信素子１１の差動出力端子に接続されると共に平行に配置された所定長の一対の第１の差動伝送線路１２Ａ，１２Ｂと、第１の差動伝送線路１２Ａ，１２Ｂの終端間に接続された終端抵抗１３とを備えて構成されている。
終端抵抗１３は、第１の差動伝送線路１２Ａ，１２Ｂの特性インピーダンスに等しい値の抵抗である。これにより、第１の半導体集積回路素子１の差動伝送線路１２Ａ，１２Ｂは、擬似空中線のダミーロードと同様の原理で整合終端され、電磁界は近傍界で閉じられ、放射電磁界が生じない構成にできる。
第２の半導体集積回路素子２は、第１の差動伝送線路１２Ａ，１２Ｂと同一の長さを有して第１の差動伝送線路１２Ａ，１２Ｂに平行に重なる状態で誘電体４に面して配置され、かつ第１の差動伝送線路１２Ａ，１２Ｂの終端側に差動信号受信素子２１の差動入力端子が接続された一対の第２の差動伝送線路２２Ａ，２２Ｂと、差動信号受信素子２１の差動入力端子間に接続された終端抵抗２３とを備えて構成されている。
終端抵抗２３は、第２の差動伝送線路２２Ａ，２２Ｂの特性インピーダンスに等しい値の抵抗である。これにより、第２の半導体集積回路素子２の差動伝送線路２２Ａ，２２Ｂは、擬似空中線のダミーロードと同様の原理で整合終端され、電磁界は近傍界で閉じられ、放射電磁界が生じない構成にできる。
（データ復調回路の構成）
図２は、差動信号受信素子に接続されるデータ復調回路のブロック図である。データ復調回路３０は、差動信号受信素子２１の出力端に接続された第１，第２のスレッショルド検出手段３１，３２と、この第１，第２のスレッショルド検出手段３１，３２の両出力端に接続された論理反転手段３３とを備えて構成されている。
図２は、差動信号受信素子に接続されるデータ復調回路のブロック図である。データ復調回路３０は、差動信号受信素子２１の出力端に接続された第１，第２のスレッショルド検出手段３１，３２と、この第１，第２のスレッショルド検出手段３１，３２の両出力端に接続された論理反転手段３３とを備えて構成されている。
（データ復調回路の具体的構成）
図３は、図２に示したデータ復調回路の具体的な回路構成を示す回路図である。このデータ復調回路３０は、第１，第２のスレッショルド検出手段３１，３２としてのコンパレータ３４，３５と、論理反転手段３３としてのＲ-Ｓ（リセット・セット）フリップフロップ（ＲＳ−ＦＦ）回路３６とを備えて構成されている。
図３は、図２に示したデータ復調回路の具体的な回路構成を示す回路図である。このデータ復調回路３０は、第１，第２のスレッショルド検出手段３１，３２としてのコンパレータ３４，３５と、論理反転手段３３としてのＲ-Ｓ（リセット・セット）フリップフロップ（ＲＳ−ＦＦ）回路３６とを備えて構成されている。
コンパレータ３４，３５は、差動演算増幅器を用いて構成されており、コンパレータ３４の−入力端子には図示しない閾値設定回路から閾値ＶＴＨ１が入力され、コンパレータ３５の＋入力端子には上記閾値設定回路から閾値ＶＴＨ２が入力されている。また、コンパレータ３４の出力信号はＲＳフリップフロップ回路３６のＳ入力端子に入力され、コンパレータ３５の出力信号はＲＳフリップフロップ回路３６のＲ入力端子に入力されている。
なお、データ復調回路３０は、上記した回路構成に限定されるものではなく、例えば、結合部分の微分特性を元に戻す積分回路を用いて元の台形波を復調する構成も可能である。
（半導体集積回路装置及びデータ復調回路の動作）
図４は、差動信号受信素子の動作を示す波形図である。図１〜図４を参照して、第１の実施の形態における半導体集積回路装置及びデータ復調回路の動作を説明する。
図４は、差動信号受信素子の動作を示す波形図である。図１〜図４を参照して、第１の実施の形態における半導体集積回路装置及びデータ復調回路の動作を説明する。
差動信号送信素子１１から差動データ信号が出力されると、この差動データ信号は第１の差動伝送線路１２Ａ，１２Ｂに出力され、その終端に向かって進行し、整合負荷となる終端抵抗１３に到達する。
同時に、差動データ信号は、第１の差動伝送線路１２Ａ，１２Ｂを伝送する過程で、誘電体４により第２の差動伝送線路２２Ａ，２２Ｂとの間に主として存在している静電容量を介して第２の差動伝送線路２２Ａ，２２Ｂに伝達し、第２の差動伝送線路２２Ａ，２２Ｂを介して差動信号受信素子２１に入力すると共に、終端抵抗２３により終端される。
差動信号受信素子２１に入力された差動データ信号は差動信号受信素子２１で増幅された後、第１，第２のスレッショルド検出手段３１，３２に入力される。また、第１，第２のスレッショルド検出手段３１，３２には、閾値ＶＴＨ１，ＶＴＨ２が入力される。
図３の構成では、コンパレータ３１の＋入力端子及びコンパレータ３２の−入力端子に差動データ信号が入力され、コンパレータ３１の−入力端子及びコンパレータ３２の＋入力端子に閾値ＶＴＨ１，ＶＴＨ２が入力される。
差動信号受信素子２１が受信する信号は、半導体集積回路素子１，２間を結合する差動伝送線路１２Ａ，１２Ｂ，２２Ａ，２２Ｂの特性から、送信側からの信号の台形波を微分した形状になる。
このため、論理Ｌから論理Ｈへの変化点を第１のスレッショルド検出手段３１で閾値ＶＴＨ１を超えたことを検出し、また、論理Ｈから論理Ｌへの変化点を第２のスレッショルド検出手段３２でＶＴＨ２を超えたことを検出し、論理反転手段３３（ＲＳフリップフロップ回路３６）の出力を論理Ｌから論理Ｈへの変化点でＨに、また、論理Ｈから論理Ｌへの変化点でＬに変化させることにより、図４に示すように、元の２値論理（送信信号）を復調している。
［第２の実施の形態］
図５は、本発明の第２の実施の形態に係る半導体集積回路装置を示す断面図である。
図５は、本発明の第２の実施の形態に係る半導体集積回路装置を示す断面図である。
（半導体集積回路装置の構成）
本実施の形態は、第１の実施の形態において、第１，第２の半導体集積回路素子１，２のそれぞれに差動信号送信素子及び差動信号受信素子を設ける構成にしたものであり、その他の構成は第１の実施の形態と同様である。なお、第１および第１の２の半導体集積回路素子１，２との間に誘電体４を設けずに空間としてもよい。
本実施の形態は、第１の実施の形態において、第１，第２の半導体集積回路素子１，２のそれぞれに差動信号送信素子及び差動信号受信素子を設ける構成にしたものであり、その他の構成は第１の実施の形態と同様である。なお、第１および第１の２の半導体集積回路素子１，２との間に誘電体４を設けずに空間としてもよい。
第１の半導体集積回路素子１は、第１の差動伝送線路１２Ａ，１２Ｂが設けられたメタル配線層１５と、差動信号送信素子１１及び差動信号受信素子１４が設けられた半導体集積回路層１６とから構成されている。
第２の半導体集積回路素子２は、一端に差動信号受信素子２１及び終端抵抗２３が接続された第２の差動伝送線路２２Ａ，２２Ｂが設けられたメタル配線層２５と、差動信号受信素子２１と共に第２の差動伝送線路２２Ａ，２２Ｂの他端に接続された差動信号送信素子２４が設けられた半導体集積回路層２６とから構成されている。差動信号送信素子２４には、図２、図３に示したデータ復調回路３０と同様のデータ復調回路が接続されている。
第１の差動伝送線路１２Ａ，１２Ｂは、接続用電極１７Ａ〜１７Ｄを介して差動信号送信素子１１及び差動信号受信素子１４に接続されている。
第２の差動伝送線路２２Ａ，２２Ｂは、接続用電極２７Ａ〜２７Ｄを介して差動信号送信素子２４及び差動信号受信素子２１に接続されている。
（半導体集積回路装置の動作）
次に、第２の実施の形態における半導体集積回路装置の動作を説明する。
次に、第２の実施の形態における半導体集積回路装置の動作を説明する。
（差動信号送信素子１１から差動信号受信素子２１への伝送）
差動信号送信素子１１から差動データ信号が出力されると、この差動データ信号は接続用電極１７Ａ，１７Ｂを介して第１の差動伝送線路１２Ａ，１２Ｂに出力され、その終端に向かって進行した後、接続用電極１７Ｃ，１７Ｄを介して終端抵抗１３で終端されると共に差動信号受信素子１４に入力される。
差動信号送信素子１１から差動データ信号が出力されると、この差動データ信号は接続用電極１７Ａ，１７Ｂを介して第１の差動伝送線路１２Ａ，１２Ｂに出力され、その終端に向かって進行した後、接続用電極１７Ｃ，１７Ｄを介して終端抵抗１３で終端されると共に差動信号受信素子１４に入力される。
なお、差動信号受信素子１４においては、差動信号送信素子１１からの差動データ信号を受信することも、受信を拒否することも可能である。
同時に、差動信号送信素子１１からの差動データ信号は、第１の差動伝送線路１２Ａ，１２Ｂを伝送する過程で、誘電体４により第２の差動伝送線路２２Ａ，２２Ｂとの間に主として静電容量が存在していることから、第２の差動伝送線路２２Ａ，２２Ｂに伝達し、接続用電極２７Ｃ，２７Ｄを介して差動信号受信素子２１に入力する。
差動信号受信素子２１に入力した差動データ信号は、差動信号受信素子２１で増幅された後、図２、図３に示したデータ復調回路３０により第１の実施の形態で説明した処理が行われる。
（差動信号送信素子２４から差動信号受信素子１４への伝送）
次に、差動信号送信素子２４から差動データ信号が出力されると、この差動データ信号は、接続用電極２７Ａ，２７Ｂを介して第２の差動伝送線路２２Ａ，２２Ｂに出力され、その終端に向かって進行し、接続用電極２７Ｃ，２７Ｄを介して終端抵抗２３で終端されると共に差動信号受信素子２１に入力される。
次に、差動信号送信素子２４から差動データ信号が出力されると、この差動データ信号は、接続用電極２７Ａ，２７Ｂを介して第２の差動伝送線路２２Ａ，２２Ｂに出力され、その終端に向かって進行し、接続用電極２７Ｃ，２７Ｄを介して終端抵抗２３で終端されると共に差動信号受信素子２１に入力される。
なお、差動信号受信素子２１においては、差動信号送信素子２４からの差動データ信号を受信することも、拒否することも可能である。
同時に、差動信号送信素子２４からの差動データ信号は、第２の差動伝送線路２２Ａ，２２Ｂを伝送する過程で、誘電体４により第１の差動伝送線路１２Ａ，１２Ｂとの間に存在している静電容量を介して第１の差動伝送線路１２Ａ，１２Ｂに伝達し、接続用電極１７Ｃ，１７Ｄを介して差動信号受信素子１４に入力する。
差動信号受信素子１４に入力された差動データ信号は、差動信号受信素子１４で増幅された後、図２、図３に示したデータ復調回路３０と同様のデータ復調回路により、第１の実施の形態で説明した処理が行われる。
［第３の実施の形態］
図６は、本発明の第３の実施の形態に係る半導体集積回路装置を示す断面図である。
図６は、本発明の第３の実施の形態に係る半導体集積回路装置を示す断面図である。
（半導体集積回路装置の構成）
本実施の形態は、第２の実施の形態において、第２の半導体集積回路素子２に誘電体５を介して第３の半導体集積回路素子３を積層すると共に、第１，第２の半導体集積回路素子１，２の層構造及び素子配置を変更し、更に、第２の半導体集積回路素子２に差動信号送信素子、差動伝送線路及び差動信号受信素子を増設したものであり、その他の構成は第２の実施の形態と同様である。なお、第１および第１の２の半導体集積回路素子１，２との間に誘電体４を設けずに空間としてもよく、第２および第３の２の半導体集積回路素子２，３との間に誘電体５を設けずに空間としてもよい。
本実施の形態は、第２の実施の形態において、第２の半導体集積回路素子２に誘電体５を介して第３の半導体集積回路素子３を積層すると共に、第１，第２の半導体集積回路素子１，２の層構造及び素子配置を変更し、更に、第２の半導体集積回路素子２に差動信号送信素子、差動伝送線路及び差動信号受信素子を増設したものであり、その他の構成は第２の実施の形態と同様である。なお、第１および第１の２の半導体集積回路素子１，２との間に誘電体４を設けずに空間としてもよく、第２および第３の２の半導体集積回路素子２，３との間に誘電体５を設けずに空間としてもよい。
即ち、第１の半導体集積回路素子１は、誘電体４側に配設された背面配線層１０１と、背面配線層１０１上に順次設けられた半導体集積回路層１０２及びメタル配線層１０３とからなる積層構造になっている。
背面配線層１０１は、第１の差動伝送線路１２Ａ，１２Ｂを備えている。
半導体集積回路層１０２は、第１の差動伝送線路１２Ａ，１２Ｂに一端が接続された貫通電極４１Ａ，４１Ｂ，４１Ｃ，４１Ｄと、貫通電極４１Ａ，４１Ｂの他端に接続された差動信号送信素子１１と、貫通電極４１Ｃ，４１Ｄの他端に接続された差動信号受信素子１４及び差動信号受信素子１４の差動入力端子間に接続された終端抵抗１３を備えている。
メタル配線層１０３には、貫通電極４１Ａ〜４１Ｄに接続された接続用電極１７Ａ，１７Ｂ，１７Ｃ，１７Ｄが設けられている。
また、第２の半導体集積回路素子２は、誘電体５側に配設された背面配線層２０１と、背面配線層２０１上に順次設けられた半導体集積回路層２０２及びメタル配線層２０３とからなる積層構造になっている。
背面配線層２０１は、誘電体５に面して設けられた第３の差動伝送線路４２Ａ，４２Ｂを備えている。
半導体集積回路層２０２は、差動信号受信素子２１と、差動信号送信素子２４，４３と、差動信号受信素子４４と、貫通電極４５Ａ，４５Ｂ，４５Ｃ，４５Ｄと、差動信号送信素子２１，４３の各差動入力端子間に接続された終端抵抗２３，４６とを備えている。
メタル配線層２０３は、第１の差動伝送線路１２Ａ，１２Ｂに対向配置された第２の差動伝送線路２２Ａ，２２Ｂと、第２の差動伝送線路２２Ａ，２２Ｂの両端に接続された接続用電極２７Ａ，２７Ｂ，２７Ｃ，２７Ｄと、差動信号送信素子４３及び差動信号受信素子４４に接続された接続用電極４７Ａ，４７Ｂ，４７Ｃ，４７Ｄとを備えている。
第３の半導体集積回路素子３は、誘電体５側に配設された背面配線層３０１と、背面配線層３０１上に積層された半導体集積回路層３０２とからなる。
背面配線層３０１には、第３の差動伝送線路４２Ａ，４２Ｂに対面配置された第４の差動伝送線路４９Ａ，４９Ｂと、この第４の差動伝送線路４９Ａ，４９Ｂの両端に接続された接続用電極５０Ａ，５０Ｂ，５０Ｃ，５０Ｄとを備えている。
半導体集積回路層３０２は、接続用電極５０Ａ，５０Ｂに接続された差動信号送信素子５１と、接続用電極５０Ｃ，５０Ｄに接続された差動信号受信素子５２と、差動信号受信素子５２の差動入力端子間に接続された終端抵抗５３とを備えている。
（半導体集積回路装置の動作）
次に、第３の実施の形態における半導体集積回路装置の動作を説明する。
次に、第３の実施の形態における半導体集積回路装置の動作を説明する。
（差動信号送信素子１１から差動信号受信素子２１への伝送）
第１の半導体集積回路素子１の差動信号送信素子１１から差動データ信号が出力されると、この差動データ信号は接続用電極１７Ａ，１７Ｂ及び貫通電極４１Ａ，４１Ｂを介して第１の差動伝送線路１２Ａ，１２Ｂに出力され、その終端に向かって進行した後、貫通電極４１Ｃ，４１Ｄ及び接続用電極１７Ｃ，１７Ｄを介して終端抵抗１３で終端されると共に、差動信号受信素子１４に入力される。
第１の半導体集積回路素子１の差動信号送信素子１１から差動データ信号が出力されると、この差動データ信号は接続用電極１７Ａ，１７Ｂ及び貫通電極４１Ａ，４１Ｂを介して第１の差動伝送線路１２Ａ，１２Ｂに出力され、その終端に向かって進行した後、貫通電極４１Ｃ，４１Ｄ及び接続用電極１７Ｃ，１７Ｄを介して終端抵抗１３で終端されると共に、差動信号受信素子１４に入力される。
なお、差動信号受信素子１４においては、差動信号送信素子１１からの差動データ信号を受信することも、受信を拒否することも可能である。
同時に、差動信号送信素子１１からの差動データ信号は、第１の差動伝送線路１２Ａ，１２Ｂを伝送する過程で、誘電体４により第２の差動伝送線路２２Ａ，２２Ｂとの間に存在している静電容量を介して第２の差動伝送線路２２Ａ，２２Ｂに伝達し、接続用電極２７Ｃ，２７Ｄを介して差動信号受信素子２１に入力する。
差動信号受信素子２１に入力した差動データ信号は、差動信号受信素子２１で増幅された後、図２、図３に示したデータ復調回路３０により、第１の実施の形態で説明した処理が行われる。
（差動信号送信素子２４から差動信号受信素子１４への伝送）
次に、第２の半導体集積回路素子２の差動信号送信素子２４から差動データ信号が出力されると、この差動データ信号は、接続用電極２７Ａ，２７Ｂを介して第２の差動伝送線路２２Ａ，２２Ｂに出力され、終端に向かって進行した後、接続用電極２７Ｃ，２７Ｄを介して終端抵抗２３で終端されると共に、差動信号受信素子２１に入力される。
次に、第２の半導体集積回路素子２の差動信号送信素子２４から差動データ信号が出力されると、この差動データ信号は、接続用電極２７Ａ，２７Ｂを介して第２の差動伝送線路２２Ａ，２２Ｂに出力され、終端に向かって進行した後、接続用電極２７Ｃ，２７Ｄを介して終端抵抗２３で終端されると共に、差動信号受信素子２１に入力される。
なお、差動信号受信素子２１においては、差動信号送信素子２４からの差動データ信号を受信することも、受信を拒否することも可能である。
同時に、差動信号送信素子２４からの差動データ信号は、第２の差動伝送線路２２Ａ，２２Ｂを伝送する過程で、誘電体４により第１の差動伝送線路１２Ａ，１２Ｂとの間に主として存在している静電容量を介して第１の差動伝送線路１２Ａ，１２Ｂに伝達し、貫通電極４１Ｃ，４１Ｄ及び接続用電極１７Ｃ，１７Ｄを介して差動信号受信素子１４に入力する。
差動信号受信素子１４に入力した差動データ信号は、差動信号受信素子１４で増幅された後、図２、図３に示したデータ復調回路３０と同様のデータ復調回路により、第１の実施の形態で説明した処理が行われる。
（差動信号送信素子４３から差動信号受信素子５２への伝送）
次に、差動信号送信素子４３から差動データ信号が出力されると、この差動データ信号は、接続用電極４７Ａ，４７Ｂ及び貫通電極４５Ａ，４５Ｂを介して第３の差動伝送線路４２Ａ，４２Ｂに出力され、その終端に向かって進行した後、貫通電極４５Ｃ，４５Ｄ及び接続用電極４７Ｃ，４７Ｄを介して終端抵抗４６で終端されると共に、差動信号受信素子４４に入力される。
次に、差動信号送信素子４３から差動データ信号が出力されると、この差動データ信号は、接続用電極４７Ａ，４７Ｂ及び貫通電極４５Ａ，４５Ｂを介して第３の差動伝送線路４２Ａ，４２Ｂに出力され、その終端に向かって進行した後、貫通電極４５Ｃ，４５Ｄ及び接続用電極４７Ｃ，４７Ｄを介して終端抵抗４６で終端されると共に、差動信号受信素子４４に入力される。
同時に、差動信号送信素子４３からの差動データ信号は、第３の差動伝送線路４２Ａ，４２Ｂを伝送する過程で、誘電体５により第４の差動伝送線路４９Ａ，４９Ｂとの間に存在している静電容量を介して第４の差動伝送線路４９Ａ，４９Ｂに伝達し、接続用電極５０Ｃ，５０Ｄを介して差動信号受信素子５２に入力する。
差動信号受信素子５２に入力した差動データ信号は、差動信号受信素子５２で増幅された後、図２、図３に示したデータ復調回路３０と同様のデータ復調回路により、第１の実施の形態で説明した処理が行われる。
（差動信号送信素子５１から差動信号受信素子４４への伝送）
次に、差動信号送信素子５１から差動データ信号が出力されると、この差動データ信号は、接続用電極５０Ａ，５０Ｂを介して第４の差動伝送線路４９Ａ，４９Ｂに出力され、終端に向かって進行した後、接続用電極５０Ｃ，５０Ｄを介して終端抵抗５３で終端されると共に、差動信号受信素子５２に入力される。
次に、差動信号送信素子５１から差動データ信号が出力されると、この差動データ信号は、接続用電極５０Ａ，５０Ｂを介して第４の差動伝送線路４９Ａ，４９Ｂに出力され、終端に向かって進行した後、接続用電極５０Ｃ，５０Ｄを介して終端抵抗５３で終端されると共に、差動信号受信素子５２に入力される。
なお、差動信号受信素子５２においては、差動信号送信素子５１からの差動データ信号を受信することも、受信を拒否することも可能である。
同時に、差動信号送信素子５１からの差動データ信号は、第４の差動伝送線路４９Ａ，４９Ｂを伝送する過程で、誘電体５により第３の差動伝送線路４２Ａ，４２Ｂとの間に存在している静電容量を介して第３の差動伝送線路４２Ａ，４２Ｂに伝達し、貫通電極４５Ｃ，４５Ｄ及び接続用電極４７Ｃ，４７Ｄを介して差動信号受信素子４４に入力する。
差動信号受信素子４４に入力した差動データ信号は、差動信号受信素子４４で増幅された後、図２、図３に示したデータ復調回路３０と同様のデータ復調回路により、第１の実施の形態で説明した処理が行われる。
以上のように、半導体集積回路装置１００は、半導体集積回路素子が何層になっても、層間で双方向のデータ伝送が行えるようになっている。
［第４の実施の形態］
図７は、本発明の第４の実施の形態に係る半導体集積回路装置を示す断面図である。
図７は、本発明の第４の実施の形態に係る半導体集積回路装置を示す断面図である。
（半導体集積回路装置の構成）
この半導体集積回路装置１００は、第２の実施の形態と同様に、第１〜第３の半導体集積回路素子１〜３を積層した構成を有するが、メタル配線層が対面する配置にせず、半導体集積回路層とメタル配線層が交互になるように配置したものである。そして、第１〜第３の半導体集積回路素子１〜３のメタル配線層は、共に上側に配置されている。なお、第１および第１の２の半導体集積回路素子１，２との間に誘電体４を設けずに空間としてもよく、第２および第３の２の半導体集積回路素子２，３との間に誘電体５を設けずに空間としてもよい。
この半導体集積回路装置１００は、第２の実施の形態と同様に、第１〜第３の半導体集積回路素子１〜３を積層した構成を有するが、メタル配線層が対面する配置にせず、半導体集積回路層とメタル配線層が交互になるように配置したものである。そして、第１〜第３の半導体集積回路素子１〜３のメタル配線層は、共に上側に配置されている。なお、第１および第１の２の半導体集積回路素子１，２との間に誘電体４を設けずに空間としてもよく、第２および第３の２の半導体集積回路素子２，３との間に誘電体５を設けずに空間としてもよい。
即ち、第１の半導体集積回路素子１は、差動信号送信素子１１及び差動信号受信素子１４を備えた半導体集積回路層１０４と、前記各実施の形態に比べて線幅を大きくし、かつ長さを延ばした第１の差動伝送線路５５Ａ，５５Ｂ、及び第１の差動伝送線路５５Ａ，５５Ｂの両端に接続された接続用電極５６Ａ，５６Ｂ，５６Ｃ，５６Ｄを備えたメタル配線層１０５とを積層して構成されている。
第２の半導体集積回路素子２は、差動信号受信素子２１及び差動信号送信素子２４を備えた半導体集積回路層２０４と、第１の差動伝送線路５５Ａ，５５Ｂと同様の形状を有する第２の差動伝送線路５７Ａ，５７Ｂ及び第２の差動伝送線路５７Ａ，５７Ｂの両端に接続された接続用電極５８Ａ，５８Ｂ，５８Ｃ，５８Ｄを備えたメタル配線層２０５とを積層して構成されている。
また、第３の半導体集積回路素子３は、差動信号送信素子５２及び差動信号受信素子５１を備えた半導体集積回路層３０３と、第１の差動伝送線路５５Ａ，５５Ｂと同様の形状を有する第３の差動伝送線路５９Ａ，５９Ｂ及び第３の差動伝送線路５９Ａ，５９Ｂの両端に接続された接続用電極６０Ａ，６０Ｂ，６０Ｃ，６０Ｄを備えた背面配線層３０４とを積層して構成されている。
なお、図７においては、差動信号受信素子１４，２１，５２のそれぞれの差動信号入力端子に接続される各終端抵抗の図示を省略している。
（半導体集積回路装置の動作）
次に、第４の実施の形態における半導体集積回路装置の動作を説明する。
次に、第４の実施の形態における半導体集積回路装置の動作を説明する。
（差動信号送信素子１１から差動信号受信素子２１への伝送）
第１の半導体集積回路素子１の差動信号送信素子１１から差動データ信号が出力されると、この差動データ信号は接続用電極５６Ａ，５６Ｂを介して第１の差動伝送線路５５Ａ，５５Ｂに出力され、その終端に向かって進行した後、接続用電極５６Ｃ，５６Ｄを介して終端抵抗で終端されると共に差動信号受信素子１４に入力される。
第１の半導体集積回路素子１の差動信号送信素子１１から差動データ信号が出力されると、この差動データ信号は接続用電極５６Ａ，５６Ｂを介して第１の差動伝送線路５５Ａ，５５Ｂに出力され、その終端に向かって進行した後、接続用電極５６Ｃ，５６Ｄを介して終端抵抗で終端されると共に差動信号受信素子１４に入力される。
なお、差動信号受信素子１４においては、差動信号送信素子１１からの差動データ信号を受信することも、受信を拒否することも可能である。
同時に、第１の差動伝送線路５５Ａ，５５Ｂと第２の差動伝送線路５７Ａ，５７Ｂの間には、主として誘導結合が存在しているため、差動信号送信素子１１からの差動データ信号は、第１の差動伝送線路５５Ａ，５５Ｂから第２の差動伝送線路５７Ａ，５７Ｂに伝達し、接続用電極５８Ｃ，５８Ｄを介して差動信号受信素子２１に伝送される。
第１の差動伝送線路５５Ａ，５５Ｂ及び第２の差動伝送線路５７Ａ，５７Ｂとの間の結合を成す電磁界の広がりは、各々の半導体集積回路素子内部の個々の機能素子の動作に関わる電磁界の広がりに対して１桁以上大きいため、半導体集積回路素子１〜３の内部動作に影響を与えることはない。
差動信号受信素子２１に入力された差動データ信号は、差動信号受信素子２１で増幅された後、図２、図３に示したデータ復調回路３０により、第１の実施の形態で説明した処理が行われる。
（差動信号送信素子２４から差動信号受信素子１４への伝送）
次に、第２の半導体集積回路素子２の差動信号送信素子２４から差動データ信号が出力されると、この差動データ信号は、接続用電極５８Ａ，５８Ｂを介して第２の差動伝送線路５７Ａ，５７Ｂに出力され、その終端に向かって進行し、接続用電極５８Ｃ，５８Ｄを介して差動信号受信素子２１に伝送される。
次に、第２の半導体集積回路素子２の差動信号送信素子２４から差動データ信号が出力されると、この差動データ信号は、接続用電極５８Ａ，５８Ｂを介して第２の差動伝送線路５７Ａ，５７Ｂに出力され、その終端に向かって進行し、接続用電極５８Ｃ，５８Ｄを介して差動信号受信素子２１に伝送される。
なお、差動信号受信素子２１においては、差動信号送信素子２４からの差動データ信号を受信することも、受信を拒否することも可能である。
同時に、第２の差動伝送線路５７Ａ，５７Ｂと第１の差動伝送線路５５Ａ，５５Ｂの間には、主として誘導結合が存在しているため、差動信号送信素子２４からの差動データ信号は、第２の差動伝送線路５７Ａ，５７Ｂから第１の差動伝送線路５５Ａ，５５Ｂに伝達し、接続用電極５６Ｃ，５６Ｄを介して差動信号受信素子１４に伝送される。
差動信号受信素子１４に入力した差動データ信号は、差動信号受信素子１４で増幅された後、図２、図３に示したデータ復調回路３０と同様のデータ復調回路により、第１の実施の形態で説明した処理が行われる。
第２の半導体集積回路素子２と第３の半導体集積回路素子３との間の通信も同様にして行われる。
なお、第４の実施の形態においては、半導体回路素子の積層数は３個に限定されるものではなく、任意の数にすることができる。
［第５の実施の形態］
図８は、本発明の第５の実施の形態に係る半導体集積回路装置を示す接続図である。なお、図８においては、メタル配線層、半導体集積回路層及び誘電体の図示を省略している。また、誘電体を設けずに空間としてもよい。
図８は、本発明の第５の実施の形態に係る半導体集積回路装置を示す接続図である。なお、図８においては、メタル配線層、半導体集積回路層及び誘電体の図示を省略している。また、誘電体を設けずに空間としてもよい。
図８の半導体集積回路装置１００は、図５に示した第２の実施の形態において、差動信号受信素子２１と差動信号送信素子２４の配置を入れ換えたものである。以下に、信号伝送について説明する。
（半導体集積回路装置の動作）
（差動信号送信素子１１から差動信号受信素子２１への伝送）
差動信号送信素子１１から差動データ信号が出力されると、この差動データ信号は第１の差動伝送線路１２Ａ，１２Ｂに出力され、その終端に向かって進行した後、終端抵抗１３で終端されると共に差動信号受信素子１４に入力される。
（差動信号送信素子１１から差動信号受信素子２１への伝送）
差動信号送信素子１１から差動データ信号が出力されると、この差動データ信号は第１の差動伝送線路１２Ａ，１２Ｂに出力され、その終端に向かって進行した後、終端抵抗１３で終端されると共に差動信号受信素子１４に入力される。
なお、差動信号受信素子１４においては、差動信号送信素子１１からの差動データ信号を受信することも、受信を拒否することも可能である。
同時に、差動信号送信素子１１からの差動データ信号は、第１の差動伝送線路１２Ａ，１２Ｂと第２の差動伝送線路２２Ａ，２２Ｂの間の静電結合を介して第２の差動伝送線路２２Ａ，２２Ｂに伝達し、終端抵抗２３で終端されると共に差動信号受信素子２１に入力する。
差動信号受信素子２１に入力した差動データ信号は、差動信号受信素子２１で増幅された後、図２、図３に示したデータ復調回路３０により第１の実施の形態で説明した処理が行われる。
（差動信号送信素子２４から差動信号受信素子１４への伝送）
次に、差動信号送信素子２４から差動データ信号が出力されると、この差動データ信号は、第２の差動伝送線路２２Ａ，２２Ｂへ出力され、その終端に向かって進行し、終端抵抗２３で終端されると共に差動信号受信素子２１に入力される。
次に、差動信号送信素子２４から差動データ信号が出力されると、この差動データ信号は、第２の差動伝送線路２２Ａ，２２Ｂへ出力され、その終端に向かって進行し、終端抵抗２３で終端されると共に差動信号受信素子２１に入力される。
なお、差動信号受信素子２１においては、差動信号送信素子２４からの差動データ信号を受信することも、拒否することも可能である。
同時に、差動信号送信素子２４からの差動データ信号は、第２の差動伝送線路２２Ａ，２２Ｂに静電結合された第１の差動伝送線路１２Ａ，１２Ｂに伝達し、差動信号受信素子１４に入力する。
差動信号受信素子１４に入力された差動データ信号は、差動信号受信素子１４で増幅された後、図２、図３に示したデータ復調回路３０と同様のデータ復調回路により、第１の実施の形態で説明した処理が行われる。
［第６の実施の形態］
図９は、本発明の第６の実施の形態に係る半導体集積回路装置を示す接続図である。なお、図９においては、メタル配線層、半導体集積回路層及び誘電体の図示を省略している。また、誘電体を設けずに空間としてもよい。
図９は、本発明の第６の実施の形態に係る半導体集積回路装置を示す接続図である。なお、図９においては、メタル配線層、半導体集積回路層及び誘電体の図示を省略している。また、誘電体を設けずに空間としてもよい。
図９の半導体集積回路装置１００は、図８に示す第５の実施の形態の構成において、第１の差動伝送線路１２Ａ，１２Ｂ及び第２の差動伝送線路２２Ａ，２２Ｂの各一端間に終端抵抗１８，２８を接続し、第１の差動伝送線路１２Ａ，１２Ｂの他端に差動信号送信素子１１と差動信号受信素子１４を並列接続すると共に、第２の差動伝送線路２２Ａ，２２Ｂの他端に差動信号送信素子２４と差動信号受信素子２１を並列接続する構成にしたものである。以下に、信号伝送について説明する。
（半導体集積回路装置の動作）
（差動信号送信素子１１から差動信号受信素子２１への伝送）
差動信号送信素子１１から差動データ信号が出力されると、この差動データ信号は終端抵抗１３及び差動信号受信素子１４に印加されると共に、第１の差動伝送線路１２Ａ，１２Ｂへ出力され、その終端に向かって進行した後、終端抵抗１８で終端される。
（差動信号送信素子１１から差動信号受信素子２１への伝送）
差動信号送信素子１１から差動データ信号が出力されると、この差動データ信号は終端抵抗１３及び差動信号受信素子１４に印加されると共に、第１の差動伝送線路１２Ａ，１２Ｂへ出力され、その終端に向かって進行した後、終端抵抗１８で終端される。
なお、差動信号受信素子１４においては、差動信号送信素子１１からの差動データ信号を受信することも、拒否することも可能である。
同時に、差動信号送信素子１１からの差動データ信号は、第１の差動伝送線路１２Ａ，１２Ｂに主として静電結合された第２の差動伝送線路２２Ａ，２２Ｂへ伝達し、両端に向かって進行する。第２の差動伝送線路２２Ａ，２２Ｂの右側端で終端抵抗２８により終端され、左側端で終端抵抗２３により終端されると共に差動信号受信素子２１に入力する。
差動信号受信素子２１に入力した差動データ信号は、差動信号受信素子２１で増幅された後、図２、図３に示したデータ復調回路３０により第１の実施の形態で説明した処理が行われる。
（差動信号送信素子２４から差動信号受信素子１４への伝送）
次に、差動信号送信素子２４から出力された差動データ信号は、終端抵抗２３及び差動信号受信素子２１に印加されると共に、第２の差動伝送線路２２Ａ，２２Ｂを介して終端抵抗２８で終端される。
次に、差動信号送信素子２４から出力された差動データ信号は、終端抵抗２３及び差動信号受信素子２１に印加されると共に、第２の差動伝送線路２２Ａ，２２Ｂを介して終端抵抗２８で終端される。
なお、差動信号受信素子２１においては、差動信号送信素子２４からの差動データ信号を受信することも、拒否することも可能である。
同時に、差動信号送信素子２４からの差動データ信号は、第２の差動伝送線路２２Ａ，２２Ｂに主として静電結合された第１の差動伝送線路１２Ａ，１２Ｂの両端に向かって進行する。第１の差動伝送線路１２Ａ，１２Ｂの右側端で終端抵抗１８により終端され、更に、左側端で終端抵抗１３により終端されると共に差動信号受信素子１４に入力する。
差動信号受信素子１４に入力された差動データ信号は、差動信号受信素子１４で増幅された後、図２、図３に示したデータ復調回路３０と同様のデータ復調回路により、第１の実施の形態で説明した処理が行われる。
［第７の実施の形態］
図１０は、本発明の第７の実施の形態に係る半導体集積回路装置を示す接続図である。なお、図１０においても、メタル配線層、半導体集積回路層及び誘電体の図示を省略している。また、誘電体を設けずに空間としてもよい。
図１０は、本発明の第７の実施の形態に係る半導体集積回路装置を示す接続図である。なお、図１０においても、メタル配線層、半導体集積回路層及び誘電体の図示を省略している。また、誘電体を設けずに空間としてもよい。
図１０の半導体集積回路装置１００は、図９に示す第６の実施の形態の構成において、差動信号送信素子１１、終端抵抗１３及び差動信号受信素子１４と、終端抵抗１８を交換したものである。以下に、信号伝送について説明する。
（半導体集積回路装置の動作）
（差動信号送信素子１１から差動信号受信素子２１への伝送）
差動信号送信素子１１から差動データ信号が出力されると、この差動データ信号は終端抵抗１３及び差動信号受信素子１４に印加されると共に、第１の差動伝送線路１２Ａ，１２Ｂに出力され、その終端に向かって進行した後、終端抵抗１８で終端される。
（差動信号送信素子１１から差動信号受信素子２１への伝送）
差動信号送信素子１１から差動データ信号が出力されると、この差動データ信号は終端抵抗１３及び差動信号受信素子１４に印加されると共に、第１の差動伝送線路１２Ａ，１２Ｂに出力され、その終端に向かって進行した後、終端抵抗１８で終端される。
なお、差動信号受信素子１４においては、差動信号送信素子１１からの差動データ信号を受信することも、拒否することも可能である。
同時に、差動信号送信素子１１からの差動データ信号は、第１の差動伝送線路１２Ａ，１２Ｂに主として静電結合された第２の差動伝送線路２２Ａ，２２Ｂへ伝達し、両端に向かって進行する。第２の差動伝送線路２２Ａ，２２Ｂの右側端で終端抵抗２８により終端され、更に、左側端で終端抵抗２３により終端されると共に差動信号受信素子２１に入力する。
差動信号受信素子２１に入力した差動データ信号は、差動信号受信素子２１で増幅された後、図２、図３に示したデータ復調回路３０により第１の実施の形態で説明した処理が行われる。
（差動信号送信素子２４から差動信号受信素子１４への伝送）
次に、差動信号送信素子２４から差動データ信号が出力されると、この差動データ信号は、終端抵抗２３及び差動信号受信素子２１に印加されると共に、第２の差動伝送線路２２Ａ，２２Ｂを介して終端抵抗２８で終端される。
次に、差動信号送信素子２４から差動データ信号が出力されると、この差動データ信号は、終端抵抗２３及び差動信号受信素子２１に印加されると共に、第２の差動伝送線路２２Ａ，２２Ｂを介して終端抵抗２８で終端される。
なお、差動信号受信素子２１においては、差動信号送信素子２４から差動データ信号を受信することも、拒否することも可能である。
同時に、差動信号送信素子２４からの差動データ信号は、第２の差動伝送線路２２Ａ，２２Ｂに主として静電結合された第１の差動伝送線路１２Ａ，１２Ｂの両端に向かって進行する。第１の差動伝送線路１２Ａ，１２Ｂの左側端で終端抵抗１８により終端され、更に、右側端で終端抵抗１３により終端されると共に差動信号受信素子１４に入力する。
差動信号受信素子１４に入力された差動データ信号は、差動信号受信素子１４で増幅された後、図２、図３に示したデータ復調回路３０と同様のデータ復調回路により、第１の実施の形態で説明した処理が行われる。
［第８の実施の形態］
図１１は、本発明の第８の実施の形態に係る半導体集積回路装置を示す接続図である。本実施の形態は、第１の差動伝送線路１２Ａ，１２Ｂを前記各実施の形態に比べて長くし、更に、図５の第２の実施の形態に示した第２の半導体集積回路素子２における各部材の３組分からなる第５〜第７の差動伝送線路８０Ａ，８０Ｂ，８１Ａ，８１Ｂ，８２Ａ，８２Ｂを第１の差動伝送線路１２Ａ，１２Ｂに対向させて所定間隔に配置したものである。
図１１は、本発明の第８の実施の形態に係る半導体集積回路装置を示す接続図である。本実施の形態は、第１の差動伝送線路１２Ａ，１２Ｂを前記各実施の形態に比べて長くし、更に、図５の第２の実施の形態に示した第２の半導体集積回路素子２における各部材の３組分からなる第５〜第７の差動伝送線路８０Ａ，８０Ｂ，８１Ａ，８１Ｂ，８２Ａ，８２Ｂを第１の差動伝送線路１２Ａ，１２Ｂに対向させて所定間隔に配置したものである。
そして、第５の差動伝送線路８０Ａ，８０Ｂの両端に差動信号送信素子９１Ａ及び差動信号受信素子９２Ａを接続し、第６の差動伝送線路８１Ａ，８１Ｂの両端に差動信号送信素子９１Ｂ及び差動信号受信素子９２Ｂを接続し、第７の差動伝送線路８２Ｂ，８２Ｂの両端に差動信号送信素子９１Ｃ及び差動信号受信素子９２Ｃを接続している。また、差動信号受信素子９２Ａ〜９２Ｃのそれぞれの差動入力端子は、終端抵抗９０Ａ〜９０Ｃが接続されている。
なお、図１１においては、差動信号送信素子９１Ａ〜９１Ｃを左側に配置し、差動信号受信素子９２Ａ〜９２Ｃを右側に配置しているが、逆に、差動信号送信素子９１Ａ〜９１Ｃと差動信号受信素子９２Ａ〜９２Ｃを入れ換えた構成にすることもできる。
（半導体集積回路装置の動作）
次に、半導体集積回路装置１００の動作について説明する。
次に、半導体集積回路装置１００の動作について説明する。
（差動信号送信素子１１から差動信号受信素子２１への伝送）
差動信号送信素子１１から第１の差動伝送線路１２Ａ，１２Ｂに差動データ信号が出力されると、この差動データ信号は、その終端に向かって進行した後、終端抵抗１３で終端されると共に差動信号受信素子１４に入力される。
差動信号送信素子１１から第１の差動伝送線路１２Ａ，１２Ｂに差動データ信号が出力されると、この差動データ信号は、その終端に向かって進行した後、終端抵抗１３で終端されると共に差動信号受信素子１４に入力される。
なお、差動信号受信素子１４においては、差動信号送信素子１１からの差動データ信号を受信することも、拒否することも可能である。
同時に、差動信号送信素子１１からの差動データ信号は、第１の差動伝送線路１２Ａ，１２Ｂに主として静電結合された第５〜第７の差動伝送線路８０Ａ，８０Ｂ，８１Ａ，８１Ｂ，８２Ａ，８２Ｂへ伝達し、それぞれの差動伝送線路の両端に向かって進行する。
第５の差動伝送線路８０Ａ，８０Ｂにおいては、終端で終端抵抗９０Ａにより終端されると共に差動信号受信素子９２Ａに入力する。同様に、第６の差動伝送線路８１Ａ，８１Ｂにおいては、終端で終端抵抗９０Ｂにより終端されると共に差動信号受信素子９２Ｂに入力し、第７の差動伝送線路８２Ａ，８２Ｂにおいては、終端で終端抵抗９０Ｃにより終端されると共に差動信号受信素子９２Ｃに入力する。
なお、差動信号受信素子９２Ａ〜９２Ｃにおいては、差動信号を必ずしも受信する必要はなく、受信する動作モードにあるときに受信を行う。
差動信号受信素子９２Ａに入力した差動データ信号は、差動信号受信素子９２Ａで増幅された後、図２、図３に示したデータ復調回路３０により第１の実施の形態で説明した処理が行われる。
差動信号受信素子９２Ｂ，９２Ｃにおいても、差動信号受信素子９２Ａと同様に増幅及び復調処理が実施される。
（差動信号送信素子９１Ａから差動信号受信素子１４への伝送）
差動信号送信素子９１Ａから差動データ信号が出力された場合、
第５の差動伝送線路８０Ａ，９０Ｂを介して終端抵抗９０Ａで終端されると共に差動信号受信素子９２Ａに印加される。
差動信号送信素子９１Ａから差動データ信号が出力された場合、
第５の差動伝送線路８０Ａ，９０Ｂを介して終端抵抗９０Ａで終端されると共に差動信号受信素子９２Ａに印加される。
なお、差動信号受信素子９２Ａにおいては、差動信号送信素子９１Ａから差動データ信号を受信することも、拒否することも可能である。
同時に、差動信号送信素子９１Ａからの差動データ信号は、第２の差動伝送線路８０Ａ，８０Ｂに主として静電結合された第１の差動伝送線路１２Ａ，１２Ｂの終端に向かって進行する。差動データ信号は、第１の差動伝送線路１２Ａ，１２Ｂの左側端で終端抵抗１３により終端されると共に差動信号受信素子１４に入力する。
差動信号受信素子１４に入力した差動データ信号は、差動信号受信素子１４で増幅された後、図２、図３に示したデータ復調回路３０により第１の実施の形態で説明した処理が行われる。
以上は差動信号送信素子９１Ａから差動信号受信素子１４への伝送であるが、差動信号送信素子９１Ｂ，９１Ｃから差動信号受信素子１４への伝送も同様にして行われる。
上記各実施の形態においては、差動信号受信素子１４，２４，４４，５２，９２Ａ〜９２Ｃの動作電源は、当該差動信号受信素子を実装する半導体集積回路素子において用意するものとしたが、差動伝送線路を介して電源供給を行うこともできる。以下に、図を示して説明する。
［第９の実施の形態］
図１２は、本発明の第９の実施の形態に係る半導体集積回路装置を示す接続図である。
本実施の形態は、第１の実施の形態において、送信側から受信側に電源供給を行うための電源供給回路を追加したものである。
図１２は、本発明の第９の実施の形態に係る半導体集積回路装置を示す接続図である。
本実施の形態は、第１の実施の形態において、送信側から受信側に電源供給を行うための電源供給回路を追加したものである。
電源供給回路７０は、第１の差動伝送線路１２Ａ，１２Ｂと同様の構成を有する電源供給用の一対の第１の差動伝送線路１２Ａ’，１２Ｂ’と、第１の差動伝送線路１２Ａ’，１２Ｂ’の一端へ高周波信号（高周波電流）を印加する発振手段としての発振回路７１とを第１の半導体集積回路素子１に設け、第２の差動伝送線路２２Ａ，２２Ｂと同様の構成を有する電源供給用の一対の第２の差動伝送線路２２Ａ’，２２Ｂ’と、第２の差動伝送線路２２Ａ’，２２Ｂ’の他端に接続されて第１の差動伝送線路１２Ａ’，１２Ｂ’から第２の差動伝送線路２２Ａ’，２２Ｂ’に誘導された高周波信号を整流して直流電圧を得る整流回路７２とを第２の半導体集積回路素子２に設けている。
発振回路７１は、例えば、図示しないＣＭＯＳ（Complementary Metal Oxcide Semiconductor）デバイス、抵抗（Ｒ）及びコンデンサ（Ｃ）を用いて構成されており、ｆ＝１／（２．２ＣＲ）の周波数の信号を発振し、発信出力を第１の差動伝送線路１２Ａ’，１２Ｂ’の一端に印加する構成を有する。なお、発振回路７１は、第１の半導体集積回路素子１に搭載のクロック回路のクロック信号を代用することもできる。
整流回路７２は、同一仕様のダイオードからなる４つのダイオード７２１Ａ〜７２１Ｄと、その整流出力間に接続された平滑コンデンサ７２２とを備えて構成され、その入力端は、第２の差動伝送線路２２Ａ’，２２Ｂ’の終端側に接続されている。
ダイオード７２１Ａ〜７２１Ｄは、ブリッジ整流回路を構成するようにブリッジ接続されており、同一極性に直列接続されたダイオード７２１Ａ，７２１Ｂの接続点とダイオード７２１Ａ，７２１Ｂの接続点とが第２の差動伝送線路２２Ａ，２２Ｂの他端に接続されている。
（電源供給の動作）
図１２において、発振回路７１が高周波数で発振すると、その発振信号は第１の差動伝送線路１２Ａ’，１２Ｂ’の一端に印加される。第１の差動伝送線路１２Ａ’，１２Ｂ’には、第２の差動伝送線路２２Ａ’，２２Ｂ’が容量結合及び誘導結合により結合されているため、発振回路７１からの高周波信号は、第２の差動伝送線路２２Ａ’，２２Ｂ’に伝送され、整流回路７２に入力される。
図１２において、発振回路７１が高周波数で発振すると、その発振信号は第１の差動伝送線路１２Ａ’，１２Ｂ’の一端に印加される。第１の差動伝送線路１２Ａ’，１２Ｂ’には、第２の差動伝送線路２２Ａ’，２２Ｂ’が容量結合及び誘導結合により結合されているため、発振回路７１からの高周波信号は、第２の差動伝送線路２２Ａ’，２２Ｂ’に伝送され、整流回路７２に入力される。
整流回路７２は、第２の差動伝送線路２２Ａ’，２２Ｂ’からの高周波信号、即ち交流をダイオード７２１Ａ〜７２１Ｄで整流した直流電圧を平滑コンデンサ７２２に印加する。平滑コンデンサ７２２は、ダイオード７２１Ａ〜７２１Ｄからの脈流波を平滑し、リップル分を除去する。平滑コンデンサ７２２の端子電圧は、第２の半導体集積回路素子２の差動信号受信素子２１の電源端子に印加される。
次に、本発明の実施例について説明する。
図１３は、本発明の実施例に係る伝達特性図である。本発明者らは、第１の実施の形態に示した半導体集積回路装置１００を以下のパラメータで構成し、その特性の解析を行った。なお、図１３において、「Ｓ２１」は２０ｌｏｇ（ｏｕｔ／ｉｎ）を示し、１ｍｉｌは２５．４μである。
図１３は、本発明の実施例に係る伝達特性図である。本発明者らは、第１の実施の形態に示した半導体集積回路装置１００を以下のパラメータで構成し、その特性の解析を行った。なお、図１３において、「Ｓ２１」は２０ｌｏｇ（ｏｕｔ／ｉｎ）を示し、１ｍｉｌは２５．４μである。
図１３の（ａ）は、以下の条件のもとで、差動信号送信素子１１から差動信号受信素子２１への伝達特性を測定したものである。
即ち、第１の差動伝送線路１２Ａ，１２Ｂ及び第２の差動伝送線路２２Ａ，２２Ｂの配線は、線幅が５０μｍ、金属厚さが２５μｍであり、第１及び第１の差動伝送線路１２Ａ，１２Ｂ，２２Ａ，２２Ｂのそれぞれの２線路の間隔は５０μｍ、第１の差動伝送線路１２Ａ，１２Ｂと第２の差動伝送線路２２Ａ，２２Ｂを流れる電流が互いに平行となる部分（均一に平行する部分）における第１の差動伝送線路１２Ａ，１２Ｂと第２の差動伝送線路２２Ａ，２２Ｂの距離が２５μｍであるとき、上記平行部分の長さを７５μｍから５００μｍまで変化させた結果を示している。
図１３の（ａ）から明らかなように、結合部分の長さが５００μｍであれば、１０ＧＨz以上の成分は、ほぼ周波数特性を持たずに伝達できることが分かる。
図１３の（ｂ）は、図１１の（ａ）と線路構造が同一で、結合部分（均一に平行する部分）の長さを２００μｍとし、第１の差動伝送線路１２Ａ，１２Ｂと第２の差動伝送線路２２Ａ，２２Ｂの距離を変化させた場合の伝達特性を示している。
図１３の（ｂ）から明らかなように、第１の差動伝送線路１２Ａ，１２Ｂと第２の差動伝送線路２２Ａ，２２Ｂの間隔を更に小さくすれば、より低い周波数まで周波数特性を持つことなく信号を伝送でき、また、結合部分の長さが更に短くとも同じ周波数まで伝送できることが分かる。
なお、本発明者らの検討によれば、第１の差動伝送線路１２Ａ，１２Ｂから第２の差動伝送線路２２Ａ，２２Ｂへの漏れ信号は、第１の差動伝送線路１２Ａ，１２Ｂの信号強度の１／１０以上であれば、データ復調回路３０で復調可能な受信信号を差動信号受信素子２１に印加できることが分かった。
具体的には、第１，第１の差動伝送線路１２Ａ，１２Ｂ，２２Ａ，２２Ｂが対向配置しながら平行する部分の長さをｌ、前記長さｌを信号が通過する時間をｔｄ、前記信号受信用の半導体素子における受信信号の立ち上がり時間をｔｒとするとき、ｔｄ≧ｔｒに設定することで、最良の結果が得られることを見いだした。
また、本発明者らは、解析により、本構造のまま３次元的に均等に縮小しても周波数伝達特性は劣化せず、更なる微細化が可能であることを確認している。
［他の実施の形態］
なお、本発明は、上記各実施の形態に限定されず、その要旨を変更しない範囲内で種々な変形が可能である。例えば、各実施の形態間の構成要素の組合せは任意に行うことができる。
なお、本発明は、上記各実施の形態に限定されず、その要旨を変更しない範囲内で種々な変形が可能である。例えば、各実施の形態間の構成要素の組合せは任意に行うことができる。
例えば、上記各実施の形態においては、差動信号送信素子、差動伝送線路及び差動信号受信素子による差動伝送の構成にしたが、差動に限定されるものではなく、シングル伝送の構成であってもよい。
１ 第１の半導体集積回路素子
２ 第２の半導体集積回路素子
３ 第３の半導体集積回路素子
４，５ 誘電体
１１，２１ 差動信号送信素子
１４，２４，４４，５２ 差動信号受信素子
１２Ａ，１２Ｂ，１２Ａ’，１２Ｂ’，５５Ａ，５５Ｂ 第１の差動伝送線路
２２Ａ，２２Ｂ，２２Ａ’，２２Ｂ’，５７Ａ，５７Ｂ 第２の差動伝送線路
１３，１８，２３，２８，４６，５３ 終端抵抗
１５，２５ メタル配線層
１６，２６ 半導体集積回路層
１７Ａ〜１７Ｄ，２７Ａ〜２７Ｄ 接続用電極
３０ データ復調回路
３１ 第１のスレッショルド検出手段
３２ 第２のスレッショルド検出手段
３３ 論理反転手段
３４，３５ コンパレータ
３６ Ｒ-Ｓフリップフロップ回路
４１Ａ〜４１Ｄ，４５Ａ〜４５Ｄ 貫通電極
４２Ａ，４２Ｂ，５９Ａ，５９Ｂ 第３の差動伝送線路
４３，５１ 差動信号送信素子
４７Ａ〜４７Ｄ，５０Ａ〜５０Ｄ 接続用電極
４９Ａ，４９Ｂ 第４の差動伝送線路
５６Ａ〜５６Ｄ，５８Ａ〜５８Ｄ，６０Ａ〜６０Ｄ 接続用電極
７０ 電源供給回路
７１ 発振回路
７２ 整流回路
８０Ａ，８０Ｂ，８１Ａ，８１Ｂ，８２Ａ，８２Ｂ 第５〜第７の差動伝送線路
９０Ａ〜９０Ｃ 終端抵抗
９１Ａ〜９１Ｃ 差動信号送信素子
９２Ａ〜９２Ｃ 差動信号受信素子
１００，１０２ 半導体集積回路装置
１０１，２０１，３０１ 背面配線層
１０３，１０５，２０３，２０５ メタル配線層
１０４，２０２，２０４ 半導体集積回路層
３０２，３０３ 半導体集積回路層
７２１Ａ〜７２１Ｄ ダイオード
７２２ 平滑コンデンサ
ＶＴＨ１，ＶＴＨ２ 閾値
２ 第２の半導体集積回路素子
３ 第３の半導体集積回路素子
４，５ 誘電体
１１，２１ 差動信号送信素子
１４，２４，４４，５２ 差動信号受信素子
１２Ａ，１２Ｂ，１２Ａ’，１２Ｂ’，５５Ａ，５５Ｂ 第１の差動伝送線路
２２Ａ，２２Ｂ，２２Ａ’，２２Ｂ’，５７Ａ，５７Ｂ 第２の差動伝送線路
１３，１８，２３，２８，４６，５３ 終端抵抗
１５，２５ メタル配線層
１６，２６ 半導体集積回路層
１７Ａ〜１７Ｄ，２７Ａ〜２７Ｄ 接続用電極
３０ データ復調回路
３１ 第１のスレッショルド検出手段
３２ 第２のスレッショルド検出手段
３３ 論理反転手段
３４，３５ コンパレータ
３６ Ｒ-Ｓフリップフロップ回路
４１Ａ〜４１Ｄ，４５Ａ〜４５Ｄ 貫通電極
４２Ａ，４２Ｂ，５９Ａ，５９Ｂ 第３の差動伝送線路
４３，５１ 差動信号送信素子
４７Ａ〜４７Ｄ，５０Ａ〜５０Ｄ 接続用電極
４９Ａ，４９Ｂ 第４の差動伝送線路
５６Ａ〜５６Ｄ，５８Ａ〜５８Ｄ，６０Ａ〜６０Ｄ 接続用電極
７０ 電源供給回路
７１ 発振回路
７２ 整流回路
８０Ａ，８０Ｂ，８１Ａ，８１Ｂ，８２Ａ，８２Ｂ 第５〜第７の差動伝送線路
９０Ａ〜９０Ｃ 終端抵抗
９１Ａ〜９１Ｃ 差動信号送信素子
９２Ａ〜９２Ｃ 差動信号受信素子
１００，１０２ 半導体集積回路装置
１０１，２０１，３０１ 背面配線層
１０３，１０５，２０３，２０５ メタル配線層
１０４，２０２，２０４ 半導体集積回路層
３０２，３０３ 半導体集積回路層
７２１Ａ〜７２１Ｄ ダイオード
７２２ 平滑コンデンサ
ＶＴＨ１，ＶＴＨ２ 閾値
Claims (12)
- 差動信号送信素子及び前記差動信号送信素子からの信号を伝送すると共に同一平面上に配設された一対の第１の差動伝送線路を備えた第１の半導体集積回路素子と、
前記一対の第１の差動伝送線路と互いに容量性結合および誘導性結合による結合線路系をなすように前記一対の第１の差動伝送線路に所定の距離を有して平行に対向配置された一対の第２の差動伝送線路、及び前記一対の第１の差動伝送線路に流れる電流と同一方向に電流が流れる前記一対の第２の差動伝送線路の終端に接続された差動信号受信素子を備えると共に前記第１の半導体集積回路素子に積層された第２の半導体集積回路素子と、
を備えたことを特徴とする半導体集積回路装置。 - 前記第１及び第２の差動伝送線路は、前記第１及び第２の半導体集積回路素子の積層面の近傍に配置されていることを特徴とする請求項１に記載の半導体集積回路装置。
- 前記第１及び第２の差動伝送線路は、終端または前記差動信号受信素子の接続端が前記第１及び第２の差動伝送線路の特性インピーダンスに等しい値の抵抗で終端されていることを特徴とする請求項１に記載の半導体集積回路装置。
- 前記第１及び第２の差動伝送線路は、相互に近接して配置した場合に比べ、幅広で十分な長さを有し、相互間の距離が最も遠くなる位置に配設されていることを特徴とする請求項１に記載の半導体集積回路装置。
- 前記第１及び第２の差動伝送線路は、信号が前記第１及び第２の差動伝送線路を通過する時間をｔｄ、前記差動信号受信素子における受信信号の立ち上がり時間をｔｒとするとき、前記対向配置により平行する部分の長さをｔｄ≧ｔｒに設定することを特徴とする請求項１に記載の半導体集積回路装置。
- 前記第１及び第２の差動伝送線路は、それぞれの線幅が５０μｍ以下であると共に前記平行に配設された２つの線路間隔が５０μｍ以下であり、他方の差動伝送線路に対して均一に平行する部分の長さが５００μｍ以下であることを特徴とする請求項１に記載の半導体集積回路装置。
- 前記一対の第２の差動伝送線路は、複数からなり、それぞれの一端に差動信号送信素子が接続され、他端に差動信号受信素子が接続されていることを特徴とする請求項１に記載の半導体集積回路装置。
- 前記第１の半導体集積回路素子は、前記差動信号送信素子が前記一対の第１の差動伝送線路の一端に接続されると共に他端に差動信号受信素子が接続され、
前記第２の半導体集積回路素子は、前記差動信号受信素子が前記一対の第２の差動伝送線路の一端に接続されると共に他端に差動信号送信素子が接続されていることを特徴とする請求項１に記載の半導体集積回路装置。 - 前記第１及び第２の半導体集積回路素子は、前記一対の第１及び第２の差動伝送線路の一端に差動信号送信素子と差動信号受信素子が並列に接続され、他端に終端抵抗が接続されていることを特徴とする請求項１に記載の半導体集積回路装置。
- 前記第１及び第２の半導体集積回路素子は、前記一対の第１及び第２の差動伝送線路が配線されたメタル配線層を有し、前記メタル配線層は相互に対向配置されていることを特徴とする請求項１に記載の半導体集積回路装置。
- 前記第１の半導体集積回路素子は、前記一対の第１の差動伝送線路と同様に構成された電源供給用の一対の第１の差動伝送線路と、前記電源供給用の一対の第１の差動伝送線路の一端に高周波電流を印加する発振手段とを備え、
前記第２の半導体集積回路素子は、前記一対の第２の差動伝送線路と同様に構成された電源供給用の一対の第２の差動伝送線路と、前記電源供給用の第２の差動伝送線路の終端に接続された整流回路とを備えることを特徴とする請求項１に記載の半導体集積回路装置。 - 前記差動信号受信素子は、前記差動入力端子に入力された差動信号の立ち上がり及び立下りのタイミングで論理を反転させることにより前記差動信号を復調するデータ復調回路が接続されていることを特徴とする請求項１に記載の半導体集積回路装置。
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