JP2008270846A - Method for manufacturing semiconductor device - Google Patents
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Abstract
Description
この発明は、半導体チップと他の構成部材とを半田により接合した半導体装置の製造方法に関する。 The present invention relates to a method of manufacturing a semiconductor device in which a semiconductor chip and another constituent member are joined by solder.
従来、IGBTモジュールなどのパワー半導体装置では、ケース構造と呼ばれるパッケージ構造が主流である。このケース構造について、図17および図18を参照しながら説明する。図17は、ケース構造の半導体装置のオープンサンプル状態を示す平面図であり、図18は、図17の切断線A−Aにおける断面図である。なお、図17では、ケースおよび外部電極用端子は省略されている。 Conventionally, in a power semiconductor device such as an IGBT module, a package structure called a case structure has been mainstream. The case structure will be described with reference to FIGS. 17 and 18. 17 is a plan view showing an open sample state of a semiconductor device having a case structure, and FIG. 18 is a cross-sectional view taken along a cutting line AA in FIG. In FIG. 17, the case and the external electrode terminal are omitted.
図17および図18に示すように、IGBTなどの半導体素子を有する半導体チップ1の裏面は、半田接合層2を介して絶縁基板3の表面の回路パターン部4に接合されている。絶縁基板3の裏面は、半田接合層5を介してヒートシンク6の表面に接合されている。ヒートシンク6の周縁には、ケース7が接着されている。ケース7の内側には、外部電極用端子8が設けられている。外部電極用端子8と絶縁基板表面の回路パターン部4とは、アルミニウム(Al)製のワイヤ9により電気的に接続されている。また、半導体チップ1の表面に設けられた図示しない電極(以下、表面電極とする)と回路パターン部4とは、アルミニウム製のワイヤ10により電気的に接続されている。ケース7とヒートシンク6との間には、ゲル11が封入されている。
As shown in FIGS. 17 and 18, the back surface of the
近時、上述したケース構造の半導体装置では、電流密度を低減させて信頼性の向上を図るために、半導体チップの表面電極と絶縁基板表面の回路パターン部とをリードフレームにより電気的に接続する構造が提案されている。この構造では、半導体チップの表面電極にニッケル(Ni)および金(Au)が成膜される。そして、リードフレームの一端と回路パターン部との接合、およびリードフレームの他端と半導体チップの表面電極との接合には、半田が用いられる(たとえば、特許文献1参照。)。 Recently, in the semiconductor device having the above-described case structure, in order to reduce the current density and improve the reliability, the surface electrode of the semiconductor chip and the circuit pattern portion on the surface of the insulating substrate are electrically connected by the lead frame. A structure has been proposed. In this structure, nickel (Ni) and gold (Au) are deposited on the surface electrode of the semiconductor chip. Solder is used for joining one end of the lead frame to the circuit pattern portion and joining the other end of the lead frame to the surface electrode of the semiconductor chip (see, for example, Patent Document 1).
ところで、金属板の表面に絶縁基板の裏面を半田により接合する際に、金属板と絶縁基板との間の半田接合層の厚さを一定にするため、金属板と絶縁基板との間にワイヤを挟んだ状態で半田を溶かして固まらせる方法が公知である(たとえば、特許文献2参照。)。 By the way, when the back surface of the insulating substrate is bonded to the surface of the metal plate by soldering, a wire is provided between the metal plate and the insulating substrate in order to make the thickness of the solder bonding layer between the metal plate and the insulating substrate constant. A method is known in which solder is melted and solidified in a state of sandwiching (see, for example, Patent Document 2).
しかしながら、一旦溶けた半田が固まったときに、半田接合層の厚さが所定の厚さよりも薄くなったり、半田接合層の上の部材が傾いて半田接合層の厚さが均一でなくなることがある。そうなると、半田による接合部に要求される電気的な性能や熱的な性能を確保することが困難になる。また、半導体装置を実際に使用したときの温度負荷の繰り返しによって半田接合層に生じる剪断応力が過大となり、早期にクラックが発生してしまうため、半田による接合部の長期信頼性を確保することが困難である。 However, once the melted solder is solidified, the thickness of the solder joint layer may be thinner than a predetermined thickness, or the member on the solder joint layer may be inclined and the thickness of the solder joint layer may not be uniform. is there. If it becomes so, it will become difficult to ensure the electrical performance and thermal performance which are requested | required of the junction part by solder. In addition, since the shear stress generated in the solder joint layer due to repeated temperature load when the semiconductor device is actually used becomes excessive and cracks occur early, it is possible to ensure long-term reliability of the solder joint. Have difficulty.
そこで、上記特許文献2ではワイヤをスペーサとして用いることによって、半田接合層の厚さが均一で所望の厚さとなるようにしている。しかし、特許文献2に開示されているように半田接合後に金属板と絶縁基板との間のワイヤの断面形状を楕円形状で安定させる
ことは困難である。そのため、実際にはワイヤの部分からクラックが発生する可能性が高い。
Therefore, in
この発明は、上述した従来技術による問題点を解消するため、半導体チップと他の構成部材との半田による接合の信頼性を高めること、または半導体チップ以外の構成部材同士の半田による接合の信頼性を高めることによって、長期信頼性の高い半導体装置を製造する方法を提供することを目的とする。 In order to solve the above-described problems caused by the prior art, the present invention increases the reliability of bonding between the semiconductor chip and other components by soldering, or the reliability of bonding between components other than the semiconductor chip by soldering. An object of the present invention is to provide a method for manufacturing a semiconductor device with high long-term reliability.
上述した課題を解決し、目的を達成するため、請求項1の発明にかかる半導体装置の製造方法は、支持基板の上に半田接合層を介して半導体チップが接合されてなる構成の半導体装置を製造するにあたって、溶融前の半田層の上に当該溶融前の半田層の厚さよりも小さいフィラーを配置した状態で加熱して前記半田層を溶融し、溶けた半田層内に前記フィラーが落ち込んだ状態で冷却して半田層を固まらせることを特徴とする。
In order to solve the above-described problems and achieve the object, a method for manufacturing a semiconductor device according to
この請求項1の発明によれば、一旦溶けた半田層が固まるときにフィラーがスペーサとなるので、溶けた半田層を均一で所望の厚さに固めることができる。したがって、温度負荷がかかる実使用時の半田による接合部の歪みを低減することができるので、半導体チップと支持基板との接合の信頼性を高めることができる。 According to the first aspect of the present invention, since the filler serves as a spacer when the melted solder layer is hardened, the melted solder layer can be uniformly hardened to a desired thickness. Therefore, distortion of the joint due to solder during actual use that is subjected to a temperature load can be reduced, so that the reliability of joining between the semiconductor chip and the support substrate can be improved.
また、請求項2の発明にかかる半導体装置の製造方法は、ヒートシンクの上に半田接合層を介して支持基板が接合され、該支持基板の上に半田接合層を介して半導体チップが接合されてなる構成の半導体装置を製造するにあたって、溶融前の半田層の上に当該溶融前の半田層の厚さよりも小さいフィラーを配置した状態で加熱して前記半田層を溶融し、溶けた半田層内に前記フィラーが落ち込んだ状態で冷却して半田層を固まらせることを特徴とする。 According to a second aspect of the present invention, there is provided a semiconductor device manufacturing method in which a support substrate is bonded to a heat sink via a solder bonding layer, and a semiconductor chip is bonded to the support substrate via a solder bonding layer. In manufacturing a semiconductor device having the structure, the solder layer is melted by heating in a state where a filler smaller than the thickness of the solder layer before melting is disposed on the solder layer before melting, and in the melted solder layer Further, the solder layer is hardened by cooling in a state where the filler has fallen.
この請求項2の発明によれば、一旦溶けた半田層が固まるときにフィラーがスペーサとなるので、溶けた半田層を均一で所望の厚さに固めることができる。したがって、温度負荷がかかる実使用時の半田による接合部の歪みを低減することができるので、ヒートシンクと支持基板との接合、および半導体チップと支持基板との接合の信頼性を高めることができる。 According to the second aspect of the invention, since the filler becomes a spacer when the melted solder layer is hardened, the melted solder layer can be uniformly hardened to a desired thickness. Therefore, since distortion of the joint due to solder during actual use that is subjected to a temperature load can be reduced, it is possible to improve the reliability of joining the heat sink and the support substrate and joining the semiconductor chip and the support substrate.
また、請求項3の発明にかかる半導体装置の製造方法は、請求項1または2に記載の発明において、さらに、前記半導体チップの表面に設けられた電極と前記支持基板とを電気的に接続するリードフレームを、前記支持基板および前記半導体チップの電極にそれぞれ半田接合層を介して接合するにあたって、前記支持基板上および前記半導体チップの電極上の溶融前の半田層の上にそれぞれ当該溶融前の半田層の厚さよりも小さいフィラーを配置した状態で加熱して前記半田層を溶融し、溶けた半田層内に前記フィラーが落ち込んだ状態で冷却して半田層を固まらせることを特徴とする。 According to a third aspect of the present invention, there is provided a method for manufacturing a semiconductor device according to the first or second aspect, wherein the electrode provided on the surface of the semiconductor chip and the support substrate are further electrically connected. In joining the lead frame to the support substrate and the electrodes of the semiconductor chip through the solder joint layers, respectively, the unfused solder layers on the support substrate and the solder layers on the electrodes of the semiconductor chip, respectively. Heating is performed in a state where a filler smaller than the thickness of the solder layer is arranged to melt the solder layer, and cooling is performed in a state where the filler falls into the melted solder layer to solidify the solder layer.
この請求項3の発明によれば、一旦溶けた半田層が固まるときにフィラーがスペーサとなるので、溶けた半田層を均一で所望の厚さに固めることができる。したがって、温度負荷がかかる実使用時の半田による接合部の歪みを低減することができるので、支持基板とリードフレームとの接合、およびリードフレームと半導体チップとの接合の信頼性を高めることができる。 According to the third aspect of the invention, since the filler becomes a spacer when the melted solder layer is hardened, the melted solder layer can be hardened uniformly and to a desired thickness. Therefore, since distortion of the joint due to solder during actual use that is subjected to a temperature load can be reduced, it is possible to improve the reliability of the bonding between the support substrate and the lead frame and the bonding between the lead frame and the semiconductor chip. .
また、請求項4の発明にかかる半導体装置の製造方法は、請求項1〜3のいずれか一つに記載の発明において、少なくとも前記フィラーの表面は1種類以上の低融点金属でできていることを特徴とする。 According to a fourth aspect of the present invention, there is provided a method for manufacturing a semiconductor device according to any one of the first to third aspects, wherein at least the surface of the filler is made of one or more low melting point metals. It is characterized by.
この請求項4の発明によれば、フィラーと半田との濡れ性が向上し、温度負荷がかかる実使用時の半田による接合部の歪みを低減することができる。また、半導体チップで発生した熱を支持基板やリードフレームを介してヒートシンクに効率良く伝達させることができる。したがって、半田による接合部の信頼性を高めることができる。 According to the fourth aspect of the present invention, the wettability between the filler and the solder is improved, and the distortion of the joint due to the solder during actual use where a temperature load is applied can be reduced. In addition, heat generated in the semiconductor chip can be efficiently transmitted to the heat sink via the support substrate and the lead frame. Therefore, the reliability of the joint part by solder can be improved.
また、請求項5の発明にかかる半導体装置の製造方法は、請求項1〜4のいずれか一つに記載の発明において、前記フィラーの中心部は空洞になっていることを特徴とする。 According to a fifth aspect of the present invention, there is provided a semiconductor device manufacturing method according to any one of the first to fourth aspects, wherein a central portion of the filler is hollow.
この請求項5の発明によれば、フィラーの変形が容易であり、フィラーが変形することによって、温度負荷がかかる実使用時の半田による接合部の応力を緩和することができるので、半田による接合部の信頼性を高めることができる。 According to the fifth aspect of the present invention, since the deformation of the filler is easy, and the deformation of the filler can relieve the stress of the joint portion due to the solder at the time of actual use where a temperature load is applied. The reliability of the part can be increased.
また、請求項6の発明にかかる半導体装置の製造方法は、請求項1〜4のいずれか一つに記載の発明において、前記フィラーの中心部は低剛性材料でできていることを特徴とする。 According to a sixth aspect of the present invention, there is provided a semiconductor device manufacturing method according to any one of the first to fourth aspects, wherein a central portion of the filler is made of a low-rigidity material. .
この請求項6の発明によれば、フィラーの変形が容易であり、フィラーが変形することによって、温度負荷がかかる実使用時の半田による接合部の応力を緩和することができるので、半田による接合部の信頼性を高めることができる。 According to the sixth aspect of the present invention, since the deformation of the filler is easy, and the deformation of the filler can relieve the stress of the joint portion due to the solder at the time of actual use where a temperature load is applied. The reliability of the part can be increased.
また、請求項7の発明にかかる半導体装置の製造方法は、請求項1〜4のいずれか一つに記載の発明において、前記フィラーの中心部は樹脂でできていることを特徴とする。 According to a seventh aspect of the present invention, there is provided a semiconductor device manufacturing method according to any one of the first to fourth aspects, wherein a central portion of the filler is made of a resin.
この請求項7の発明によれば、フィラーの変形が容易であり、フィラーが変形することによって、温度負荷がかかる実使用時の半田による接合部の応力を緩和することができるので、半田による接合部の信頼性を高めることができる。 According to the seventh aspect of the present invention, since the deformation of the filler is easy, and the deformation of the filler can relieve the stress of the joint portion due to the solder at the time of actual use where a temperature load is applied. The reliability of the part can be increased.
本発明にかかる半導体装置の製造方法によれば、一旦溶けた半田層を均一で所望の厚さに固めることができるので、半田による接合部の信頼性(疲労寿命)を高めることができる。したがって、長期信頼性の高い半導体装置が得られるという効果を奏する。 According to the method for manufacturing a semiconductor device according to the present invention, the once melted solder layer can be uniformly hardened to a desired thickness, so that the reliability (fatigue life) of the joint portion by solder can be improved. Therefore, there is an effect that a semiconductor device with high long-term reliability can be obtained.
以下に添付図面を参照して、この発明の好適な実施の形態を詳細に説明する。 Exemplary embodiments of the present invention will be described below in detail with reference to the accompanying drawings.
(実施の形態1)
図2は、本発明の実施の形態1にかかる半導体装置の、図17の切断線A−Aに相当する断面における構成を示す断面図である。図2に示すように、半導体チップ1の裏面は、半田接合層2を介して、支持基板である絶縁基板3の表面に設けられた回路パターン部4に接合されている。半導体チップ1の表面には、図示しない表面電極が設けられている。この表面電極には、たとえば無電解めっき法によりニッケルおよび金が成膜されている。これは、後述するように表面電極とリードフレーム21との半田接合を容易にするためである。
(Embodiment 1)
FIG. 2 is a cross-sectional view showing a configuration of the semiconductor device according to the first embodiment of the present invention in a cross section corresponding to the cutting line AA of FIG. As shown in FIG. 2, the back surface of the
リードフレーム21の一端は、半田接合層22を介して回路パターン部4に接合されている。リードフレーム21の他端は、半田接合層23を介して半導体チップ1の表面電極に接合されている。絶縁基板表面の回路パターン部4と半導体チップ1の表面電極とは、リードフレーム21により電気的に接続されている。リードフレーム21は、電気配線に使用されるため、電気抵抗が低く、かつ高熱伝導性を有する銅やアルミニウムなどの金属でできているのが好ましい。
One end of the
絶縁基板3の裏面は、半田接合層5を介してヒートシンク6の表面に接合されている。ヒートシンク6の周縁には、樹脂成型されたケース7が接着されている。ケース7の内側には、外部電極用端子8が設けられている。外部電極用端子8と絶縁基板表面の回路パターン部4とは、アルミニウム製のワイヤ9により電気的に接続されている。半導体チップ1、絶縁基板3およびワイヤ9を水分や湿気や塵から保護するために、ケース7とヒートシンク6との間には、ゲル11が封入されている。
The back surface of the insulating
図1は、図2に示す構成の半導体装置の半導体チップ1とリードフレーム21との接合部を拡大して示す断面図である。図1に示すように、半導体チップ1とリードフレーム21との接合部である半田接合層23の厚さは、100μm以上であるのが適当である。その理由について図3〜図5を用いて説明する。
FIG. 1 is an enlarged cross-sectional view showing a joint portion between the
図3は、半導体チップ1とリードフレーム21とを接合する半田接合層23の歪み(相当塑性歪み)と、その半田接合層23の厚さとの関係を示す特性図である。なお、この図3に示す特性図は、半田接合層23としてSn(錫)−3.5Ag(銀)半田を用い、リードフレーム21のビッカース硬さ(Hv)を60として、−40〜125℃の温度範囲での温度サイクル試験を模擬したFEM(有限要素法)解析により得られた結果である。図3より、半田接合層23が厚いほど、半田接合層23の発生歪みが低減することがわかる。
FIG. 3 is a characteristic diagram showing the relationship between the strain (equivalent plastic strain) of the solder
図4は、−40〜125℃の温度範囲での温度サイクル試験を実施したときの半導体チップ1とリードフレーム21とを接合する半田接合層23に発生したクラックの長さと、その半田接合層23の厚さとの関係を示す特性図である。なお、ビッカース硬さが60と40のリードフレーム21を用いた。図4より、半田接合層23の厚さが100μm以上になると、半田接合層23でのクラック発生が大幅に低減することがわかる。
FIG. 4 shows the length of cracks generated in the solder
図5は、Sn−Ag系半田の相当塑性歪みと寿命サイクル数との関係を実験により調べた結果を示す特性図である。一般に、温度サイクル寿命の要求値は、産業用で300サイクルであり、自動車用で3000サイクルである。図5より、相当塑性歪み量が0.4%であるときに、30000サイクルの寿命があることがわかる。つまり、相当塑性歪み量が0.4%であれば、自動車用としての要求寿命をさらに1桁上げることができる。図3を参照すると、半導体チップ1とリードフレーム21とを接合する半田接合層23の厚さが100μmのときに相当塑性歪み量が0.4%であることがわかる。したがって、半田接合層23の厚さを100μm以上に設定することによって、半田接合層23の信頼性を大幅に向上させることができる。
FIG. 5 is a characteristic diagram showing the results of experiments examining the relationship between the equivalent plastic strain and the number of life cycles of Sn—Ag solder. In general, the required temperature cycle life is 300 cycles for industrial use and 3000 cycles for automobile use. FIG. 5 shows that when the equivalent plastic strain amount is 0.4%, there is a life of 30000 cycles. That is, if the equivalent plastic strain amount is 0.4%, the required life for automobiles can be further increased by one digit. Referring to FIG. 3, it can be seen that when the thickness of the
また、リードフレーム21のビッカース硬さは、好ましくは40以下であるのがよい。その理由について図6を用いて説明する。図6は、半導体チップ1とリードフレーム21とを接合する半田接合層23の歪み(相当塑性歪み)と、その半田接合層23の厚さとの関係を示す特性図である。なお、この図6に示す特性図は、リードフレーム21を焼き鈍してビッカース硬さを40とし、−40〜125℃の温度範囲での温度サイクル試験を模擬したFEM解析により得られた結果である。図6より、リードフレーム21を焼き鈍して、ビッカース硬さを通常の60〜70程度から40まで下げることによって、半田接合層23の発生歪みが大幅に低減することがわかる。
Further, the Vickers hardness of the
また、少なくともリードフレーム21の表面はニッケルでできているとよい。たとえば、リードフレーム21の表面にニッケルめっきが施されているとよい。そうすれば、リードフレーム21を構成する銅材と半田との合金層の成長が抑制されるので、より一層、半田接合層23の信頼性が向上する。
Further, at least the surface of the
(実施の形態2)
図7は、本発明の実施の形態2にかかる半導体装置の製造方法により製造された半導体装置の構成を示す断面図である。図7に示すように、実施の形態2では、ヒートシンク6と絶縁基板3とを接合する半田接合層5、絶縁基板3と半導体チップ1とを接合する半田接合層2、絶縁基板3とリードフレーム21とを接合する半田接合層22、および半導体チップ1とリードフレーム21とを接合する半田接合層23のそれぞれの半田厚さを所定の厚さにするために、各半田接合層2,5,22,23にスペーサとしてフィラー31を設けている。なお、実施の形態1と同様の構成については同一の符号を付して、説明を省略する。
(Embodiment 2)
FIG. 7 is a cross-sectional view showing a configuration of a semiconductor device manufactured by the method of manufacturing a semiconductor device according to the second embodiment of the present invention. As shown in FIG. 7, in the second embodiment, the solder bonding layer 5 for bonding the
実施の形態2の製造方法について説明する。図8〜図10は、本発明の実施の形態2にかかる半導体装置の製造方法を説明するために製造途中の半導体装置の一部の構成を示す断面図である。まず、ヒートシンク6、絶縁基板3および半導体チップ1のそれぞれの表面にクリーム半田25を、それぞれに応じたパターンで印刷する。その際、ヒートシンク6に印刷されるクリーム半田25の印刷領域が、ヒートシンク6に接合される被接合部材である絶縁基板3との接合領域よりも小さくなるようにする(図9参照)。また、ヒートシンク6に印刷されるクリーム半田25の厚さは、ヒートシンク6と絶縁基板3とを接合する半田接合層5の最終厚さ、すなわち一旦溶けた後に固まったときの厚さよりも厚くなるようにする(図9と図10を比較参照)。
A manufacturing method according to the second embodiment will be described. 8 to 10 are cross-sectional views showing a partial configuration of the semiconductor device being manufactured in order to explain the method of manufacturing the semiconductor device according to the second embodiment of the present invention. First,
特に図示しないが、絶縁基板3についても同様にして、絶縁基板3の上にクリーム半田を印刷する。その際、絶縁基板3に印刷されるクリーム半田の印刷領域が、半導体チップ1が接合される箇所では半導体チップ1との接合領域よりも小さくなり、リードフレーム21の基端が接合される箇所ではリードフレーム21の基端との接合領域よりも小さくなるようにする。また、絶縁基板3に印刷されるクリーム半田の厚さは、一旦溶けて固まったあとの厚さよりも厚くなるようにする。
Although not specifically shown, cream solder is printed on the insulating
また、特に図示しないが、半導体チップ1についても同様である。すなわち、半導体チップ1の上にクリーム半田を、その印刷領域がリードフレーム21との接合領域よりも小さくなり、かつその厚さが半田接合層23の最終的な厚さよりも厚くなるように、印刷する。ついで、図8に示すように、ヒートシンク6上のクリーム半田25の上にディスペンサー等で複数個のフィラー31を置く。そして、図9に示すように、ヒートシンク6上にクリーム半田25とフィラー31をのせたものの上に、絶縁基板3上にクリーム半田(図9では省略)を印刷したものを置く。
Further, although not particularly illustrated, the same applies to the
ついで、図示しないが、絶縁基板3上のクリーム半田の上にディスペンサー等で複数個のフィラーを置く。さらにその上に、半導体チップ1上にクリーム半田を印刷したものを置く。そして、半導体チップ1上のクリーム半田の上にディスペンサー等で複数個のフィラーを置いた後、絶縁基板3と半導体チップ1に跨がるようにリードフレーム21を置く。
Next, although not shown, a plurality of fillers are placed on the cream solder on the insulating
ここで、フィラーの融点は、半田の融点よりも高温である。換言すれば、フィラーは、半田の融点では溶融したり昇華したりしない材料でできている。フィラーの形状は、必ずしも限定しないが、球形であるのが望ましい。その理由は、球形のフィラーであれば、半田が一旦溶けて固まる際にフィラーが回転したり移動しても、フィラーの突出量は常に直径になる、すなわち一定になるからである。各半田接合層2,5,22,23に設けるフィラーの径は、それぞれの半田接合層の最終的な厚さと同じである。また、各半田接合層2,5,22,23に対するフィラーの配置は、その上に積層される被接合部材が傾かないようにするため、被接合部材との接合領域に対して均一な配置とする。たとえば、被接合部材との接合領域の四隅近傍に1つずつフィラーを配置する。
Here, the melting point of the filler is higher than the melting point of the solder. In other words, the filler is made of a material that does not melt or sublime at the melting point of the solder. The shape of the filler is not necessarily limited, but is preferably spherical. The reason is that if the filler is spherical, even if the solder is once melted and hardened, the amount of protrusion of the filler always becomes a diameter, that is, constant even if the filler rotates or moves. The diameter of the filler provided in each solder
最後に、上述したようにしてヒートシンク6、絶縁基板3、半導体チップ1およびリードフレーム21を一体化したものをリフロー炉等に入れ、加熱してクリーム半田25を溶かす。クリーム半田25が溶けると、フィラー31が溶けた半田層に落ち込む。それによって、ヒートシンク6と絶縁基板3との間、絶縁基板3と半導体チップ1との間、絶縁基板3とリードフレーム21の基端との間、および半導体チップ1とリードフレーム21の先端との間に、それぞれフィラー31により規定される寸法の隙間ができる。そして、溶けた半田が広がり、その隙間を埋める。
Finally, the
この状態で冷却し、溶けた半田を固まらせると、図10に示すように、フィラー31により規定される所定の厚さの半田接合層5を介して、絶縁基板3を傾くことなくヒートシンク6に接合することができる。また、半田接合層5の端部の形状はフィレット形状となる。なお、図10では、絶縁基板3よりも上の半田接合層、フィラー、半導体チップ1およびリードフレーム21を省略している。
When the molten solder is solidified in this state, as shown in FIG. 10, the insulating
図11は、図7に示す構成のリードフレーム構造IGBTモジュールにおいて、半田接合層にフィラーを用いて半田接合層の厚さを約100μmとしたものと、フィラーを用いていないためにリードフレームの重さにより半田接合層の厚さが50μm以下になったものについて、−40〜125℃の温度範囲での温度サイクル試験を実施したときの半田接合層のクラック進展の推移を示す特性図である。図11より、フィラーを用いて半田接合層の厚さを所定の100μmとしたモジュールでは、300サイクルを超えても半田接合面積が80%以上であることがわかる。 FIG. 11 shows a lead frame structure IGBT module having the structure shown in FIG. 7 in which a filler is used for the solder joint layer and the thickness of the solder joint layer is about 100 μm, and the weight of the lead frame because no filler is used. It is a characteristic view which shows transition of the crack progress of a solder joint layer when the temperature cycle test in the temperature range of -40 to 125 degreeC is implemented about what the thickness of the solder joint layer became 50 micrometers or less by this. As can be seen from FIG. 11, in the module in which the thickness of the solder joint layer is set to a predetermined 100 μm using the filler, the solder joint area is 80% or more even when 300 cycles are exceeded.
それに対して、フィラーを用いていないモジュールでは、100サイクルで接合面積は40%よりも低くなり、300サイクルでは接合面積は30%より低くなっている。この結果から、フィラーを用いて半田接合層の厚さを所定の厚さ、たとえば100μm以上にしたモジュールでは、半田接合層の剪断歪みが軽減され、クラックの進展が抑制されることがわかる。このことは、モジュールの半田による接合部における信頼性(機械的な特性)が向上することを示している。 On the other hand, in the module using no filler, the bonding area is lower than 40% at 100 cycles, and the bonding area is lower than 30% at 300 cycles. From this result, it can be seen that in a module in which the thickness of the solder joint layer is set to a predetermined thickness using a filler, for example, 100 μm or more, the shear strain of the solder joint layer is reduced and the progress of cracks is suppressed. This indicates that the reliability (mechanical characteristics) at the joint portion by the solder of the module is improved.
ところで、フィラーとして、図12に示すように、表面に低融点金属32を成膜したフィラー33を用いてもよい。低融点金属32としてつぎのものが挙げられる。単体金属の場合、錫、インジウム(In)、鉛(Pb)など、融点が半田リフロー温度(350℃以下)よりも低い金属である。また、2種類以上の金属の場合には、SnもしくはPbベースの材料、たとえばSn−Pb系、Sn−In系、Sn−Ag系、Sn−Ag−Cu系、Sn−Zn(亜鉛)系、Sn−Bi(ビスマス)系、Sn−Sb(アンチモン)系、Sn−Cu系など、半田リフロー時に溶融する金属である。これらの低融点金属32は、無電解めっき法、蒸着法またはスパッタ法などによりフィラー33の表面に成膜される。
By the way, as shown in FIG. 12, a
このように、低融点金属32が成膜されたフィラー33を用いると、半田がフィラー33の表面に十分に濡れ広がる。また、クリーム半田25と同じ組成の低融点金属32が成膜されたフィラー33を使用する場合には、フィラー33の周囲が完全に半田に濡れるため、信頼性の高い半田接合が可能となる。さらに、図13に示すフィラー34のように、フィラー34のコア(中心部)35を剛性の低い材料、たとえば樹脂で形成してもよい。あるいは、フィラー34のコア35を空洞としてもよい。いずれにしても、フィラー34が変形しやすくなり、応力が緩和されるので、より一層、半田接合層の信頼性が高くなる。
Thus, when the
なお、図7に示すように、全ての半田接合層2,5,22,23にフィラー31を設けてもよいし、いずれか一つ、二つまたは三つの半田接合層にフィラー31を設けてもよい。また、予めクリーム半田内にフィラーを混入させておいてもよい。また、クリーム半田の代わりに板半田を用いてもよい。その場合には、フィラーを先に置き、その上に板半田をのせ、さらにその上に被接合部材を置いてもよい。
In addition, as shown in FIG. 7, the
(実施の形態3)
図15は、本発明の実施の形態3にかかる半導体装置の、図17(ただし、ヒートシンク6はない)の切断線A−Aに相当する断面における構成を示す断面図である。図14は、図15に示す構成の半導体装置の半導体チップ1とリードフレーム21との接合部を拡大して示す断面図である。図15に示すように、実施の形態3が実施の形態1と異なるのは、支持基板である絶縁基板3の裏面にヒートシンクが接合されていないことである。すなわち、実施の形態3の半導体装置は、ヒートシンクを有していない構成の装置であって、例えば小中容量クラスのパワーモジュールに適した構成のものである。
(Embodiment 3)
FIG. 15 is a cross-sectional view showing a configuration of the semiconductor device according to the third embodiment of the present invention in a cross section corresponding to a cutting line AA in FIG. 17 (however, there is no heat sink 6). FIG. 14 is an enlarged cross-sectional view showing a joint portion between the
絶縁基板3の周縁には、樹脂成型されたケース47が接着されている。ケース47の内側には、外部電極用端子48a,48bが設けられている。外部電極用端子48aと半導体チップ1の一部の表面電極とは、アルミニウム製のワイヤ9により電気的に接続されている。半導体チップ1の残りの表面電極は、リードフレーム21を介して、絶縁基板表面の回路パターン部4に電気的に接続されている。半導体チップ1の、少なくともリードフレーム21が接合される表面電極には、半田による接合を可能とするため、たとえば無電解めっき法によりニッケルおよび金が成膜されている。
A resin-molded
外部電極用端子48bは、絶縁基板表面の回路パターン部4に接続されている。半導体チップ1、リードフレーム21およびワイヤ9を水分や湿気や塵から保護するために、ケース47と絶縁基板3との間には、ゲル11が封入されている。そして、図14に示すように、実施の形態3では、半導体チップ1とリードフレーム21との接合部である半田接合層23の厚さは、50μm以上であるのが適当である。その他の構成は、実施の形態1と同様である。したがって、実施の形態1と同様の構成については、同一の符号を付して説明を省略する。なお、絶縁基板3は単一構成のものであってもよいし、複数枚で構成されていてもよい。
The
半田接合層23の適当な厚さの理由について、図16を用いて説明する。半田接合層23の適当な厚さを調べるため、本発明者らは、半導体チップ1の表面電極に、無電解めっき法によりニッケルおよび金を成膜し、その表面電極に、Sn−Ag系半田を用いてCu製のリードフレーム21を接合したサンプルを用意し、−40〜125℃の温度範囲で300サイクルの温度サイクル試験を実施した。その結果を図16に示す。図16は、半導体チップ1とリードフレーム21との接合界面に発生したクラックの進展長さと、半田接合層23の厚さとの関係を示す特性図である。図16より、半田接合層23の厚さが50μm以上になると、半田接合層23でのクラック進展長さが大幅に低減することがわかる。したがって、半田接合層23の厚さは50μm以上であるのが適当である。
The reason for the appropriate thickness of the
なお、実施の形態3にかかる半導体装置を製造する際に、半田接合層の厚さを所望の厚さとするために、実施の形態2のようにフィラーを用いて製造してもよい。以上において本発明は、上述した実施の形態に限らず、半導体チップの電気的、熱的および機械的な接続を半田による接合で確保するパワーデバイスに共通したものである。 When manufacturing the semiconductor device according to the third embodiment, it may be manufactured using a filler as in the second embodiment in order to set the thickness of the solder bonding layer to a desired thickness. As described above, the present invention is not limited to the above-described embodiment, but is common to power devices that ensure electrical, thermal, and mechanical connection of semiconductor chips by soldering.
以上のように、本発明は、半導体チップと他の構成部材とを半田により接合した構成を有する半導体装置に有用であり、特に、IGBTモジュールなどのように発熱の大きいパワー半導体装置に適している。 As described above, the present invention is useful for a semiconductor device having a configuration in which a semiconductor chip and other components are joined by soldering, and is particularly suitable for a power semiconductor device that generates a large amount of heat, such as an IGBT module. .
1 半導体チップ
2,5,22,23 半田接合層
3 支持基板(絶縁基板)
6 ヒートシンク
21 リードフレーム
31,33,34 フィラー
32 低融点金属
35 フィラーの中心部(コア)
6
Claims (7)
溶融前の半田層の上に当該溶融前の半田層の厚さよりも小さいフィラーを配置した状態で加熱して前記半田層を溶融し、溶けた半田層内に前記フィラーが落ち込んだ状態で冷却して半田層を固まらせることを特徴とする半導体装置の製造方法。 In manufacturing a semiconductor device having a structure in which a semiconductor chip is bonded onto a support substrate via a solder bonding layer,
The solder layer is melted by heating in a state where a filler smaller than the thickness of the solder layer before melting is disposed on the solder layer before melting, and cooled with the filler falling into the melted solder layer. A method of manufacturing a semiconductor device, wherein the solder layer is hardened.
溶融前の半田層の上に当該溶融前の半田層の厚さよりも小さいフィラーを配置した状態で加熱して前記半田層を溶融し、溶けた半田層内に前記フィラーが落ち込んだ状態で冷却して半田層を固まらせることを特徴とする半導体装置の製造方法。 In manufacturing a semiconductor device having a configuration in which a support substrate is bonded to a heat sink via a solder bonding layer, and a semiconductor chip is bonded to the support substrate via a solder bonding layer.
The solder layer is melted by heating in a state where a filler smaller than the thickness of the solder layer before melting is disposed on the solder layer before melting, and cooled with the filler falling into the melted solder layer. A method of manufacturing a semiconductor device, wherein the solder layer is hardened.
前記支持基板上および前記半導体チップの電極上の溶融前の半田層の上にそれぞれ当該溶融前の半田層の厚さよりも小さいフィラーを配置した状態で加熱して前記半田層を溶融し、溶けた半田層内に前記フィラーが落ち込んだ状態で冷却して半田層を固まらせることを特徴とする請求項1または2に記載の半導体装置の製造方法。 Furthermore, in joining the lead frame that electrically connects the electrode provided on the surface of the semiconductor chip and the support substrate to the support substrate and the electrode of the semiconductor chip, respectively, via a solder bonding layer,
The solder layer was melted and melted by heating in a state where a filler smaller than the thickness of the solder layer before melting was placed on the support substrate and the solder layer before melting on the electrodes of the semiconductor chip, respectively. 3. The method of manufacturing a semiconductor device according to claim 1, wherein the solder layer is solidified by cooling in a state where the filler has fallen into the solder layer.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008207415A JP2008270846A (en) | 2003-10-03 | 2008-08-11 | Method for manufacturing semiconductor device |
Applications Claiming Priority (2)
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JP2003346137 | 2003-10-03 | ||
JP2008207415A JP2008270846A (en) | 2003-10-03 | 2008-08-11 | Method for manufacturing semiconductor device |
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Application Number | Title | Priority Date | Filing Date |
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JP2004022222A Division JP4228926B2 (en) | 2003-10-03 | 2004-01-29 | Semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2008270846A true JP2008270846A (en) | 2008-11-06 |
Family
ID=40049836
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008207415A Pending JP2008270846A (en) | 2003-10-03 | 2008-08-11 | Method for manufacturing semiconductor device |
Country Status (1)
Country | Link |
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JP (1) | JP2008270846A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012028433A (en) * | 2010-07-21 | 2012-02-09 | Nec Network Products Ltd | Packaging method of electronic component |
WO2021255987A1 (en) * | 2020-06-15 | 2021-12-23 | 日立Astemo株式会社 | Power module and method for manufacturing power module |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6186940A (en) * | 1984-10-02 | 1986-05-02 | Kao Corp | Oil in water type emulsion composition |
JPS62206772A (en) * | 1986-03-06 | 1987-09-11 | 日立化成工業株式会社 | Circuit connection structure |
JPH04206890A (en) * | 1990-11-30 | 1992-07-28 | Mitsubishi Electric Corp | Hybrid integrated circuit |
JPH06216167A (en) * | 1993-01-20 | 1994-08-05 | Hitachi Ltd | Semiconductor device and manufacture thereof |
JPH10265675A (en) * | 1997-03-26 | 1998-10-06 | Hitachi Ltd | Sealing resin and semiconductor device |
JP2000332373A (en) * | 1999-05-20 | 2000-11-30 | Matsushita Electric Ind Co Ltd | Electronic component mounting body and its manufacture |
-
2008
- 2008-08-11 JP JP2008207415A patent/JP2008270846A/en active Pending
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6186940A (en) * | 1984-10-02 | 1986-05-02 | Kao Corp | Oil in water type emulsion composition |
JPS62206772A (en) * | 1986-03-06 | 1987-09-11 | 日立化成工業株式会社 | Circuit connection structure |
JPH04206890A (en) * | 1990-11-30 | 1992-07-28 | Mitsubishi Electric Corp | Hybrid integrated circuit |
JPH06216167A (en) * | 1993-01-20 | 1994-08-05 | Hitachi Ltd | Semiconductor device and manufacture thereof |
JPH10265675A (en) * | 1997-03-26 | 1998-10-06 | Hitachi Ltd | Sealing resin and semiconductor device |
JP2000332373A (en) * | 1999-05-20 | 2000-11-30 | Matsushita Electric Ind Co Ltd | Electronic component mounting body and its manufacture |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012028433A (en) * | 2010-07-21 | 2012-02-09 | Nec Network Products Ltd | Packaging method of electronic component |
WO2021255987A1 (en) * | 2020-06-15 | 2021-12-23 | 日立Astemo株式会社 | Power module and method for manufacturing power module |
JP2021197445A (en) * | 2020-06-15 | 2021-12-27 | 日立Astemo株式会社 | Power module and manufacturing method of power module |
JP7369670B2 (en) | 2020-06-15 | 2023-10-26 | 日立Astemo株式会社 | Power module and power module manufacturing method |
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