JP2008252011A - Dielectric capacitor - Google Patents
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Abstract
Description
本発明は、安定生産が可能で、使用時にリーク電流特性や誘電特性の劣化が少ない誘電体キャパシタに関するものである。 The present invention relates to a dielectric capacitor capable of stable production and having little deterioration in leakage current characteristics and dielectric characteristics during use.
従来、誘電体薄膜を誘電体層として用いた誘電体キャパシタが各種提案されている。
図9に示すように、特許文献1には、誘電体キャパシタを、Nb2O5,Ta2O5,ZrO2,CeO2,Y2O3又はHf2O3などから選択された反応防止膜105で覆うようにしていることにより、誘電体キャパシタのSBT(誘電体)層103とSiO2(層間絶縁)層106との反応による誘電体キャパシタの特性の劣化を防止することが提案されている。
さらに、前記特許文献1には、誘電体キャパシタを酸化膜およびその上の水素拡散防止効果がある絶縁性の窒化膜で覆うことにより、誘電体キャパシタの誘電体層または強誘電体層の酸素欠陥による誘電体キャパシタの特性の劣化を防止することが提案されている。
Conventionally, various dielectric capacitors using a dielectric thin film as a dielectric layer have been proposed.
As shown in FIG. 9, Patent Document 1 discloses that a dielectric capacitor has a reaction prevention selected from Nb 2 O 5 , Ta 2 O 5 , ZrO 2 , CeO 2 , Y 2 O 3 or Hf 2 O 3. It is proposed to prevent the deterioration of the characteristics of the dielectric capacitor due to the reaction between the SBT (dielectric) layer 103 and the SiO 2 (interlayer insulating) layer 106 of the dielectric capacitor by covering with the film 105. Yes.
Further, Patent Document 1 discloses that a dielectric capacitor is covered with an oxide film and an insulating nitride film having an effect of preventing hydrogen diffusion thereon, thereby allowing oxygen defects in the dielectric layer or the ferroelectric layer of the dielectric capacitor. It has been proposed to prevent the deterioration of the characteristics of the dielectric capacitor due to.
また、図10に示すように、特許文献2には、貫通孔213の内壁が電極層207側から保護膜209の表面側に向かって連続的に拡径し、電極層207に対して所定角度を有する直線状傾斜面によって形成しているために、貫通孔213内に突出する角部が形成されず、貫通孔213の内面に形成される半田拡散防止層217の被覆性を向上でき、これにより、半田拡散に起因するリフロー耐性の劣化を抑制するとともに、膜厚を薄くしても半田拡散防止効果を発揮できるため、半田拡散防止層217の内部応力をさらに低減し、剥離や浮きに起因する素子信頼性の劣化を抑制することが提案されている。
さらに、前記特許文献2には、貫通孔213内面に形成される膜の被覆性を向上して、貫通孔213の内壁と、この貫通孔213内に充填形成される外部端子211との接続強度を向上し、貫通孔213内に充填して形成される外部端子211と、その下面が接合される電極207との剥離を防止することが提案されている。
As shown in FIG. 10, Patent Document 2 discloses that the inner wall of the through hole 213 continuously increases in diameter from the electrode layer 207 side toward the surface side of the protective film 209, and has a predetermined angle with respect to the electrode layer 207. Therefore, the corners projecting into the through hole 213 are not formed, and the coverage of the solder diffusion preventing layer 217 formed on the inner surface of the through hole 213 can be improved. As a result, the deterioration of reflow resistance due to solder diffusion can be suppressed, and even when the film thickness is reduced, the effect of preventing solder diffusion can be exerted. Therefore, the internal stress of the solder diffusion preventing layer 217 is further reduced, resulting from peeling and floating. It has been proposed to suppress deterioration of element reliability.
Further, in Patent Document 2, the coating strength of the film formed on the inner surface of the through hole 213 is improved, and the connection strength between the inner wall of the through hole 213 and the external terminal 211 that is filled and formed in the through hole 213. It has been proposed to prevent the peeling between the external terminal 211 formed by filling the through hole 213 and the electrode 207 to which the lower surface is bonded.
しかしながら、上記前者の背景技術に記載の誘電体キャパシタにおいては、SiO2(層間絶縁)層106の開口寸法とNb2O5(反応防止)層105の開口寸法とが等しいため、開口の底部における上部電極104の引き出し電極(導電性水素バリア膜)109による被覆性が低下して、誘電体層にプロセス劣化を生じることなく安定生産することが難しいという課題があった。
また、水素の進入を抑えるために開口寸法を小さくすると、接合強度が低下し、素子の信頼性が低下するという課題があった。
また、開口寸法を大きくすると、SBT(誘電体)層103中への水素原子の進入により、抵抗劣化特性が悪化し、素子の長期信頼性が低下するという課題があった。
一方、上記後者の背景技術に記載の薄膜電子部品においては、水素バリア膜を有しないので、素子形成プロセスにおいて発生する水素に起因した水素原子が容量素子の絶縁体層203に拡散するのを抑制できないため、水素に起因した絶縁体層203の劣化を起こすという課題があった。また、素子を使用する過程で電界印加時に水素原子が実装用端子から誘電体層に拡散して容量素子が抵抗劣化するという課題があった。
However, in the dielectric capacitor described in the former background art, the opening size of the SiO 2 (interlayer insulating) layer 106 and the opening size of the Nb 2 O 5 (reaction prevention) layer 105 are equal, and therefore, at the bottom of the opening. The coverage of the upper electrode 104 by the extraction electrode (conductive hydrogen barrier film) 109 is lowered, and there is a problem that it is difficult to stably produce the dielectric layer without causing process deterioration.
Further, if the opening size is reduced in order to suppress the entry of hydrogen, there is a problem that the bonding strength is lowered and the reliability of the element is lowered.
Further, when the opening size is increased, there is a problem that the resistance deterioration characteristic is deteriorated due to the entry of hydrogen atoms into the SBT (dielectric) layer 103, and the long-term reliability of the element is lowered.
On the other hand, since the thin film electronic component described in the latter background art does not have a hydrogen barrier film, it suppresses diffusion of hydrogen atoms caused by hydrogen generated in the element formation process into the insulator layer 203 of the capacitor element. Therefore, there is a problem that the insulator layer 203 is deteriorated due to hydrogen. In addition, in the process of using the element, there is a problem that when the electric field is applied, hydrogen atoms diffuse from the mounting terminal to the dielectric layer and the capacitor element is deteriorated in resistance.
本発明は、以上の点に着目したもので、その目的は、誘電体層のプロセス劣化が抑制されて安定生産が可能で、使用時に水素原子が実装用端子から誘電体層へ拡散することを抑制することが可能な誘電体キャパシタを提供することにある。 The present invention focuses on the above points, and its purpose is to suppress process deterioration of the dielectric layer and enable stable production, and to allow hydrogen atoms to diffuse from the mounting terminal to the dielectric layer during use. An object of the present invention is to provide a dielectric capacitor that can be suppressed.
上記目的を達成するため、本発明の誘電体キャパシタは、(1)基板の一方の主面側に、一方の電極と他方の電極とが誘電体層を挟んで対向するように、前記一方の電極と誘電体層と他方の電極とがこの順に積層された誘電体キャパシタにおいて、前記他方の電極の上面の一部を露出する第1の開口部が形成されるとともに前記他方の電極上を被覆する水素バリア層からなる第1の絶縁層と、前記第1の開口部が形成された前記第1の絶縁層の表面の一部を露出する第2の開口部が形成されるとともに前記第1の絶縁層上を被覆する第2の絶縁層と、を備え、前記第2の開口部の開口寸法が前記第1の開口部の開口寸法よりも大きく形成されるとともに、前記第1の開口部により露出された前記他方の電極の上面の一部と前記第1の開口部が形成された前記第1の絶縁層の表面の一部と前記第2の開口部が形成された前記第2の絶縁層の表面とに亘る凹部の表面が導電性水素バリア層で被覆されていることを特徴とする。(・・・以下第1の課題解決手段と称する。) In order to achieve the above object, the dielectric capacitor according to the present invention includes: (1) one electrode and the other electrode on one main surface side of the substrate so as to face each other with a dielectric layer interposed therebetween. In a dielectric capacitor in which an electrode, a dielectric layer, and the other electrode are laminated in this order, a first opening that exposes a part of the upper surface of the other electrode is formed and the other electrode is covered A first insulating layer made of a hydrogen barrier layer and a second opening exposing a part of the surface of the first insulating layer in which the first opening is formed, and the first A second insulating layer covering the insulating layer, wherein an opening size of the second opening is larger than an opening size of the first opening, and the first opening A portion of the upper surface of the other electrode exposed by the first opening and the first opening A conductive hydrogen barrier layer covers the surface of the recess extending from a part of the surface of the formed first insulating layer to the surface of the second insulating layer in which the second opening is formed. It is characterized by that. (... hereinafter referred to as first problem solving means)
また、本発明の誘電体キャパシタは、(2)基板の一方の主面側に、一方の電極と他方の電極とが前記誘電体層を挟んで対向するように、一方の電極と誘電体層と他方の電極とが交互に複数積層された誘電体キャパシタにおいて、前記それぞれの他方の電極の上面の一部を露出する第1の開口部がそれぞれ形成されるとともに前記他方の電極上を被覆する水素バリア層からなる第1の絶縁層と、前記第1の開口部が形成された前記第1の絶縁層の表面の一部を露出する第2の開口部がそれぞれ形成されるとともに前記第1の絶縁層上を被覆する第2の絶縁層と、を備え、前記第2の開口部の開口寸法が前記第1の開口部の開口寸法よりも大きく形成されるとともに、前記第1の開口部により露出された前記それぞれの他方の電極の上面の一部と前記第1の開口部が形成された前記第1の絶縁層の表面の一部と前記第2の開口部が形成された前記第2の絶縁層の表面とに亘る凹部の表面が導電性水素バリア層で被覆されていることを特徴とする。(・・・以下第2の課題解決手段と称する。) In the dielectric capacitor of the present invention, (2) one electrode and the dielectric layer are arranged such that one electrode and the other electrode face each other with the dielectric layer interposed therebetween on one main surface side of the substrate. In the dielectric capacitor in which the plurality of electrodes and the other electrode are alternately stacked, a first opening that exposes a part of the upper surface of each of the other electrodes is formed and covers the other electrode. A first insulating layer made of a hydrogen barrier layer and a second opening exposing a part of the surface of the first insulating layer in which the first opening is formed are formed and the first A second insulating layer covering the insulating layer, wherein an opening size of the second opening is larger than an opening size of the first opening, and the first opening A portion of the upper surface of each other electrode exposed by The surface of the recess extending between a part of the surface of the first insulating layer in which the first opening is formed and the surface of the second insulating layer in which the second opening is formed is conductive hydrogen. It is covered with a barrier layer. (... hereinafter referred to as second problem solving means)
また、本発明の主要な実施形態の一つは、(3)前記第1の開口部の内周面及び第2の開口部の内周面に傾斜部を有することを特徴とする。(・・・以下第3の課題解決手段と称する。) In addition, one of the main embodiments of the present invention is characterized in that (3) the inner peripheral surface of the first opening and the inner peripheral surface of the second opening have inclined portions. (... hereinafter referred to as third problem solving means)
本発明の他の主要な実施形態の一つは、(4)前記他方の電極上を被覆する第1の絶縁層に複数の開口が設けられ、前記他方の電極の上面と前記導電性バリア層とが複数個所で接続されていることを特徴とする。(・・・以下第4の課題解決手段と称する。) According to another main embodiment of the present invention, (4) the first insulating layer covering the other electrode is provided with a plurality of openings, and the upper surface of the other electrode and the conductive barrier layer are provided. Are connected at a plurality of locations. (... hereinafter referred to as fourth problem solving means)
また本発明の実施形態の一つは、(5)前記導電性水素バリア層で被覆された凹部内に充填されたビア導体と、該ビア導体に接続された実装用端子とを備えることを特徴とする。(・・・以下第5の課題解決手段と称する。) One of the embodiments of the present invention includes (5) a via conductor filled in a recess covered with the conductive hydrogen barrier layer, and a mounting terminal connected to the via conductor. And (... Hereinafter referred to as fifth problem solving means.)
また本発明の他の実施形態の一つは、(6)前記導電性水素バリア層で被覆された凹部内に充填されたビア導体と、該ビア導体に接続された配線層とを備えることを特徴とする。(・・・以下第6の課題解決手段と称する。) Another embodiment of the present invention includes (6) a via conductor filled in a recess covered with the conductive hydrogen barrier layer, and a wiring layer connected to the via conductor. Features. (... Hereinafter referred to as sixth problem solving means)
上記第1の課題解決手段による作用は次の通りである。すなわち、前記他方の電極の上面の一部を露出する第1の開口部が形成されるとともに前記他方の電極上を被覆する水素バリア層からなる第1の絶縁層と、前記第1の開口部が形成された前記第1の絶縁層の表面の一部を露出する第2の開口部が形成されるとともに前記第1の絶縁層上を被覆する第2の絶縁層と、を備え、
前記第2の開口部の開口寸法が前記第1の開口部の開口寸法よりも大きく形成されるとともに、前記第1の開口部により露出された前記他方の電極の上面の一部と前記第1の開口部が形成された前記第1の絶縁層の表面の一部と前記第2の開口部が形成された前記第2の絶縁層の表面とに亘る凹部の表面が導電性水素バリア層で被覆されているので、
ビア導体底部に位置する電極上に水素バリア層からなる第1の絶縁層が形成される面積が増えることに加え、導電性水素バリア層の形成が容易になることにより、プロセスで発生する水素に起因した水素原子の誘電体層への拡散をより確実に抑制できる。また、使用時に実装用端子から誘電体層への水素原子の拡散を抑制することができる。このため、リーク電流特性や誘電特性の劣化を抑制できる誘電体キャパシタを提供することができる。
The operation of the first problem solving means is as follows. That is, a first insulating layer formed of a hydrogen barrier layer that covers a part of the upper surface of the other electrode is formed so as to expose a part of the upper surface of the other electrode, and the first opening. And a second insulating layer formed on the first insulating layer, the second opening exposing a part of the surface of the first insulating layer formed with the second insulating layer covering the first insulating layer.
An opening size of the second opening is formed larger than an opening size of the first opening, and a part of the upper surface of the other electrode exposed by the first opening and the first The surface of the recess extending between a part of the surface of the first insulating layer in which the opening is formed and the surface of the second insulating layer in which the second opening is formed is a conductive hydrogen barrier layer. Because it is covered
In addition to an increase in the area where the first insulating layer made of the hydrogen barrier layer is formed on the electrode located at the bottom of the via conductor, the formation of the conductive hydrogen barrier layer is facilitated, thereby reducing the hydrogen generated in the process. The resulting diffusion of hydrogen atoms into the dielectric layer can be more reliably suppressed. In addition, diffusion of hydrogen atoms from the mounting terminal to the dielectric layer can be suppressed during use. Therefore, it is possible to provide a dielectric capacitor that can suppress deterioration of leakage current characteristics and dielectric characteristics.
上記第2の課題解決手段による作用は次の通りである。すなわち、前記それぞれの他方の電極の上面の一部を露出する第1の開口部がそれぞれ形成されるとともに前記他方の電極上を被覆する水素バリア層からなる第1の絶縁層と、前記第1の開口部が形成された前記第1の絶縁層の表面の一部を露出する第2の開口部がそれぞれ形成されるとともに前記第1の絶縁層上を被覆する第2の絶縁層と、を備え、前記第2の開口部の開口寸法が前記第1の開口部の開口寸法よりも大きく形成されるとともに、前記第1の開口部により露出された前記それぞれの他方の電極の上面の一部と前記第1の開口部が形成された前記第1の絶縁層の表面の一部と前記第2の開口部が形成された前記第2の絶縁層の表面とに亘る凹部の表面が導電性水素バリア層で被覆されているので、ビア導体底部に位置する電極上に水素バリア層からなる第1の絶縁層が形成される面積が増えることに加え、導電性水素バリア膜の形成が容易になることにより、プロセスで発生する水素に起因した水素原子の誘電体層への拡散をより確実に抑制できる。また、使用時に実装用端子から誘電体層への水素原子の拡散を抑制することができる。このため、リーク電流特性や誘電特性の劣化を抑制できる大容量の誘電体キャパシタを提供することができる。 The operation of the second problem solving means is as follows. That is, a first insulating layer formed of a hydrogen barrier layer that forms a first opening that exposes a part of the upper surface of each of the other electrodes and covers the other electrode; and A second insulating layer that is formed with a second opening that exposes a portion of the surface of the first insulating layer in which the opening is formed, and that covers the first insulating layer, and A part of the upper surface of each of the other electrodes exposed by the first opening, wherein the opening dimension of the second opening is larger than the opening dimension of the first opening. And the surface of the recess extending between a part of the surface of the first insulating layer in which the first opening is formed and the surface of the second insulating layer in which the second opening is formed is conductive. An electrode located at the bottom of the via conductor because it is covered with a hydrogen barrier layer In addition to an increase in the area on which the first insulating layer made of a hydrogen barrier layer is formed, the formation of a conductive hydrogen barrier film is facilitated, whereby a dielectric layer of hydrogen atoms resulting from hydrogen generated in the process It is possible to more reliably suppress diffusion into the water. In addition, diffusion of hydrogen atoms from the mounting terminal to the dielectric layer can be suppressed during use. For this reason, it is possible to provide a large-capacity dielectric capacitor capable of suppressing deterioration of leakage current characteristics and dielectric characteristics.
また、上記第3の課題解決手段による作用は次の通りである。すなわち、前記第1の開口部の内周面及び第2の開口部の内周面に傾斜部を有するので、水素バリア層からなる第1の絶縁層の開口の底部において、他方の電極と導電性水素バリア層との安定した接触が得られる。 The operation of the third problem solving means is as follows. That is, since the inner peripheral surface of the first opening portion and the inner peripheral surface of the second opening portion have inclined portions, the other electrode is electrically conductive with the other electrode at the bottom portion of the opening of the first insulating layer made of the hydrogen barrier layer. Stable contact with the reactive hydrogen barrier layer is obtained.
また、上記第4の課題解決手段による作用は次の通りである。すなわち、前記他方の電極上を被覆する第1の絶縁層に複数の開口が設けられ、前記他方の電極の上面と前記導電性バリア層とが複数個所で接続されているので、プロセスによる誘電体層の劣化を抑制するとともに、抵抗劣化の耐性が向上する。 The operation of the fourth problem solving means is as follows. That is, a plurality of openings are provided in the first insulating layer covering the other electrode, and the upper surface of the other electrode and the conductive barrier layer are connected at a plurality of locations. While suppressing deterioration of a layer, the tolerance of resistance deterioration improves.
また、上記第5の課題解決手段による作用は次の通りである。すなわち、前記導電性水素バリア層で被覆された凹部内に充填されたビア導体と、該ビア導体に接続された実装用端子とを備えるので、電界によりアノード側の実装用端子から移動してくる水素原子のうち、誘電体層に拡散するものを一部に抑えることができる。 The operation of the fifth problem solving means is as follows. That is, a via conductor filled in the concave portion covered with the conductive hydrogen barrier layer and a mounting terminal connected to the via conductor are provided, so that the electric field moves from the mounting terminal on the anode side by an electric field. Of the hydrogen atoms, those that diffuse into the dielectric layer can be suppressed to a part.
また、上記第6の課題解決手段による作用は次の通りである。すなわち、前記導電性水素バリア層で被覆された凹部内に充填されたビア導体と、該ビア導体に接続された配線層とを備えるので、電界によりアノード側の配線層から移動してくる水素原子のうち、誘電体層に拡散するものを一部に抑えることができる。 The operation of the sixth problem solving means is as follows. That is, since it has a via conductor filled in the recess covered with the conductive hydrogen barrier layer and a wiring layer connected to the via conductor, hydrogen atoms moving from the wiring layer on the anode side by an electric field Of these, those diffusing into the dielectric layer can be suppressed to a part.
その他の本発明の前記及び他の目的,特徴,利点は、以下の詳細な説明及び添付図面から明瞭になろう。 The above and other objects, features, and advantages of the present invention will be apparent from the following detailed description and the accompanying drawings.
本発明の上記第1の課題解決手段によれば、安定生産が可能で、使用時に誘電体層の劣化が少ない誘電体キャパシタを実現できる。 また、本発明の上記第2の課題解決手段によれば、安定生産が可能で、使用時に誘電体層の劣化が少ない大容量の誘電体キャパシタを実現できる。 According to the first problem-solving means of the present invention, it is possible to realize a dielectric capacitor that can be stably produced and has little deterioration of the dielectric layer during use. In addition, according to the second problem solving means of the present invention, it is possible to realize a large-capacity dielectric capacitor that can be stably produced and has little deterioration of the dielectric layer during use.
次に、本発明の誘電体キャパシタの第1の実施形態について、図1〜図4を参照して説明する。図1は第1の実施形態の誘電体キャパシタ10の内部構造を説明するための要部拡大断面図である。また、図2は本実施形態の誘電体キャパシタ10の内部構造を説明するための要部拡大断面の模式図である。図3は本実施形態の誘電体キャパシタ10の製造プロセスの一例の前半部分を示す断面図であり、図4は同製造プロセスの後半部分を示す断面図である。 Next, a first embodiment of the dielectric capacitor of the present invention will be described with reference to FIGS. FIG. 1 is an enlarged cross-sectional view of a main part for explaining the internal structure of the dielectric capacitor 10 of the first embodiment. FIG. 2 is a schematic diagram of an enlarged cross-sectional view of a main part for explaining the internal structure of the dielectric capacitor 10 of the present embodiment. FIG. 3 is a cross-sectional view showing the first half of an example of the manufacturing process of the dielectric capacitor 10 of the present embodiment, and FIG. 4 is a cross-sectional view showing the second half of the manufacturing process.
図1に示すように、第1の実施形態の誘電体キャパシタ10は、基板11の一方の主面側に、一方の電極12と他方の電極14とが誘電体層13を挟んで対向するように、前記一方の電極12と誘電体層13と他方の電極14とがこの順に積層されたものである。
As shown in FIG. 1, the dielectric capacitor 10 of the first embodiment is such that one electrode 12 and the other electrode 14 face each other across the
具体的には、本実施形態の誘電体キャパシタ10は、前記他方の電極14の上面14Tの一部を露出する第1の開口部15bが形成されるとともに前記他方の電極14上を被覆する水素バリア層からなる第1の絶縁層15と、前記第1の開口部15bが形成された前記第1の絶縁層15の表面の一部を露出する第2の開口部16bが形成されるとともに前記第1の絶縁層15上を被覆する第2の絶縁層16と、を備え、前記第2の開口部16bの開口寸法が前記第1の開口部15bの開口寸法よりも大きく形成されるとともに、前記第1の開口部15bにより露出された前記他方の電極14の上面14Tの一部と前記第1の開口部15bが形成された前記第1の絶縁層15の表面の一部と前記第2の開口部16bが形成された前記第2の絶縁層16の表面とに亘る略すり鉢状の凹部Hの表面が導電性水素バリア層17で被覆されているものである。 Specifically, in the dielectric capacitor 10 of the present embodiment, the first opening 15b that exposes a part of the upper surface 14T of the other electrode 14 is formed and the hydrogen covering the other electrode 14 is formed. A first insulating layer 15 made of a barrier layer and a second opening 16b that exposes a part of the surface of the first insulating layer 15 in which the first opening 15b is formed are formed. A second insulating layer 16 covering the first insulating layer 15, and the opening size of the second opening 16b is larger than the opening size of the first opening 15b, A part of the upper surface 14T of the other electrode 14 exposed by the first opening 15b, a part of the surface of the first insulating layer 15 in which the first opening 15b is formed, and the second The second insulation in which the opening 16b is formed Substantially conical recess H surface over the 16 surface is one that is coated with a conductive hydrogen barrier layer 17.
より具体的には、前記基板11の一方の主面側には次に形成される一方の電極12との密着性を向上させる目的で、TiOx等の下地層ADが設けられている。該下地層AD上には、前記一方の電極12と誘電体層13と他方の電極14とがこの順に積層されている。また、前記一方の電極12の形成面積に比べて前記誘電体層13の形成面積が小さく形成されるとともに、該誘電体層13の形成面積に比べて前記他方の電極14の形成面積がより小さく形成されている。
そして、前記他方の電極14上を被覆するように水素バリア層からなる第1の絶縁層15が形成されているとともに、該第1の絶縁層15には、前記他方の電極12の上面14Tの一部を露出する第1の開口部15bが形成されている。そして、該第1の開口部15bの内周面には、傾斜部15cが設けられている。また、前記第1の絶縁層15上を被覆するとともに前記下地層AD,前記一方の電極12、前記誘電体層13、前記他方の電極14の積層構造に起因する段差を解消するように第2の絶縁層16が形成されているとともに、該第2の絶縁層16には、前記第1の開口部15bが形成された前記前記第1の絶縁層15の表面の一部及び前記他方の電極14の上面14Tの一部を露出する第2の開口部16bが形成されている。そして、該第2の開口部16bの内周面には、傾斜部16cが設けられている。さらに、前記第2の開口部16bの開口寸法は、前記第1の開口部15bの開口寸法よりも大きく形成されており、前記第1の開口部15bにより露出された前記他方の電極14の上面14Tの一部と前記第1の開口部15bが形成された前記第1の絶縁層15の表面の一部と前記第2の開口部16bが形成された前記第2の絶縁層16の表面とに亘る凹部Hの表面が導電性水素バリア層17で被覆されている。また、前記導電性水素バリア層17で被覆された凹部Hの内部には、ビア導体18が充填されている。さらに、該ビア導体18の露出された表面には、本実施形態の誘電体キャパシタの入出力端子となる略球状の半田バンプからなる実装用端子19が形成されている。
More specifically, a base layer AD such as TiOx is provided on one main surface side of the substrate 11 for the purpose of improving the adhesion with one electrode 12 to be formed next. On the base layer AD, the one electrode 12, the
A first insulating layer 15 made of a hydrogen barrier layer is formed so as to cover the other electrode 14, and the first insulating layer 15 has an upper surface 14 T of the other electrode 12. A first opening 15b that exposes a part is formed. An inclined portion 15c is provided on the inner peripheral surface of the first opening 15b. Further, the second insulating layer 15 is covered so as to eliminate a step caused by a laminated structure of the base layer AD, the one electrode 12, the
次に、前記凹部Hについて、図2を参照してより詳細に説明する。基板11の一方の主面上には下地層ADが設けられ、該下地層AD上に一方の電極12、誘電体層13及び他方の電極14が順次形成されるとともに、該他方の電極14の上面14Tの一部を除いて、第1の絶縁層15で被覆されている。該第1の絶縁層15には前記他方の電極14の上面14Tの一部を露出する第1の開口15bが形成されている。前記第1の絶縁層15に形成された前記第1の開口部15bの上端の開口寸法cが前記第1の開口部15bの下端の開口寸法dよりも大きく形成されて、該第1の開口部15bの内周面に傾斜部15cを有する。また、前記第2の絶縁層16に形成された前記第2の開口部16bの上端の開口寸法aが前記第2の開口部16bの下端の開口寸法bよりも大きく形成されて、該第2の開口部16bの内周面に傾斜部16cを有する。また、凹部Hは、前記第1の絶縁層15の前記第1の開口部15bの下端における開口寸法d,前記第1の開口部15bの上端における開口寸法c、前記第2の絶縁層16の前記第2の開口部16bの下端における開口寸法b及び前記第2の開口部16bの上端における開口寸法aがa>b>c>dの関係になって、略すり鉢状に形成されている。そして、前記第2の絶縁層16の第2の開口部16bの開口寸法a,bが前記第1の絶縁層15の第1の開口部15bの開口寸法c、dよりも大きく形成されている。
Next, the recess H will be described in more detail with reference to FIG. A base layer AD is provided on one main surface of the substrate 11, and one electrode 12, a
次に、本実施形態の誘電体キャパシタ10の製造プロセスの一例について、図3及び図4を参照して説明する。まず、図3(A)に示すように、例えばシリコン(Si)等の基板11の一方の主面上に例えばTiOx等の下地層ADが形成され、該下地層AD上に例えばPt等の一方の電極12が例えばスパッタリングにより例えば厚さ250nmに形成される。次に、図3(B)に示すように、前記一方の電極12上に、例えばBST(BaSrTiO3)等の誘電体層13が例えばスパッタリングにより例えば厚さ150nmに形成され、さらに、該誘電体層13上に例えばPt等の他方の電極14が例えばスパッタリングにより例えば厚さ250nmに形成される。次に、前記で得られた試料上に図示省略したレジスト膜を形成し、例えばフォトリソグラフィーにより所定形状のレジストパターンを形成する。次に、前記レジストパターンをエッチングマスクとし、例えばAr/Cl2ガスを用いてエッチング圧力1Pa,エッチング時間5分の条件で、ドライエッチングにより前記他方の電極14を所定形状にパターニングする。そして、前記パターニングを終えた段階で、前記レジストパターンをアッシングにより除去する。さらに、前記と同様にレジスト膜の形成〜アッシングのプロセスを繰り返すことにより、前記誘電体層13、前記一方の電極12を順次パターニングして図3(c)に示す試料を得る。次に、図3(D)に示すように、前記試料上を覆うように例えば厚さ100nmで例えばAl2O3等の水素バリア層からなる第1の絶縁層15を成膜する。次に、図3(E)に示すように、例えば前記と同様にレジスト膜の形成〜アッシングのプロセスにより前記第1の絶縁層15をパターニングして該第1の絶縁層15に前記他方の電極14の上面14Tの一部を露出する第1の開口部15bと、前記一方の電極12の上面の一部を露出する開口部とを形成する。次に、図3(F)に示すように、前記で得られた試料上に、例えばBCB(ベンゾシクロブテン(benzocyclobutene)樹脂等の第2の絶縁層16を成膜する。次に、図4(G)に示すように、前記第2の絶縁層16を例えば前記レジスト膜と同様にフォトリソグラフィーによりパターニングして、前記第1の絶縁層15の表面の一部及び前記他方の電極14の上面14Tの一部を露出する第2の開口部16bと、前記第1の絶縁層15の表面の一部及び前記一方の電極12の上面の一部を露出する開口部とを形成する。次に、図4(H)に示すように、上記で得られた試料上に、前記他方の電極14の上面14Tの一部と前記第1の絶縁層15の表面の一部と前記第2の絶縁層16の表面とに亘る凹部Hの表面を被覆するように、例えばTiN等の導電性水素バリア膜17を成膜する。次に、前記導電性水素バリア層17上に例えばAl等の導電性金属を積層成膜した後、レジスト膜の形成〜アッシングのプロセスにより前記導電性水素バリア層17及び前記導電性金属層をパターニングして、図4(I)に示すように、前記凹部H内に前記導電性金属からなるビア導体18が充填された試料を得る。次に、前記ビア導体18上に例えば半田メッキを施し、所定の温度でアニールして、図4(J)に示すように、実装用端子19を形成する。
Next, an example of a manufacturing process of the dielectric capacitor 10 of the present embodiment will be described with reference to FIGS. First, as shown in FIG. 3A, a base layer AD such as TiOx is formed on one main surface of a substrate 11 such as silicon (Si), and one of Pt and the like is formed on the base layer AD. The electrode 12 is formed to a thickness of, for example, 250 nm by sputtering, for example. Next, as shown in FIG. 3B, a
次に、上記基板11の好ましい実施形態は次の通りである。すなわち、上記基板11としては、シリコン、石英、アルミナ、サファイア、ガラス等から選択され、母材からの切り出しにより得られ、表面が平坦なものが好ましい。上記基板11の厚さは0.02μm〜500μmが好ましい。尚、上記基板11の一方の主面上には、次に形成される一方の電極12との密着性を向上させる目的で、TiOx等の下地層ADを形成することが好ましいが、本発明はこれに限定するものではない。 Next, a preferred embodiment of the substrate 11 is as follows. That is, the substrate 11 is preferably selected from silicon, quartz, alumina, sapphire, glass and the like, obtained by cutting out from a base material, and having a flat surface. The thickness of the substrate 11 is preferably 0.02 μm to 500 μm. An underlayer AD such as TiOx is preferably formed on one main surface of the substrate 11 for the purpose of improving the adhesion with the next electrode 12 to be formed next. However, the present invention is not limited to this.
次に、上記一方の電極12の好ましい実施形態は次の通りである。すなわち、上記一方の電極12としては、Pt,Ir,Ruなどの貴金属、SrRuO3などの導電性酸化物等が好ましく、前記貴金属の場合には上記基板11上に真空蒸着、スパッタリング等の手段により形成することが好ましく、また、前記導電性酸化物の場合には、スパッタリング、ゾルゲル、MOCVD法等の手段により設けられることが好ましい。また、上記一方の電極12の厚さは、例えば100nm〜500nmが好ましい。また、上記一方の電極12の加工は、ドライエッチング、ウェットエッチング等の手段から選択して用いることが好ましい。 Next, a preferred embodiment of the one electrode 12 is as follows. That is, the one electrode 12 is preferably a noble metal such as Pt, Ir, or Ru, or a conductive oxide such as SrRuO 3. In the case of the noble metal, means such as vacuum deposition or sputtering is used on the substrate 11. Preferably, the conductive oxide is provided by means of sputtering, sol-gel, MOCVD, or the like. The thickness of the one electrode 12 is preferably 100 nm to 500 nm, for example. The processing of the one electrode 12 is preferably selected from means such as dry etching and wet etching.
次に、上記誘電体層13の好ましい実施形態は次の通りである。すなわち、上記誘電体層13としては、BST(BaSrTiO3)、PZT(PbZrTiO3)、その他のペロブスカイト構造酸化物等が好ましく、前記一方の電極12上にスパッタリング、ゾルゲル、MOCVD法等の手段により設けられることが好ましい。また、上記誘電体層13の厚さは、例えば50nm〜500nmが好ましい。また、上記誘電体層13の加工はドライエッチング、ウェットエッチング等の手段から選択して用いることが好ましい。
Next, a preferred embodiment of the
次に、上記他方の電極14の好ましい実施形態は次の通りである。すなわち、上記他方の電極14としては、上記一方の電極12において示した貴金属や導電性酸化物から選択されることが好ましい。また、上記他方の電極14の厚さ、形成方法、加工方法は、それぞれ、前記一方の電極12の厚さ、形成方法、加工方法で示したものから選択されることが好ましい。 Next, a preferred embodiment of the other electrode 14 is as follows. That is, the other electrode 14 is preferably selected from the noble metals and conductive oxides shown in the one electrode 12. The thickness, formation method, and processing method of the other electrode 14 are preferably selected from those shown in the thickness, formation method, and processing method of the one electrode 12, respectively.
次に、上記水素バリア層からなる第1の絶縁層15の好ましい実施形態は次の通りである。すなわち、上記第1の絶縁層15としては、Al2O3,SiN,Ta2O5,SrTiO3,等のうちから選択される1種を単層で用いることが好ましいが、これに限定するものではなく、例えば、前記で選択された1種、もしくは複数種を積層成膜して用いてもよい。前記第1の絶縁層15の厚さは、例えば50nm〜3000nmが好ましい。また、前記第1の絶縁層15の形成は、スパッタリング、ゾルゲル、MOCVD法等から選択して用いることが好ましい。また、前記第1の絶縁層15の加工は、ドライエッチング、ウェットエッチング等から選択して用いることが好ましい。 Next, a preferred embodiment of the first insulating layer 15 made of the hydrogen barrier layer is as follows. That is, as the first insulating layer 15, it is preferable to use a single layer selected from Al 2 O 3 , SiN, Ta 2 O 5 , SrTiO 3 , etc. For example, one or a plurality of the types selected above may be laminated and used. The thickness of the first insulating layer 15 is preferably, for example, 50 nm to 3000 nm. The first insulating layer 15 is preferably selected from sputtering, sol-gel, MOCVD, or the like. The first insulating layer 15 is preferably selected from dry etching, wet etching, or the like.
次に、上記第2の絶縁層16の好ましい実施形態は次の通りである。すなわち、上記第2の絶縁層16としては、各種の無機絶縁膜、各種の有機絶縁膜等から選択して用いることができ、前記無機絶縁膜としては、例えば、SiO2、SiN等があげられ、また前記前記有機絶縁膜としては、例えば、ポリイミド樹脂、BCB樹脂等があげられる。上記第2の絶縁層の厚さは、例えば500nm〜5000nmが好ましい。また、上記第2の絶縁層16の形成は、前記無機絶縁膜にあっては、スパッタリング、ゾルゲル、MOCVD法等の手段から選択して用いることができ、また、前記有機絶縁膜にあっては、例えば前記樹脂の溶液を塗布して塗膜を形成したのち、フォトリソグラフィーによりパターニングして用いることが好ましい。 Next, a preferred embodiment of the second insulating layer 16 is as follows. That is, the second insulating layer 16 can be selected from various inorganic insulating films and various organic insulating films, and examples of the inorganic insulating film include SiO 2 and SiN. Examples of the organic insulating film include polyimide resin and BCB resin. The thickness of the second insulating layer is preferably 500 nm to 5000 nm, for example. The formation of the second insulating layer 16 can be selected from means such as sputtering, sol-gel, MOCVD, etc., in the inorganic insulating film, and in the organic insulating film, For example, it is preferable to form a coating film by applying the resin solution and then pattern the film by photolithography.
次に、上記導電性水素バリア層17の好ましい実施形態は次の通りである。すなわち、上記導電性水素バリア層17としては、TiN,TaN,TiSiN,TaSiNその他の窒化物,SrRuO3,IrO2その他の酸化物等から選択して用いることが好ましい。上記導電性水素バリア層17の厚さは、例えば10nm〜200nmが好ましい。また、上記導電性水素バリア層17の形成は、スパッタリング、MOCVD法等から選択して用いることが好ましい。また、上記導電性水素バリア層17の加工は、ドライエッチング、ウェットエッチング等から選択して用いることが好ましい。 Next, a preferred embodiment of the conductive hydrogen barrier layer 17 is as follows. That is, the conductive hydrogen barrier layer 17 is preferably selected from TiN, TaN, TiSiN, TaSiN and other nitrides, SrRuO 3 , IrO 2 and other oxides. The thickness of the conductive hydrogen barrier layer 17 is preferably 10 nm to 200 nm, for example. The conductive hydrogen barrier layer 17 is preferably selected from sputtering, MOCVD, or the like. Further, it is preferable that the conductive hydrogen barrier layer 17 is selected from dry etching, wet etching, or the like.
次に、上記ビア導体18の好ましい実施形態は次の通りである。すなわち、上記ビア導体18としては、Cu,Al等から選択される導電性金属が好ましい。上記ビア導体18の形成は、真空蒸着、スパッタリング、めっき等の各種の手法から選択して、もしくはそれらの手法を連続して積層使用することが好ましい。 Next, a preferred embodiment of the via conductor 18 is as follows. That is, the via conductor 18 is preferably a conductive metal selected from Cu, Al and the like. The formation of the via conductor 18 is preferably selected from various methods such as vacuum vapor deposition, sputtering, plating, or the like, or those methods are continuously laminated.
次に、上記実装用端子19の好ましい実施形態は次の通りである。すなわち、上記実装用端子19としては、Au/Ni,半田バンプ等から選択して用いることができる。上記実装用端子19の形成は、上記金属のメッキ膜を形成した後、所定の温度でアニール等を施すことにより形成することが好ましい。 Next, a preferred embodiment of the mounting terminal 19 is as follows. That is, the mounting terminal 19 can be selected from Au / Ni, solder bumps, or the like. The mounting terminals 19 are preferably formed by annealing at a predetermined temperature after forming the metal plating film.
尚、上記第1の実施形態においては、前記ビア導体18に接続するように実装用端子19を設けたが、本発明はこれに限定するものではなく、例えば、前記実装用端子19の代わりに配線層を設けてもよい。 In the first embodiment, the mounting terminal 19 is provided so as to be connected to the via conductor 18. However, the present invention is not limited to this, and for example, instead of the mounting terminal 19. A wiring layer may be provided.
また、上記第1の実施形態においては、前記他方の電極14に接続された導電性水素バリア層17、ビア導体18及び実装用端子19について説明したが、上記第1の実施形態においては、前記一方の電極12についても前記他方の電極14と同様に、導電性水素バリア
層、ビア導体及び実装用端子が接続されているものであるが、説明を省略した。
In the first embodiment, the conductive hydrogen barrier layer 17, the via conductor 18 and the mounting terminal 19 connected to the other electrode 14 have been described. In the first embodiment, Similarly to the other electrode 14, the one electrode 12 is connected to the conductive hydrogen barrier layer, the via conductor, and the mounting terminal, but the description thereof is omitted.
また、上記第1の実施形態においては、他方の電極14の引き出し構造と前記一方の電極12の引き出し構造とを同様にしたが、本発明はこれに限定するものではなく、例えば前記基板11に該基板11を厚み方向に貫通する孔を設け、該孔内にスルーホール導体を充填し、該スルーホール導体介して前記一方の電極12を前記基板11の他方の主面側に引き出してもよい。 In the first embodiment, the lead-out structure of the other electrode 14 and the lead-out structure of the one electrode 12 are the same. However, the present invention is not limited to this. A hole penetrating the substrate 11 in the thickness direction may be provided, a through-hole conductor may be filled in the hole, and the one electrode 12 may be drawn out to the other main surface side of the substrate 11 through the through-hole conductor. .
(実施例)以下、本実施形態の誘電体キャパシタの実施例について、図3及び図4を参照して説明する。まず、図3(A)に示すように、厚さ400μmのシリコンの基板11の一方の主面上にTiOxをスパッタリングして厚さ10nmの下地層ADを形成した。次に、該下地層AD上にPtをスパッタリングして厚さ250nmの一方の電極12を形成した。次に、図3(B)に示すように、前記一方の電極12上に、BST(BaSrTiO3)をスパッタリングして厚さ150nmの誘電体層13を形成し、さらに、該誘電体層13上にPtをスパッタリングして厚さ250nmの他方の電極14を形成した。次に、前記で得られた試料上にレジスト膜を形成し、フォトリソグラフィーにより所定形状のレジストパターンを形成した後、該レジストパターンをエッチングマスクとし、Ar/Cl2ガスを用いてエッチング圧力1Pa,エッチング時間5分の条件で、ドライエッチングにより前記他方の電極14を所定形状にパターニングした。そして、前記パターニングを終えた段階で、前記レジストパターンをアッシングにより除去した。さらに、前記と同様にレジスト膜の形成〜アッシングのプロセスを繰り返すことにより、前記誘電体層13、前記一方の電極12を順次パターニングして図3(c)に示す試料を得た。次に、図3(D)に示すように、前記試料上を覆うようにAl2O3をスパッタリングして厚さ100nmの水素バリア層からなる第1の絶縁層15を成膜した。次に、図3(E)に示すように、前記と同様にレジスト膜の形成〜アッシングのプロセスにより前記第1の絶縁層15をパターニングして該第1の絶縁層15に前記他方の電極14の上面14Tの一部を露出する上端の開口寸法が30μm,下端の開口寸法が20μmの略円形のすり鉢状の第1の開口部15bと、前記一方の電極12の上面の一部を露出する開口部とを形成した。次に、図3(F)に示すように、前記で得られた試料上に、BCB(ベンゾシクロブテン(benzocyclobutene)樹脂の溶液を塗布し、乾燥して第2の絶縁層16を成膜した。次に、図4(G)に示すように、前記第2の絶縁層16を前記レジスト膜と同様にフォトリソグラフィーによりパターニングして、前記第1の絶縁層15の表面の一部及び前記他方の電極14の上面14Tの一部を露出する上端の開口寸法が100μm,下端の開口寸法が80μmの略円形のすり鉢状の第2の開口部16bと、前記第1の絶縁層15の表面の一部及び前記一方の電極12の上面の一部を露出する開口部とを形成した。次に、図4(H)に示すように、上記で得られた試料上に、前記他方の電極14の上面14Tの一部と前記第1の絶縁層15の表面の一部と前記第2の絶縁層16の表面とに亘る略すり鉢状の凹部Hの表面を被覆するように、TiNをスパッタリングして厚さ50nmの導電性水素バリア膜17を成膜した。次に、前記導電性水素バリア層17上に例えば導電性金属のAlを積層成膜した後、レジスト膜の形成〜アッシングのプロセスにより前記導電性水素バリア層17及び前記導電性金属層をパターニングして、図4(I)に示すように、前記略すり鉢状の凹部H内にAlからなるビア導体18が充填された試料を得た。次に、前記ビア導体18上に半田メッキを施し、所定の温度でアニールして、図4(J)に示すように、半田バンプからなる実装用端子19を形成した。上記実施例で得られた誘電体キャパシタについて、180℃のもとで、アドバンテスト社製のR6246 pAメータを用いてDC電圧+10Vを前記他方の電極14に接続された実装用端子19に印加した状態におけるリーク電流の経時変化を測定し、得られた結果を図8に示した。(比較例)前記第1の絶縁層の第1の開口部の開口寸法と前記第2の絶縁層の第2の開口部の開口寸法とを等しくして円筒状の凹部を形成したこと以外は先の実施例と同様にして比較例の誘電体キャパシタを作成し、上記と同様にリーク電流の経時変化を測定して、得られた結果を図8に示した。図8から明らかなように、比較例の誘電体キャパシタにおいては、約20時間経過の時点から1×10−7Aを上回るリーク電流が測定されたのに対し、本実施例の誘電体キャパシタにおいては、100時間経過時点まで大きなリーク電流の増加が抑制されていることが確認された。
EXAMPLES Examples of the dielectric capacitor of this embodiment will be described below with reference to FIGS. First, as shown in FIG. 3A, a base layer AD having a thickness of 10 nm was formed by sputtering TiOx on one main surface of a silicon substrate 11 having a thickness of 400 μm. Next, one electrode 12 having a thickness of 250 nm was formed by sputtering Pt on the underlying layer AD. Next, as shown in FIG. 3B, a
次に、本発明の誘電体キャパシタの第2の実施形態について、図5を参照して説明する。図5は、本実施形態の誘電体キャパシタ20の内部構造を説明するための要部拡大断面図である。
図5に示すように、第2の実施形態の誘電体キャパシタ20は、先の第1の実施形態と同様に、基板21の一方の主面側に、一方の電極22と他方の電極24とが誘電体層23を挟んで対向するように、前記一方の電極22と誘電体層23と他方の電極24とがこの順に積層されたものである。
Next, a second embodiment of the dielectric capacitor of the present invention will be described with reference to FIG. FIG. 5 is an enlarged cross-sectional view of a main part for explaining the internal structure of the dielectric capacitor 20 of the present embodiment.
As shown in FIG. 5, the dielectric capacitor 20 according to the second embodiment includes one electrode 22 and the other electrode 24 on one main surface side of the substrate 21, as in the first embodiment. The one electrode 22, the dielectric layer 23, and the other electrode 24 are laminated in this order so as to face each other across the dielectric layer 23.
具体的には、本実施形態の誘電体キャパシタ20は、前記他方の電極24の上面24Tの一部を露出する第1の開口部25bが形成されるとともに前記他方の電極24上を被覆する水素バリア層からなる第1の絶縁層25と、前記第1の開口部25bが形成された前記第1の絶縁層25の表面の一部及び前記他方の電極24の上面24Tの一部を露出する第2の開口部26bが形成されるとともに前記第1の絶縁層25上を被覆する第2の絶縁層26と、を備え、前記第2の開口部26bの開口寸法が前記第1の開口部25bの開口寸法よりも大きく形成されるとともに、前記第1の開口部25bにより露出された前記他方の電極24の上面24Tの一部と前記第1の開口部25bが形成された前記第1の絶縁層25の表面の一部と前記第2の開口部が形成された前記第2の絶縁層26の表面とに亘る凹部Hの表面が導電性水素バリア層27で被覆されているものである。 Specifically, in the dielectric capacitor 20 of the present embodiment, the first opening 25b that exposes a part of the upper surface 24T of the other electrode 24 is formed and the hydrogen that covers the other electrode 24 is formed. A first insulating layer 25 made of a barrier layer, a part of the surface of the first insulating layer 25 in which the first opening 25b is formed, and a part of the upper surface 24T of the other electrode 24 are exposed. And a second insulating layer 26 that covers the first insulating layer 25 and has an opening dimension of the second opening 26b. The first opening 25b is formed larger than the opening size of the first electrode 25b and part of the upper surface 24T of the other electrode 24 exposed by the first opening 25b and the first opening 25b. Part of the surface of the insulating layer 25 and the second In which the surface of the concave portion H that extends between the said opening is formed the surface of the second insulating layer 26 is coated with a conductive hydrogen barrier layer 27.
本実施形態の誘電体キャパシタ20が先の実施形態の誘電体キャパシタ10と異なる点は、前記ビア導体に接続される実装用端子の代わりに配線層29により図示省略したエリアに配線層29により引き出す構造である。その他の構成及び作用効果は先の第1の実施形態と同様であるため、説明を省略する。 The dielectric capacitor 20 of this embodiment is different from the dielectric capacitor 10 of the previous embodiment in that the wiring layer 29 leads out to an area not shown by the wiring layer 29 instead of the mounting terminals connected to the via conductors. Structure. Other configurations and operational effects are the same as in the first embodiment, and a description thereof will be omitted.
次に、本発明の誘電体キャパシタの第3の実施形態について、図6を参照して説明する。図6は、本実施形態の誘電体キャパシタ30の内部構造を説明するための要部拡大断面図である。 Next, a third embodiment of the dielectric capacitor of the present invention will be described with reference to FIG. FIG. 6 is an enlarged cross-sectional view of a main part for explaining the internal structure of the dielectric capacitor 30 of the present embodiment.
図6に示すように、第3の実施形態の誘電体キャパシタ30は、先の第1の実施形態と同様に、基板31の一方の主面側に、一方の電極32と他方の電極34とが誘電体層33を挟んで対向するように、前記一方の電極32と誘電体層33と他方の電極34とがこの順に積層されたものである。 As shown in FIG. 6, the dielectric capacitor 30 of the third embodiment has one electrode 32 and the other electrode 34 on one main surface side of the substrate 31, as in the first embodiment. The one electrode 32, the dielectric layer 33, and the other electrode 34 are laminated in this order so that they face each other across the dielectric layer 33.
具体的には、本実施形態の誘電体キャパシタ30は、前記他方の電極34の上面34Tの一部を露出する第1の開口部35bが形成されるとともに前記他方の電極34上を被覆する水素バリア層からなる第1の絶縁層35と、前記第1の開口部35bが形成された前記第1の絶縁層35の表面の一部及び前記他方の電極34の上面34Tの一部を露出する第2の開口部36bが形成されるとともに前記第1の絶縁層35上を被覆する第2の絶縁層36と、を備え、前記第2の開口部36bの開口寸法が前記第1の開口部35bの開口寸法よりも大きく形成されるとともに、前記第1の開口部35bにより露出された前記他方の電極34の上面34Tの一部と前記第1の開口部35bが形成された前記第1の絶縁層35の表面の一部と前記第2の開口部36bが形成された前記第2の絶縁層36の表面とに亘る凹部Hの表面が導電性水素バリア層37で被覆されているものである。 Specifically, in the dielectric capacitor 30 of the present embodiment, the first opening 35b exposing a part of the upper surface 34T of the other electrode 34 is formed, and the hydrogen covering the other electrode 34 is formed. A first insulating layer 35 made of a barrier layer, a part of the surface of the first insulating layer 35 in which the first opening 35b is formed, and a part of the upper surface 34T of the other electrode 34 are exposed. And a second insulating layer 36 that covers the first insulating layer 35 and has an opening dimension of the second opening 36b. The first opening is formed larger than the opening size of 35b, and a part of the upper surface 34T of the other electrode 34 exposed by the first opening 35b and the first opening 35b are formed. Part of the surface of the insulating layer 35 and the second In which the surface of the concave portion H that extends between the said opening 36b is formed a surface of the second insulating layer 36 is coated with a conductive hydrogen barrier layer 37.
本実施形態の誘電体キャパシタ30が先の実施形態の誘電体キャパシタ10と異なる点は、前記他方の電極34上を被覆する水素バリア層からなる第1の絶縁層35に複数の第1の開口部35b1,35b2が設けられ、前記他方の電極34の上面34Tと前記導電性水素バリア層37とが複数個所で接続されている。
これにより、プロセスによる前記接続箇所の劣化を抑制するとともに、抵抗劣化の耐性が向上する。
The dielectric capacitor 30 of this embodiment is different from the dielectric capacitor 10 of the previous embodiment in that a plurality of first openings are formed in the first insulating layer 35 made of a hydrogen barrier layer covering the other electrode 34. The portions 35b1 and 35b2 are provided, and the upper surface 34T of the other electrode 34 and the conductive hydrogen barrier layer 37 are connected at a plurality of locations.
Thereby, while suppressing the deterioration of the said connection location by a process, the tolerance of resistance deterioration improves.
次に、本発明の誘電体キャパシタの第4の実施形態について、図7を参照して説明する。図7は、本実施形態の誘電体キャパシタ40の内部構造を説明するための要部拡大断面図である。 Next, a fourth embodiment of the dielectric capacitor of the present invention will be described with reference to FIG. FIG. 7 is an enlarged cross-sectional view of a main part for explaining the internal structure of the dielectric capacitor 40 of the present embodiment.
図7に示すように、第4の実施形態の誘電体キャパシタ40は、基板31の一方の主面側に、一方の電極42a,42cと誘電体層43a,43b,43cと他方の電極44a,44cとが交互に複数積層されたものである。 As shown in FIG. 7, the dielectric capacitor 40 of the fourth embodiment has one electrode 42a, 42c, dielectric layers 43a, 43b, 43c and the other electrode 44a, on one main surface side of the substrate 31. 44c are alternately stacked.
具体的には、本実施形態の誘電体キャパシタ40は、前記それぞれの他方の電極44a,44cの上面44T1,44T2の一部を露出する第1の開口部45b1,45b2がそれぞれ形成されるとともに前記他方の電極44a,44c上を被覆する水素バリア層からなる第1の絶縁層45と、前記第1の開口部45b1,45b2が形成された前記第1の絶縁層45の表面の一部及び前記それぞれの他方の電極44a,44cの上面の一部を露出する第2の開口部46b1,46b2がそれぞれ形成されるとともに前記第1の絶縁層45上を被覆する第2の絶縁層46と、を備え、前記第2の開口部46b1,46b2の開口寸法が前記第1の開口部45b1,45b2の開口寸法よりも大きく形成されるとともに、前記第1の開口部45b1,45b2により露出された前記それぞれの他方の電極44a,44cの上面44T1,44T2の一部と前記第1の開口部45b1,45b2が形成された前記第1の絶縁層45の表面の一部と前記第2の開口部46b1,46b2が形成された前記第2の絶縁層46の表面とに亘る凹部Hの表面が導電性水素バリア層47で被覆されているものである。 Specifically, in the dielectric capacitor 40 of the present embodiment, first openings 45b1 and 45b2 that expose portions of the upper surfaces 44T1 and 44T2 of the other electrodes 44a and 44c are formed, respectively, and A first insulating layer 45 comprising a hydrogen barrier layer covering the other electrodes 44a and 44c, a part of the surface of the first insulating layer 45 in which the first openings 45b1 and 45b2 are formed, and the A second opening 46b1 and 46b2 exposing a part of the upper surface of each of the other electrodes 44a and 44c, respectively, and a second insulating layer 46 covering the first insulating layer 45; And the opening dimensions of the second openings 46b1 and 46b2 are larger than the opening dimensions of the first openings 45b1 and 45b2, and the first opening 45 A part of the upper surface 44T1, 44T2 of each of the other electrodes 44a, 44c exposed by 1, 45b2 and a part of the surface of the first insulating layer 45 in which the first openings 45b1, 45b2 are formed. And the surface of the recess H covering the surface of the second insulating layer 46 in which the second openings 46b1 and 46b2 are formed is covered with the conductive hydrogen barrier layer 47.
本実施形態の誘電体キャパシタ40が先の実施形態の誘電体キャパシタ10と異なる点は、一方の電極42a,42c、誘電体層43a,43b,43c、他方の電極44a,44cをそれぞれ複数備え、前記一方の電極42と他方の電極44とが前記誘電体層43を挟むように、交互に積層された点にある。また、前記一方の電極42a,42c同士、前記他方の電極44a,44c同士はそれぞれ前記導電性水素バリア層により並列接続されている。
これにより、ビア導体底部に位置する電極上に水素バリア層からなる第1の絶縁層が形成される面積が増えることに加え、導電性水素バリア膜の形成が容易になることにより、水素の進入をより確実に抑制できるため、プロセスで発生する水素に起因した水素原子の誘電体層への拡散をより確実に抑制できる。また、使用時に実装用端子から誘電体層への水素原子の拡散を抑制することができる。このため、リーク電流特性や誘電特性の劣化を抑制できる大容量の誘電体キャパシタを提供することができる。その他の構成及び作用効果は先の第1の実施形態と同様であるため、説明を省略する。
The dielectric capacitor 40 of this embodiment is different from the dielectric capacitor 10 of the previous embodiment in that it includes a plurality of one electrodes 42a, 42c, dielectric layers 43a, 43b, 43c, and a plurality of other electrodes 44a, 44c, The one electrode 42 and the other electrode 44 are alternately stacked so as to sandwich the dielectric layer 43 therebetween. The one electrode 42a, 42c and the other electrode 44a, 44c are connected in parallel by the conductive hydrogen barrier layer.
As a result, the area where the first insulating layer made of the hydrogen barrier layer is formed on the electrode located at the bottom of the via conductor is increased, and the formation of the conductive hydrogen barrier film is facilitated. Therefore, the diffusion of hydrogen atoms into the dielectric layer due to hydrogen generated in the process can be more reliably suppressed. In addition, diffusion of hydrogen atoms from the mounting terminal to the dielectric layer can be suppressed during use. For this reason, it is possible to provide a large-capacity dielectric capacitor capable of suppressing deterioration of leakage current characteristics and dielectric characteristics. Other configurations and operational effects are the same as in the first embodiment, and a description thereof will be omitted.
本発明によれば、安定生産が可能で、使用時に誘電体層の劣化が少ない誘電体キャパシタを利用した軽薄短小の各種電子機器の用途に好適である。 INDUSTRIAL APPLICABILITY According to the present invention, stable production is possible, and it is suitable for various thin, short, and small electronic devices using a dielectric capacitor that uses a dielectric layer with little deterioration during use.
10:誘電体キャパシタ
11:基板
12:一方の電極
13:誘電体層
14:他方の電極
14T:上面
15:第1の絶縁層
15b:第1の開口部
15c:傾斜部
16:第2の絶縁層
16b:第2の開口部
16c:傾斜部
17:導電性水素バリア層
18:ビア導体
19:実装用端子
20:誘電体キャパシタ
21:基板
22:一方の電極
23:誘電体層
24:他方の電極
24T:上面
25:第1の絶縁層
25b:第1の開口部
25c:傾斜部
26:第2の絶縁層
26b:第2の開口部
26c:傾斜部
27:導電性水素バリア層
28:ビア導体
29:配線層
30:誘電体キャパシタ
31:基板
32:一方の電極
33:誘電体層
34:他方の電極
34T:上面
35:第1の絶縁層
35b1、35b2:第1の開口部
35c1,35c2:傾斜部
36:第2の絶縁層
36b:第2の開口部
36c:傾斜部
37:導電性水素バリア層
38:ビア導体
39:実装用端子
40:誘電体キャパシタ
41:基板
42a,42b:一方の電極
43a,43b,43c:誘電体層
44a,44b:他方の電極
44T1,44T2:上面
45:第1の絶縁層
45b1,45b2:第1の開口部
45c1,45c2:傾斜部
46:第2の絶縁層
46b:第2の開口部
46c:傾斜部
47:導電性水素バリア層
48:ビア導体
49:実装用端子
a:開口寸法
b:開口寸法
c:開口寸法
d:開口寸法
AD:下地層
10: Dielectric capacitor 11: Substrate 12: One electrode 13: Dielectric layer 14: The other electrode 14T: Upper surface 15: First insulating layer 15b: First opening 15c: Inclined portion 16: Second insulation Layer 16b: Second opening 16c: Inclined portion 17: Conductive hydrogen barrier layer 18: Via conductor 19: Mounting terminal 20: Dielectric capacitor 21: Substrate 22: One electrode 23: Dielectric layer 24: The other Electrode 24T: upper surface 25: first insulating layer 25b: first opening 25c: inclined portion 26: second insulating layer 26b: second opening 26c: inclined portion 27: conductive hydrogen barrier layer 28: via Conductor 29: Wiring layer 30: Dielectric capacitor 31: Substrate 32: One electrode 33: Dielectric layer 34: The other electrode 34T: Upper surface 35: First insulating layers 35b1, 35b2: First openings 35c1, 35c2 : Inclined part 36: No. Insulating layer 36b: second opening 36c: inclined portion 37: conductive hydrogen barrier layer 38: via conductor 39: mounting terminal 40: dielectric capacitor 41: substrates 42a, 42b: one electrode 43a, 43b, 43c : Dielectric layers 44a and 44b: Other electrodes 44T1 and 44T2: Upper surface 45: First insulating layers 45b1 and 45b2: First openings 45c1 and 45c2: Inclined portion 46: Second insulating layer 46b: Second Opening 46c: Inclined portion 47: Conductive hydrogen barrier layer 48: Via conductor 49: Mounting terminal a: Opening size b: Opening size c: Opening size d: Opening size AD: Underlayer
Claims (6)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007094549A JP2008252011A (en) | 2007-03-30 | 2007-03-30 | Dielectric capacitor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007094549A JP2008252011A (en) | 2007-03-30 | 2007-03-30 | Dielectric capacitor |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2008252011A true JP2008252011A (en) | 2008-10-16 |
Family
ID=39976573
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007094549A Withdrawn JP2008252011A (en) | 2007-03-30 | 2007-03-30 | Dielectric capacitor |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2008252011A (en) |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
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|
A977 | Report on retrieval |
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|
A131 | Notification of reasons for refusal |
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A761 | Written withdrawal of application |
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