JP2008244052A - Manufacturing method of electrooptical apparatus - Google Patents
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Abstract
Description
本発明は、多層構造の電気光学装置の製造方法に関する。 The present invention relates to a method for manufacturing an electro-optical device having a multilayer structure.
一般に電気光学装置、例えば、電気光学物質に液晶を用いて所定の表示を行う液晶装置は、一対の基板間に液晶が挟持された構成となっている。このうち、TFT駆動、TFD駆動等によるアクティブマトリクス駆動方式の液晶装置等の電気光学装置においては、縦横に夫々配列された多数の走査線(ゲート線)及びデータ線(ソース線)の各交点に対応して、画素電極及びスイッチング素子を基板(アクティブマトリクス基板)上に設けて構成される。 In general, an electro-optical device, for example, a liquid crystal device that performs predetermined display using liquid crystal as an electro-optical material has a configuration in which liquid crystal is sandwiched between a pair of substrates. Among these, in an electro-optical device such as an active matrix driving type liquid crystal device by TFT driving, TFD driving, etc., at each intersection of a large number of scanning lines (gate lines) and data lines (source lines) arranged vertically and horizontally. Correspondingly, a pixel electrode and a switching element are provided on a substrate (active matrix substrate).
TFT素子等のスイッチング素子は、ゲート線に供給されるオン信号によってオンとなり、ソース線を介して供給される画像信号を画素電極(透明電極(ITO))に書込む。これにより、画素電極と対向電極相互間の液晶層に画像信号に基づく電圧を印加して、液晶分子の配列を変化させる。こうして、画素の透過率を変化させ、画素電極及び液晶層を通過する光を画像信号に応じて変化させて画像表示を行う。 A switching element such as a TFT element is turned on by an on signal supplied to the gate line, and an image signal supplied via the source line is written to the pixel electrode (transparent electrode (ITO)). Thereby, a voltage based on the image signal is applied to the liquid crystal layer between the pixel electrode and the counter electrode to change the arrangement of the liquid crystal molecules. In this way, the transmittance of the pixel is changed, and light passing through the pixel electrode and the liquid crystal layer is changed according to the image signal to perform image display.
このようなスイッチング素子を構成する素子基板は、ガラス又は石英基板上に、所定のパターンを有する半導体薄膜、絶縁性薄膜(層間絶縁膜)又は導電性薄膜を積層することによって構成される。即ち、各種膜の成膜工程とフォトリソグラフィ工程の繰返しによって、TFT基板等は形成されている。 An element substrate constituting such a switching element is formed by laminating a semiconductor thin film, an insulating thin film (interlayer insulating film) or a conductive thin film having a predetermined pattern on a glass or quartz substrate. That is, a TFT substrate and the like are formed by repeating a film forming process of various films and a photolithography process.
TFT素子は、半導体層、半導体層上に形成されたゲート絶縁膜、ゲート絶縁膜上に形成されたゲート電極によって構成される。TFT素子を構成する半導体層は、イオン注入によって、チャネル領域、ソース領域及びドレイン領域が形成される。具体的には、半導体層には、チャネルを形成するためのチャネルドープ、LDD(Lightly Doped Drain)イオン注入処理、ソース及びドレイン領域を形成するための2回又は3回のイオン注入処理が行われる。 The TFT element includes a semiconductor layer, a gate insulating film formed on the semiconductor layer, and a gate electrode formed on the gate insulating film. In the semiconductor layer constituting the TFT element, a channel region, a source region, and a drain region are formed by ion implantation. Specifically, the semiconductor layer is subjected to channel doping for forming a channel, LDD (Lightly Doped Drain) ion implantation treatment, and two or three ion implantation treatments for forming source and drain regions. .
チャネルドープでは半導体層の全域にイオン注入が行われるが、ゲート電極形成後に行われるLDDイオン注入処理では、ゲート電極をマスクにイオン注入が行われる。ソース及びドレイン領域へのイオン注入では、LDD部分を覆ったマスクを用いて半導体層の一部の領域のみにイオン注入が行われる。
ところで、トランジスタのオン電流特性はシート抵抗に依存する。シート抵抗を低下させることでオン電流を増加させることができる。シート抵抗を低下させるには、半導体層へのドーズ量を増大させればよい。しかしドーズ量が増大すると、格子欠陥、ジャンクションリークも増大し、オフリークが大きくなってしまう。トランジスタのオン電流を高くすると共にオフリークを低くするという相反する制御を設計時に考慮する必要がある。 By the way, the on-current characteristics of the transistor depend on the sheet resistance. The on-current can be increased by reducing the sheet resistance. In order to reduce the sheet resistance, the dose to the semiconductor layer may be increased. However, when the dose increases, lattice defects and junction leaks also increase and off-leakage increases. It is necessary to consider at the time of design the contradictory control of increasing the on-current of the transistor and reducing the off-leakage.
トランジスタの閾値特性の制御のために行うチャネルドープは、LDD構造を形成するためのLDDイオン注入に先立って行われる。即ち、半導体層には、一方導電型と逆導電型の両方の不純物が導入されることになり、シート抵抗の割りに不純物濃度が高く、オフリークが比較的高くなるという欠点がある。 The channel doping for controlling the threshold characteristics of the transistor is performed prior to the LDD ion implantation for forming the LDD structure. That is, the semiconductor layer has both the one conductivity type and the opposite conductivity type impurities, and has a disadvantage that the impurity concentration is high for the sheet resistance and the off-leakage is relatively high.
そこで、特許文献1においては、チャネルドープの範囲を制限し、半導体層中のソース・ドレイン領域を、不純物濃度が異なる3つの領域で構成することで、シート抵抗を低減してオン電流特性を向上させる技術が開示されている。
Therefore, in
しかしながら、この提案においても、半導体層の3つの領域のうちゲート近傍の領域には一方及び逆導電型の両方の不純物が導入されており、シート抵抗を十分に低減することはできないという問題点があった。 However, this proposal also has a problem that both the one and the reverse conductivity type impurities are introduced into the region in the vicinity of the gate among the three regions of the semiconductor layer, and the sheet resistance cannot be sufficiently reduced. there were.
本発明はかかる問題点に鑑みてなされたものであって、シート抵抗を十分に低減すると共に、オフリークも低減することができる電気光学装置の製造方法を提供することを目的とする。 SUMMARY An advantage of some aspects of the invention is that it provides a method of manufacturing an electro-optical device that can sufficiently reduce sheet resistance and also reduce off-leakage.
本発明に係る電気光学装置の製造方法は、基板上に、半導体層を形成する工程と、前記半導体層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にハードマスクを形成する工程と、前記ハードマスクに前記チャネル領域及びゲート電極形成領域に対応した開口を形成する工程と、前記ハードマスクの開口を介してソース領域又はドレイン領域とは逆導電型の不純物を前記半導体層に導入してチャネル領域を形成する工程と、前記ハードマスクの開口領域にゲート電極を形成する工程と、前記チャネル領域の両側の前記半導体層に、不純物を導入してソース領域及びドレイン領域を形成する工程とを具備したことを特徴とする。 The method for manufacturing an electro-optical device according to the invention includes a step of forming a semiconductor layer on a substrate, a step of forming a gate insulating film on the semiconductor layer, and a step of forming a hard mask on the gate insulating film. And forming an opening corresponding to the channel region and the gate electrode formation region in the hard mask, and introducing an impurity having a conductivity type opposite to that of the source region or the drain region into the semiconductor layer through the opening of the hard mask. Forming a channel region, forming a gate electrode in the opening region of the hard mask, and forming a source region and a drain region by introducing impurities into the semiconductor layer on both sides of the channel region It was characterized by comprising.
このような構成によれば、基板上に、半導体層及びゲート絶縁膜が形成される。ゲート絶縁膜上にハードマスクが形成される。ハードマスクにはチャネル領域及びゲート電極領域に対応した開口が形成され、この開口を介して逆導電型の不純物が導入されてチャネル領域が形成される。これにより、チャネル領域は、平面的には、ゲート電極の形成領域内に形成される。次に、ハードマスクの開口領域にゲート電極が形成され、チャネル領域の両側の半導体層に一方導電型の不純物が導入されてソース領域及びドレイン領域が形成される。これにより、ソース領域及びドレイン領域は一方導電型の不純物のみが導入されることになり、ドーズ量が少ないので、シート抵抗が低く、オン電流を増加させることができる。また、不純物のドーズ量が少ないので、格子欠陥を減らしてオフリークを低減させることができる。 According to such a configuration, the semiconductor layer and the gate insulating film are formed on the substrate. A hard mask is formed on the gate insulating film. An opening corresponding to the channel region and the gate electrode region is formed in the hard mask, and a reverse conductivity type impurity is introduced through the opening to form a channel region. Thus, the channel region is formed in the gate electrode formation region in a plan view. Next, a gate electrode is formed in the opening region of the hard mask, and a source region and a drain region are formed by introducing one conductivity type impurity into the semiconductor layer on both sides of the channel region. Thus, only one conductivity type impurity is introduced into the source region and the drain region, and the dose is small, so that the sheet resistance is low and the on-current can be increased. In addition, since the impurity dose is small, lattice defects can be reduced and off-leakage can be reduced.
また、前記チャネル領域を形成する工程において、前記ゲート絶縁膜を介して前記半導体層に不純物を導入することを特徴とする。 In the step of forming the channel region, an impurity is introduced into the semiconductor layer through the gate insulating film.
また、前記ゲート電極を形成する工程は、ゲート電極材料を前記ハードマスクの開口領域を埋めるように形成する工程と、前記ハードマスク及びゲート電極材料を研磨して、前記ゲート電極材料を前記ハードマスクの開口部分のみに残す工程と、を具備したことを特徴とする。 Further, the step of forming the gate electrode includes a step of forming a gate electrode material so as to fill an opening region of the hard mask, a polishing of the hard mask and the gate electrode material, and removing the gate electrode material from the hard mask. And the step of leaving only in the opening portion.
このような構成によれば、ハードマスクの開口部分のみにゲート電極を形成することができ、ゲート電極の形成領域を確実に特定することができ、また平面的には、ゲート電極の形成領域内にチャネル領域を形成することができる。 According to such a configuration, the gate electrode can be formed only in the opening portion of the hard mask, and the formation region of the gate electrode can be specified reliably. A channel region can be formed.
また、前記ゲート電極材料の形成工程以降において、前記半導体層の不純物を熱拡散させる工程を具備したことを特徴とする。 In addition, after the step of forming the gate electrode material, a step of thermally diffusing impurities in the semiconductor layer is provided.
このような構成によれば、不純物の形成領域を制御することができる。 According to such a configuration, an impurity formation region can be controlled.
また、前記ハードマスクは、酸化膜によって構成されることを特徴とする。 The hard mask is formed of an oxide film.
このような構成によれば、ゲート電極材料に対して大きな選択比を得ることができ、ゲート電極の形成領域を高精度に規定することができる。 According to such a configuration, a large selection ratio can be obtained with respect to the gate electrode material, and the formation region of the gate electrode can be defined with high accuracy.
また、本発明の他の態様によれば、前記ソース領域及びドレイン領域を形成する工程は、前記ゲート電極の形成後に、前記ゲート電極をマスクとして、前記ソース領域及びドレイン領域の不純物濃度よりも低濃度の不純物濃度を有する一方導電型の不純物を前記半導体層に導入して低濃度不純物領域を形成する工程と、前記ゲート電極の形成領域よりも広い領域を覆うマスクを用いて、一方導電型の不純物を前記半導体層に導入して前記ソース領域及びドレイン領域を形成する工程と、を具備したことを特徴とする。 According to another aspect of the present invention, the step of forming the source region and the drain region is lower than the impurity concentration of the source region and the drain region using the gate electrode as a mask after the formation of the gate electrode. A step of introducing a one-conductivity type impurity having a concentration of an impurity into the semiconductor layer to form a low-concentration impurity region, and a mask covering a region wider than a region where the gate electrode is formed; And a step of introducing an impurity into the semiconductor layer to form the source region and the drain region.
このような構成によれば、逆導電型の不純物を導入することなくソース領域及びドレイン領域の低濃度不純物領域を形成することができる。低濃度不純物領域を少ないドーズ量で形成することができ、シート抵抗が低く、オン電流を増加させることができる。また、不純物のドーズ量が少ないので、格子欠陥を減らしてオフリークを低減させることができる。 According to such a configuration, the low concentration impurity regions of the source region and the drain region can be formed without introducing reverse conductivity type impurities. A low concentration impurity region can be formed with a small dose, sheet resistance is low, and an on-current can be increased. In addition, since the impurity dose is small, lattice defects can be reduced and off-leakage can be reduced.
以下、図面を参照して本発明の実施の形態について詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
(第1の実施の形態)
図1は本発明の第1の実施の形態に係る電気光学装置の製造方法を示すフローチャートである。本実施の形態は電気光学装置としてTFT基板を用いた液晶装置に適用したものである。図2は本実施の形態における電気光学装置である液晶装置をその上に形成された各構成要素と共に対向基板側から見た平面図である。図3は素子基板と対向基板とを貼り合わせて液晶を封入する組立工程終了後の液晶装置を、図2のH−H'線の位置で切断して示す断面図である。図4は図2及び図3の液晶装置の画素領域を構成する複数の画素における各種素子、配線等の等価回路図である。図5は本実施の形態に係る電気光学装置において採用されるTFT素子の構造を示す説明図である。また、図6乃至図8はTFT素子の製造工程を工程順に示す工程図である。なお、上記各図においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。
(First embodiment)
FIG. 1 is a flowchart showing a method for manufacturing an electro-optical device according to the first embodiment of the invention. This embodiment is applied to a liquid crystal device using a TFT substrate as an electro-optical device. FIG. 2 is a plan view of the liquid crystal device, which is the electro-optical device according to the present embodiment, viewed from the counter substrate side together with the components formed thereon. FIG. 3 is a cross-sectional view of the liquid crystal device after the assembly process in which the element substrate and the counter substrate are bonded to each other and the liquid crystal is sealed is cut along the line HH ′ in FIG. FIG. 4 is an equivalent circuit diagram of various elements and wirings in a plurality of pixels constituting the pixel region of the liquid crystal device of FIGS. FIG. 5 is an explanatory view showing the structure of the TFT element employed in the electro-optical device according to the present embodiment. 6 to 8 are process diagrams showing the manufacturing process of the TFT element in the order of processes. In each of the above drawings, the scale is different for each layer and each member so that each layer and each member can be recognized in the drawing.
先ず、図2乃至図4を参照して本実施の形態の電気光学装置である液晶装置の全体構成について説明する。
液晶装置は、図3及び図4に示すように、例えば、石英基板、ガラス基板、シリコン基板からなるTFT基板10と、これに対向配置される、例えばガラス基板や石英基板からなる対向基板20との間に液晶50を封入して構成される。対向配置されたTFT基板10と対向基板20とは、シール材52によって貼り合わされている。
First, an overall configuration of a liquid crystal device which is an electro-optical device according to the present embodiment will be described with reference to FIGS.
As shown in FIGS. 3 and 4, the liquid crystal device includes a
TFT基板10上には画素を構成する画素電極(ITO)9a等がマトリクス状に配置される。また、対向基板20上には全面に対向電極(ITO)21が設けられる。TFT基板10の画素電極9a上には、ラビング処理が施された配向膜16が設けられている。一方、対向基板20上の全面に渡って形成された対向電極21上にも、ラビング処理が施された配向膜22が設けられている。各配向膜16,22は、例えば、ポリイミド膜等の透明な有機膜からなる。
On the
図4は画素を構成するTFT基板10上の素子の等価回路を示している。図4に示すように、画素領域においては、複数本の走査線11と複数本のデータ線6aとが交差するように配線され、走査線11とデータ線6aとで区画された領域に画素電極9aがマトリクス状に配置される。そして、走査線11とデータ線6aの各交差部分に対応してTFT30が設けられ、このTFT30に画素電極9aが電気的に接続される。
FIG. 4 shows an equivalent circuit of elements on the
TFT30は走査線11のON信号によってオンとなり、これにより、データ線6aに供給された画像信号が画素電極9aに供給される。この画素電極9aと対向基板20に設けられた対向電極21との間の電圧が液晶50に印加される。また、画素電極9aと並列に、蓄積容量70が設けられている。蓄積容量70によって、液晶50に印加される電圧の保持時間が延長され、例えば、画像信号は画素電極9aに供給される時間よりも3桁も長い時間保持される。電圧保持特性が改善され、コントラスト比の高い画像表示が可能となる。
The
また、対向基板20には表示領域を区画する額縁としての遮光膜53が設けられている。遮光膜53の外側の領域には液晶を封入するシール材52が、TFT基板10と対向基板20間に形成されている。シール材52は対向基板20の輪郭形状に略一致するように配置され、TFT基板10と対向基板20を相互に固着する。シール材52は、TFT基板10の1辺の一部において欠落しており、貼り合わされたTFT基板10及び対向基板20相互の間隙には、液晶50を注入するための液晶注入口108が形成される。液晶注入口108より液晶が注入された後、液晶注入口108を封止材109で封止するようになっている。
The
シール材52の外側の領域には、データ線6aに画像信号を所定のタイミングで供給することにより該データ線6aを駆動するデータ線駆動回路101及び外部回路との接続のための外部接続端子102がTFT基板10の一辺に沿って設けられている。この一辺に隣接する二辺に沿って、走査線11及びゲート電極3aに走査信号を所定のタイミングで供給することによりゲート電極3aを駆動する走査線駆動回路104が設けられている。走査線駆動回路104は、シール材52の内側の遮光膜53に対向する位置においてTFT基板10上に形成される。また、TFT基板10上には、データ線駆動回路101、走査線駆動回路104、外部接続端子102及び上下導通端子107を接続する配線105が、遮光膜53の3辺に対向して設けられている。
In an area outside the sealing material 52, an image signal is supplied to the data line 6a at a predetermined timing to drive the data line 6a and an
上下導通端子107は、シール材52のコーナー部の4箇所のTFT基板10上に形成される。そして、TFT基板10と対向基板20相互間には、下端が上下導通端子107に接触し、上端が対向電極21に接触する上下導通材106が設けられており、上下導通材106によって、TFT基板10と対向基板20との間で電気的な導通がとられている。
The
なお、データ線駆動回路101及び走査線駆動回路104内のトランジスタについても、画素領域10aのTFT30と同一構成のTFT素子によって構成されることもある。図5はTFT素子の構成を示している。
Note that the transistors in the data line driving circuit 101 and the scanning
図5に示すように、各TFT素子は、半導体層41、ゲート絶縁膜42,44及びゲート電極43によって構成される。なお、ゲート電極43の側面には、ゲート絶縁膜44と一体的に形成されたサイドウォール45が設けられている。半導体層41はLDD構造を有し、ゲート電極43の下方にチャネル領域46が設けられ、ソース側にLDD領域47s及びソース領域48sが設けられ、ドレイン側にLDD領域47d及びドレイン領域48dが設けられる。
As shown in FIG. 5, each TFT element includes a
本実施の形態においては、低濃度の不純物領域であるLDD領域47s,47dは、一方導電型の不純物のみが導入されて形成されている。なお、チャネル領域46は逆導電型の不純物が導入されて構成されている。また、ソース領域48s及びドレイン領域48dは、高濃度の不純物が導入された領域である。 In the present embodiment, the LDD regions 47s and 47d, which are low concentration impurity regions, are formed by introducing only one conductivity type impurity. The channel region 46 is configured by introducing a reverse conductivity type impurity. The source region 48s and the drain region 48d are regions into which a high concentration impurity is introduced.
従来のTFT製造方法では、チャネルドープのために全面に逆導電型の不純物の注入工程を行った後に、LDD領域を形成するためにゲート電極をマスクとして一方導電型の不純物を注入する。従って、LDD領域は濃度の割にドーズ量が多く、格子欠陥が多い。また、シート抵抗も高く、オン電流が低い。 In the conventional TFT manufacturing method, a reverse conductivity type impurity implantation step is performed on the entire surface for channel doping, and then one conductivity type impurity is implanted using the gate electrode as a mask to form an LDD region. Therefore, the LDD region has a large dose amount with respect to the concentration and has many lattice defects. Also, the sheet resistance is high and the on-current is low.
これに対し、本実施の形態においては、ゲート電極43の形成領域を区画するハードマスクを形成し、このハードマスクの開口領域を利用してチャネルドープを行うと共に、ゲート電極43を形成するようになっており、チャネル領域46を、平面的にはゲート電極43の形成領域内に形成可能にして、LDD領域47s,47dを一方導電型の不純物のみで形成するようにしている。
On the other hand, in the present embodiment, a hard mask that partitions the formation region of the
これにより、低濃度の不純物領域であるLDD領域47s,47d形成時のドーズ量を低減させ、格子欠陥を減らしてオフリークを低減させると共に、シート抵抗を低下させて、オン電流を増加させている。 As a result, the dose amount when forming the LDD regions 47s and 47d, which are low-concentration impurity regions, is reduced, lattice defects are reduced, off-leakage is reduced, sheet resistance is lowered, and on-current is increased.
(製造プロセス)
次に、本実施の形態に係る電気光学装置のTFT素子の製造方法を図1及び図6乃至図8を参照して説明する。図6乃至図8において矢印は不純物注入、例えば、イオン注入することを示している。
(Manufacturing process)
Next, a manufacturing method of the TFT element of the electro-optical device according to the present embodiment will be described with reference to FIGS. 1 and 6 to 8. 6 to 8, arrows indicate impurity implantation, for example, ion implantation.
図1のステップS1において、TFT基板上に、半導体層41を形成する。半導体層41は複数の工程で形成される。例えば、TFT基板上に、約450〜550℃、好ましくは約500℃の比較的低温環境中で、流量約400〜600cc/minのモノシランガス、ジシランガス等を用いた減圧CVD(例えば、圧力約20〜40PaのCVD)によってアモルファスシリコン膜を形成する。次いで、窒素雰囲気中で、約600〜700℃にて約1〜10時間、好ましくは4〜6時間の熱処理を施すことにより、p−Si(ポリシリコン)膜を約50〜200nmの厚さ、好ましくは約100nmの厚さとなるまで固相成長させる。固相成長させる方法としては、RTAを使ったアニール処理でもよいし、エキシマレーザ等を用いたレーザアニールでもよい。次に、フォトリソグラフィ及びエッチングにより、所定パターンを有する半導体層41を形成する。
In step S1 of FIG. 1, the
次に、ステップS2においては、半導体層41を約900〜1300℃の温度、好ましくは約1000℃の温度により熱酸化してゲート絶縁膜42を形成する。なお、ゲート絶縁膜42は例えば高温酸化シリコン膜(HTO膜)等を用いた多層膜としてもよい。図6(a)はゲート絶縁膜42が形成された状態を示している。
Next, in step S2, the
本実施の形態においては、次のステップS3において、チャネルドープ用ハードマスク61を形成する(図6(b))。このハードマスク61は、チャネル領域46及びサイドウォール45を含むゲート電極43の形成領域を決めるためのものであり、後述するCMP(chemical mechanical polishing:化学機械研磨)処理やエッチング処理において、ゲート電極材料に対して十分な選択比が得られる材料が選択される。例えば、成膜速度が速い、酸化膜等が適当である。なお、ハードマスク61の膜厚はゲート電極43の膜厚よりも厚くする必要がある。
In the present embodiment, in the next step S3, a channel dope hard mask 61 is formed (FIG. 6B). The hard mask 61 is for determining the formation region of the
次のステップS4においては、チャネル領域を決定するためのマスク62を形成する。マスク62はゲート電極43の形成領域に対応した領域に開口部63を有する(図6(c))。次に、ステップS5において、マスク62を用いて、ハードマスク61をエッチングする。このエッチング処理としては、ドライエッチングのみを行ってもよく、またドライエッチング及びウェットエッチングの両方を行ってもよい。ドライエッチングでは高い寸法精が得られる。ウェットエッチングでは半導体層41のチャネル領域に対するダメージを抑制することができる。このエッチング処理によって、図6(d)に示すように、ハードマスク61及びゲート絶縁膜42の一部が除去される。
In the next step S4, a mask 62 for determining a channel region is formed. The mask 62 has an opening 63 in a region corresponding to the region where the
次に、ステップS6においてマスク62を除去する(図6(e))。次いで、ステップS7において、エッチング処理によって除去されたゲート絶縁膜42の一部を埋めるために、酸化膜64が形成される(図6(f))。
Next, in step S6, the mask 62 is removed (FIG. 6E). Next, in step S7, an oxide film 64 is formed to fill a part of the
次に、ステップS8において、ハードマスク61を用いて、TFT素子のスレッショールド電圧Vthを制御するために、逆導電型の不純物を用いてチャネルドープする(図7(a))。例えば、Nチャネルトランジスタを形成する場合には、逆導電型の不純物として例えばボロンを注入し、Pチャネルトランジスタを形成する場合には、逆導電型の不純物として例えばリンを注入する。 Next, in step S8, channel doping is performed using a reverse conductivity type impurity to control the threshold voltage Vth of the TFT element using the hard mask 61 (FIG. 7A). For example, when forming an N-channel transistor, boron, for example, is implanted as a reverse conductivity type impurity, and when forming a P-channel transistor, phosphorus, for example, is implanted as a reverse conductivity type impurity.
いま、Nチャネルトランジスタを形成するものとすると、例えば、ボロンイオンを2×1012個/cm2のドーズ量にてドープする。図7(a)の斜線に示すように、逆導電型の不純物は開口部63の領域のみにおいて半導体層41に注入される。なお、開口部63の側壁には酸化膜64が形成されており、この部分は膜厚が厚いので、不純物はこの部分の下方の半導体層41には殆ど注入されない。
If an N-channel transistor is to be formed now, for example, boron ions are doped at a dose of 2 × 10 12 ions / cm 2 . As indicated by the oblique lines in FIG. 7A, the reverse conductivity type impurity is implanted into the
次に、ステップS9において、減圧CVD法等によりポリシリコン膜を堆積し、更にリン(P)を熱拡散して(ステップS10)、このポリシリコン膜を導電化することでゲート電極材料65を形成する。この熱拡散に代えて、Pイオンをポリシリコン膜の成膜と同時に導入したドープドシリコン膜を用いてもよい。このポリシリコン膜によるゲート電極材料65の膜厚は、約100〜500nmの厚さ、好ましくは約350nm程度である。ステップS10のアニール処理は、ドープドシリコン電極を用いる場合には、800〜900°Cのポリ化アニール工程と兼用してもよく、別途行ってもよい。更に、ステップS10のアニール処理は、ゲート電極成膜直後に行ってもよく、また、最終工程までのいずれかの工程で行ってもよい。このアニール処理によって、半導体層41に注入した不純物は熱拡散される。図7(b)の矢印は不純物が熱拡散する方向を示している。
Next, in step S9, a polysilicon film is deposited by a low pressure CVD method or the like, and phosphorus (P) is further thermally diffused (step S10), and the polysilicon film is made conductive to form a gate electrode material 65. To do. Instead of this thermal diffusion, a doped silicon film in which P ions are introduced simultaneously with the formation of the polysilicon film may be used. The thickness of the gate electrode material 65 made of this polysilicon film is about 100 to 500 nm, preferably about 350 nm. In the case where a doped silicon electrode is used, the annealing treatment in step S10 may be performed concurrently with the polyannealing annealing process at 800 to 900 ° C. or may be performed separately. Furthermore, the annealing process in step S10 may be performed immediately after the gate electrode film is formed, or may be performed in any process up to the final process. By this annealing treatment, the impurities implanted into the
なお、ゲート電極材料65の熱伝導度が酸化膜64,42、ハードマスク61の熱伝導度よりも高いことから、熱拡散の効果はゲート電極43の形成領域の直下において高い。これにより、不純物の熱拡散をゲート電極43の直下のみに抑制しやすい。この熱拡散は、チャネルドープによって注入された不純物が、平面的にはゲート電極43の形成領域内で拡散するように、温度、時間を制御しながら行う。
Since the thermal conductivity of the gate electrode material 65 is higher than that of the
本実施の形態においては、次のステップS11において、CMPを施す。これにより、図7(c)に示すように、ゲート電極材料65がチャネル領域46の上方のみに残されて、ゲート電極43が形成される。即ち、ゲート電極43及びチャネル領域46については、ハードマスク61により形成領域が規定されて、アライメントずれが生じないので、形成領域を高精度に規定することができる。このように、ゲート電極43を、ハードマスク61の開口部63内に確実に形成することができる。そして、チャネル領域を、平面的には、ゲート電極43の形成領域内に確実に形成することができる。次のステップS12において、ドライエッチング又はウェットエッチングにより、ゲート電極43の形成領域を除き、ハードマスク61及び酸化膜64を除去する(図7(d))。
In the present embodiment, CMP is performed in the next step S11. As a result, as shown in FIG. 7C, the gate electrode material 65 is left only above the channel region 46, and the
次に、ステップS13において、半導体層41に、LDD領域47s,47dを形成するための一方導電型の不純物を注入する。この場合には、ゲート電極43をマスクとして、例えば、リンイオンを3×1013個/cm2のドーズ量にて注入する。ゲート電極43をマスクとすることで、LDD領域47s,47dは自己整合的に形成されることになる。図7(e)では、右下斜線によって、この不純物注入による領域を示している。
Next, in step S <b> 13, one conductivity type impurity for forming the LDD regions 47 s and 47 d is implanted into the
次に、ステップS14において、ソース領域48s及びドレイン領域48dを形成するために、ゲート電極43よりも幅の広い平面パターンを有するマスク66をゲート電極43上に形成する(図8(a))。次に、ステップS15において、高濃度の一方導電型の不純物、例えば、リンイオンを2×1015個/cm2のドーズ量にてドープする。このイオン注入によって、半導体層41の両端側の領域の不純物濃度が高くなり、ソース領域48s、ドレイン領域48dが形成される。このイオン注入による領域は、半導体層41の両端の網線部分である(図8(b))。また、ステップS13のイオン注入時に不純物が導入され、ステップS15のイオン注入によっては不純物が導入されない領域が、低濃度のLDD領域47s,47dとなる。最後に、マスク66を除去した後、アニール処理を実施する(ステップS16)。これにより、図8(c)の矢印に示すように不純物が拡散して、LDD領域47s,47d及びソース・ドレイン領域48s,48dが形成される。
Next, in step S14, a mask 66 having a planar pattern wider than the
このように本実施の形態においては、チャネル領域及びゲート電極の形成領域を規定するためのハードマスクを用いることで、ゲート電極の形成領域の下方のみにチャネル領域を形成する。即ち、チャネル領域はゲート電極直下のみに形成され、LDD領域には延びていないので、チャネル領域の両側のLDD領域及びソース・ドレイン領域を一方導電型の不純物のみによって形成することができる。これにより、少ないドーズ量で、低濃度の不純物領域であるLDD領域を形成することができ、シート抵抗を低下させて、オン電流を増加させることができる。また、LDD領域において、不純物のドーズ量が少ないので、格子欠陥を減らしてオフリークを低減させることができる。 As described above, in this embodiment mode, the channel region is formed only below the gate electrode formation region by using the hard mask for defining the channel region and the gate electrode formation region. That is, since the channel region is formed only directly under the gate electrode and does not extend to the LDD region, the LDD region and the source / drain regions on both sides of the channel region can be formed only with one conductivity type impurity. Accordingly, an LDD region which is a low concentration impurity region can be formed with a small dose, and sheet resistance can be reduced and an on-current can be increased. In addition, since the impurity dose is small in the LDD region, lattice defects can be reduced and off-leakage can be reduced.
(第2の実施の形態)
図9は本発明の第2の実施の形態を示す説明図である。本実施の形態はPチャネルトランジスタに適用したものである。
(Second Embodiment)
FIG. 9 is an explanatory view showing a second embodiment of the present invention. This embodiment is applied to a P-channel transistor.
本実施の形態におけるPチャネルトランジスタは、図5のNチャネルトランジスタに対して、導電型が異なる点と、LDD領域が存在しない点が異なるのみである。なお、同一基板上にNチャネルトランジスタ及びPチャネルトランジスタを形成する場合には、半導体層41’、ゲート絶縁膜42’44’、ゲート電極43’及びサイドウォール45’は、夫々図5の半導体層41、ゲート絶縁膜42,44、ゲート電極43及びサイドウォール45と同一工程で形成される。
The P-channel transistor in this embodiment differs from the N-channel transistor in FIG. 5 only in that the conductivity type is different from that in which the LDD region does not exist. Note that in the case where an N-channel transistor and a P-channel transistor are formed on the same substrate, the
チャネル領域71は、一方導電型の不純物によって形成され、平面的には、ゲート電極43’の形成領域と同一領域に形成される。半導体層71の両端側には、夫々逆導電型の高濃度不純物によってソース領域72s、ドレイン領域72dが形成される。
The
(製造プロセス)
次に、本実施の形態におけるTFT素子の製造方法を図10及び図11を参照して説明する。図10及び図11はTFT素子の製造方法を工程順に示す工程図である。Pチャネルトランジスタ製造方法では、不純物の導電型がNチャネルトランジスタと異なると共に、LDD領域を形成するための不純物導入工程が省略されている。
(Manufacturing process)
Next, a manufacturing method of the TFT element in this embodiment will be described with reference to FIGS. 10 and 11 are process diagrams showing the manufacturing method of the TFT element in the order of processes. In the P-channel transistor manufacturing method, the impurity conductivity type is different from that of the N-channel transistor, and the impurity introduction step for forming the LDD region is omitted.
図10(a)に示す半導体層41’及びゲート絶縁膜42’の形成方法は、図6の半導体層41及びゲート絶縁膜42の形成方法と同様である。次に、チャネル領域71及びゲート電極43’を規定するためのハードマスク81を形成する(図10(b))。
The method for forming the
次に、マスク82を形成する。マスク82はゲート電極43’の形成領域に対応した領域に開口部83を有する(図10(c))。次に、マスク82を用いて、ハードマスク81をエッチングする。このエッチング処理によって、図10(d)に示すように、ハードマスク81及びゲート絶縁膜42’の一部が除去される。次に、マスク82を除去し(図10(e))、酸化膜84を形成する(図10(f))。 Next, a mask 82 is formed. The mask 82 has an opening 83 in a region corresponding to the formation region of the gate electrode 43 '(FIG. 10C). Next, the hard mask 81 is etched using the mask 82. By this etching process, as shown in FIG. 10D, the hard mask 81 and a part of the gate insulating film 42 'are removed. Next, the mask 82 is removed (FIG. 10E), and an oxide film 84 is formed (FIG. 10F).
次に、ハードマスク81を用いて、TFT素子のスレッショールド電圧Vthを制御するために、一方導電型の不純物を用いてチャネルドープする(図11(a))。Pチャネルトランジスタを形成する場合には、一方導電型の不純物として例えばリンを注入する。この場合には、図11(a)の斜線に示すように、一方導電型の不純物は開口部83の領域のみにおいて半導体層41’に注入される。
Next, in order to control the threshold voltage Vth of the TFT element using the hard mask 81, channel doping is performed using one conductivity type impurity (FIG. 11A). In the case of forming a P-channel transistor, phosphorus, for example, is implanted as one conductivity type impurity. In this case, as indicated by the oblique lines in FIG. 11A, one conductivity type impurity is implanted into the
次に、図11(b)に示すようにゲート材料85を形成し、CMP処理を行うことで、ゲート電極43’を形成する(図11(c))。なお、ゲート電極材料65のポリ化アニール工程と兼用してアニール処理を実施するか、または、ゲート電極成膜直後から最終工程までのいずれかの工程において、アニール処理を実施することも第1の実施の形態と同様である。このアニール処理によって、半導体層41’に注入した不純物は熱拡散される。図11(b)の矢印は不純物が熱拡散する方向を示している。 Next, as shown in FIG. 11B, a gate material 85 is formed, and a CMP process is performed to form a gate electrode 43 '(FIG. 11C). Note that the annealing treatment is also performed in combination with the poly-annealing step of the gate electrode material 65, or the annealing treatment is performed in any step from immediately after the gate electrode film formation to the final step. This is the same as the embodiment. By this annealing treatment, the impurities implanted into the semiconductor layer 41 'are thermally diffused. The arrow in FIG. 11B indicates the direction in which the impurities are thermally diffused.
次に、ドライエッチング又はウェットエッチングにより、ゲート電極43の形成領域を除き、ハードマスク81及び酸化膜84を除去する(図11(d))。次に、半導体層41’に、ソース領域72s及びドレイン領域72dを形成するために、他方導電型の不純物を注入する。この場合には、ゲート電極43’をマスクとして、例えば、ボロンイオンを注入する。ゲート電極43’をマスクとすることで、ソース・ドレイン領域72s,72dは自己整合的に形成されることになる。図11(e)では、右下斜線によって、この不純物注入による領域を示している。 Next, the hard mask 81 and the oxide film 84 are removed by dry etching or wet etching, except for the formation region of the gate electrode 43 (FIG. 11D). Next, in order to form the source region 72s and the drain region 72d in the semiconductor layer 41 ', an impurity of the other conductivity type is implanted. In this case, for example, boron ions are implanted using the gate electrode 43 'as a mask. By using the gate electrode 43 'as a mask, the source / drain regions 72s and 72d are formed in a self-aligned manner. In FIG. 11E, the region by this impurity implantation is indicated by the lower right oblique line.
最後に、アニール処理を実施することで、ソース・ドレイン領域72s,72dの不純物を熱拡散させて、図9に示すTFT素子を得る。 Finally, by performing an annealing process, the impurities in the source / drain regions 72s and 72d are thermally diffused to obtain the TFT element shown in FIG.
このように本実施の形態においても、チャネル領域とゲート電極の形成領域とを規定するハードマスクを用いることで、チャネルドープを、平面的には、ゲート電極の形成領域内に形成する。これにより、本実施の形態においても、第1の実施の形態と同様の効果を得ることができる。 As described above, also in this embodiment, the channel dope is formed in the gate electrode formation region in a planar manner by using the hard mask that defines the channel region and the gate electrode formation region. Thereby, also in this Embodiment, the effect similar to 1st Embodiment can be acquired.
(電子機器)
次に、以上詳細に説明した電気光学装置をライトバルブとして用いた電子機器の一例たる投射型カラー表示装置についてその全体構成を説明する。ここに、図12は投射型カラー表示装置の説明図である。
(Electronics)
Next, the overall configuration of a projection color display device as an example of an electronic apparatus using the electro-optical device described in detail above as a light valve will be described. FIG. 12 is an explanatory diagram of a projection type color display device.
図12において、本実施の形態における投射型カラー表示装置の一例たる液晶プロジェクタ1100は、駆動回路がTFTアレイ基板上に搭載された液晶装置を含む液晶モジュールを3個用意し、それぞれRGB用のライトパルブ100R、100G及び100Bとして用いたプロジェクタとして構成されている。液晶プロジェクタ1100では、メタルハライドランプ等の白色光源のランプユニット1102から投射光が発せられると、3枚のミラー1106及び2枚のダイクロックミラー1108によって、RGBの三原色に対応する光成分R、G及びBに分けられ、各色に対応するライトバルブ100R、100G及び100Bにそれぞれ導かれる。この際特に、B光は、長い光路による光損失を防ぐために、入射レンズ1122、リレーレンズ1123及び出射レンズ1124からなるリレーレンズ系1121を介して導かれる。そして、ライトバルブ100R、100G及び100Bによりそれぞれ変調された三原色に対応する光成分は、ダイクロックプリズム1112により再度合成された後、投射レンズ1114を介してスクリーン1120にカラー画像として投射される。
In FIG. 12, a
なお、本発明は、アクティブマトリクス型の各種液晶パネル(例えば、TFT(薄膜トランジスタ)やTFD(薄膜ダイオード)をスイッチング素子として備えた液晶表示パネル)に同様に適用することが可能である。また、液晶表示パネルだけでなく、エレクトロルミネッセンス装置、有機エレクトロルミネッセンス装置、プラズマディスプレイ装置、電気泳動ディスプレイ装置、電子放出を用いた装置(Field Emission Display 及び Surface-Conduction Electron-Emitter Display 等)などの各種の電気光学装置においても本発明を同様に適用することが可能である。 Note that the present invention can be similarly applied to various active matrix liquid crystal panels (for example, liquid crystal display panels including TFTs (thin film transistors) and TFDs (thin film diodes) as switching elements). In addition to liquid crystal display panels, various devices such as electroluminescence devices, organic electroluminescence devices, plasma display devices, electrophoretic display devices, and devices using electron emission (Field Emission Display, Surface-Conduction Electron-Emitter Display, etc.) The present invention can be similarly applied to the electro-optical device.
41…半導体層、42,44…ゲート絶縁膜、43…ゲート電極、46…チャネル領域、47s,47d…LDD領域、48s…ソース領域、48d…ドレイン領域。
DESCRIPTION OF
Claims (6)
前記半導体層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にハードマスクを形成する工程と、
前記ハードマスクに前記チャネル領域及びゲート電極形成領域に対応した開口を形成する工程と、
前記ハードマスクの開口を介してソース領域又はドレイン領域とは逆導電型の不純物を前記半導体層に導入してチャネル領域を形成する工程と、
前記ハードマスクの開口領域にゲート電極を形成する工程と、
前記チャネル領域の両側の前記半導体層に、不純物を導入してソース領域及びドレイン領域を形成する工程と
を具備したことを特徴とする電気光学装置の製造方法。 Forming a semiconductor layer on the substrate;
Forming a gate insulating film on the semiconductor layer;
Forming a hard mask on the gate insulating film;
Forming an opening corresponding to the channel region and the gate electrode formation region in the hard mask;
Introducing an impurity having a conductivity type opposite to that of the source region or the drain region into the semiconductor layer through the opening of the hard mask to form a channel region;
Forming a gate electrode in an opening region of the hard mask;
And a step of forming a source region and a drain region by introducing impurities into the semiconductor layer on both sides of the channel region.
ゲート電極材料を前記ハードマスクの開口領域を埋めるように形成する工程と、
前記ハードマスク及びゲート電極材料を研磨して、前記ゲート電極材料を前記ハードマスクの開口部分のみに残す工程と、
を具備したことを特徴とする請求項1に記載の電気光学装置の製造方法。 The step of forming the gate electrode includes:
Forming a gate electrode material to fill the opening area of the hard mask;
Polishing the hard mask and gate electrode material, leaving the gate electrode material only in the openings of the hard mask;
The method of manufacturing an electro-optical device according to claim 1.
前記ゲート電極の形成後に、前記ゲート電極をマスクとして、前記ソース領域及びドレイン領域の不純物濃度よりも低濃度の不純物濃度を有する一方導電型の不純物を前記半導体層に導入して低濃度不純物領域を形成する工程と、
前記ゲート電極の形成領域よりも広い領域を覆うマスクを用いて、一方導電型の不純物を前記半導体層に導入して前記ソース領域及びドレイン領域を形成する工程と、
を具備したことを特徴とする請求項1に記載の電気光学装置の製造方法。 The step of forming the source region and the drain region includes
After the formation of the gate electrode, using the gate electrode as a mask, one conductivity type impurity having an impurity concentration lower than the impurity concentration of the source region and the drain region is introduced into the semiconductor layer to form the low concentration impurity region. Forming, and
Using a mask covering a region wider than a region where the gate electrode is formed, and introducing one conductivity type impurity into the semiconductor layer to form the source region and the drain region;
The method of manufacturing an electro-optical device according to claim 1.
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