JP2008242907A - フィスカルユニット、プリンタ、フィスカルユニットの制御方法およびそのプログラム - Google Patents

Abstract

【課題】フィスカルメモリの不正改竄を効果的に防止することを課題とする。
【解決手段】フィスカルメモリ２１と、ホスト２００からの受信データを変換データに変換するメインＣＰＵ１２と、メインＣＰＵ１２から入力された変換データを元のデータに復元してフィスカルメモリ２１に出力する論理回路２３と、メインＣＰＵ１２の変換処理に用いる変換パターンを複数記憶するＥＰＲＯＭ３３と、を有するフィスカルユニット１０であって、メインＣＰＵ１２は、ＲＴＣ３５により計時された所定時期または所定期間毎に、ＥＰＲＯＭ３３に記憶されている複数の変換パターンの中から適用する変換パターンを変化させ、その変換パターンを特定する特定コードを論理回路２３に出力し、論理回路２３は、入力された特定コードにより特定される復元パターンに基づいて変換データの復元処理を行う。
【選択図】図３

Description

売上データ等のフィスカルデータをフィスカルメモリに記録するために、会計用のプリンタに搭載されるフィスカルユニット、プリンタ、フィスカルユニットの制御方法およびそのプログラムに関する。

従来、ギリシャやイタリア等の国々では、政府の指導により、ＰＯＳ端末やＥＣＲ等の出力に基づく売上データや税額データを、フィスカルメモリと称される不揮発性メモリに保存している（例えば、特許文献１）。また、このフィスカルメモリは、記録されたデータの改竄を防止するため、樹脂モールドすることが要求されている。
特開平１１−１８５１６７号公報

ところが、フィスカルメモリは、樹脂モールドされていても、不正な手段によって改竄される可能性がある。また、フィスカルメモリにデータを書き込むためのプログラムの改竄を防止するため、そのプログラムを記憶するメモリとＣＰＵとの間で、データラインの入れ替えを行う方法も提示されているが、データラインの入れ替えパターンが解析される虞があり、十分な不正改竄防止策とは言えなかった。そこで、より確実な不正改竄防止策が望まれている。

本発明は、上記の問題点に鑑み、フィスカルメモリの不正改竄を効果的に防止できるフィスカルユニット、プリンタ、フィスカルユニットの制御方法およびそのプログラムを提供することを目的とする。

本発明のフィスカルユニットは、フィスカルメモリと、ホストから送信されたデータを、所定の変換パターンに基づいて変換データに変換し、フィスカルメモリに書き込むＣＰＵと、ＣＰＵとフィスカルメモリの間に接続され、ＣＰＵから入力された変換データを、所定の復元パターンに基づいて元のデータに復元し、フィスカルメモリに出力する論理回路と、ＣＰＵの変換処理に用いる変換パターンを複数記憶する変換パターンテーブルと、計時を行うＲＴＣと、を有するフィスカルユニットであって、ＣＰＵは、ＲＴＣにより計時された所定時期または所定期間毎に、変換パターンテーブルに記憶されている複数の変換パターンの中から適用する変換パターンを変化させ、その変換パターンを特定する特定コードを論理回路に出力し、論理回路は、複数の変換パターンに対応して、複数の復元パターンを記憶しており、入力された特定コードに基づいて、複数の復元パターンの中から適用する復元パターンを特定し、当該復元パターンに基づいて変換データの復元処理を行うことを特徴とする。

本発明のフィスカルユニットの制御方法は、フィスカルメモリと、ホストから送信されたデータを、所定の変換パターンに基づいて変換データに変換し、フィスカルメモリに書き込むＣＰＵと、ＣＰＵとフィスカルメモリの間に接続され、ＣＰＵから入力された変換データを、所定の復元パターンに基づいて元のデータに復元し、フィスカルメモリに出力する論理回路と、変換パターンを複数記憶する変換パターンテーブルと、計時を行うＲＴＣと、を有するフィスカルユニットの制御方法であって、ＣＰＵが、ＲＴＣにより計時された所定時期または所定期間毎に、変換パターンテーブルに記憶されている複数の変換パターンの中から適用する変換パターンを変化させ、その変換パターンを特定する特定コードを論理回路に出力するステップと、論理回路が、入力された特定コードに基づいて、複数の変換パターンに対応した複数の復元パターンの中から適用する復元パターンを特定するステップと、ＣＰＵが、ホストから送信されたデータを、特定した変換パターンに基づいて変換し、変換後の変換データを論理回路に出力するステップと、論理回路が、入力された変換データを、特定した復元パターンに基づいて復元するステップと、を実行することを特徴とする。

これらの構成によれば、ＣＰＵから入力された変換データを復元してフィスカルメモリに出力する論理回路を搭載したことにより、ＣＰＵと論理回路の間に書き込み端子を挿入してフィスカルメモリの改竄を行おうとしても、通常の書き込み方法ではフィスカルメモリに対する正確なデータ書き込みができないため、不正改竄を防止できる。しかも、ＣＰＵが、所定時期または所定期間毎に、変換処理に適用する変換パターンを変化させるため、変換パターンの解析が困難となり、より効果的に不正改竄を防止できる。

上記に記載のフィスカルユニットにおいて、論理回路は、ＣＰＵとフィスカルメモリの間におけるデータバスおよび／またはアドレスバスの入れ替えを行うことにより、復元処理を行うことが好ましい。

この構成によれば、簡易な構成で復元処理を実現することができる。

上記に記載のフィスカルユニットにおいて、フィスカルメモリおよび論理回路は、一体モールドされ、論理回路とＣＰＵとは、ケーブル接続されていることが好ましい。

この構成によれば、フィスカルメモリおよび論理回路は、一体モールドされているため、フィスカルメモリと論理回路の間からの不正データの書き込み（不正改竄）を防止できる。また、データバスおよび／またはアドレスバスの入れ替えを行うことにより復元処理を行う構成の場合は、このモールドにより、基板のパターンが隠蔽されるため、パターン解析により不正改竄防止策が意味を成さなくなるといった問題も解消できる。さらに、論理回路とＣＰＵとは、ケーブル接続されているため、不正改竄をしづらくすることができる。

本発明のプリンタは、上記に記載のフィスカルユニットを搭載したものであることを特徴とする。

この構成によれば、ＰＯＳ端末やＥＣＲなど、フィスカルメモリを搭載する機器には、レシートやジャーナルを印刷するための会計用のプリンタが搭載されていることが多いが、当該プリンタに本発明を適用することができる。また、フィスカルメモリやＣＰＵ等がユニット化されているため、プリンタへの適用が容易である。

本発明のプログラムは、コンピュータに、上記に記載のフィスカルユニットの制御方法における各ステップを実行させるためのものであることを特徴とする。

このプログラムを実行することにより、フィスカルメモリの不正改竄を効果的に防止できるフィスカルユニットを実現することができる。

以下、本発明の一実施形態に係るフィスカルユニット、プリンタ、フィスカルユニットの制御方法およびそのプログラムについて説明する。本実施形態では、フィスカルユニットを搭載したプリンタとして、ＰＯＳ端末やＥＣＲ等と接続され、レシート印刷やジャーナル印刷を目的として用いられる会計用のプリンタ１を例示する。図１は、プリンタ１の分解斜視図であり、図２は、プリンタ１に搭載されたフィスカルユニット１０周りを拡大した拡大斜視図である。

両図に示すように、プリンタ１は、プリンタ本体２と、プリンタ本体２に対し下側から装着可能な下部カバー３と、プリンタ後部５（図示左側）の開口部６に対し着脱可能に構成されたフィスカルユニット１０と、を備えている。プリンタ本体２の上部には、顧客に渡す会計レシートや、小売業者が売上データの確認のために用いるジャーナルを排出する排出口７が形成されている。

フィスカルユニット１０は、フィスカル基板２０と、当該フィスカル基板２０と平行に取り付けられたインターフェース基板３０と、これらフィスカル基板２０およびインターフェース基板３０を保持する金属製のカバー部材１１と、を備えている。

図２に示すように、フィスカル基板２０は、フィスカルデータ（売上データや税率データ等）が書き込まれるフィスカルメモリ２１と、フィスカルメモリ２１へのデータの読み書きを制御するＣＰＬＤ２２と、を有し、これらフィスカルメモリ２１およびＣＰＬＤ２２は、樹脂製モールド２４により一体モールドされている。

一方、インターフェース基板３０は、フィスカルメモリ２１に対してデータの読み書きを行うメインＣＰＵ１２を有し、上記のＣＰＬＤ２２とは、コネクタ６１，６２およびフレキシブルフラットケーブル６０を介して接続されている。インターフェース基板３０の前部には、プリンタ本体２のメイン基板４０と接続されるプリンタコネクタＣ３が取り付けられている。また、インターフェース基板３０の後部には、外部装置と接続される２つのコネクタＣ１，Ｃ２が取り付けられている。コネクタＣ１は、ＰＯＳ端末やＥＣＲ等のホストコンピュータ２００と接続されるＰＣコネクタであり、コネクタＣ２は、政府が売上データ等をフィスカルメモリ２１から読み出す際にフィスカルデータ読み出し装置３００と接続されるフィスカルコネクタである（いずれも図３参照）。

カバー部材１１は、その収容空間７０に、インターフェース基板３０を挿入して保持した後、一対のボルト１１０，１１０を一対の穴１０８，１０８に通し、さらに当該ボルト１１０，１１０を本体２の雌ねじ１１１，１１１にねじ込むことで、本体の後部５に形成された開口部６に装着（固定）される。

次に、図３を参照し、プリンタ１の制御構成について説明する。プリンタ１は、上記のとおり、プリンタ本体２と、当該プリンタ本体２に着脱可能に装着されるフィスカルユニット１０と、を備えている。

プリンタ本体２は、メイン基板４０と、当該メイン基板４０により制御される印刷機構５０とを有している。印刷機構５０は、印刷ヘッド、用紙搬送部材および切断部材など、レシート印刷やジャーナル印刷に関わる種々のハードウェア機構を含むものである。

フィスカルユニット１０は、インターフェース基板３０と、当該インターフェース基板３０とフレキシブルフラットケーブル６０を介して接続され、当該インターフェース基板３０に増設する形で設けられたフィスカルメモリ基板２０と、を有している。

インターフェース基板３０は、３つのコネクタＣ１，Ｃ２，Ｃ３、通信ＩＣ３１、メインＣＰＵ１２、ＥＰＲＯＭ３３、ＳＲＡＭ３４、ＲＴＣ３５、サブＣＰＵ３６およびＥＪメモリ３７を実装している。

コネクタＣ１は、通常使用時においてホストコンピュータ２００と接続され、印刷データや制御コマンドを含む各種データの送受信に用いられる。また、コネクタＣ２は、政府の調査官がフィスカルメモリ２１に記録されているフィスカルデータを読み出すときにのみ用いられ、フィスカルデータ読み出し装置３００とのデータの送受信に用いられる。また、コネクタＣ３は、メインＣＰＵ１２と、プリンタ本体２とのデータの送受信に用いられる。

通信ＩＣ３１は、コネクタＣ１およびコネクタＣ２と接続され、メインＣＰＵ１２の制御にしたがって、ホストコンピュータ２００やフィスカルデータ読み出し装置３００とのデータの送受信を行う。メインＣＰＵ１２は、フィスカルユニット１０全体を制御するものである。特に、本実施形態では、フィスカルメモリ２１の不正改竄を防ぐための処理の一つである変換処理を、当該メインＣＰＵ１２が行う。この場合、変換処理の内容が解析されると効果的な不正改竄防止策とならないため、メインＣＰＵ１２は、所定時期（例えば月初めなど）または所定期間毎（例えば１ヶ月毎や１年毎など）に変換処理のパターンを変化させるといった制御を行う（詳細については後述する）。

ＥＰＲＯＭ３３は、メインＣＰＵ１２が各種制御を行うための制御データや制御プログラム（ファームウェア）を記憶している。その制御データの一つとして、メインＣＰＵ１２が変換処理を行う際に用いる変換パターンテーブル（複数の変換パターンを記憶したもの）を記憶している。ＳＲＡＭ３４は、ワークエリアとして用いられるメモリである。また、ＲＴＣ３５は、リアルタイムクロックであり、年月日および時間を計時する。メインＣＰＵ１２が変換パターンを変更する所定時期または所定期間も、当該ＲＴＣ３５がカウントする。

ＥＪメモリ３７は、電子ジャーナルメモリであり、サブＣＰＵ３６は、メインＣＰＵ１２の制御に基づいて、売上データ等の書き込みおよび読み出しを制御するものである。

一方、フィスカルメモリ基板２０は、フィスカルメモリ２１およびＣＰＬＤ２３を実装している。フィスカルメモリ２１は、改竄防止のために、一つのアドレスに一度しか書き込みのできないＯＴＰＲＯＭ（One Time Programmable Rom）が採用され、プリンタ１またはホストコンピュータ２００の電源切断時に、一日分の売上データ等が書き込まれるようになっている。

ＣＰＬＤ２３は、プログラム可能な論理回路２３を書き込んだデバイスであり、メインＣＰＵ１２の制御に基づいて、フィスカルメモリ２１に対するデータの書き込みおよび読み出しを制御する。論理回路２３は、ＥＰＲＯＭ３３に記憶されている変換パターンテーブル（複数の変換パターン）に対応して、複数の復元パターンを記憶している。復元パターンとは、データラインやアドレスラインの入れ替えを行うロジックを指す。

論理回路２３は、メインＣＰＵ１２から変換データを入力すると、その変換パターンに対応する所定の復元パターンに基づいて、変換データを元のデータに復元し、フィスカルメモリ２１に出力する（書き込む）。すなわち、本実施形態では、メインＣＰＵ１２で実行される変換処理と、当該論理回路２３で実行される復元処理とによって、フィスカルメモリ２１の不正改竄防止策を講じている。

ここで、上記の構成におけるフィスカルユニット１０の動作について簡単に説明する。メインＣＰＵ１２は、通信ＩＣ３１を介してデータを取得すると、コマンド解析によって、コネクタＣ１，Ｃ２のいずれを介して受信したデータであるかを判別する。ここで、コネクタＣ１を介して受信したデータであると判別すると、プリンタ本体２に送信すべき会計データ（レシート印刷データ）であるか否かを判別し、会計データである場合には、コネクタＣ３を介してプリンタ本体２にデータ送信すると共に、サブＣＰＵ３６およびＣＰＬＤ２２に対し、それぞれＥＪメモリ３７およびフィスカルメモリ２１への書き込みを指令する。ここで、ＥＪメモリ３７およびフィスカルメモリ２１に書き込まれるのは、会計データそのもの、若しくは会計データの一部を抽出したデータである。

このとき、ＣＰＬＤ２２に送信するデータについては、ＥＰＲＯＭ３３内に記憶された、予め特定されている変換パターンに基づいて変換処理を行い、変換処理後のデータを、ＣＰＬＤ２２に出力する。ＣＰＬＤ２２は、変換データが入力されると、予め特定されている復元パターンに基づいて変換データの復元処理を行う。

一方、メインＣＰＵ１２は、ＲＴＣ３５の計時結果より、変換パターンを切替える所定時期または所定期間を経過したことを検出すると、所定の法則にしたがって若しくは無作為に、ＥＰＲＯＭ３３内に記憶されている変換パターンテーブルの中から１の変換パターンを特定し、当該変換パターンを示す特定コードをＣＰＬＤ２２に送信する。すなわち、変換パターンテーブルとは、複数の変換パターンに対し、それぞれ対応する特定コードを関連付けたデータである。ＣＰＬＤ２２は、送信された当該特定コードに基づいて、論理回路２３に記憶されている復元パターンの中から、１の復元パターンを特定し、以降送信された変換データの復元処理に用いる。すなわち、論理回路２３にも、複数の復元パターン（ライン入れ替えロジック）に対し、それぞれ対応する特定コードを関連付けた復元パターンテーブルなるものが記憶されている。

次に、図４および図５を参照し、メインＣＰＵ１２と論理回路２３（ＣＰＬＤ２２）、並びに論理回路２３とフィスカルメモリ２１間におけるデータの入出力制御の具体例について説明する。ここでは、１６ビット幅のデータ線を利用し、そのうちの８ビットをデータの入出力に用いる場合を例示する。

図４は、論理回路２３のデータ入出力インターフェースを示す図である。また、図５（ａ）は、論理回路２３の一例を示す図であり、同図（ｂ）は、データラインの入れ替え例を示す図である。

図４において、最上段のラインはアドレスライン、２段目はデータライン、３段目は出力解放信号（ＯＥ）、最下段はデバイス選択信号（ＣＥ）を示している。つまり、アドレスを指定して、ＯＥおよびＣＥをアクティブにすることで、フィスカルメモリ２１に対するデータの書き込みが可能となる。

なお、同図の点線部は、樹脂製モールド２４（図２参照）の範囲を示したものである。このように、論理回路２３（ＣＰＬＤ２２）とフィスカルメモリ２１とが、樹脂製モールド２４により一体モールドされることにより、フィスカルメモリ２１の不正改竄を行った場合に痕跡が残るため、不正改竄を抑止することができる。また、樹脂製モールド２４により、フィスカルメモリ２１およびＣＰＬＤ２２間の配線が隠蔽されるため、配線の入れ替えパターン（変換データを復元するための復元パターン）を解読不能とすることができる。

両図に示すように、論理回路２３は、１６ビットのデータバスのうち、上位３ビットを選択信号に用いることで、１３ビットから８ビットを選択する順列の個数（₁₃Ｐ₈＝１３！／（１３−８）！＝５１８９１８４０通りの組み合わせのうち、８種類の組み合わせを選択可能になる。

上記のとおり、論理回路２３には、データラインおよび／またはアドレスラインを入れ替えるロジック（図５（ｂ）に示すような入れ替えパターン）が複数種類書き込まれており、これら複数種類のロジックは、ＥＰＲＯＭ３３内の変換パターンテーブルに記憶されている複数の変換パターンに対応している。つまり、メインＣＰＵ１２が、特定コードとしていずれかの変換パターンを示す特定コード（例えば、「０」〜「７」）を論理回路２３に出力すると、論理回路２３は、当該特定コードに対応する復元パターン（データのビットを入れ替えるためのロジック）を特定できる。

なお、選択信号としては、上位３ビットに限らず、さらに多くのビット数を利用することも可能である。例えば、上位８ビットを選択信号に用いれば、８個の順列（４０３２０通り）のうち、２５５種類の回路を選択できる。このように復元パターン（変換パターン）の種類を増やすことで、ライン入れ替えパターンの解析がより困難となり、不正改竄の防止効果が期待できるが、回路規模が大きくなるため、選択信号は上位８ビット以内におさめることが好ましい。

以上、説明したとおり、本実施形態のプリンタ１（フィスカルユニット１０）は、メインＣＰＵ１２から入力された変換データを復元してフィスカルメモリ２１に出力する論理回路２３を搭載したことにより、メインＣＰＵ１２と論理回路２３との間に書き込み端子を挿入してフィスカルメモリ２１の改竄を行おうとしても、通常の書き込み方法ではフィスカルメモリ２１に対する正確なデータ書き込みができないため、不正改竄を防止できる。しかも、メインＣＰＵ１２が、所定時期または所定期間毎に、変換処理に適用する変換パターンを変化させるため、変換パターンの解析が困難となり、より効果的に不正改竄を防止できる。

また、フィスカルメモリ２１および論理回路２３は、一体モールドされているため、フィスカルメモリ２１と論理回路２３の間からの不正データの書き込みを防止できる。また、論理回路２３におけるライン入れ替えパターンが隠蔽されるため、パターン解析により不正改竄防止策が意味を成さなくなるといった問題も解消できる。さらに、論理回路２３とメインＣＰＵ１２とは、フレキシブルフラットケーブル６０（図２参照）によりケーブル接続されているため、不正改竄をしづらくすることができる。

また、不正改竄防止策をフィスカルユニット１０で実現することにより、プリンタ１への搭載が容易である。さらに、メイン基板であるインターフェース基板３０にフィスカルメモリ基板２０を増設する形で、フィスカルメモリ２１への記録を実現できるため、行政区域に応じたプリンタ１の対応が容易である。

なお、上記の実施形態では、選択信号を、データ線に紛れ込ませる場合を例示したが（図４参照）、実際は、組み合わせの選択信号が認識できれば信号線の入れ替えができるので、メインＣＰＵ１２の汎用の出力端子を選択信号に使ってもよい。また、論理回路２３のデータを書き換えるのではなく、フィスカルメモリ基板２０ごと、例えば１年毎に入れ替えるような構成とする場合は、その基板上で論理固定した信号を選択信号として用いることも可能である。

また、メインＣＰＵ２１が変換処理を行うための変換パターンの変更（論理回路２３が復元処理を行うための復元パターンの変更）は、定期的に実行されるだけでなく、ファームウェアのバージョンアップ時や、フィスカルデータの読み出しに伴って外部装置からの指令により変更させるなど、頻繁に実行されることが好ましい。また、不正改竄をより効果的に防止するため、仕向け先の行政区域で異なる変換パターンとすることが好ましい。

また、上記の実施形態では、メインＣＰＵ２１が変換パターンを特定する特定コードを所定時期または所定期間毎に出力し、論理回路２３は当該特定コードに基づいて復元パターンを特定しておくものとしたが、予め特定コードを送信するのではなく、特定コードを変換データと共に論理回路２３に出力するようにしても良い。この場合、メインＣＰＵ２１は、データ出力毎に使用する変換パターンを変化させる（特定コードを変化させる）ことも可能である。また、変換パターンの特定は、メインＣＰＵ２１が行うのではなく、外部装置によって適用する変換パターンを強制的に指令できる構成としても良い。

また、上記の実施形態では、データラインまたはアドレスラインの入れ替えによってデータの復元を行うものとしたが、他の暗号化技術を用いても良い。つまり、メインＣＰＵ１２で暗号化し、論理回路２３でその暗号を解除するようにしても良い。

また、上記の実施形態に示した、フィスカルユニット１０の各構成要素（各機能）をプログラムとして提供することが可能である。また、そのプログラムを各種記録媒体（ＣＤ−ＲＯＭ、フラッシュメモリ等）に格納して提供することも可能である。すなわち、コンピュータ１の各構成要素（各機能）をプログラム化したもの、およびそれを記録した記録媒体も、本発明の権利範囲に含まれるものである。

また、上記の実施形態によらず、プリンタ１の装置構成や、メインＣＰＵ２１の処理工程など、本発明を逸脱しない範囲で適宜変更が可能である。

本発明の一実施形態に係るプリンタの分解斜視図である。 プリンタに搭載されたフィスカルユニット周りを拡大した拡大斜視図である。 プリンタの制御ブロック図である。 論理回路のデータ入出力インターフェースを示す図である。 論理回路の一例およびデータラインの入れ替え例を示す図である。

符号の説明

１…プリンタ １０…フィスカルユニット １２…メインＣＰＵ ２０…フィスカルメモリ基板 ２１…フィスカルメモリ ２２…ＣＰＬＤ ２３…論理回路 ３０…インターフェース基板 ３３…ＥＰＲＯＭ ３５…ＲＴＣ ２００…ホストコンピュータ ３００…フィスカルデータ読み出し装置

Claims (6)

1. フィスカルメモリと、
   ホストから送信されたデータを、所定の変換パターンに基づいて変換データに変換し、前記フィスカルメモリに書き込むＣＰＵと、
   前記ＣＰＵと前記フィスカルメモリの間に接続され、前記ＣＰＵから入力された前記変換データを、所定の復元パターンに基づいて元のデータに復元し、前記フィスカルメモリに出力する論理回路と、
   前記ＣＰＵの変換処理に用いる前記変換パターンを複数記憶する変換パターンテーブルと、
   計時を行うＲＴＣと、を有するフィスカルユニットであって、
   前記ＣＰＵは、
   前記ＲＴＣにより計時された所定時期または所定期間毎に、前記変換パターンテーブルに記憶されている複数の変換パターンの中から適用する変換パターンを変化させ、その変換パターンを特定する特定コードを前記論理回路に出力し、
   前記論理回路は、
   複数の前記変換パターンに対応して、複数の前記復元パターンを記憶しており、
   入力された前記特定コードに基づいて、前記複数の前記復元パターンの中から適用する前記復元パターンを特定し、当該復元パターンに基づいて前記変換データの復元処理を行うことを特徴とするフィスカルユニット。
2. 前記論理回路は、
   前記ＣＰＵと前記フィスカルメモリの間におけるデータバスおよび／またはアドレスバスの入れ替えを行うことにより、前記復元処理を行うことを特徴とする請求項１に記載のフィスカルユニット。
3. 前記フィスカルメモリおよび前記論理回路は、一体モールドされ、
   前記論理回路と前記ＣＰＵとは、ケーブル接続されていることを特徴とする請求項１または２に記載のフィスカルユニット。
4. 請求項１ないし３のいずれか1項に記載のフィスカルユニットを搭載したプリンタ。
5. フィスカルメモリと、
   ホストから送信されたデータを、所定の変換パターンに基づいて変換データに変換し、前記フィスカルメモリに書き込むＣＰＵと、
   前記ＣＰＵと前記フィスカルメモリの間に接続され、前記ＣＰＵから入力された前記変換データを、所定の復元パターンに基づいて元のデータに復元し、前記フィスカルメモリに出力する論理回路と、
   前記変換パターンを複数記憶する変換パターンテーブルと、
   計時を行うＲＴＣと、を有するフィスカルユニットの制御方法であって、
   前記ＣＰＵが、前記ＲＴＣにより計時された所定時期または所定期間毎に、前記変換パターンテーブルに記憶されている複数の変換パターンの中から適用する変換パターンを変化させ、その変換パターンを特定する特定コードを前記論理回路に出力するステップと、
   前記論理回路が、入力された前記特定コードに基づいて、複数の前記変換パターンに対応した複数の前記復元パターンの中から適用する前記復元パターンを特定するステップと、
   前記ＣＰＵが、前記ホストから送信されたデータを、特定した前記変換パターンに基づいて変換し、変換後の前記変換データを前記論理回路に出力するステップと、
   前記論理回路が、入力された前記変換データを、特定した前記復元パターンに基づいて復元するステップと、を実行することを特徴とするフィスカルユニットの制御方法。
6. コンピュータに、請求項５に記載のフィスカルユニットの制御方法における各ステップを実行させるためのプログラム。

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