JP2008236493A - Data transmission apparatus and clock switching circuit - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To reduce jitter during system switching in a data transmission apparatus which switches and transmits serial data of a plurality of systems. <P>SOLUTION: The clock switching circuit 50 of the data transmission apparatus 1 includes a switcher 51, a PLL circuit 54, a phase comparator 55 and a phase shifter 53. The switcher 51 switches a selection parallel clock PCLK to PCLK1 or PCLK2. The PLL circuit 54 outputs the selection parallel clock PCLK output from the switcher 51. The phase comparator 55 detects a phase difference between the parallel clocks PCLK1, PCLK2. The phase shifter 53 is interposed between the switcher 51 and the PLL circuit 54. When the switcher 51 switches the selection parallel clock PCLK, the phase shifter 53 shifts the phase of the selection parallel clock PCLK just by the phase difference detected by the phase comparator 55. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、データ伝送装置に関する。特に、本発明は、複数系統のシリアルデータを切り替えて伝送するデータ伝送装置に関する。   The present invention relates to a data transmission apparatus. In particular, the present invention relates to a data transmission apparatus for switching and transmitting a plurality of systems of serial data.

高速シリアル通信を行うシリアル通信システムが知られている。シリアル通信システムでは、映像データや音声データなどのシリアルデジタルデータが、データ伝送装置間で伝送される。また、シリアル通信において、複数の伝送系が用いられる場合がある。その場合、データ伝送装置において、データの瞬断を生じることなく伝送系の切り替えを行うことが重要である（特許文献１参照）。   Serial communication systems that perform high-speed serial communication are known. In a serial communication system, serial digital data such as video data and audio data is transmitted between data transmission apparatuses. In serial communication, a plurality of transmission systems may be used. In that case, in the data transmission apparatus, it is important to switch the transmission system without causing data interruption (see Patent Document 1).

例えば、テレビジョン（ＴＶ）放送局の設備では、映像機器間の接続を容易にするため、デジタル映像信号はシリアル信号で伝送される。そのシリアル映像信号は、光ケーブルを利用して他局に伝送される。シリアルデジタルインターフェース（ＳＤＩ）の標準規格は、「ＳＭＰＴＥ２５９Ｍ（ＳＤ：Standard-Definition）」や「ＳＭＰＴＥ２９２Ｍ（ＨＤ：High-Definition）」である。このようなシリアル映像信号を放送局内や放送局間で扱うにあたり、メイン系統とバックアップ系統の２系統が用意されている。メイン系統でエラーが発生した時には、系統はバックアップ系統に切り替えられる。この時、メイン系統と同じ伝送品質のまま、無瞬断で切り替えを実行することが求められる。   For example, in a television (TV) broadcasting station facility, a digital video signal is transmitted as a serial signal in order to facilitate connection between video devices. The serial video signal is transmitted to another station using an optical cable. Standards of the serial digital interface (SDI) are “SMPTE259M (SD: Standard-Definition)” and “SMPTE292M (HD: High-Definition)”. In order to handle such a serial video signal within a broadcasting station or between broadcasting stations, two systems, a main system and a backup system, are prepared. When an error occurs in the main system, the system is switched to the backup system. At this time, it is required to perform switching without interruption without changing the transmission quality same as that of the main system.

図１は、従来のデータ伝送装置の構成を示すブロック図である。このデータ伝送装置は、無瞬断切り替え機能を有している。   FIG. 1 is a block diagram showing a configuration of a conventional data transmission apparatus. This data transmission apparatus has a non-instantaneous switching function.

第１シリアルパラレル変換部１１０は、第１系統のシリアルデータＤＳ１（以下、「第１シリアルデータ」と参照される）を受け取る。第１シリアルパラレル変換部１１０は、第１シリアルデータＤＳ１に基づいて、パラレルデータの再生を行う（データリカバリ）。再生されたパラレルデータは、以下「第１パラレルデータＤＰ１」と参照される。この時、第１シリアルパラレル変換部１１０は、第１パラレルデータＤＰ１のクロック信号も抽出・再生する（クロックリカバリ）。再生されたクロック信号は、以下「第１パラレルクロック信号ＰＣＬＫ１」と参照される。同様に、第２シリアルパラレル変換部１２０は、第２系統のシリアルデータＤＳ２（以下、「第２シリアルデータ」と参照される）に基づいて、第２パラレルデータＤＰ２と第２パラレルクロック信号ＰＣＬＫ２の再生を行う。   The first serial / parallel converter 110 receives the first series of serial data DS1 (hereinafter referred to as “first serial data”). The first serial / parallel converter 110 reproduces parallel data based on the first serial data DS1 (data recovery). The reproduced parallel data is hereinafter referred to as “first parallel data DP1”. At this time, the first serial / parallel converter 110 also extracts and reproduces the clock signal of the first parallel data DP1 (clock recovery). The recovered clock signal is hereinafter referred to as “first parallel clock signal PCLK1”. Similarly, the second serial / parallel conversion unit 120 generates the second parallel data DP2 and the second parallel clock signal PCLK2 based on the second serial data DS2 (hereinafter referred to as “second serial data”). Perform playback.

上述の第１パラレルデータＤＰ１と第２パラレルデータＤＰ２のいずれか一方が、選択パラレルデータＤＰとして選択される。その選択パラレルデータＤＰは、パラレルシリアル変換部１３０に入力される。   One of the first parallel data DP1 and the second parallel data DP2 is selected as the selected parallel data DP. The selected parallel data DP is input to the parallel / serial conversion unit 130.

クロック切替回路１５０は、第１パラレルクロック信号ＰＣＬＫ１と第２パラレルクロック信号ＰＣＬＫ２を受け取り、そのうち選択パラレルデータＤＰに対応するパラレルクロック信号ＰＣＬＫをパラレルシリアル変換部１３０に出力する。図１に示されるように、クロック切替回路１５０は、切替器１５１とＰＬＬ（Phase Locked Loop）回路１５４を備えている。切替器１５１は、第１パラレルクロック信号ＰＣＬＫ１と第２パラレルクロック信号ＰＣＬＫ２を切り替えることができ、いずれかのパラレルクロック信号ＰＣＬＫをＰＬＬ回路１５４に出力する。ＰＬＬ回路１５４は、そのパラレルクロック信号ＰＣＬＫをパラレルシリアル変換部１３０に出力する。   The clock switching circuit 150 receives the first parallel clock signal PCLK1 and the second parallel clock signal PCLK2, and outputs the parallel clock signal PCLK corresponding to the selected parallel data DP to the parallel / serial conversion unit 130. As shown in FIG. 1, the clock switching circuit 150 includes a switch 151 and a PLL (Phase Locked Loop) circuit 154. The switch 151 can switch between the first parallel clock signal PCLK1 and the second parallel clock signal PCLK2, and outputs one of the parallel clock signals PCLK to the PLL circuit 154. The PLL circuit 154 outputs the parallel clock signal PCLK to the parallel / serial conversion unit 130.

パラレルシリアル変換部１３０は、受け取った選択パラレルデータＤＰとパラレルクロック信号ＰＣＬＫに基づいて、シリアルデータＤＳを生成し出力する。   The parallel-serial conversion unit 130 generates and outputs serial data DS based on the received selected parallel data DP and the parallel clock signal PCLK.

使用中の系統でエラーが発生した場合、選択パラレルデータＤＰが切り替えられる。それに伴い、クロック切替回路１５０の切替器１５１は、パラレルシリアル変換部１３０に入力されるパラレルクロック信号ＰＣＬＫを切り替える。この時、系統間の位相差に無関係に切り替えが行われるため、ＰＬＬ回路１５４が追従する間にジッタが生じる。   When an error occurs in the system in use, the selected parallel data DP is switched. Accordingly, the switch 151 of the clock switching circuit 150 switches the parallel clock signal PCLK input to the parallel / serial conversion unit 130. At this time, since switching is performed regardless of the phase difference between the systems, jitter occurs while the PLL circuit 154 follows.

上述の標準規格には、タイミングジッタ（Timing Jitter）とアライメントジッタ（Alignment Jitter）の許容量が規定されている。タイミングジッタは、ジッタ周波数１０Ｈｚ以上で規定される。ＳＤの場合、タイミングジッタは、０．２ＵＩ（Unit Interval）すなわち、クロック周期の２０％（１．４ｎｓ）以下であることが必要とされる。ＰＬＬ応答を遅くすることで切り替え時のジッタを軽減することも考えられるが、規格の０．２ＵＩを満足することは困難であった。   In the above-mentioned standard, allowable amounts of timing jitter and alignment jitter are defined. Timing jitter is specified at a jitter frequency of 10 Hz or more. In the case of SD, the timing jitter is required to be 0.2 UI (Unit Interval), that is, 20% (1.4 ns) or less of the clock period. Although it is conceivable to reduce the jitter at the time of switching by slowing down the PLL response, it was difficult to satisfy the standard 0.2 UI.

特許文献２には、ＰＬＬ回路が記載されている。そのＰＬＬ回路は、位相比較器と、積分回路と、電圧制御発振器と、分周回路と、入力される二つの基準信号を選択する選択回路と、二つの基準信号間の位相差を打ち消す機能を有する位相差解消回路とを備える。位相差解消回路は、信号入力検知回路と、位相差存在検出回路と、遅延回路とを有する。信号入力検知回路は、入力される二つの基準信号をモニターして二つの基準信号が存在するか否かを検知する。位相差存在検出回路は、二つの基準信号間の位相差の有無を検出する。遅延回路は、二つの基準信号の一方を遅延させる。   Patent Document 2 describes a PLL circuit. The PLL circuit has a phase comparator, an integration circuit, a voltage controlled oscillator, a frequency divider, a selection circuit for selecting two input reference signals, and a function for canceling the phase difference between the two reference signals. A phase difference canceling circuit. The phase difference cancellation circuit includes a signal input detection circuit, a phase difference presence detection circuit, and a delay circuit. The signal input detection circuit monitors two input reference signals and detects whether there are two reference signals. The phase difference presence detection circuit detects the presence or absence of a phase difference between two reference signals. The delay circuit delays one of the two reference signals.

特開２０００−１５１５６８号公報JP 2000-151568 A 特開２００４−２３４７０号公報JP 2004-23470 A

本発明の目的は、複数系統のシリアルデータを切り替えて伝送するデータ伝送装置において、系統切り替え時のジッタを低減することができる技術を提供することにある。   An object of the present invention is to provide a technique capable of reducing jitter at the time of system switching in a data transmission apparatus that switches and transmits serial data of a plurality of systems.

以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。   [Means for Solving the Problems] will be described below using the numbers and symbols used in [Best Mode for Carrying Out the Invention]. These numbers and symbols are added in parentheses in order to clarify the correspondence between the description of [Claims] and [Best Mode for Carrying Out the Invention]. However, these numbers and symbols should not be used for the interpretation of the technical scope of the invention described in [Claims].

本発明の第１の観点において、データ伝送装置（１）が提供される。そのデータ伝送装置（１）は、第１系統のシリアルデータ（ＤＳ１）から第１パラレルクロック信号（ＰＣＬＫ１）を再生する第１シリアルパラレル変換部（１０）と、第２系統のシリアルデータ（ＤＳ２）から第２パラレルクロック信号（ＰＣＬＫ２）を再生する第２シリアルパラレル変換部（２０）と、第１パラレルクロック信号（ＰＣＬＫ１）と第２パラレルクロック信号（ＰＣＬＫ２）のいずれかを選択パラレルクロック信号（ＰＣＬＫ）としてパラレルシリアル変換部（３０）に出力するクロック切替回路（５０）と、を備える。   In a first aspect of the present invention, a data transmission device (1) is provided. The data transmission device (1) includes a first serial / parallel converter (10) for reproducing a first parallel clock signal (PCLK1) from a first system serial data (DS1), and a second system serial data (DS2). The second serial-to-parallel converter (20) for reproducing the second parallel clock signal (PCLK2) from the first parallel clock signal (PCLK2) and the first parallel clock signal (PCLK2) is selected as the parallel clock signal (PCLK And a clock switching circuit (50) for outputting to the parallel-serial conversion unit (30).

クロック切替回路（５０）は、切替器（５１）と、ＰＬＬ回路（５４）と、位相比較器（５５）と、フェーズシフタ（５３）とを有する。切替器（５１）は、第１パラレルクロック信号（ＰＣＬＫ１）と第２パラレルクロック信号（ＰＣＬＫ２）を受け取り、選択パラレルクロック信号（ＰＣＬＫ）を切り替える。ＰＬＬ回路（５４）は、切替器（５１）から出力される選択パラレルクロック信号（ＰＣＬＫ）をパラレルシリアル変換部（３０）に出力する。位相比較器（５５）は、第１パラレルクロック信号（ＰＣＬＫ１）と第２パラレルクロック信号（ＰＣＬＫ２）との位相差を検出する。フェーズシフタ（５３）は、切替器（５１）とＰＬＬ回路（５４）との間に介在する。   The clock switching circuit (50) includes a switch (51), a PLL circuit (54), a phase comparator (55), and a phase shifter (53). The switch (51) receives the first parallel clock signal (PCLK1) and the second parallel clock signal (PCLK2) and switches the selected parallel clock signal (PCLK). The PLL circuit (54) outputs the selected parallel clock signal (PCLK) output from the switch (51) to the parallel-serial conversion unit (30). The phase comparator (55) detects a phase difference between the first parallel clock signal (PCLK1) and the second parallel clock signal (PCLK2). The phase shifter (53) is interposed between the switch (51) and the PLL circuit (54).

切替器（５１）が選択パラレルクロック信号（ＰＣＬＫ）を切り替える際、フェーズシフタ（５３）は、位相比較器（５５）で検出された位相差の分だけ選択パラレルクロック信号（ＰＣＬＫ）の位相をシフトさせる。これにより、系統切り替え時のジッタを低減することが可能となる。   When the switch (51) switches the selected parallel clock signal (PCLK), the phase shifter (53) shifts the phase of the selected parallel clock signal (PCLK) by the phase difference detected by the phase comparator (55). Let Thereby, it is possible to reduce jitter at the time of system switching.

本発明の第２の観点において、第１クロック信号（ＰＣＬＫ１）と第２クロック信号（ＰＣＬＫ２）のいずれかを選択クロック信号（ＰＣＬＫ）として出力するクロック切替回路（５０）が提供される。そのクロック切替回路（５０）は、切替器（５１）と、ＰＬＬ回路（５４）と、位相比較器（５５）と、フェーズシフタ（５３）とを備える。切替器（５１）は、第１クロック信号（ＰＣＬＫ１）と第２クロック信号（ＰＣＬＫ２）を受け取り、選択クロック信号（ＰＣＬＫ）を切り替える。ＰＬＬ回路（５４）は、切替器（５１）から出力される選択クロック信号（ＰＣＬＫ）を出力する。位相比較器（５５）は、第１クロック信号（ＰＣＬＫ１）と第２クロック信号（ＰＣＬＫ２）との位相差を検出する。フェーズシフタ（５３）は、切替器（５１）とＰＬＬ回路（５４）との間に介在する。切替器（５１）が選択クロック信号（ＰＣＬＫ）を切り替える際、フェーズシフタ（５３）は、位相比較器（５５）で検出された位相差の分だけ選択クロック信号（ＰＣＬＫ）の位相をシフトさせる。   In a second aspect of the present invention, a clock switching circuit (50) is provided that outputs either the first clock signal (PCLK1) or the second clock signal (PCLK2) as a selected clock signal (PCLK). The clock switching circuit (50) includes a switch (51), a PLL circuit (54), a phase comparator (55), and a phase shifter (53). The switch (51) receives the first clock signal (PCLK1) and the second clock signal (PCLK2) and switches the selected clock signal (PCLK). The PLL circuit (54) outputs the selected clock signal (PCLK) output from the switch (51). The phase comparator (55) detects a phase difference between the first clock signal (PCLK1) and the second clock signal (PCLK2). The phase shifter (53) is interposed between the switch (51) and the PLL circuit (54). When the switch (51) switches the selected clock signal (PCLK), the phase shifter (53) shifts the phase of the selected clock signal (PCLK) by the phase difference detected by the phase comparator (55).

本発明に係るデータ伝送装置によれば、系統切り替え時のジッタを低減することが可能となる。   According to the data transmission device of the present invention, it is possible to reduce jitter at the time of system switching.

添付図面を参照して、本発明の実施の形態に係るデータ伝送装置及びクロック切替回路を説明する。   A data transmission apparatus and a clock switching circuit according to an embodiment of the present invention will be described with reference to the accompanying drawings.

１．データ伝送装置
図２は、本発明の実施の形態に係るデータ伝送装置１の構成を示すブロック図である。このデータ伝送装置１は、複数系統のシリアルデータを無瞬断で切り替えて伝送する機能を有している。具体的には、データ伝送装置１は、第１シリアルパラレル変換部１０、第２シリアルパラレル変換部２０、パラレルシリアル変換部３０、第１映像メモリ４１、第２映像メモリ４２、第１ライトアドレス発生器４３、第２ライトアドレス発生器４４、リードアドレス発生器４５、映像切替器４６、クロック切替回路５０、及び切替制御回路６０を備えている。クロック切替回路５０は、切替器５１及びクロックリカバリ回路５２を有している。 1. Data Transmission Device FIG. 2 is a block diagram showing the configuration of the data transmission device 1 according to the embodiment of the present invention. The data transmission device 1 has a function of switching and transmitting a plurality of systems of serial data without interruption. Specifically, the data transmission apparatus 1 includes a first serial / parallel conversion unit 10, a second serial / parallel conversion unit 20, a parallel / serial conversion unit 30, a first video memory 41, a second video memory 42, and a first write address generation. , A second write address generator 44, a read address generator 45, a video switching unit 46, a clock switching circuit 50, and a switching control circuit 60. The clock switching circuit 50 includes a switch 51 and a clock recovery circuit 52.

データ伝送装置１は、複数系統のシリアルデータを受け取る。例えば、第１入力端子ＩＮ１には、伝送路から第１系統のシリアルデータＤＳ１（以下、「第１シリアルデータ」と参照される）が入力される。また、第２入力端子ＩＮ２には、伝送路から第２系統のシリアルデータＤＳ２（以下、「第２シリアルデータ」と参照される）が入力される。例えば、第１系統はメイン系統であり、第２系統はバックアップ系統である。シリアルデータＤＳ１、ＤＳ２は、例えばデジタル映像信号である。シリアルデータＤＳ１、ＤＳ２は、それぞれシリアルクロック信号に同期して伝送されてくる。   The data transmission device 1 receives a plurality of systems of serial data. For example, a first system serial data DS1 (hereinafter referred to as “first serial data”) is input to the first input terminal IN1 from the transmission path. Further, the second input serial data DS2 (hereinafter referred to as “second serial data”) is input to the second input terminal IN2 from the transmission path. For example, the first system is a main system, and the second system is a backup system. The serial data DS1 and DS2 are digital video signals, for example. Serial data DS1 and DS2 are transmitted in synchronization with the serial clock signal.

第１シリアルパラレル変換部１０は、第１入力端子ＩＮ１を通して第１シリアルデータＤＳ１を受け取る。第１シリアルパラレル変換部１０は、シリアルパラレル変換回路やクロックリカバリ回路を含んでおり、受け取った第１シリアルデータＤＳ１に基づいて、パラレルデータ及びそのクロックの再生（リカバリ）を行う。第１シリアルデータＤＳ１から再生されるパラレルデータ及びクロックのそれぞれは、以下、「第１パラレルデータＤＰ１」及び「第１パラレルクロック信号ＰＣＬＫ１」と参照される。第１パラレルデータＤＰ１は、第１映像メモリ４１に出力される。第１パラレルクロック信号ＰＣＬＫ１は、第１ライトアドレス発生器４３及びクロック切替回路５０に出力される。   The first serial / parallel converter 10 receives the first serial data DS1 through the first input terminal IN1. The first serial / parallel conversion unit 10 includes a serial / parallel conversion circuit and a clock recovery circuit, and reproduces (recovers) parallel data and its clock based on the received first serial data DS1. Each of the parallel data and the clock reproduced from the first serial data DS1 is hereinafter referred to as “first parallel data DP1” and “first parallel clock signal PCLK1”. The first parallel data DP1 is output to the first video memory 41. The first parallel clock signal PCLK1 is output to the first write address generator 43 and the clock switching circuit 50.

第２シリアルパラレル変換部２０は、第２入力端子ＩＮ２を通して第２シリアルデータＤＳ２を受け取る。第２シリアルパラレル変換部２０は、シリアルパラレル変換回路やクロックリカバリ回路を含んでおり、受け取った第２シリアルデータＤＳ２に基づいて、パラレルデータ及びそのクロックの再生（リカバリ）を行う。第２シリアルデータＤＳ２から再生されるパラレルデータ及びクロックのそれぞれは、以下、「第２パラレルデータＤＰ２」及び「第２パラレルクロック信号ＰＣＬＫ２」と参照される。第２パラレルデータＤＰ２は、第２映像メモリ４２に出力される。第２パラレルクロック信号ＰＣＬＫ２は、第２ライトアドレス発生器４４及びクロック切替回路５０に出力される。   The second serial / parallel converter 20 receives the second serial data DS2 through the second input terminal IN2. The second serial / parallel conversion unit 20 includes a serial / parallel conversion circuit and a clock recovery circuit, and reproduces (recovers) parallel data and its clock based on the received second serial data DS2. Each of the parallel data and the clock reproduced from the second serial data DS2 is hereinafter referred to as “second parallel data DP2” and “second parallel clock signal PCLK2”. The second parallel data DP2 is output to the second video memory 42. The second parallel clock signal PCLK2 is output to the second write address generator 44 and the clock switching circuit 50.

第１ライトアドレス発生器４３は、第１パラレルクロック信号ＰＣＬＫ１に同期して、ライトアドレスを第１映像メモリ４１に発行する。第１映像メモリ４１は、そのライトアドレスに従い、第１パラレルデータＤＰ１を格納する。同様に、第２ライトアドレス発生器４４は、第２パラレルクロック信号ＰＣＬＫ２に同期して、ライトアドレスを第２映像メモリ４２に発行する。第２映像メモリ４２は、そのライトアドレスに従い、第２パラレルデータＤＰ２を格納する。また、リードアドレス発生器４５は、後述される選択パラレルクロック信号ＰＣＬＫに同期して、リードアドレスを第１映像メモリ４１及び第２映像メモリ４２に発行する。第１映像メモリ４１及び第２映像メモリ４２のそれぞれから読みだされる第１パラレルデータＤＰ１及び第２パラレルデータＤＰ２は、映像切替器４６に出力される。   The first write address generator 43 issues a write address to the first video memory 41 in synchronization with the first parallel clock signal PCLK1. The first video memory 41 stores the first parallel data DP1 according to the write address. Similarly, the second write address generator 44 issues a write address to the second video memory 42 in synchronization with the second parallel clock signal PCLK2. The second video memory 42 stores the second parallel data DP2 according to the write address. The read address generator 45 issues a read address to the first video memory 41 and the second video memory 42 in synchronization with a selected parallel clock signal PCLK described later. The first parallel data DP1 and the second parallel data DP2 read from each of the first video memory 41 and the second video memory 42 are output to the video switcher 46.

映像切替器４６は、第１パラレルデータＤＰ１と第２パラレルデータＤＰ２を受け取る。そして、映像切替器４６は、第１パラレルデータＤＰ１と第２パラレルデータＤＰ２のいずれか一方を、選択パラレルデータＤＰとして選択する。この映像切替器４６は、後述される切替信号ＳＣに応答して、選択パラレルデータＤＰを第１パラレルデータＤＰ１あるいは第２パラレルデータＤＰ２に切り替えることができる。映像切替器４６は、選択パラレルデータＤＰをパラレルシリアル変換部３０に出力する。   The video switcher 46 receives the first parallel data DP1 and the second parallel data DP2. Then, the video switcher 46 selects one of the first parallel data DP1 and the second parallel data DP2 as the selected parallel data DP. The video switcher 46 can switch the selected parallel data DP to the first parallel data DP1 or the second parallel data DP2 in response to a switching signal SC described later. The video switcher 46 outputs the selected parallel data DP to the parallel / serial conversion unit 30.

クロック切替回路５０は、第１パラレルクロック信号ＰＣＬＫ１と第２パラレルクロック信号ＰＣＬＫ２を受け取る。そして、クロック切替回路５０は、第１パラレルクロック信号ＰＣＬＫ１と第２パラレルクロック信号ＰＣＬＫ２のいずれか一方を、選択パラレルクロック信号ＰＣＬＫとして選択する。選択パラレルクロック信号ＰＣＬＫは、選択パラレルデータＤＰに対応している。このクロック切替回路５０は、後述される切替信号ＳＣに応答して、選択パラレルクロック信号ＰＣＬＫを第１パラレルクロック信号ＰＣＬＫ１あるいは第２パラレルクロック信号ＰＣＬＫ２に切り替えることができる。クロック切替回路５０は、選択パラレルクロック信号ＰＣＬＫを、リードアドレス発生器４５及びパラレルシリアル変換部３０に出力する。   The clock switching circuit 50 receives the first parallel clock signal PCLK1 and the second parallel clock signal PCLK2. Then, the clock switching circuit 50 selects one of the first parallel clock signal PCLK1 and the second parallel clock signal PCLK2 as the selected parallel clock signal PCLK. The selected parallel clock signal PCLK corresponds to the selected parallel data DP. The clock switching circuit 50 can switch the selected parallel clock signal PCLK to the first parallel clock signal PCLK1 or the second parallel clock signal PCLK2 in response to a switching signal SC described later. The clock switching circuit 50 outputs the selected parallel clock signal PCLK to the read address generator 45 and the parallel / serial conversion unit 30.

パラレルシリアル変換部３０は、選択パラレルデータＤＰと選択パラレルクロック信号ＰＣＬＫを受け取る。パラレルシリアル変換部３０は、受け取った選択パラレルデータＤＰとパラレルクロック信号ＰＣＬＫに基づいて、シリアルデータＤＳを生成する。パラレルシリアル変換部３０は、そのシリアルデータＤＳを出力端子ＯＵＴを通して伝送路に出力する。   The parallel / serial conversion unit 30 receives the selected parallel data DP and the selected parallel clock signal PCLK. The parallel-serial conversion unit 30 generates serial data DS based on the received selected parallel data DP and the parallel clock signal PCLK. The parallel-serial conversion unit 30 outputs the serial data DS to the transmission path through the output terminal OUT.

使用中の系統でエラーが発生した場合、切替制御回路６０は、切替信号ＳＣを映像切替器４６及びクロック切替回路５０に出力する。映像切替器４６は、切替信号ＳＣに応答して、選択パラレルデータＤＰを切り替える。また、クロック切替回路５０は、切替信号ＳＣに応答して、選択パラレルクロック信号ＰＣＬＫを切り替える。   When an error occurs in the system in use, the switching control circuit 60 outputs a switching signal SC to the video switching unit 46 and the clock switching circuit 50. The video switcher 46 switches the selected parallel data DP in response to the switching signal SC. The clock switching circuit 50 switches the selected parallel clock signal PCLK in response to the switching signal SC.

２．クロック切替回路
図３は、本実施の形態に係るクロック切替回路５０の構成を示すブロック図である。クロック切替回路５０は、切替器５１、フェーズシフタ５３、ＰＬＬ（Phase Locked Loop）回路５４、位相比較器５５、及び制御回路５６を有している。フェーズシフタ５３、ＰＬＬ回路５４、位相比較器５５、及び制御回路５６は、図２中のクロックリカバリ回路５２を構成している。 2. Clock Switching Circuit FIG. 3 is a block diagram showing a configuration of the clock switching circuit 50 according to the present embodiment. The clock switching circuit 50 includes a switch 51, a phase shifter 53, a PLL (Phase Locked Loop) circuit 54, a phase comparator 55, and a control circuit 56. The phase shifter 53, the PLL circuit 54, the phase comparator 55, and the control circuit 56 constitute the clock recovery circuit 52 in FIG.

切替器５１は、第１パラレルクロック信号ＰＣＬＫ１と第２パラレルクロック信号ＰＣＬＫ２を受け取る。切替器５１は、第１パラレルクロック信号ＰＣＬＫ１と第２パラレルクロック信号ＰＣＬＫ２のいずれか一方を、選択パラレルクロック信号ＰＣＬＫとして出力する。その選択パラレルクロック信号ＰＣＬＫは、フェーズシフタ５３を介してＰＬＬ回路５４に出力される。切替器５１は、上述の切替信号ＳＣに応答して、その選択パラレルクロック信号ＰＣＬＫを第１パラレルクロック信号ＰＣＬＫ１あるいは第２パラレルクロック信号ＰＣＬＫ２に切り替えることができる。また、選択パラレルクロック信号ＰＣＬＫではない他方のパラレルクロック信号は、位相比較器５５に出力される。   The switch 51 receives the first parallel clock signal PCLK1 and the second parallel clock signal PCLK2. The switch 51 outputs one of the first parallel clock signal PCLK1 and the second parallel clock signal PCLK2 as the selected parallel clock signal PCLK. The selected parallel clock signal PCLK is output to the PLL circuit 54 via the phase shifter 53. The switch 51 can switch the selected parallel clock signal PCLK to the first parallel clock signal PCLK1 or the second parallel clock signal PCLK2 in response to the switching signal SC. The other parallel clock signal that is not the selected parallel clock signal PCLK is output to the phase comparator 55.

フェーズシフタ５３は、切替器５１とＰＬＬ回路５４との間に介在している。つまり、フェーズシフタ５３は、切替器５１の後段、且つ、ＰＬＬ回路５４の前段に設けられている。フェーズシフタ５３は、切替器５１から受け取った選択パラレルクロック信号ＰＣＬＫを、ＰＬＬ回路５４に出力する。   The phase shifter 53 is interposed between the switch 51 and the PLL circuit 54. That is, the phase shifter 53 is provided after the switch 51 and before the PLL circuit 54. The phase shifter 53 outputs the selected parallel clock signal PCLK received from the switch 51 to the PLL circuit 54.

ＰＬＬ回路５４は、切替器５１から出力される選択パラレルクロック信号ＰＣＬＫを、フェーズシフタ５３を通して受け取る。そして、ＰＬＬ回路５４は、その選択パラレルクロック信号ＰＣＬＫを、上述のパラレルシリアル変換部３０及び位相比較器５５に出力する。   The PLL circuit 54 receives the selected parallel clock signal PCLK output from the switch 51 through the phase shifter 53. Then, the PLL circuit 54 outputs the selected parallel clock signal PCLK to the parallel / serial conversion unit 30 and the phase comparator 55 described above.

位相比較器５５は、第１パラレルクロック信号ＰＣＬＫ１と第２パラレルクロック信号ＰＣＬＫ２との位相差を検出する。具体的には、位相比較器５５は、ＰＬＬ回路５４から出力される選択パラレルクロック信号ＰＣＬＫと、切替器５１から出力される他方のパラレルクロック信号を受け取る。そして、位相比較器５５は、受け取った２つのパラレルクロック信号ＰＣＬＫ１とＰＣＬＫ２の位相差を検出する。位相比較器５５の出力は、制御回路５６に接続されている。   The phase comparator 55 detects the phase difference between the first parallel clock signal PCLK1 and the second parallel clock signal PCLK2. Specifically, the phase comparator 55 receives the selected parallel clock signal PCLK output from the PLL circuit 54 and the other parallel clock signal output from the switch 51. Then, the phase comparator 55 detects the phase difference between the two received parallel clock signals PCLK1 and PCLK2. The output of the phase comparator 55 is connected to the control circuit 56.

制御回路５６は、位相比較器５５によって検出された位相差を示す位相差信号ＳＰを生成する。そして、制御回路５６は、上述の切替信号ＳＣに応答して、位相差信号ＳＰをフェーズシフタ５３に出力する。   The control circuit 56 generates a phase difference signal SP indicating the phase difference detected by the phase comparator 55. Then, the control circuit 56 outputs the phase difference signal SP to the phase shifter 53 in response to the switching signal SC described above.

系統切り替え時、切替制御回路６０からクロック切替回路５０に切替信号ＳＣが入力される。その切替信号ＳＣに応答して、切替器５１は、選択パラレルクロック信号ＰＣＬＫを切り替える。また、その切替信号ＳＣに応答して、フェーズシフタ５３には位相差信号ＳＰが入力される。フェーズシフタ５３は、その位相差信号ＳＰに基づいて、選択パラレルクロック信号ＰＣＬＫの位相を制御する。具体的には、フェーズシフタ５３は、位相差信号ＳＰが示す位相差の分だけ、選択パラレルクロック信号ＰＣＬＫの位相をシフトさせる。ＰＬＬ回路５４には、位相制御された選択パラレルクロック信号ＰＣＬＫが入力される。   When the system is switched, a switching signal SC is input from the switching control circuit 60 to the clock switching circuit 50. In response to the switching signal SC, the switch 51 switches the selected parallel clock signal PCLK. Further, the phase difference signal SP is input to the phase shifter 53 in response to the switching signal SC. The phase shifter 53 controls the phase of the selected parallel clock signal PCLK based on the phase difference signal SP. Specifically, the phase shifter 53 shifts the phase of the selected parallel clock signal PCLK by the phase difference indicated by the phase difference signal SP. The PLL circuit 54 receives the selected parallel clock signal PCLK whose phase is controlled.

例えば図３において、切替器５１は、第１系統の第１パラレルクロック信号ＰＣＬＫ１を選択パラレルクロック信号ＰＣＬＫとして選択している。従って、切替器５１は、第２パラレルクロック信号ＰＣＬＫ２を位相比較器５５に出力する。位相比較器５５は、選択パラレルクロック信号ＰＣＬＫと第２パラレルクロック信号ＰＣＬＫ２との位相差を検出する。第１系統でエラーが発生すると、切替器５１は、選択パラレルクロック信号ＰＣＬＫを第２パラレルクロック信号ＰＣＬＫ２に切り替える。同時に、フェーズシフタ５３は、位相差信号ＳＰを受け取り、第２パラレルクロック信号ＰＣＬＫ２の位相を検出されていた位相差分だけシフトさせる。   For example, in FIG. 3, the switching device 51 selects the first parallel clock signal PCLK1 of the first system as the selected parallel clock signal PCLK. Therefore, the switch 51 outputs the second parallel clock signal PCLK2 to the phase comparator 55. The phase comparator 55 detects the phase difference between the selected parallel clock signal PCLK and the second parallel clock signal PCLK2. When an error occurs in the first system, the switch 51 switches the selected parallel clock signal PCLK to the second parallel clock signal PCLK2. At the same time, the phase shifter 53 receives the phase difference signal SP and shifts the phase of the second parallel clock signal PCLK2 by the detected phase difference.

３．効果
上述のように、位相比較器５５は、選択パラレルクロック信号ＰＣＬＫと他方のパラレルクロック信号との位相差を検出する。系統切り替えと同時に、ＰＬＬ回路５４の前段に設けられたフェーズシフタ５３は、系統切り替え直前の位相差を示す位相差信号ＳＰを受け取る。そして、そのフェーズシフタ５３は、その位相差の分だけ選択パラレルクロック信号ＰＣＬＫの位相をシフトさせる。その結果、ＰＬＬ回路５４の入力で位相差が無くなる。つまり、位相差をなくしたクロック切り替え動作が可能となる。従って、系統間の位相差により発生するジッタを大幅に低減することが可能となる。このように、本発明によれば、複数系統のシリアルデータを無瞬断で切り替えて伝送するデータ伝送装置において、系統切り替え時のジッタを低減することが可能になる。 3. Effect As described above, the phase comparator 55 detects the phase difference between the selected parallel clock signal PCLK and the other parallel clock signal. Simultaneously with the system switching, the phase shifter 53 provided in the previous stage of the PLL circuit 54 receives the phase difference signal SP indicating the phase difference immediately before the system switching. Then, the phase shifter 53 shifts the phase of the selected parallel clock signal PCLK by the phase difference. As a result, there is no phase difference at the input of the PLL circuit 54. That is, a clock switching operation that eliminates the phase difference is possible. Therefore, it is possible to greatly reduce the jitter generated due to the phase difference between the systems. As described above, according to the present invention, it is possible to reduce jitter at the time of system switching in a data transmission apparatus that switches and transmits serial data of a plurality of systems without interruption.

図１は、従来のクロック切替回路の構成を示すブロック図である。FIG. 1 is a block diagram showing a configuration of a conventional clock switching circuit. 図２は、本発明の実施の形態に係るデータ伝送装置の構成を示すブロック図である。FIG. 2 is a block diagram showing the configuration of the data transmission apparatus according to the embodiment of the present invention. 図３は、本発明の実施の形態に係る無瞬断クロック切替回路の構成を示すブロック図である。FIG. 3 is a block diagram showing a configuration of the uninterruptible clock switching circuit according to the embodiment of the present invention.

符号の説明Explanation of symbols

１ データ伝送装置
１０ 第１シリアルパラレル変換部
２０ 第２シリアルパラレル変換部
３０ パラレルシリアル変換部
４１ 第１映像メモリ
４２ 第２映像メモリ
４３ 第１ライトアドレス発生器
４４ 第２ライトアドレス発生器
４５ リードアドレス発生器
４６ 映像切替器
５０ クロック切替回路
５１ 切替器
５２ クロックリカバリ回路
５３ フェーズシフタ
５４ ＰＬＬ回路
５５ 位相比較器
５６ 制御回路
６０ 切替制御回路
ＤＳ１ 第１シリアルデータ
ＤＳ２ 第２シリアルデータ
ＤＰ パラレルデータ
ＤＳ シリアルデータ
ＰＣＬＫ１ 第１パラレルクロック信号
ＰＣＬＫ２ 第２パラレルクロック信号
ＰＣＬＫ 選択パラレルクロック信号
ＳＣ 切替信号
ＳＰ 位相差信号 DESCRIPTION OF SYMBOLS 1 Data transmission apparatus 10 1st serial parallel conversion part 20 2nd serial parallel conversion part 30 Parallel serial conversion part 41 1st video memory 42 2nd video memory 43 1st write address generator 44 2nd write address generator 45 Read address Generator 46 Video switching device 50 Clock switching circuit 51 Switching device 52 Clock recovery circuit 53 Phase shifter 54 PLL circuit 55 Phase comparator 56 Control circuit 60 Switching control circuit DS1 First serial data DS2 Second serial data DP Parallel data DS Serial data PCLK1 First parallel clock signal PCLK2 Second parallel clock signal PCLK selection parallel clock signal SC switching signal SP phase difference signal

Claims (6)

第１系統のシリアルデータから第１パラレルクロック信号を再生する第１シリアルパラレル変換部と、
第２系統のシリアルデータから第２パラレルクロック信号を再生する第２シリアルパラレル変換部と、
前記第１パラレルクロック信号と前記第２パラレルクロック信号のいずれかを、選択パラレルクロック信号としてパラレルシリアル変換部に出力するクロック切替回路と
を備え、
前記クロック切替回路は、
前記第１パラレルクロック信号と前記第２パラレルクロック信号を受け取り、前記選択パラレルクロック信号を切り替える切替器と、
前記切替器から出力される前記選択パラレルクロック信号を前記パラレルシリアル変換部に出力するＰＬＬ回路と、
前記第１パラレルクロック信号と前記第２パラレルクロック信号との位相差を検出する位相比較器と、
前記切替器と前記ＰＬＬ回路との間に介在するフェーズシフタと
を有し、
前記切替器が前記選択パラレルクロック信号を切り替える際、前記フェーズシフタは、前記位相差の分だけ前記選択パラレルクロック信号の位相をシフトさせる
データ伝送装置。 A first serial-to-parallel converter that reproduces a first parallel clock signal from serial data of the first system;
A second serial / parallel converter for regenerating a second parallel clock signal from the second series of serial data;
A clock switching circuit that outputs either the first parallel clock signal or the second parallel clock signal to the parallel-serial conversion unit as a selected parallel clock signal;
The clock switching circuit is
A switch that receives the first parallel clock signal and the second parallel clock signal and switches the selected parallel clock signal;
A PLL circuit that outputs the selected parallel clock signal output from the switch to the parallel-serial converter;
A phase comparator for detecting a phase difference between the first parallel clock signal and the second parallel clock signal;
A phase shifter interposed between the switch and the PLL circuit;
When the switch switches the selected parallel clock signal, the phase shifter shifts the phase of the selected parallel clock signal by the phase difference. 請求項１に記載のデータ伝送装置であって、
前記切替器は、前記第１パラレルクロック信号と前記第２パラレルクロック信号の一方を前記選択パラレルクロック信号として前記フェーズシフタに出力し、他方を前記位相比較器に出力し、
前記位相比較器は、前記ＰＬＬ回路から出力される前記選択パラレルクロック信号と、前記切替器から出力される前記他方のパラレルクロック信号との位相差を検出する
データ伝送装置。 The data transmission device according to claim 1,
The switch outputs one of the first parallel clock signal and the second parallel clock signal to the phase shifter as the selected parallel clock signal, and outputs the other to the phase comparator,
The phase comparator detects a phase difference between the selected parallel clock signal output from the PLL circuit and the other parallel clock signal output from the switch. 請求項１又は２に記載のデータ伝送装置であって、
前記クロック切替回路は、前記位相比較器の出力に接続された制御回路を更に有し、
前記切替器は、切替信号に応答して、前記選択パラレルクロック信号を切り替え、
前記制御回路は、前記切替信号に応答して、前記位相比較器によって検出された前記位相差を示す位相差信号を前記フェーズシフタに出力し、
前記フェーズシフタは、前記位相差信号に基づいて前記選択パラレルクロック信号の位相をシフトさせる
データ伝送装置。 The data transmission device according to claim 1 or 2,
The clock switching circuit further includes a control circuit connected to the output of the phase comparator,
The switch switches the selected parallel clock signal in response to a switch signal,
The control circuit outputs a phase difference signal indicating the phase difference detected by the phase comparator to the phase shifter in response to the switching signal,
The phase shifter is a data transmission device that shifts the phase of the selected parallel clock signal based on the phase difference signal. 第１クロック信号と第２クロック信号のいずれかを選択クロック信号として出力するクロック切替回路であって、
前記第１クロック信号と前記第２クロック信号を受け取り、前記選択クロック信号を切り替える切替器と、
前記切替器から出力される前記選択クロック信号を出力するＰＬＬ回路と、
前記第１クロック信号と前記第２クロック信号との位相差を検出する位相比較器と、
前記切替器と前記ＰＬＬ回路との間に介在するフェーズシフタと
を備え、
前記切替器が前記選択クロック信号を切り替える際、前記フェーズシフタは、前記位相差の分だけ前記選択クロック信号の位相をシフトさせる
クロック切替回路。 A clock switching circuit for outputting either a first clock signal or a second clock signal as a selected clock signal;
A switch that receives the first clock signal and the second clock signal and switches the selected clock signal;
A PLL circuit that outputs the selected clock signal output from the switch;
A phase comparator for detecting a phase difference between the first clock signal and the second clock signal;
A phase shifter interposed between the switch and the PLL circuit,
When the selector switches the selected clock signal, the phase shifter shifts the phase of the selected clock signal by the phase difference. 請求項４に記載のクロック切替回路であって、
前記切替器は、前記第１クロック信号と前記第２クロック信号の一方を前記選択クロック信号として前記フェーズシフタに出力し、他方を前記位相比較器に出力し、
前記位相比較器は、前記ＰＬＬ回路から出力される前記選択クロック信号と、前記切替器から出力される前記他方のクロック信号との位相差を検出する
クロック切替回路。 The clock switching circuit according to claim 4,
The switch outputs one of the first clock signal and the second clock signal to the phase shifter as the selected clock signal, and outputs the other to the phase comparator,
The phase comparator detects a phase difference between the selected clock signal output from the PLL circuit and the other clock signal output from the switch. 請求項４又は５に記載のクロック切替回路であって、
更に、前記位相比較器の出力に接続された制御回路を備え、
前記切替器は、切替信号に応答して、前記選択クロック信号を切り替え、
前記制御回路は、前記切替信号に応答して、前記位相比較器によって検出された前記位相差を示す位相差信号を前記フェーズシフタに出力し、
前記フェーズシフタは、前記位相差信号に基づいて前記選択クロック信号の位相をシフトさせる
クロック切替回路。 The clock switching circuit according to claim 4 or 5,
And a control circuit connected to the output of the phase comparator,
The switch switches the selected clock signal in response to a switch signal,
The control circuit outputs a phase difference signal indicating the phase difference detected by the phase comparator to the phase shifter in response to the switching signal,
The phase shifter shifts the phase of the selected clock signal based on the phase difference signal. Clock switching circuit.
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