JP2008227522A - Semiconductor device and method for manufacturing the same - Google Patents
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Abstract
Description
本発明は、半導体装置およびその製造方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof.
近年、ゲート電極全体をシリサイド化するMOSFET(以下、フルシリサイドMOSFETという)と、ゲート電極の上部のみをシリサイド化するMOSFET(以下、ノーマルシリサイドMOSFETという)とを同一の半導体基板上に製造することが考えられている。 In recent years, MOSFETs for silicidation of the entire gate electrode (hereinafter referred to as full silicide MOSFET) and MOSFETs for silicidation of only the upper part of the gate electrode (hereinafter referred to as normal silicide MOSFET) have been manufactured on the same semiconductor substrate. It is considered.
しかし、フルシリサイドMOSFETおよびノーマルシリサイドMOSFETを同一基板上に形成する場合、フォトリソグラフィ技術およびエッチング技術を用いて、フルシリサイドMOSFETおよびノーマルシリサイドMOSFETの各ゲート電極を個別に形成する必要があった。これは、ゲート絶縁膜等の信頼性を劣化させるという問題点を引き起こしていた。
信頼性の高いフルシリサイドMOSFETおよびノーマルシリサイドMOSFETを従来よりも簡単に同一基板上に形成することができる半導体装置の製造方法を提供する。 Provided is a semiconductor device manufacturing method in which a highly reliable full silicide MOSFET and normal silicide MOSFET can be formed on the same substrate more easily than in the past.
本発明に係る実施形態に従った半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極材料および該ゲート電極材料よりもシリサイド化し難いシリサイド化抑制材料を堆積し、前記ゲート電極材料および前記シリサイド化抑制材料をパターニングすることによって、上面に前記シリサイド化抑止材料を載せた第1のゲート電極および第2のゲート電極を前記ゲート絶縁膜上に形成し、前記シリサイド化抑止材料上にマスク材料を堆積し、前記第2のゲート電極上の前記シリサイド化抑止材料を被覆し、前記第1のゲート電極上の前記シリサイド化抑止材料の上面を露出させるように前記マスク材料をパターニングし、前記マスク材料を利用して前記第1のゲート電極の上面にある前記シリサイド化抑制材料を除去し、前記マスク材料を除去し、前記第1のゲート電極および前記第2のゲート電極上に金属膜を堆積し、前記第1のゲート電極をシリサイド化することを具備する。 A method of manufacturing a semiconductor device according to an embodiment of the present invention includes forming a gate insulating film on a semiconductor substrate, forming a gate electrode material on the gate insulating film, and a silicidation suppression material that is less likely to be silicided than the gate electrode material And patterning the gate electrode material and the silicidation suppression material to form a first gate electrode and a second gate electrode on the gate insulating film with the silicidation suppression material on top. Depositing a mask material on the silicidation inhibiting material, covering the silicidation inhibiting material on the second gate electrode, and exposing an upper surface of the silicidation inhibiting material on the first gate electrode. The mask material is patterned on the upper surface of the first gate electrode using the mask material. Removing the control material, the removal of the mask material, a metal film is deposited on the first gate electrode and the second gate electrode, comprising a siliciding the first gate electrode.
本発明に係る半導体装置は、信頼性の高いフルシリサイドMOSFETおよびノーマルシリサイドMOSFETを同一基板上に備える。 The semiconductor device according to the present invention includes a highly reliable full silicide MOSFET and normal silicide MOSFET on the same substrate.
本発明に係る半導体装置の製造方法は、信頼性の高いフルシリサイドMOSFETおよびノーマルシリサイドMOSFETを従来よりも簡単に同一基板上に形成することができる。 In the method of manufacturing a semiconductor device according to the present invention, a highly reliable full silicide MOSFET and normal silicide MOSFET can be formed on the same substrate more easily than in the past.
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。 Embodiments according to the present invention will be described below with reference to the drawings. This embodiment does not limit the present invention.
(第1の実施形態)
図1から図4は、本発明に係る第1の実施形態に従った半導体装置の製造方法の流れを示す断面図である。これらの図面は、便宜的に、フルシリサイドMOSFETおよびノーマルシリサイドMOSFETを1つずつ図示している。実際には、多数のフルシリサイドMOSFETおよびノーマルシリサイドMOSFETがシリコン基板上に形成される。フルシリサイドMOSFETは、例えば、周辺回路等に形成される。ノーマルシリサイドMOSFETは、例えば、コア回路部分等に形成される。例えば、半導体装置のコア回路部分にフルシリサイドMOSFETを採用し、周辺回路部分にノーマルシリサイドMOSFETを採用する。これにより、コア回路部分のゲートリーク電流を抑制することができるので、半導体装置の信頼性が高くなる。半導体装置のロジック部分にはフルシリサイドMOSFETを採用し、アナログ部分にはノーマルシリサイドMOSFETを採用してもよい。これにより、アナログ部分のトランジスタのしきい値電圧を低くすることができるので、半導体装置の動作を高速にすることができる。
(First embodiment)
1 to 4 are sectional views showing a flow of a method for manufacturing a semiconductor device according to the first embodiment of the present invention. For convenience, these drawings show a full silicide MOSFET and a normal silicide MOSFET one by one. In practice, a large number of full silicide MOSFETs and normal silicide MOSFETs are formed on a silicon substrate. The full silicide MOSFET is formed in, for example, a peripheral circuit. The normal silicide MOSFET is formed, for example, in the core circuit portion. For example, a full silicide MOSFET is employed for the core circuit portion of the semiconductor device, and a normal silicide MOSFET is employed for the peripheral circuit portion. Thereby, the gate leakage current in the core circuit portion can be suppressed, and the reliability of the semiconductor device is increased. A full silicide MOSFET may be employed for the logic portion of the semiconductor device, and a normal silicide MOSFET may be employed for the analog portion. Thereby, the threshold voltage of the transistor in the analog portion can be lowered, so that the semiconductor device can be operated at high speed.
図1に示すように、まず、半導体基板としてのシリコン基板10上に素子分離領域STI(Shallow Trench Isolation)20を形成する。例えば、シリコン基板10上にシリコン酸化膜およびシリコン窒化膜(図示せず)を堆積させる。次に、フォトリソグラフィ技術およびRIE法等を用いてシリコン窒化膜をパターニングする。このパターニングされたシリコン窒化膜をマスクとして、シリコン酸化膜およびシリコン基板10を所定の深さまでエッチングし、トレンチを形成する。続いて、シリコン基板10の全面にシリコン酸化膜を堆積し、トレンチ内にシリコン酸化膜を充填する。このシリコン酸化膜をCMP等で平坦化する。さらに、シリコン窒化膜を除去することによって、素子分離領域20が完成する。
As shown in FIG. 1, first, an element isolation region STI (Shallow Trench Isolation) 20 is formed on a
次に、シリコン基板10全面にゲート絶縁膜30を形成する。例えば、シリコン基板10を熱酸化してシリコン基板10の表面に熱酸化膜を形成する。ゲート絶縁膜30は、熱酸化膜をさらに窒化することによって形成された酸窒化膜または窒化膜であってもよい。あるいは、ゲート絶縁膜30は、ハフニウム酸化膜またはハフニウムシリケート等の高誘電体膜であってもよい。ゲート絶縁膜30の厚さは、例えば、3nm以下である。
Next, a
次に、ゲート絶縁膜30上にポリシリコンからなる第1のゲート電極40および第2のゲート電極42を形成する。例えば、ゲート絶縁膜30上にポリシリコンを堆積する。ポリシリコンの厚さは、例えば、100nmである。フォトリソグラフィ技術およびRIE等の異方性エッチングを利用して、このポリシリコンをゲートパターンに成形する。これにより、第1および第2のゲート電極40および42が形成される。第1および第2のゲート電極40および42の材料としてポリシリコンに代えてアモルファスシリコンを用いてもよい。
Next, a
次に、エクステンション(LDD(Lightly Doped Drain))層50を形成するためにイオン注入を行う。次に、第1および第2のゲート電極40および42の側壁にスペーサ60を形成し、ソース・ドレイン層70を形成するためにイオン注入を行う。続いて、イオン注入によるシリコン基板10が受けたダメージの回復および不純物の活性化のためにアニールを行う。これにより、エクステンション層50およびソース・ドレイン層70が形成される。次に、シリコン酸化膜等の層間絶縁膜80を全面に堆積した後、この層間絶縁膜80をCMP等により平坦化する。このとき、第1および第2のゲート電極40および42の上面が露出するまで層間絶縁膜80を研磨する。
Next, ion implantation is performed to form an extension (LDD (Lightly Doped Drain))
次に、第1および第2のゲート電極40および42上にマスク材料としてフォトレジスト90を堆積する。さらに、図2に示すように、このフォトレジスト90をパターニングすることによって、第2のゲート電極42をフォトレジスト90で被覆したまま、第1のゲート電極40の上面を露出させる。次に、フォトレジスト90をマスクとして用いて、RIE等のエッチングにより第1のゲート電極40をエッチングする。これにより、第1のゲート電極40の厚みが第2のゲート電極42よりも薄くなる。例えば、第1のゲート電極40の厚みは50nmから70nmであり、第2のゲート電極42の厚みは100nmである。
Next, a
フォトレジスト90を除去し、表面を前処理する。次に、図3に示すように、シリサイド用の金属膜としてニッケル膜100を堆積する。ニッケル膜100の厚さは、例えば、50nmから70nmである。次に、500℃程度の熱工程により、第1および第2のゲート電極40および42とニッケル膜100とを反応させる。これにより、ニッケルシリサイドがゲート電極として形成される。ここで、図4に示すように、第1のゲート電極40の高さは比較的低いので、第1のゲート電極40は、その全体がシリサイド化される。一方、第2のゲート電極42の高さは比較的高いので、第2のゲート電極42は、その上部のみがシリサイド化される。これにより、第2のゲート電極42は、ゲート絶縁膜30上にポリシリコン層44を有し、ポリシリコン層44の上にシリサイド層46を有する。このように、第1のゲート電極40はフルシリサイド化され、第2のゲート電極42はポリシリコン層44およびシリサイド層46の二層構造となる。
The
この後の製造工程は、通常のトランジスタ形成プロセスと同じでよい。例えば、層間膜として酸化膜(図示せず)を堆積した後、コンタクトおよび配線(図示せず)を形成する。これにより半導体装置が完成する。 The subsequent manufacturing process may be the same as a normal transistor formation process. For example, after depositing an oxide film (not shown) as an interlayer film, contacts and wiring (not shown) are formed. Thereby, the semiconductor device is completed.
第1の実施形態に従って形成された半導体装置は、半導体基板10と、ゲート絶縁膜30と、第1のゲート電極40と、第2のゲート電極42とを備える。ゲート絶縁膜30は、半導体基板10上に形成されている。第1のゲート電極40は、ゲート絶縁膜30上に形成され、全体がシリサイドからなる。第2のゲート電極42は、ゲート絶縁膜30上に形成され、ポリシリコン層44およびシリサイド層46からなる積層構造を有する。第1のゲート電極40の膜厚は、第2のゲート電極42の膜厚よりも薄く形成されている。
The semiconductor device formed according to the first embodiment includes a
本実施形態の効果を説明する。従来の製造方法では、ポリシリコン電極を形成した後、メタルゲートを形成する領域にあるポリシリコンを一旦除去する。さらに、再度、この領域にメタル電極を形成する。従って、ゲート絶縁膜の信頼性を低下させてしまう。 The effect of this embodiment will be described. In the conventional manufacturing method, after forming the polysilicon electrode, the polysilicon in the region where the metal gate is to be formed is temporarily removed. Further, a metal electrode is formed again in this region. Therefore, the reliability of the gate insulating film is lowered.
しかし、第1の実施形態では、フルシリサイドMOSFETのゲート領域にあるポリシリコンを除去することなく、このポリシリコンをフルシリサイド化、すなわちメタルゲート化することができる。よって、第1の実施形態は、ゲート絶縁膜30の信頼性を低下させない。即ち、本実施形態は、信頼性の高いフルシリサイドMOSFETおよびノーマルシリサイドMOSFETを同一基板上に形成することができる。
However, in the first embodiment, this polysilicon can be fully silicided, that is, a metal gate, without removing the polysilicon in the gate region of the full silicide MOSFET. Therefore, the first embodiment does not reduce the reliability of the
また、上述のように従来の方法では、フルシリサイドMOSFETおよびノーマルシリサイドMOSFETを同一基板上に形成するためにゲート電極を2回形成する必要があった。しかし、第1の実施形態では、ゲート電極を1回形成すれば足りる。従って、第1の実施形態は、フルシリサイドMOSFETおよびノーマルシリサイドMOSFETを従来よりも簡単に同一基板上に形成することができる。 Further, as described above, in the conventional method, it is necessary to form the gate electrode twice in order to form the full silicide MOSFET and the normal silicide MOSFET on the same substrate. However, in the first embodiment, it is sufficient to form the gate electrode once. Therefore, in the first embodiment, the full silicide MOSFET and the normal silicide MOSFET can be formed on the same substrate more easily than in the past.
(第1の実施形態の変形例)
第1の実施形態の変形例では、図5に示すように、シリサイド層110がソース・ドレイン層70上にも形成されている。この場合、同一工程で、ソース・ドレイン層70、第1のゲート電極40および第2のゲート電極42にシリサイドを形成してもよい。あるいは、第1および第2のゲート電極40および42をマスク材料で被覆し、ソース・ドレインシ層70上にシリサイド層110を形成する。その後、層間絶縁膜80の平坦化によって第1および第2のゲート電極40および42の上面を露出した後に、第1および第2のゲート電極40および42にシリサイドを形成してもよい。
(Modification of the first embodiment)
In the modification of the first embodiment, the
第1の実施形態の他の変形例では、図6に示すように、半導体基板がSOI基板である。特に、この変形例では、半導体基板として部分SOI基板を用いている。例えば、フルシリサイドMOSFETはSOI領域に形成され、ノーマルシリサイドMOSFETはバルク基板上に形成され得る。 In another modification of the first embodiment, as shown in FIG. 6, the semiconductor substrate is an SOI substrate. In particular, in this modification, a partial SOI substrate is used as the semiconductor substrate. For example, the full silicide MOSFET can be formed in the SOI region, and the normal silicide MOSFET can be formed on the bulk substrate.
ニッケルシリサイドからなるメタルゲート電極の仕事関数は、シリコンのバンドギャップの中間付近にあるので、フルシリサイドMOSFETは、バルク基板上に形成し場合、その閾値電圧が高くなる可能性がある。しかし、フルシリサイドMOSFETをSOIに形成することによって、フルシリサイドMOSFETを完全空乏型(FD型)トランジスタにすれば、この閾値電圧は低くなり得る。従って、SOI領域にフルシリサイドMOSFETを形成し、それ以外のバルク基板にノーマルシリサイドMOSFETを形成することによって、両方の閾値電圧が適切に調整され得る。 Since the work function of the metal gate electrode made of nickel silicide is in the vicinity of the middle of the band gap of silicon, when the full silicide MOSFET is formed on the bulk substrate, the threshold voltage may be increased. However, if the fully silicided MOSFET is made a fully depleted type (FD type) transistor by forming the fully silicided MOSFET in the SOI, this threshold voltage can be lowered. Therefore, by forming a full silicide MOSFET in the SOI region and forming a normal silicide MOSFET on the other bulk substrate, both threshold voltages can be adjusted appropriately.
さらに、図7に示すように、フルシリサイドMOSFETおよびノーマルシリサイドMOSFETの両方をSOI基板に形成してもよい。この場合、SOIの厚みおよびBOXの厚みは、フルシリサイドMOSFETの形成領域とノーマルシリサイドMOSFETの形成領域とで異なってもよい。これにより、例えば、フルシリサイドMOSFETを完全空乏型(FD型)トランジスタとし、ノーマルシリサイドMOSFETを部分空乏型(PD型)トランジスタとすることができる。 Furthermore, as shown in FIG. 7, both a full silicide MOSFET and a normal silicide MOSFET may be formed on an SOI substrate. In this case, the thickness of the SOI and the thickness of the BOX may be different between the formation region of the full silicide MOSFET and the formation region of the normal silicide MOSFET. Thereby, for example, the full silicide MOSFET can be a fully depleted (FD) transistor and the normal silicide MOSFET can be a partially depleted (PD) transistor.
(第2の実施形態)
図8から図10は、本発明に係る第2の実施形態に従った半導体装置の製造方法の流れを示す断面図である。まず、第1の実施形態と同様の工程を経て、図1に示す構造が得られる。次に、第1および第2のゲート電極40および42の上にマスク材料としてフォトレジスト90を堆積する。次に、図8に示すように、第1のゲート電極40を被覆したまま第2のゲート電極42の上面を露出させるようにフォトレジスト90をパターニングする。続いて、フォトレジスト90をマスクとして、例えば、窒素イオンを第2のゲート電極42の内部へイオン注入する。これにより、ポリシリコンよりもシリサイド化し難い窒素注入層43がシリサイド化抑制層として第2のゲート電極42の内部に形成される。窒素注入層43は、ポリシリコン層41とポリシリコン層45との間に設けられる。このように、第2のゲート電極42は、ポリシリコン層41、窒素注入層43およびポリシリコン層45から成る三層構造を有する。
(Second Embodiment)
8 to 10 are cross-sectional views showing the flow of the method for manufacturing the semiconductor device according to the second embodiment of the present invention. First, the structure shown in FIG. 1 is obtained through steps similar to those of the first embodiment. Next, a
次に、フォトレジスト90を除去した後、図9に示すように、金属膜としてニッケル膜100を堆積する。さらに、熱工程により第1および第2のゲート電極40、42とニッケル膜100とを反応させ、図10に示すように、ニッケルシリサイドをゲート電極として形成する。このとき、第2のゲート電極42においては、ポリシリコン層45および窒素注入層43の一部分はシリサイド化されるが、ポリシリコン層41は、シリサイド化されない。これは、窒素注入層43がポリシリコン層41、45に比べてシリサイド化され難いからである。一方、第1のゲート電極40は、その全体がポリシリコンから成るので、フルシリサイド化される。この後、第1の実施形態と同様の工程を経て半導体装置が完成する。
Next, after removing the
第2の実施形態は、第1の実施形態と同様の効果を有する。 The second embodiment has the same effect as the first embodiment.
(第2の実施形態の変形例)
第2の実施形態の変形例では、シリサイド層(図示せず)がソース・ドレイン層70上にも形成されてもよい(図5参照)。この場合、第1および第2のゲート電極40および42をマスク材料で被覆し、ソース・ドレインシ層70上にシリサイド層110を形成する。その後、層間絶縁膜80の平坦化によって第1および第2のゲート電極40および42の上面を露出した後に、第2のゲート電極42へ窒素イオンの注入を行う。
(Modification of the second embodiment)
In a modification of the second embodiment, a silicide layer (not shown) may also be formed on the source / drain layer 70 (see FIG. 5). In this case, the first and
(第3の実施形態)
図11から図13は、本発明に係る第3の実施形態に従った半導体装置の製造方法の流れを示す断面図である。まず、第1の実施形態と同様の工程を経て、図1に示す構造が得られる。次に、第1および第2のゲート電極40および42の上にマスク材料としてフォトレジスト90を堆積する。次に、図11に示すように、第2のゲート電極42を被覆したまま第1のゲート電極40の上面を露出させるようにフォトレジスト90をパターニングする。続いて、フォトレジスト90をマスクとして、例えば、ゲルマニウムまたはシリコンを第1のゲート電極40へイオン注入などにより導入する。これにより、第1のゲート電極40の上部にあるポリシリコンがアモルファス化する。これにより、第1のゲート電極40は、アモルファスシリコン層49およびポリシリコン層48から成る二層構造を有する。
(Third embodiment)
FIG. 11 to FIG. 13 are cross-sectional views showing the flow of the method for manufacturing a semiconductor device according to the third embodiment of the present invention. First, the structure shown in FIG. 1 is obtained through steps similar to those of the first embodiment. Next, a
次に、フォトレジスト90を除去した後、図12に示すように、金属膜としてニッケル膜100を堆積する。さらに、熱工程により第1および第2のゲート電極40、42とニッケル膜100とを反応させ、図13に示すように、ニッケルシリサイドをゲート電極として形成する。このとき、第1のゲート電極40において、アモルファスシリコン層49およびポリシリコン層48がフルシリサイド化される。一方、第2のゲート電極42は、その上部のみがシリサイド化され、シリサイド層46およびポリシリコン層44から成る二層構造となる。これは、アモルファスシリコンが、ポリシリコンよりもシリサイド化し易いからである。従って、第1のゲート電極40がフルシリサイド化された時点で、第2のゲート電極42はまだフルシリサイド化さていない。よって、第1のゲート電極40がフルシリサイド化された後、第2のゲート電極42がフルシリサイド化される前に、熱処理工程を停止すればよい。この後、第1の実施形態と同様の工程を経て半導体装置が完成する。第3の実施形態は、第1の実施形態と同様の効果を得ることができる。
Next, after removing the
(第3の実施形態の変形例)
第3の実施形態の変形例では、シリサイド層(図示せず)がソース・ドレイン層70上にも形成されてもよい(図5参照)。この場合、第1および第2のゲート電極40および42をマスク材料で被覆し、ソース・ドレイン層70上にシリサイド層110を形成する。その後、層間絶縁膜80の平坦化によって第1および第2のゲート電極40および42の上面を露出した後に、第1のゲート電極40へゲルマニウムまたはシリコンをイオン注入などにより導入する。
(Modification of the third embodiment)
In a modification of the third embodiment, a silicide layer (not shown) may also be formed on the source / drain layer 70 (see FIG. 5). In this case, the first and
(第4の実施形態)
図14から図17は、本発明に係る第4の実施形態に従った半導体装置の製造方法の流れを示す断面図である。まず、第1の実施形態と同様の工程を経て、ゲート絶縁膜30がシリコン基板10上に形成される。次に、ゲート絶縁膜30上にポリシリコンおよびシリコン窒化膜を堆積する。フォトリソグラフィ技術およびRIE等の異方性エッチングを利用して、このポリシリコンおよびシリコン窒化膜をゲートパターンに成形する。これにより、図14に示すように、第1および第2のゲート電極40、42およびシリコン窒化膜キャップ170、172が形成される。シリコン窒化膜キャップ170および172は、シリサイド化抑制材料として第1および第2のゲート電極40、42のそれぞれの上面を被覆している。
(Fourth embodiment)
14 to 17 are sectional views showing the flow of the method for manufacturing the semiconductor device according to the fourth embodiment of the present invention. First, the
次に、シリコン窒化膜キャップ170および172上にフォトレジスト(図示せず)を堆積する。さらに、第2のゲート電極42上のシリコン窒化膜キャップ172を被覆し、第1のゲート電極40上のシリコン窒化膜キャップ170の上面を露出させるようにフォトレジストをパターニングする。このフォトレジストをマスクとして用いてシリコン窒化膜キャップ170を除去する。さらに、フォトレジストを除去することによって図15に示す構造が得られる。
Next, a photoresist (not shown) is deposited on the silicon nitride film caps 170 and 172. Further, the silicon
次に、図16に示すように、金属膜としてニッケル膜100を堆積する。さらに、熱工程により第1のゲート電極40とニッケル膜100とを反応させ、図17に示すように、ニッケルシリサイドをゲート電極として形成する。このとき、第1のゲート電極40は、フルシリサイド化される。一方、第2のゲート電極42は、シリサイド化されない。これは、シリコン窒化膜キャップ172が、ポリシリコンよりもシリサイド化され難く、シリサイド化が第2のゲート電極42まで進行しないからである。
Next, as shown in FIG. 16, a
第2のゲート電極42のゲート抵抗を下げるために第2のゲート電極42の上面にシリサイドを形成する場合、シリコン窒化膜キャップ172を除去し、再度、ニッケルを第2のゲート電極42の上面に成膜し熱処理する必要がある。
When silicide is formed on the upper surface of the
(第5の実施形態)
図18から図20は、本発明に係る第5の実施形態に従った半導体装置の製造方法の流れを示す断面図である。まず、第1の実施形態と同様の工程を経て、図1に示す構造が得られる。次に、図18に示すように、金属膜としてニッケル膜100を堆積する。
(Fifth embodiment)
18 to 20 are cross-sectional views showing the flow of the method for manufacturing the semiconductor device according to the fifth embodiment of the invention. First, the structure shown in FIG. 1 is obtained through steps similar to those of the first embodiment. Next, as shown in FIG. 18, a
次に、図19に示すように、熱遮蔽膜として、例えば、窒化チタン膜190を堆積する。次に、フォトリソグラフィ技術およびウェットエッチングを用いて、第2のゲート電極42上のニッケル膜100を被覆し、第1のゲート電極40上のニッケル膜100を露出させるように窒化チタン膜190をパターニングする。
Next, as shown in FIG. 19, for example, a
続いて、熱工程により第1および第2のゲート電極40、42とニッケル膜100とを反応させる。これにより、図20に示すように、ニッケルシリサイドをゲート電極として形成する。このとき、第2のゲート電極42においては、その上部のみがシリサイド化されるが、その下部はシリサイド化されない。これは、窒化チタン膜190が熱を遮蔽することによって、第2のゲート電極42のシリサイド化が抑制されるからである。一方、第1のゲート電極40上には窒化チタン膜190が無いので、第1のゲート電極40はフルシリサイド化される。
Subsequently, the first and
次に、窒化チタン190が除去される。このとき、好ましくは、残存するニッケル膜100も、窒化チタン190とともに除去する。ニッケル膜100および窒化チタン190は、例えば、過酸化水素水および硫酸溶液で処理(SH処理)することによって除去することができる。この後、第1の実施形態と同様の工程を経て半導体装置が完成する。第5の実施形態は、第1の実施形態と同様の効果を有する。
Next, the
熱遮蔽膜190は窒化チタンに限定しないが、金属膜100(例えば、ニッケル)と反応しないことが好ましい。熱遮蔽膜190が金属膜100と反応すると、金属膜100が浸食されてしまうからである。また、熱遮蔽膜190は過酸化水素水および硫酸溶液に溶解する材料であることが好ましい。これは、シリサイド形成後に、金属膜100および熱遮蔽膜190を同一工程で除去可能とするためである。
The
(第6の実施形態)
図21から図26は、本発明に係る第6の実施形態に従った半導体装置の製造方法の流れを示す断面図である。まず、第1の実施形態と同様の工程を経て、ゲート絶縁膜30がシリコン基板10上に形成される。次に、ゲート絶縁膜30上にポリシリコンおよびシリコン窒化膜を堆積する。フォトリソグラフィ技術およびRIE等の異方性エッチングを利用して、このポリシリコンおよびシリコン窒化膜をゲートパターンに成形する。これにより、図21に示すように、第1および第2のゲート電極40、42およびシリコン窒化膜キャップ177が形成される。シリコン窒化膜キャップ177は、第1および第2のゲート電極40、42のそれぞれの上面を被覆している。
(Sixth embodiment)
FIG. 21 to FIG. 26 are cross-sectional views showing the flow of the method for manufacturing the semiconductor device according to the sixth embodiment of the present invention. First, the
次に、図22に示すように、シリコン窒化膜キャップ177を熱燐酸溶液またはRIEでエッチングする。これにより、シリコン窒化膜キャップ177が存在していた位置に、溝175が形成される。
Next, as shown in FIG. 22, the silicon
次に、第1および第2のゲート電極40および42上にマスク材料としてフォトレジスト90を堆積する。さらに、図23に示すように、このフォトレジスト90をパターニングすることによって、第2のゲート電極42をフォトレジスト90で被覆したまま、第1のゲート電極40の上面を露出させる。次に、フォトレジスト90をマスクとして用いて、RIE等のエッチングにより第1のゲート電極40をエッチングする。これにより、第1のゲート電極40の厚みが第2のゲート電極42よりも薄くなる。例えば、第1のゲート電極40の厚みは50nmから70nmであり、第2のゲート電極42の厚みは100nmである。このとき、第1のゲート電極40上にある溝を176とし、第2のゲート電極42上にある溝を175とする。
Next, a
フォトレジスト90を除去し、表面を前処理する。次に、図24に示すように、金属膜としてニッケル膜100を堆積する。
The
続いて、図25に示すように、ニッケル膜100をCMPで平坦化する。これにより、溝175および176の外部に存在するニッケル膜100は除去され、尚且つ、溝175および176内のニッケル膜100は残存する。次に、熱工程により、第1および第2のゲート電極40および42とニッケル膜100とを反応させる。これにより、ニッケルシリサイドがゲート電極として形成される。ここで、溝176内のニッケル膜100の量は、第1のゲート電極40が充分にシリサイド化される程度に充分な量である必要がある。一方、溝175内のニッケル膜100の量は、第2のゲート電極42の上部のみがシリサイド化され、第2のゲート電極42の下部にポリシリコン層44が残存する程度の量である。
Subsequently, as shown in FIG. 25, the
本実施形態では、第1および第2のゲート電極40および42の周辺からのニッケルの供給がない。よって、第1および第2のゲート電極40および42の各ポリシリコン量とニッケル膜100との比率はゲートパターンに依存せず一定になる。このポリシリコン量とニッケル膜との比率を変更するためには、図21のシリコン窒化膜キャップ177の厚みおよび図23に示したRIEのエッチング量を変更すればよい。即ち、シリコン窒化膜キャップ177の厚みおよび第1のゲート電極40のエッチング量を制御することによって、ポリシリコン量とニッケル膜との比率を決定することができる。その結果、第2のゲート電極42を部分的にシリサイド化し、第1のゲート電極40をフルシリサイド化することができる。
In this embodiment, nickel is not supplied from the periphery of the first and
以上の工程を経て、図26に示す構造が得られる。この後の製造工程は、第1の実施形態と同様でよい。これにより半導体装置が完成する。第6の実施形態は、第1の実施形態と同様の効果を有する。 The structure shown in FIG. 26 is obtained through the above steps. The subsequent manufacturing process may be the same as in the first embodiment. Thereby, the semiconductor device is completed. The sixth embodiment has the same effect as the first embodiment.
第1から第6の実施形態において、トランジスタの閾値電圧を制御するために、第1および第2のゲート電極の材料となるポリシリコンには、ゲートパターンに加工される前に予め不純物を導入してよい。 In the first to sixth embodiments, in order to control the threshold voltage of the transistor, an impurity is introduced into the polysilicon used as the material of the first and second gate electrodes before the gate pattern is processed. You can.
第1および第2のゲート電極の材料はアモルファスシリコンであってもよい。ただし、第3の実施形態では、第1および第2のゲート電極の材料はポリシリコンである必要がある。 The material of the first and second gate electrodes may be amorphous silicon. However, in the third embodiment, the material of the first and second gate electrodes needs to be polysilicon.
金属膜100は、ニッケルに限定されず、例えば、チタン(Ti)、コバルト(Co)、プラチナ(Pt)、タングステン(W)、エルビウム(Er)、イットリウム(Y)等でもよい。
The
ゲート絶縁膜30は、上述の材料以外の高誘電体、その酸化膜、酸窒化膜等であってもよい。既知の方法でフルシリサイド領域およびそれ以外の領域に厚さの異なる絶縁膜を形成しても良い。たとえば、フルシリサイドMOSFETが形成されるコア回路領域には薄い(例えば、3nm以下の)ゲート絶縁膜を形成し、ノーマルシリサイドMOSFETが形成される周辺回路領域には厚い(例えば、3nm以上の)ゲート絶縁膜を形成してもよい。
The
第2から第6の実施形態の変形例として、図6または図7に示す第1の実施形態の変形例と同様に、SOI基板や部分SOI基板を半導体基板として採用してもよい。 As a modification of the second to sixth embodiments, an SOI substrate or a partial SOI substrate may be adopted as a semiconductor substrate, as in the modification of the first embodiment shown in FIG. 6 or FIG.
層間絶縁膜80の平坦化工程において、シリコン酸化膜が第1および第2のゲート電極40および42の上面に僅かに残った状態でCMPによるエッチングを停止し、残りのシリコン酸化膜はRIE等のエッチングで除去してもよい。
In the planarization process of the
上記の実施形態は、平面型トランジスタに適用されているが、Fin型トランジスタのようなチャネルおよびゲート電極が立体構造であるトランジスタにも適用できる。 The above embodiment is applied to a planar transistor, but can also be applied to a transistor having a three-dimensional channel and gate electrode, such as a Fin transistor.
10…シリコン基板
20…STI
30…ゲート絶縁膜
40…第1のゲート電極
42…第2のゲート電極
41、44、45、48…ポリシリコン層
46…シリサイド層
49…アモルファスシリコン層
43…窒素注入層
50…エクステンション層
60…スペーサ
70…ソース・ドレイン層
80…層間絶縁膜
90…フォトレジスト
100…ニッケル膜
10 ...
DESCRIPTION OF
Claims (2)
前記ゲート絶縁膜上にゲート電極材料および該ゲート電極材料よりもシリサイド化し難いシリサイド化抑制材料を堆積し、
前記ゲート電極材料および前記シリサイド化抑制材料をパターニングすることによって、上面に前記シリサイド化抑止材料を載せた第1のゲート電極および第2のゲート電極を前記ゲート絶縁膜上に形成し、
前記シリサイド化抑止材料上にマスク材料を堆積し、
前記第2のゲート電極上の前記シリサイド化抑止材料を被覆し、前記第1のゲート電極上の前記シリサイド化抑止材料の上面を露出させるように前記マスク材料をパターニングし、
前記マスク材料を利用して前記第1のゲート電極の上面にある前記シリサイド化抑制材料を除去し、
前記マスク材料を除去し、
前記第1のゲート電極および前記第2のゲート電極上に金属膜を堆積し、
前記第1のゲート電極をシリサイド化することを具備した半導体装置の製造方法。 Forming a gate insulating film on the semiconductor substrate;
Depositing a gate electrode material and a silicidation-suppressing material that is less susceptible to silicidation than the gate electrode material on the gate insulating film;
By patterning the gate electrode material and the silicidation suppression material, a first gate electrode and a second gate electrode having the silicidation suppression material placed on an upper surface are formed on the gate insulating film,
Depositing a mask material on the silicidation inhibiting material;
Coating the silicidation inhibiting material on the second gate electrode, patterning the mask material to expose the upper surface of the silicidation inhibiting material on the first gate electrode,
Removing the silicidation suppression material on the upper surface of the first gate electrode using the mask material;
Removing the mask material;
Depositing a metal film on the first gate electrode and the second gate electrode;
A method of manufacturing a semiconductor device comprising siliciding the first gate electrode.
前記第2のゲート電極は、半導体装置の周辺回路に形成されることを特徴とする請求項2に記載の半導体装置の製造方法。 The first gate electrode is formed in a core circuit of a semiconductor device,
The method for manufacturing a semiconductor device according to claim 2, wherein the second gate electrode is formed in a peripheral circuit of the semiconductor device.
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