JP2008227414A - Semiconductor device and method of manufacturing same - Google Patents
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Abstract
Description
この発明は、半導体装置およびその製造方法に関し、特に、高速・低損失であるだけでなく、ソフトなスイッチング特性を兼ね備えたIGBT(絶縁ゲート型バイポーラトランジスタ)およびその製造方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to an IGBT (insulated gate bipolar transistor) having not only high speed and low loss but also soft switching characteristics and a manufacturing method thereof.
電力用半導体装置として、600V、1200Vまたは1700V等の耐圧クラスのダイオードやIGBT等がある。近時、これらのデバイスの特性改善が進んでいる。電力用半導体装置は、高効率で省電力なコンバーター−インバーター等の電力変換装置に用いられており、回転モーターやサーボモーターの制御に不可欠である。 As a power semiconductor device, there are a diode, IGBT, and the like of a withstand voltage class such as 600V, 1200V, or 1700V. Recently, the characteristics of these devices have been improved. Power semiconductor devices are used in power conversion devices such as highly efficient and power-saving converter-inverters, and are indispensable for control of rotary motors and servo motors.
このような電力制御装置には、低損失で省電力であり、また高速、高効率であり、さらに環境に優しい、すなわち周囲に対して悪影響を及ぼさないという特性が要求されている。このような要求に対して、ダイオードにおいては、ブロードバッファ構造が提案されている。ブロードバッファ構造とは、N-ドリフト層の平均的な濃度分布が、同層のほぼ中
間付近にピーク(極大値)を有し、かつエミッタおよびコレクタ方向に向かって、傾きをもって減少するような構造のことである(例えば、下記特許文献1参照。)。
Such power control devices are required to have characteristics such as low loss and power saving, high speed and high efficiency, and environmental friendliness, that is, no adverse effects on the surroundings. In response to such a demand, a broad buffer structure has been proposed in the diode. The broad buffer structure, N - average concentration distribution of the drift layer has a peak (maximum value) substantially near the middle of the same layer, and towards the emitter and collector direction, so as to decrease with an inclination structure (For example, see
ブロードバッファ構造のダイオードでは、従来のエミッタ注入効率を下げるとともにライフタイム分布の制御をおこなう技術(例えば、下記特許文献2参照。)では困難であるような高速動作(例えば、キャリア周波数:20kHz以上)でのソフトリカバリー特性および発振抑制効果を実現することができる。このようなブロードバッファ構造のダイオードを作製する方法として、特許文献1には、次の2つの方法が開示されている。
In the diode of the broad buffer structure, high-speed operation (for example, carrier frequency: 20 kHz or more) that is difficult with the conventional technique for reducing the emitter injection efficiency and controlling the lifetime distribution (for example, see
第1の方法は、バルク内の深い領域、すなわち半導体チップの表面から30〜60μmあるいはそれよりも深い領域に、半導体基板の当初のリン濃度よりも高いリン濃度の領域をエピタキシャル成長法により形成する方法である。第2の方法は、FZ(フローティングゾーン)バルクウエハーにプロトンイオン(H+)を照射し、熱処理をおこなうことによって、バルク内部の飛程Rpの近傍でプロトンをドナー化させる方法である。エピタキシャルウエハーよりもバルクウエハーの方が安価であるので、第2の方法は、第1の方法よりも安価である。
The first method is a method in which a region having a phosphorus concentration higher than the initial phosphorus concentration of the semiconductor substrate is formed by an epitaxial growth method in a deep region in the bulk, that is, in a
また、特許文献1の他にも、プロトンの照射と熱処理によるプロトンのドナー化現象を利用して高濃度のN+層を形成する方法が種々提案されている(例えば、下記特許文献3、特許文献4参照。)。その他にも、特許文献4には、酸素によるサーマルドナーを用いてN+層を形成する方法が開示されている。また、プロトンのドナー化を避ける必要がある場合には、プロトンの代わりにヘリウムを用いる提案がある(例えば、下記特許文献5参照。)。
In addition to
また、安価にブロードバッファ構造を実現する方法として、アクセプタ元素で半導体基板のドナー(リン)濃度を補償することによって、ネットドーピング濃度としてバルク内部に高濃度領域を得る方法が提案されている(例えば、下記特許文献6参照。)。また、プロトンの照射によりシリコン基板中に欠陥を形成し、熱処理によりその残留欠陥を調整して、局所的にライフタイムを低減する方法が公知である(例えば、下記特許文献5参照。)。
Further, as a method for realizing a broad buffer structure at a low cost, a method for obtaining a high concentration region inside a bulk as a net doping concentration by compensating a donor (phosphorus) concentration of a semiconductor substrate with an acceptor element has been proposed (for example, , See
また、低コストで電気的損失の低いIGBTを作製する方法として、慣用の半導体基板(例えばシリコンウエハー)を研削等により薄くした後に、その研削面側から所定の濃度で元素をイオン注入し、熱処理をおこなう方法が公知である(例えば、下記特許文献7参照。)。近年、このような低コストな方法による素子の開発および製造が主流になりつつある。
Further, as a method for manufacturing an IGBT with low cost and low electrical loss, a conventional semiconductor substrate (for example, a silicon wafer) is thinned by grinding or the like, and then an element is ion-implanted from the ground surface side at a predetermined concentration to perform heat treatment. The method of performing is known (for example, refer to
また、低損失特性およびソフトリカバリー特性の両方を向上させたIGBTとして、上述した特許文献7に開示されているフィールドストップ型IGBTの他、下記特許文献8に開示されているソフトパンチスルー型IGBT、下記特許文献9および特許文献10に開示されている中間高濃度層挿入型IGBTが知られている。
In addition to the field stop type IGBT disclosed in
しかしながら、上記特許文献6のように、アクセプタ元素による補償効果でIGBTのブロードバッファ層を形成すると、補償の作用によってN-ドリフト層のうちMOSゲートの直下部分のネットドーピング濃度が低くなる。このため、IGBTのJFET(Junction Field−Effect Transistor)抵抗が高くなってしまうという問題点がある。
However, when the IGBT broad buffer layer is formed by the compensation effect by the acceptor element as in
図12は、従来技術によるブロードバッファ構造のIGBTの構成を示す図である。図12において半導体装置の断面図1400に示すように、N-ドリフト層1401の一方の主面側に、Pベース領域1402およびN+エミッタ領域1403が形成されている。また、N-ドリフト層1401の他方の主面側には、N+バッファ層1404が形成されている。また、N+バッファ層1404の表面には、P+コレクタ層1405が形成されている。また、N-ドリフト層1401のPベース領域1402側の表面には、ゲート絶縁膜1406およびゲート電極1407からなるMOSゲート構造部が形成されている(以下、MOSゲート構造部とは、ゲート絶縁膜とゲート電極とをまとめて表現する際に用いることとする。)。また、P+コレクタ層1405の表面には、コレクタ電極1408が形成されている。
FIG. 12 is a diagram showing a configuration of an IGBT having a broad buffer structure according to the prior art. 12, a
JFET抵抗はN-ドリフト層1401のうち、MOSゲート構造部の幅方向の中心の直下(符号Jで示す領域)で発生する。N-ドリフト層1401のPベース領域1402側の表面の領域Dには、アルミニウムまたはガリウムなどのアクセプタ元素が幅方向に一様に拡散されている。このため、JFET抵抗が発生するMOSゲート構造部の直下のネットドーピング濃度は低くなっている。
The JFET resistance is generated in the N − drift layer 1401 immediately below the center in the width direction of the MOS gate structure (region indicated by the symbol J). In the region D on the surface of the N − drift layer 1401 on the
従来のブロードバッファ構造によるIGBTのJFET抵抗の抵抗値(以下、JFET抵抗値という)は、以下のように求めることができる。上記特許文献6の図10のような条件では、MOSゲート側の表面におけるネットドーピング濃度は、5×1013atmos/cm3となる。この場合のJFET抵抗値RJFETは、下記式(1)で表わされる(下記参考文献1参照)。下記式(1)において、ρDはJFET抵抗部の比抵抗、Wbiは、ビルトイン空乏層幅、Lgはゲート幅(MOSゲート構造部の幅)、xjはPベース領域における不純物の拡散深さ、2mはソース開口部の幅である。
(参考文献1:ビー・ジェイ・バリガ(B.J.Baliga)著、“パワーセミコンダクター デバイシーズ(Power Semiconductor Devices)”、PWSパブリッシング(PWS Publishing)、1996年、p371
(Reference 1: BJ Baliga, “Power Semiconductor Devices”, PWS Publishing, 1996, p371.
ゲート幅Lgを20μm、Pベース領域のドーピング濃度を2×1017atoms/cm3、Pベース領域における不純物の拡散深さxjを3μm、ソース開口部の幅2mを10μmとすれば、上記式(1)から、JFET抵抗値RJFETは2584Ωcm2となる。このように、JFET抵抗値は非常に大きな値となる。 If the gate width L g is 20 μm, the doping concentration of the P base region is 2 × 10 17 atoms / cm 3 , the impurity diffusion depth x j in the P base region is 3 μm, and the width 2 m of the source opening is 10 μm, From equation (1), the JFET resistance value R JFET is 2584 Ωcm 2 . Thus, the JFET resistance value is a very large value.
JFET抵抗値を低減するため、JFET抵抗部にリンなどのドナー元素をイオン注入してJFET抵抗値を低減させるJFETインプラなどの方法が知られている。しかしながら、JFETインプラなどの方法では工程数が増加してデバイスの製造コストが増大してしまう。 In order to reduce the JFET resistance value, a method such as JFET implantation is known in which a donor element such as phosphorus is ion-implanted into the JFET resistance portion to reduce the JFET resistance value. However, a method such as JFET implantation increases the number of steps and increases the manufacturing cost of the device.
また、JFET抵抗値を下げるためにN-ドリフト層全体のネットドーピング濃度を高くすると、デバイスの耐圧が減少してしまうという問題点がある。この現象を、距離指標Wbmを導入して検証する。距離指標Wbmは、耐圧BVに必要な空乏層幅W1を、N-ドリフト層の厚さの目安(=指標)としたものである。距離指標Wbmは、下記式(2)で表わされる。下記式(2)において、BVは素子耐圧、NdmはN-ドリフト層の平均ドーピング濃度である。
Wbm = 2BV/(4010Ndm 1/8) ・・・(2)
Further, if the net doping concentration of the entire N − drift layer is increased in order to reduce the JFET resistance value, there is a problem that the breakdown voltage of the device is reduced. This phenomenon is verified by introducing the distance index W bm . The distance index W bm is obtained by using the depletion layer width W 1 required for the withstand voltage BV as a guideline (= index) of the thickness of the N − drift layer. The distance index W bm is expressed by the following formula (2). In the following formula (2), BV is a device breakdown voltage, and N dm is an average doping concentration of the N − drift layer.
W bm = 2BV / (4010N dm 1/8 ) (2)
上記式(2)は、以下のように導かれる。まず、上記参考文献1(74ページ)から、N-ドリフト層のドーピング濃度がNdの場合、臨界電界強度Ecは、下記式(3)で表わされる。ここでは、N-ドリフト層の平均ドーピング濃度Ndmが、Ndに相当する。
Ec = 4010Nd 1/8 ・・・(3)
The above equation (2) is derived as follows. First, from the above reference 1 (page 74), when the doping concentration of the N − drift layer is Nd, the critical electric field strength E c is expressed by the following formula (3). Here, the average doping concentration N dm of the N − drift layer corresponds to N d .
E c = 4010N d 1/8 (3)
また、平行平板近似による素子耐圧BVは、印加電圧の増加によって素子内の最大電界強度が臨界電界強度Ecに達した場合の空乏層幅をW1として、下記式(4)で表わされる。
BV = EcW1/2 ・・・(4)
The element withstand voltage BV by the parallel plate approximation is expressed by the following formula (4), where W 1 is the depletion layer width when the maximum electric field strength in the element reaches the critical electric field strength E c due to an increase in applied voltage.
BV = E c W 1/2 (4)
上記式(4)の空乏層幅W1を距離指標Wbmに置き換えて、上記式(4)のEcに上記式(3)を代入することによって、上記式(2)が得られる。 By replacing the depletion layer width W 1 of the above equation (4) with the distance index W bm and substituting the above equation (3) into E c of the above equation (4), the above equation (2) is obtained.
距離指標Wbmと素子耐圧BVの関係を、図13に示す。図13は、距離指標Wbmと素子耐圧との関係の一例を示す図表である。図13の表1500および表1510には、それぞれの素子耐圧BVに対応して、定格耐圧、平均比抵抗、平均ネットドーピング濃度Ndm、臨界電界強度Ec、距離指標Wbmが示されている。 FIG. 13 shows the relationship between the distance index W bm and the element withstand voltage BV. FIG. 13 is a chart showing an example of the relationship between the distance index W bm and the element breakdown voltage. Table 1500 and Table 1510 in FIG. 13 show the rated breakdown voltage, average specific resistance, average net doping concentration N dm , critical electric field strength Ec, and distance index W bm corresponding to each element breakdown voltage BV.
一般的に用いられるパワー半導体素子(IGBT、FWDなど)の典型的な定格耐圧は、素子耐圧BVよりも1割程度低めに設定されており、安全上の配慮がなされている。平均ネットドーピング濃度Ndmは、それぞれの素子耐圧BVを得るための典型的なネットドーピング濃度を示している。実際に量販されている素子の平均ネットドーピング濃度は、表1500に示した値と若干異なるものの、オーダーとしては十分近い値である。表1500において、定格耐圧600Vのデバイスの距離指標Wbmは約57μm、定格電圧1200Vのデバイスの距離指標Wbmは約126μmである。また、例えば、表1510のように、平均ネットドーピング濃度Ndmを、表1500よりも若干低めにして、耐圧に余裕をもたせるように設計してもよい。 The typical rated withstand voltage of power semiconductor elements (IGBT, FWD, etc.) that are generally used is set to be about 10% lower than the element withstand voltage BV, and safety is taken into consideration. The average net doping concentration N dm indicates a typical net doping concentration for obtaining each device breakdown voltage BV. The average net doping concentration of devices that are actually sold in mass is slightly different from the values shown in Table 1500, but is close enough as an order. In Table 1500, the distance index W bm of a device with a rated withstand voltage of 600 V is about 57 μm, and the distance index W bm of a device with a rated voltage of 1200 V is about 126 μm. Further, for example, as shown in Table 1510, the average net doping concentration N dm may be designed to be slightly lower than that in Table 1500 so as to provide a margin for the breakdown voltage.
素子耐圧を図13の表1500や表1510のように設定するには、N-ドリフト層の平均ネットドーピング濃度を同表のようにする必要がある。しかし、ブロードバッファ層においては、ピーク濃度(山型の分布における頂点のネットドーピング濃度)は平均ネットドーピング濃度よりも高く、ブロードバッファ層の表側および裏側のネットドーピング濃度(山型の分布における裾部分の濃度)は平均ネットドーピング濃度よりも低くなる。 In order to set the device breakdown voltage as shown in Table 1500 and Table 1510 of FIG. 13, the average net doping concentration of the N − drift layer needs to be as shown in the same table. However, in the broad buffer layer, the peak concentration (the net doping concentration at the apex in the mountain distribution) is higher than the average net doping concentration, and the net doping concentrations on the front side and the back side of the broad buffer layer (the bottom portion in the mountain distribution) Is lower than the average net doping concentration.
このため、表面のMOSゲート直下部分のネットドーピング濃度は相対的に低くなり、JFET抵抗が高くなる。JFET抵抗を低減するためにMOSゲート直下部分の濃度を高くすれば、必然的にピーク濃度も高くする必要があり、そのため十分な空乏層幅が確保できず、耐圧が低下してしまう。なお、同様の問題は、N-ドリフト層の厚さを低減した場合にも生じる。 For this reason, the net doping concentration in the portion directly under the MOS gate on the surface is relatively low, and the JFET resistance is high. If the concentration just below the MOS gate is increased in order to reduce the JFET resistance, it is inevitably necessary to increase the peak concentration, so that a sufficient depletion layer width cannot be ensured and the breakdown voltage is lowered. A similar problem occurs when the thickness of the N − drift layer is reduced.
また、JFET抵抗部を含まないトレンチゲート構造でデバイスを形成することもできるが、プレーナーゲート構造と比較して工数が増加して、デバイスの製造コストが増大してしまう。また、トレンチゲート構造のデバイスは、トレンチ側壁の仕上がりの良否にゲート耐圧が影響されるため、良品率の維持が困難となってしまう。 Further, although the device can be formed with a trench gate structure that does not include a JFET resistance portion, the number of steps increases as compared with the planar gate structure, and the manufacturing cost of the device increases. In addition, in a device having a trench gate structure, it is difficult to maintain the yield rate because the gate breakdown voltage is affected by the quality of the trench sidewall.
この発明は、上述した従来技術による問題点を解消するため、JFET抵抗の抵抗値を低減させたブロードバッファ構造の半導体装置を提供することを目的とする。また、JFET抵抗の抵抗値を低減させたブロードバッファ構造の半導体装置を、FZバルクウエハーを用いて安価に、かつ制御性よく作製することができる半導体装置の製造方法を提供することを目的とする。 SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device having a broad buffer structure in which the resistance value of a JFET resistor is reduced in order to eliminate the above-described problems caused by the prior art. It is another object of the present invention to provide a semiconductor device manufacturing method capable of manufacturing a semiconductor device having a broad buffer structure in which a resistance value of a JFET resistor is reduced at low cost and with good controllability using an FZ bulk wafer. .
上述した課題を解決し、目的を達成するため、請求項1の発明にかかる半導体装置は、第1導電型半導体基板と、当該第1導電型半導体基板の第1主面側に選択的に形成された第2導電型ベース領域と、当該第2導電型ベース領域の表面に選択的に形成された第1導電型ソース領域と、前記第2導電型ベース領域のうち前記第1導電型半導体基板と前記第1導電型ソース領域とに挟まれる部分に接するゲート絶縁膜と当該ゲート絶縁膜上のゲート電極とからなるMOSゲート構造と、前記第1導電型ソース領域と前記第2導電型ベース領域とに接触するエミッタ電極と、前記第1導電型半導体基板の第2主面側に形成された第2導電型コレクタ層と、当該第2導電型コレクタ層に接触するコレクタ電極と、を備え、前記第1導電型半導体基板中に当該第1導電型半導体基板の不純物濃度が極大となる箇所が少なくとも1か所あり、かつ前記第1導電型半導体基板の不純物濃度が、前記極大となる箇所から前記第2導電型ベース領域および前記第2導電型コレクタ層の両方に向かって低くなっている半導体装置において、前記第1導電型半導体基板中の前記第1主面側の所定深さの表面層のうち、前記ゲート絶縁膜と接していない領域には第2導電型不純物が前記第2導電型ベース領域より深く導入されており、前記ゲート絶縁膜と接する領域のネットドーピング濃度は、前記ゲート絶縁膜と接していない領域のネットドーピング濃度よりも高いことを特徴とする。
In order to solve the above-described problems and achieve the object, a semiconductor device according to the invention of
また、請求項2の発明にかかる半導体装置は、請求項1に記載の発明において、前記第1導電型半導体基板に導入された前記第2導電型不純物の前記第1導電型半導体基板の表面における濃度と、前記第1導電型半導体基板の不純物濃度との比βは、下記式を満たすことを特徴とする。
また、請求項3の発明にかかる半導体装置は、請求項1または2に記載の発明において、前記第1導電型半導体基板は、N型シリコン基板であり、前記第2導電型不純物は、ボロンよりも拡散係数が大きいP型不純物元素であることを特徴とする。 According to a third aspect of the present invention, in the semiconductor device according to the first or second aspect, the first conductive semiconductor substrate is an N-type silicon substrate, and the second conductive impurity is made of boron. Is a P-type impurity element having a large diffusion coefficient.
また、請求項4の発明にかかる半導体装置は、請求項3に記載の発明において、前記第2導電型不純物は、アルミニウム、ガリウム、白金、亜鉛のいずれかであることを特徴とする。 According to a fourth aspect of the present invention, in the semiconductor device according to the third aspect, the second conductivity type impurity is any one of aluminum, gallium, platinum, and zinc.
この発明によれば、第1導電型半導体基板中のMOSゲート構造側の所定深さの表面層のうち、ゲート絶縁膜と接する領域、すなわちJFET抵抗が生じる領域のネットドーピング濃度を、ゲート絶縁膜と接していない領域のネットドーピング濃度よりも高くして、半導体装置のJFET抵抗を低減することができる。 According to the present invention, the net doping concentration of the region in contact with the gate insulating film, that is, the region where the JFET resistance is generated, in the surface layer of the first conductivity type semiconductor substrate having the predetermined depth on the MOS gate structure side is set as the gate insulating film. The JFET resistance of the semiconductor device can be reduced by making it higher than the net doping concentration in the region not in contact with the semiconductor device.
また、請求項5の発明にかかる半導体装置の製造方法は、請求項1に記載の半導体装置を製造するにあたって、前記第1導電型半導体基板に前記MOSゲート構造を形成する工程と、前記第1導電型半導体基板の前記MOSゲート構造が形成された面および前記MOSゲート構造が形成されていない面から第2導電型不純物を導入し、前記第1導電型半導体基板の一部のネットドーピング濃度を前記第1導電形半導体基板の当初のネットドーピング濃度よりも低くする工程と、を含むことを特徴とする。 According to a fifth aspect of the present invention, there is provided a method of manufacturing a semiconductor device according to the first aspect of the present invention, in manufacturing the semiconductor device according to the first aspect, the step of forming the MOS gate structure on the first conductivity type semiconductor substrate, Second conductivity type impurities are introduced from the surface of the conductive semiconductor substrate where the MOS gate structure is formed and the surface where the MOS gate structure is not formed, and the net doping concentration of a part of the first conductive semiconductor substrate is reduced. And a step of lowering the initial net doping concentration of the first conductivity type semiconductor substrate.
また、請求項6の発明にかかる半導体装置の製造方法は、請求項1に記載の半導体装置を製造するにあたって、前記第1導電型半導体基板に前記MOSゲート構造を形成する工程と、前記第1導電型半導体基板の前記MOSゲート構造が形成された面から第2導電型不純物を導入し、前記第1導電型半導体基板中の前記第1主面側の表面層のうち、前記ゲート絶縁膜と接していない領域のネットドーピング濃度を前記ゲート絶縁膜と接する領域のネットドーピング濃度よりも低くする工程と、を含んだことを特徴とする。 According to a sixth aspect of the present invention, there is provided a method of manufacturing a semiconductor device according to the first aspect of the present invention, in the step of forming the MOS gate structure on the first conductivity type semiconductor substrate, A second conductivity type impurity is introduced from a surface of the conductivity type semiconductor substrate on which the MOS gate structure is formed, and the gate insulating film of the surface layer on the first main surface side in the first conductivity type semiconductor substrate And a step of lowering a net doping concentration in a region not in contact with a region lower than a net doping concentration in a region in contact with the gate insulating film.
また、請求項7の発明にかかる半導体装置の製造方法は、請求項5または6に記載の発明において、前記第1導電型半導体基板は、N型シリコン基板であり、前記第1導電型半導体基板の前記MOSゲート構造が形成された面に導入される前記第2導電型不純物は、ボロンよりも拡散係数が大きいP型不純物元素であることを特徴とする。 According to a seventh aspect of the present invention, there is provided a semiconductor device manufacturing method according to the fifth or sixth aspect, wherein the first conductive semiconductor substrate is an N-type silicon substrate, and the first conductive semiconductor substrate. The second conductivity type impurity introduced into the surface on which the MOS gate structure is formed is a P-type impurity element having a diffusion coefficient larger than that of boron.
また、請求項8の発明にかかる半導体装置の製造方法は、請求項7に記載の発明において、前記第1導電型半導体基板の前記MOSゲート構造が形成された面に導入される前記第2導電型不純物は、アルミニウムまたはガリウムであることを特徴とする。 According to an eighth aspect of the present invention, there is provided a method for manufacturing a semiconductor device according to the seventh aspect of the present invention, wherein the second conductive material is introduced into a surface of the first conductive semiconductor substrate on which the MOS gate structure is formed. The type impurity is aluminum or gallium.
また、請求項9の発明にかかる半導体装置の製造方法は、請求項8に記載の発明において、前記アルミニウムまたは前記ガリウムを、ドーズ量1×1014atmos/cm3以下でイオン注入することを特徴とする。 According to a ninth aspect of the present invention, there is provided a method for manufacturing a semiconductor device according to the eighth aspect, wherein the aluminum or the gallium is ion-implanted at a dose of 1 × 10 14 atoms / cm 3 or less. And
また、請求項10の発明にかかる半導体装置の製造方法は、請求項9に記載の発明において、前記アルミニウムまたは前記ガリウムのイオン注入後、900℃以上1200℃以下の温度で熱処理をおこなうことを特徴とする。 According to a tenth aspect of the present invention, there is provided a method for manufacturing a semiconductor device according to the ninth aspect, wherein after the ion implantation of the aluminum or the gallium, heat treatment is performed at a temperature of 900 ° C. to 1200 ° C. And
また、請求項11の発明にかかる半導体装置の製造方法は、請求項9に記載の発明において、前記第1導電型半導体基板の前記MOSゲート構造が形成された面に導入される前記第2導電型不純物は、白金または亜鉛であることを特徴とする。 According to an eleventh aspect of the present invention, there is provided a method for manufacturing a semiconductor device according to the ninth aspect, wherein the second conductivity introduced into the surface of the first conductivity type semiconductor substrate on which the MOS gate structure is formed. The type impurity is platinum or zinc.
また、請求項12の発明にかかる半導体装置の製造方法は、請求項11に記載の発明において、前記白金または前記亜鉛を、ドーズ量1×1015atmos/cm3以下でイオン注入することを特徴とする。 A method of manufacturing a semiconductor device according to a twelfth aspect of the invention is characterized in that, in the invention of the eleventh aspect, the platinum or the zinc is ion-implanted at a dose of 1 × 10 15 atoms / cm 3 or less. And
また、請求項13の発明にかかる半導体装置の製造方法は、請求項12に記載の発明において、前記白金または前記亜鉛のイオン注入後、400℃以上1000℃以下の温度で熱処理をおこなうことを特徴とする。 According to a thirteenth aspect of the present invention, there is provided a method for manufacturing a semiconductor device according to the twelfth aspect of the present invention, wherein after the ion implantation of the platinum or the zinc, heat treatment is performed at a temperature of 400 ° C. or higher and 1000 ° C. or lower. And
この発明によれば、第1導電型半導体基板中のMOSゲート構造側の所定深さの表面層のうち、MOSゲート構造側と接する領域、すなわちJFET抵抗が生じる領域のネットドーピング濃度を、MOSゲート構造側と接していない領域のネットドーピング濃度よりも高くして、JFET抵抗を低減した半導体装置を製造することができる。 According to the present invention, the net doping concentration of the region in contact with the MOS gate structure side, that is, the region where the JFET resistance is generated, of the surface layer of the first conductivity type semiconductor substrate having the predetermined depth on the MOS gate structure side is determined as the MOS gate. A semiconductor device in which the JFET resistance is reduced by making it higher than the net doping concentration in a region not in contact with the structure side can be manufactured.
この発明にかかる半導体装置によれば、JFET抵抗の抵抗値を低減させたブロードバッファ構造の半導体装置を得ることができる。また、この発明にかかる半導体装置の製造方法によれば、JFET抵抗の抵抗値を低減させたブロードバッファ構造の半導体装置を、FZバルクウエハーを用いて安価に、かつ制御性よく作製することができる。 According to the semiconductor device of the present invention, a semiconductor device having a broad buffer structure in which the resistance value of the JFET resistor is reduced can be obtained. Further, according to the method for manufacturing a semiconductor device according to the present invention, a semiconductor device having a broad buffer structure in which the resistance value of the JFET resistance is reduced can be manufactured at low cost and with good controllability using an FZ bulk wafer. .
以下に添付図面を参照して、この発明にかかる半導体装置およびその製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、NまたはPを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、NやPに付す+および−は、それぞれ相対的に不純物濃度が高いまたは低いことを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。 Exemplary embodiments of a semiconductor device and a method for manufacturing the same according to the present invention will be explained below in detail with reference to the accompanying drawings. In the present specification and the accompanying drawings, it means that electrons or holes are majority carriers in the layers and regions with N or P, respectively. Further, + and − attached to N and P mean that the impurity concentration is relatively high or low, respectively. Note that, in the following description of the embodiments and the accompanying drawings, the same reference numerals are given to the same components, and duplicate descriptions are omitted.
(実施の形態1)
図1は、実施の形態1にかかる半導体装置の構成および特性を示す図である。なお、以降の説明において、図1の断面図100の線分X−X’で示す方向を半導体装置の縦方向、線分Y−Y’で示す方向を半導体装置の幅方向とする。
(Embodiment 1)
FIG. 1 is a diagram illustrating the configuration and characteristics of the semiconductor device according to the first embodiment. In the following description, the direction indicated by the line segment XX ′ in the
図1において半導体装置の断面図100に示すように、実施の形態1にかかる半導体装置は、N-ドリフト層1の一方の主面側に、Pベース領域2およびN+エミッタ領域3が形成されている。また、N-ドリフト層1の他方の主面側には、N+バッファ層4が形成されている。また、N+バッファ層4の表面には、P+コレクタ層5が形成されている。また、N-ドリフト層1のPベース領域2側の表面には、ゲート絶縁膜6およびゲート電極7からなるMOSゲート構造部およびエミッタ電極8が形成されている。また、P+コレクタ層5の表面には、コレクタ電極9が形成されている。
As shown in a
また、図1においてエミッタ電極8からの距離−ネットドーピング濃度(log)の特性図110に示すように、N-ドリフト層1のネットドーピング濃度は、N-ドリフト層1のほぼ中間付近にピークを有し、Pベース領域2およびN+バッファ層4に向かって、傾きをもって減少している。すなわち、実施の形態1の半導体装置は、ブロードバッファ構造となっている。Pベース領域2、N+バッファ層4およびP+コレクタ層5のネットドーピング濃度は、ともにN-ドリフト層1のネットドーピング濃度よりも高い。
The distance from the
Pベース領域2のネットドーピング濃度は、エミッタ電極8との界面において2×1017atoms/cm3であり、N-ドリフト層1に向かって低くなり、N-ドリフト層1との界面では、5×1013atoms/cm3よりも低い。N-ドリフト層1のネットドーピング濃度は、Pベース領域2との界面では、5×1013atoms/cm3よりも低いが、Pベース領域2との界面近傍で5×1013atoms/cm3となる。
Net doping concentration of the
そして、N-ドリフト層1のほぼ中間付近でピークとなる箇所のネットドーピング濃度は、1.5×1014atoms/cm3である。また、N-ドリフト層1の、N+バッファ層4との界面およびその付近におけるネットドーピング濃度は、5×1013atoms/cm3である。 Then, the net doping concentration at the peak at about the middle of the N − drift layer 1 is 1.5 × 10 14 atoms / cm 3 . The net doping concentration of the N − drift layer 1 at the interface with the N + buffer layer 4 and in the vicinity thereof is 5 × 10 13 atoms / cm 3 .
N+バッファ層4のネットドーピング濃度は、N-ドリフト層1との界面において5×1013atoms/cm3であり、P+コレクタ層5に向かって高くなる。N+バッファ層4のネットドーピング濃度は、P+コレクタ層5との界面近傍でN-ドリフト層1のピークのネットドーピング濃度である1.5×1014atoms/cm3よりも高くなるが、P+コレクタ層5との界面では、5×1013atoms/cm3よりも低い。 The net doping concentration of the N + buffer layer 4 is 5 × 10 13 atoms / cm 3 at the interface with the N − drift layer 1 and increases toward the P + collector layer 5. The net doping concentration of the N + buffer layer 4 is higher than the net doping concentration of the peak of the N − drift layer 1 in the vicinity of the interface with the P + collector layer 5, which is 1.5 × 10 14 atoms / cm 3 . At the interface with the P + collector layer 5, it is lower than 5 × 10 13 atoms / cm 3 .
P+コレクタ層5のネットドーピング濃度は、N+バッファ層4との界面において5×1013atoms/cm3よりも低いが、コレクタ電極9に向かって高くなり、コレクタ電極9との界面で1×1018atoms/cm3となる。
The net doping concentration of the P + collector layer 5 is lower than 5 × 10 13 atoms / cm 3 at the interface with the N + buffer layer 4, but increases toward the
また、半導体装置の基板全体のドナー濃度は1.5×1014atoms/cm3である。エミッタ電極8とPベース領域2との界面からN-ドリフト層1のほぼ中央(ネットドーピング濃度がピークになる付近)にかけて、アクセプタとしてアルミニウム(Al)またはガリウム(Ga)が拡散されている。また、P+コレクタ層5側からN-ドリフト層1のほぼ中央にかけて、アクセプタとして亜鉛(Zn)または白金(Pt)が拡散されている。このアクセプタ濃度は、各位置において基板全体のドナー濃度より低くなっている。
The donor concentration of the entire substrate of the semiconductor device is 1.5 × 10 14 atoms / cm 3 . Aluminum (Al) or gallium (Ga) is diffused as an acceptor from the interface between the
また、図1において特性図110に示すように、エミッタ電極8からPベース領域2とN-ドリフト層1との界面までの距離は、3μmである。また、エミッタ電極8からP+コレクタ層5とコレクタ電極9との界面までの距離は、120μmである。N+バッファ層4とP+コレクタ層5との界面から、P+コレクタ層5とコレクタ電極9との界面までの距離、すなわちP+コレクタ層5の厚さは、0.5μmである。
Further, as shown in the characteristic diagram 110 in FIG. 1, the distance from the
つぎに、図1に示す半導体装置の製造プロセスについて説明する。図2および図3は、図1に示す半導体装置の製造プロセスを示す図である。まず、半導体基板として、比抵抗が例えば30Ωcm、表面が鏡面に仕上げられたN型のFZウエハー10を用意する。このFZウエハー10の一方の主面に、厚さ8000Åの酸化膜を形成する。
Next, a manufacturing process of the semiconductor device shown in FIG. 1 will be described. 2 and 3 are views showing a manufacturing process of the semiconductor device shown in FIG. First, an N-
つぎに、図2の断面図200に示すように、FZウエハー10の酸化膜が形成された側の主面にパターニングをおこない、ウェットエッチングによってエッジターミネーション部を開口する。つぎに、FZウエハー10の酸化膜が形成された側の主面からボロンをイオン注入する。その際の加速電圧は、例えば100keVであり、ドーズ量は、例えば1×1015atoms/cm2である。そして、例えば1150℃、200分の熱処理をおこなってボロンを拡散させ、図示しないガードリング構造を形成する。つづいて、エッジターミネーション部の酸化膜21を残して、ウェットエッチングによって活性部を開口する。つぎに、厚さ650Åの絶縁膜を成長させる。つづいて、厚さ1.0μmのポリシリコン膜を形成する。そして、絶縁膜およびポリシリコン膜をパターニングして、ゲート絶縁膜6およびゲート電極7を形成する(断面図210参照)。
Next, as shown in a
つぎに、図2の断面図210に示すように、FZウエハー10のゲート電極7が形成された側の主面(以下、この面をFZウエハー10のおもて面とする)から、アクセプタ元素としてアルミニウム(Al)またはガリウム(Ga)をイオン注入する。その際の加速電圧は、例えば100keVであり、ドーズ量は、例えば1×1014atoms/cm2である。このとき、アルミニウムまたはガリウムは、ゲート電極7およびゲート絶縁膜6に覆われていない開口部から注入される。
Next, as shown in a
アルミニウムまたはガリウムのドーズ量を1×1014atoms/cm2とするのは、熱処理中に外方拡散によって注入イオンが雰囲気中に拡散するのを考慮するためである。FZウエハー10のドナー濃度を補償してブロードバッファ層を形成するのに必要なドナー濃度は、3×1011/cm2程度が必要である。一方、熱処理中の外方拡散によって、熱処理後にウエハー中に残留するイオン量はドーズ量の0.1%〜1%となる。アルミニウムまたはガリウムのドーズ量を1×1014atoms/cm2以下とすれば、1×1011〜1×1012atoms/cm2程度のイオンがウエハー中に残留する。よって、ブロードバッファ層を形成するのに必要な3×1011/cm2を確保することができる。
The reason why the dose of aluminum or gallium is set to 1 × 10 14 atoms / cm 2 is to allow diffusion of implanted ions into the atmosphere due to outward diffusion during the heat treatment. The donor concentration necessary for forming the broad buffer layer by compensating the donor concentration of the
そして、例えば1200℃、10時間の熱処理をおこなって、注入したイオンを拡散させる。この熱処理によって、開口部に注入されたイオンがFZウエハー10の内部に拡散される。断面図210の点線は、FZウエハー10の内部に拡散されたイオンを模式的に示している。例えば、アルミニウムの拡散係数は、1150℃で約1×10-11(cm2/s)である(下記参考文献2参照)。よって、注入イオンがアルミニウムの場合、上記の熱処理によって注入イオンは約30μm拡散される。
Then, for example, heat treatment is performed at 1200 ° C. for 10 hours to diffuse the implanted ions. By this heat treatment, ions implanted into the opening are diffused into the
なお、アルミニウムまたはガリウムをイオン注入した後の熱処理の温度および時間は、1000℃以上1200℃以下、1時間以上100時間以下の範囲で、適宜設定することができる。これは、FZウエハー10の表面に形成されている構造は、熱酸化膜およびゲート電極7であるポリシリコン膜のみであり、高温での処理が可能なためである。
(参考文献2)ディー・ジェイ・フィッシャー(D.J.Fisher)、”ディフュージョン・イン・シリコン・10イヤーズ・オブ・リサーチ(Diffusion in Silicon 10 Years of Research)”、[online]、ソシエティック・パブリケーションズ(SCITEC PUBLICATIONS)、インターネット<URL:http://www.mse.ufl.edu/ ̄spear/semic_properties/data/5029.pdf>
Note that the temperature and time of the heat treatment after ion implantation of aluminum or gallium can be set as appropriate in the range of 1000 ° C. to 1200 ° C. and 1 hour to 100 hours. This is because the structure formed on the surface of the
(Reference 2) D.J. Fisher, “Diffusion in
つぎに、図2の断面図220に示すように、FZウエハー10のおもて面からボロン(B)をイオン注入する。その際の加速電圧は、例えば100keVであり、ドーズ量は、例えば1×1014atoms/cm2である。そして、例えば1150℃、120分の熱処理をおこなって、注入したイオンを拡散させる。このボロンイオンは、Pベース領域2(断面図230参照)を形成する。また、この熱処理によって、先に拡散されたアルミニウムまたはガリウムはFZウエハー10のさらに内部に拡散する。
Next, as shown in a
アルミニウムまたはガリウムの拡散係数は、ボロンの拡散係数よりも大きい。このため、ボロン注入後の熱処理をおこなった後の拡散深さは、アルミニウムまたはガリウムの方がボロンより深くなる。ボロンよりも深く拡散されたアルミニウムまたはガリウムは、N-ドリフト層1まで到達する。このN-ドリフト層1まで到達したアルミニウムまたはガリウムによって、N-ドリフト層1のネットドーピング濃度を制御することができる。
The diffusion coefficient of aluminum or gallium is larger than that of boron. For this reason, the diffusion depth after the heat treatment after boron implantation is deeper for aluminum or gallium than for boron. Aluminum or gallium diffused deeper than boron reaches the N − drift layer 1. The N - by aluminum or gallium having reached the
つぎに、FZウエハー10のおもて面にパターニングをおこない、図2の断面図230に示すように、FZウエハー10のおもて面からヒ素(As)をイオン注入する。その際の加速電圧は、例えば100keVであり、ドーズ量は、例えば5×1015atoms/cm2である。そして、例えば1000℃、30分の熱処理をおこなって、注入したイオンを拡散させる。このヒ素イオンは、N+エミッタ領域3(断面図300参照)を形成する。また、その後、FZウエハー10のおもて面にBPSG膜を形成し、パターニングしてゲート部の層間絶縁膜を形成する。
Next, patterning is performed on the front surface of the
つづいて、図3の断面図300に示すように、FZウエハー10のゲート電極7が形成されていない側の主面(以下、この面をFZウエハー10の裏面とする)を研削し、ウエハーの厚さを160μmにする。つづいて、FZウエハー10の研削面にウェットエッチングをおこない、ウエハーの厚さを140μmにする。
Subsequently, as shown in a
つぎに、図3の断面図310に示すように、FZウエハー10の裏面から、セレン(Se)またはリン(P)をイオン注入する。その際の加速電圧は、例えば100keVであり、ドーズ量は、例えば1×1013atoms/cm2である。そして、例えば1000℃、1時間の熱処理をおこなって、注入したイオンを拡散させN+バッファ層4を形成する。
Next, as shown in a
さらに、図3の断面図320に示すように、FZウエハー10の裏面から、亜鉛(Zn)または白金(Pt)をイオン注入する。その際の加速電圧は、例えば100keVであり、ドーズ量は、例えば1×1015atoms/cm2である。そして、例えば800℃、1時間の熱処理をおこなって、注入したイオンを拡散させる。例えば、亜鉛の拡散係数は、800℃で約1×10-11(cm2/s)である(上記参考文献2参照)。よって、注入イオンが亜鉛の場合、上記の熱処理によって注入イオンは約30μm拡散されることでブロードバッファ層が形成される。
Further, as shown in the
つづいて、FZウエハー10の裏面から、ボロン(B)をイオン注入する。その際の加速電圧は、例えば45keVであり、ドーズ量は、例えば1×1014atoms/cm2である。そして、例えば450℃、1時間の熱処理をおこなって、注入したイオンを拡散させる。また、熱処理に代えて、YAGレーザ等のレーザ光をダブルパルス法にて照射してイオンを活性化してもよい。その際のレーザ光のエネルギー密度は例えば3J/cm2である。また、ダブルパルスの遅延時間は、例えば300nsecである。活性化されたボロンイオンは、P+コレクタ層5(断面図330参照)を形成する。
Subsequently, boron (B) is ion-implanted from the back surface of the
ここで、ダブルパルス法とは、レーザ光の照射エリアごとに、複数のレーザ照射装置から所定の遅延時間だけ照射タイミングをずらして複数のパルスレーザを連続的に照射する方法である。ダブルパルス法については、特開2005−223301号公報に詳述されている。 Here, the double pulse method is a method of continuously irradiating a plurality of pulse lasers by shifting the irradiation timing by a predetermined delay time from a plurality of laser irradiation apparatuses for each laser light irradiation area. The double pulse method is described in detail in Japanese Patent Application Laid-Open No. 2005-223301.
そして、Al−Si1wt%を5μmスパッタリングして成膜し、パターニングエッチングして、図3の断面図330に示すようにエミッタ電極8を形成する。最後に、FZウエハー10の裏面にチタン、ニッケルおよび金を蒸着してコレクタ電極9を形成する。FZウエハー10の、Pベース領域2とN+バッファ層4の間の領域は、N-ドリフト層1となる。その後、スクライブラインに沿ってウエハーをダイシングして、個々のデバイスを形成する。図3の特性図340は、断面図330の半導体装置に対応するネットドーピング濃度のプロファイルである。
Then, 5 μm of Al—Si is sputtered to form a film and patterned and etched to form the
なお、アクセプタ元素として、アルミニウムまたはガリウムに代えて、亜鉛(Zn)または白金(Pt)を注入してもよい。この場合、図2の断面図200と同様の手順で、FZウエハー10にゲート絶縁膜6やゲート電極7などを形成する。つぎに、図2の断面図220と同様の手順で、FZウエハー10にボロンをイオン注入し、熱処理して拡散させてPベース領域2(断面図230参照)を形成する。つづいて、図2の断面図230に示すように、FZウエハー10にヒ素(As)をイオン注入し、拡散させてN+エミッタ領域3(断面図300参照)を形成する。その後、FZウエハー10にBPSG膜を形成し、パターニングしてゲート部の層間絶縁膜を形成する。
Note that zinc (Zn) or platinum (Pt) may be implanted as an acceptor element instead of aluminum or gallium. In this case, the
そして、FZウエハー10のおもて面から、亜鉛または白金をイオン注入する。亜鉛または白金のドーズ量は、1×1015atoms/cm2程度またはそれ以下とする。その理由は、亜鉛または白金の電気的な活性度が0.01〜0.1程度であるため、ウエハーのドナー濃度を補償してブロードバッファ層を形成するのに必要なドナー濃度を確保するためには、アルミニウムまたはガリウムの10倍のドーズ量が必要となるからである。
Then, zinc or platinum is ion-implanted from the front surface of the
つづいて、例えば800℃、30分の熱処理をおこなって、注入したイオンを拡散させる。なお、亜鉛または白金をイオン注入した後の熱処理の温度および時間は、400℃以上1000℃以下、0.5時間以上100時間以下の範囲とするのが望ましい。これは、亜鉛および白金は拡散係数が高いため、400℃程度での熱処理で拡散させることができるためである。また、FZウエハー10の表面には、熱酸化膜、ゲートポリシリコン膜および層間酸化膜が形成されているため、1000℃以下、0.5〜100時間で処理するのが望ましいためである。
Subsequently, for example, heat treatment is performed at 800 ° C. for 30 minutes to diffuse the implanted ions. Note that the temperature and time of the heat treatment after ion implantation of zinc or platinum are desirably in the range of 400 ° C. to 1000 ° C., 0.5 hour to 100 hours. This is because zinc and platinum have high diffusion coefficients and can be diffused by heat treatment at about 400 ° C. Further, since a thermal oxide film, a gate polysilicon film, and an interlayer oxide film are formed on the surface of the
そして、図3の断面図300〜330の説明と同様に、FZウエハー10の裏面に対して研削およびウェットエッチングをおこない、FZウエハー10の厚さを減じる(図3の断面図300参照)。そして、FZウエハー10の研削面から、セレンまたはリンをイオン注入し、熱処理をおこなう(図3の断面図310参照)。
Then, similarly to the description of the
さらに、FZウエハー10の研削面から、亜鉛または白金をイオン注入し、熱処理をおこなう(図3の断面図320参照)。つづいて、FZウエハー10の研削面から、ボロン(B)をイオン注入し、熱処理をおこなう。最後に、エミッタ電極8およびコレクタ電極9を形成する(図3の断面図330参照)。以上のような処理によって、図1に示す半導体装置を形成することができる。
Further, zinc or platinum is ion-implanted from the ground surface of the
なお、亜鉛または白金を表面からイオン注入した直後には熱処理をおこなわず、2度目の亜鉛または白金を裏面からのイオン注入(図3の断面図320参照)をおこなった後に、800℃、1時間で熱処理をおこなって、表面側の注入イオンと裏面側の注入イオンを同時に拡散させてもよい。これは、白金および亜鉛は、アルミニウムおよびガリウムよりもさらに拡散係数が小さいため、Pベース領域2やN+エミッタ領域3を形成した後、その熱履歴よりも低い温度で処理することができるためである。このように、表面側の注入イオンと裏面側の注入イオンを同時に拡散させれば、MOSゲートの閾値の管理を容易にすることができる。
Note that heat treatment is not performed immediately after ion implantation of zinc or platinum from the surface, and after second ion implantation of zinc or platinum from the back surface (see
また、亜鉛や白金に代えて、銀(Ag)やベリリウム(Be)などの、ボロンよりも拡散係数が高い元素をアクセプタ元素として用いてもよい。 Instead of zinc or platinum, an element having a higher diffusion coefficient than boron, such as silver (Ag) or beryllium (Be), may be used as the acceptor element.
図4は、FZウエハーにおけるアクセプタ元素(アルミニウムまたはガリウム、亜鉛または白金)の拡散方向を模式的に示した図である。図4に示すように、ゲート絶縁膜6およびゲート電極7からなるMOSゲート構造部が形成されていない開口部Sの表面に注入されたアクセプタ元素は、開口部Sから主に縦方向に拡散する。よって、MOSゲート構造部の直下部分(図4中の網掛け部)には、アクセプタ元素が拡散されない、または開口部Sの直下部分と比較して拡散量が少なくなる。
FIG. 4 is a diagram schematically showing the diffusion direction of the acceptor element (aluminum or gallium, zinc or platinum) in the FZ wafer. As shown in FIG. 4, the acceptor element implanted into the surface of the opening S where the MOS gate structure formed of the
このため、MOSゲート構造部の直下部分のN型のネットドーピング濃度は、開口部Sの表面のN型のネットドーピング濃度よりも相対的に高くなる。例えば、図2および図3の説明で示した条件では、MOSゲート構造部の直下部分のN型ネットドーピング濃度は2.3×1014/cm3程度となる。その結果、図4に示す半導体装置のJFET抵抗値は296Ωcm2となり、従来構造の半導体装置のJFET抵抗値と比較して、およそ10分の1に低減することができる。 For this reason, the N-type net doping concentration in the portion immediately below the MOS gate structure is relatively higher than the N-type net doping concentration on the surface of the opening S. For example, under the conditions shown in FIG. 2 and FIG. 3, the N-type net doping concentration in the portion immediately below the MOS gate structure is about 2.3 × 10 14 / cm 3 . As a result, the JFET resistance value of the semiconductor device shown in FIG. 4 is 296 Ωcm 2 , which can be reduced to about 1/10 compared with the JFET resistance value of the semiconductor device having the conventional structure.
図5は、図1に示す半導体装置および従来技術による半導体装置のターンオフ損失およびオン電圧のトレードオフ特性を示すグラフである。図5において、縦軸に示すのは半導体装置のターンオフ損失(mJ)、横軸に示すのは半導体装置のオン電圧(V)である。また、図5において、白丸(○)で示すのは、図1に示す半導体装置(本願発明)の特性値である。また、白三角(△)で示すのは、従来技術による半導体装置(従来例)の特性値である。図5に示すように、図1に示す半導体装置では、従来技術による半導体装置と比較して、オン電圧が約0.1V低下しており、オン電圧とターンオフ損失とのトレードオフ特性が向上していることがわかる。 FIG. 5 is a graph showing the trade-off characteristics of turn-off loss and on-voltage of the semiconductor device shown in FIG. 1 and the semiconductor device according to the prior art. In FIG. 5, the vertical axis represents the turn-off loss (mJ) of the semiconductor device, and the horizontal axis represents the on-voltage (V) of the semiconductor device. In FIG. 5, white circles (◯) indicate characteristic values of the semiconductor device (the present invention) shown in FIG. 1. Also, the white triangle (Δ) indicates the characteristic value of the semiconductor device (conventional example) according to the prior art. As shown in FIG. 5, in the semiconductor device shown in FIG. 1, the on-voltage is reduced by about 0.1 V as compared with the semiconductor device according to the prior art, and the trade-off characteristics between the on-voltage and the turn-off loss are improved. You can see that
つぎに、ブロードバッファ構造の半導体装置におけるネットドーピングを制御するための各種パラメータについて説明する。図6は、ブロードバッファ構造における各種パラメータの関係を示すグラフである。図6において、縦軸はドーピング濃度(log)、横軸はウエハーの一方の主面(例えばおもて面)からの距離である(μm)である。以下、図6に示された式の詳細について説明する。なお、以下の説明において、イオン注入および熱処理によるアクセプタの拡散分布は、ウエハーのおもて面側と裏面側の双方で同じガウス関数f(x)にしたがうものと仮定する。 Next, various parameters for controlling net doping in a semiconductor device having a broad buffer structure will be described. FIG. 6 is a graph showing the relationship between various parameters in the broad buffer structure. In FIG. 6, the vertical axis represents the doping concentration (log), and the horizontal axis represents the distance (μm) from one main surface (for example, the front surface) of the wafer. Hereinafter, details of the equation shown in FIG. 6 will be described. In the following description, it is assumed that the acceptor diffusion distribution by ion implantation and heat treatment follows the same Gaussian function f (x) on both the front side and the back side of the wafer.
ウエハーの一方の主面(例えばおもて面)から、もう一方の主面(例えば裏面)まで距離、すなわちウエハーの厚さをW0(μm)、ガウス関数における拡散深さを特徴付ける長さ(以下、「拡散長」という)をL0(μm)、おもて面からの深さ方向の距離をx(μm)、補償アクセプタの表面濃度をC0(atoms/cm3)と置けば、両面から拡散された補償アクセプタの正味の分布f(x)は、下記式(5)で表わされる。
上記式(5)より、補償によって得られるブロードバッファ構造のネットドーピング濃度分布g(x)は、下記式(6)で表わされる。下記式(6)において、N0はFZウエハーのドーピング濃度(以下、「基板濃度」という)である。また、常にg(x)>0である。
g(x) = N0−f(x) ・・・(6)
From the above equation (5), the net doping concentration distribution g (x) of the broad buffer structure obtained by compensation is expressed by the following equation (6). In the following formula (6), N 0 is the doping concentration of the FZ wafer (hereinafter referred to as “substrate concentration”). Also, g (x)> 0 is always satisfied.
g (x) = N 0 −f (x) (6)
つぎに、W0とL0とを関係付けるパラメータαを代入する。ここでαは下記式(7)で定義される。αを用いて、補償アクセプタの正味の分布f(x)は下記式(8)で表わされる。
g(x=0)=g(x=W0)をG(α)とおくと、G(α)は下記式(9)で表わされる。下記式(9)より、G(α)は、おもて面あるいは裏面における補償アクセプタの濃度f(0)を基板濃度N0から引いた値である。また、常にG(α)>0である。
つぎに、おもて面または裏面の補償アクセプタの表面濃度C0と基板濃度N0を関係付けるパラメータβを以下のように導入する。βは下記式(10)で定義される。βを用いて、G(α)は下記式(11)で定義される。
ここで、G(α)>0、N0>0より、下記式(12)が導かれる。
上記式(12)は、基板濃度N0に対する補償アクセプタの表面濃度C0の割合が、少なくとも1未満であることを意味する。これは、両面からの補償アクセプタの拡散による片面(例えばおもて面)の正味の補償アクセプタ濃度f(0)は、N0未満であるということと等価である。 The above formula (12) means that the ratio of the surface concentration C 0 of the compensation acceptor to the substrate concentration N 0 is at least less than 1. This is equivalent to the fact that the net compensation acceptor concentration f (0) on one side (for example, the front side) due to diffusion of compensation acceptors from both sides is less than N 0 .
ここで、おもて面(あるいは裏面)におけるブロードバッファ構造のネットドーピング濃度(N0−f(0))は、N0の8%から40%であることが望ましい。G(α)がN0の40%より大きくなると、空乏層における電界強度の減少が大きくなり、臨界電界強度で十分な空乏層幅を確保できなくなる。よって、G(α)がN0の40%より大きくなると、デバイスの耐圧を確保できなくなってしまう。この条件は、下記式(13)で表わされる。
上記式(13)は、下記式(14)で定義されるh(α)を用いて、下記式(15)で表わされる。すなわち、補償アクセプタの表面濃度C0は、FZウエハー基板の濃度N0に対して下記式(15)の関係を満たすのが望ましい。
ここで、一般的には、おもて面および裏面からの補償アクセプタの拡散分布は厳密に等しくはならない。しかし、おもて面および裏面の補償アクセプタの表面濃度C0を、それぞれ上記式(15)の関係を満たす範囲で設定すれば、所望のブロードバッファ分布を得ることができる。 Here, in general, the diffusion distribution of the compensation acceptor from the front surface and the back surface is not exactly equal. However, a desired broad buffer distribution can be obtained by setting the surface concentration C 0 of the front and back compensation acceptors within a range that satisfies the relationship of the above equation (15).
また、ウエハーの片面のみアクセプタでドナーを補償させる場合についても、上記式(15)を適用することができる。ウエハーの片面のみアクセプタを補償させる場合とは、例えば、以下のようなブロードバッファ構造の形成方法である。まず、高濃度CZ−N型ウエハーまたは高濃度CZ−P型ウエハーの裏面側に、エピタキシャル成長によってブロードバッファ分布の勾配を形成する。ピーク濃度以降は、濃度を固定してエピタキシャル成長させる。その後、ウエハーのおもて面から補償アクセプタを拡散させて、表面側のブロードバッファ分布を形成する。このようにすれば、ウエハーの片面のみアクセプタで補償させてもブロードバッファ構造を作ることができる。 Also, the above formula (15) can be applied to the case where the donor is compensated by the acceptor only on one side of the wafer. The case where the acceptor is compensated only on one side of the wafer is, for example, a method for forming a broad buffer structure as follows. First, a broad buffer distribution gradient is formed by epitaxial growth on the back side of a high concentration CZ-N type wafer or a high concentration CZ-P type wafer. After the peak concentration, the epitaxial growth is performed with the concentration fixed. Thereafter, the compensation acceptor is diffused from the front surface of the wafer to form a broad buffer distribution on the surface side. In this way, a broad buffer structure can be made even if only one side of the wafer is compensated by the acceptor.
次に、パラメータαとβとの関係は、上記式(12)および式(15)から、図7のように示される。図7は、パラメータαとβとの関係を示すグラフである。図7において、縦軸はβの値、横軸はαの値を示す。G(α)=0となるときのαおよびβをそれぞれα0、β0とおく。図7において、太実線はα0、β0の値、すなわち下記式(16)の値を示す。βの値は、下記式(16)で表わされる曲線より下側(β≦β0)の値を取る。また、点線はβ=0.92β0とした場合の値を示す。また、細実線はβ=0.6β0とした場合の値を示す。
ウエハー厚W0を拡散長L0の3倍以上とすると(W0>3L0,α>3)、βが取り得る値は1以下となる。一方、ウエハー厚W0を拡散長L0の3倍より徐々に小さくすると(W0≦3L0,α≦3)、βが取り得る値は1より小さくなり、W0≦0.1L0、すなわち、α≦0.1では、ほぼ0.5以下となる。ここで、α≦0.1の場合、βが取り得る値が0.5以下となることの具体的な意味について説明する。W0≦0.1L0(α≦0.1)の場合、おもて面および裏面からの補償アクセプタの拡散分布は、表面濃度C0で実質的に一様な分布となる。よって、N0はおもて面側および裏面側の表面濃度の和である2C0以上必要になるため(N0≧2C0)、βが取り得る値は0.5以下となる。 If the wafer thickness W 0 is 3 times or more of the diffusion length L 0 (W 0 > 3L 0 , α> 3), the value that β can take is 1 or less. On the other hand, when the wafer thickness W 0 is gradually made smaller than three times the diffusion length L 0 (W 0 ≦ 3L 0 , α ≦ 3), the value that β can take is smaller than 1, W 0 ≦ 0.1 L 0 , That is, when α ≦ 0.1, the value is approximately 0.5 or less. Here, when α ≦ 0.1, the specific meaning that the value that β can take is 0.5 or less will be described. In the case of W 0 ≦ 0.1L 0 (α ≦ 0.1), the diffusion distribution of the compensation acceptor from the front surface and the back surface is substantially uniform at the surface concentration C 0 . Therefore, N 0 needs to be 2C 0 or more which is the sum of the surface concentrations on the front side and the back side (N 0 ≧ 2C 0 ), so that β can have a value of 0.5 or less.
また、上記式(15)より、βの値は、図7中点線で示す0.92β0と細実線で示す0.6β0との間の領域(図7中の網掛け部)が推奨される値となる。 Further, from the above equation (15), the value of β is recommended to be a region between 0.92β 0 indicated by the dotted line in FIG. 7 and 0.6β 0 indicated by the thin solid line (shaded portion in FIG. 7). Value.
つぎに、ネットドーピング濃度g(x)と補償アクセプタの拡散長L0との関係(α依存性)について検証する。図8は、ウエハー厚WOを120μmとした時のネットドーピング濃度と補償アクセプタの拡散長L0との関係を示すグラフである。図8は、縦方向のブロードバッファ分布を有する半導体装置のネットドーピング濃度分布を示しており、例えば図1の線分X−X’のように、半導体装置をエミッタ電極8からコレクタ電極9に向かって分割した断面に沿ったネットドーピング濃度分布を示している。(簡単のため、N+バッファ層、P+コレクタ層を無視して考える。)
Next, the relationship (α dependency) between the net doping concentration g (x) and the diffusion length L 0 of the compensation acceptor will be verified. FIG. 8 is a graph showing the relationship between the net doping concentration and the diffusion length L 0 of the compensation acceptor when the wafer thickness W O is 120 μm. FIG. 8 shows a net doping concentration distribution of a semiconductor device having a vertical broad buffer distribution. For example, the semiconductor device is moved from the
図8のグラフ801〜805において、縦軸はネットドーピング(ブロードバッファ)濃度(atoms/cm3)、横軸はウエハーの片方の主面(例えば、図1のエミッタ電極8側の表面)からの距離(μm)である。グラフ801〜805は、それぞれ基板濃度N0を4.0×1014atmos/cm3、補償アクセプタの表面濃度C0を3.4×1014atmos/cm3で一定とし、補償アクセプタの拡散長L0のみを変更させて得られたグラフである。
In the
グラフ801は、補償アクセプタの拡散長L0を79.37μmとした場合のネットドーピング濃度分布である。グラフ801の条件では、α=1.512、β=0.85、h(α)=0.9077である。よって、βは、上記式(15)の条件である0.6h(α)=0.5446から0.92h(α)=0.8351の範囲内にない。
A
グラフ802は、補償アクセプタの拡散長L0を77.46μmとした場合のネットドーピング濃度分布である。グラフ802の条件では、α=1.549、β=0.85、h(α)=0.9168である。よって、βは、上記式(15)の条件である0.6h(α)=0.5501から0.92h(α)=0.8435の範囲内にない。
グラフ803は、補償アクセプタの拡散長L0を67.08μmとした場合のネットドーピング濃度分布である。グラフ803の条件では、α=1.789、β=0.85、h(α)=0.9608である。よって、上記式(15)の条件である、0.6h(α)=0.5765から0.92h(α)=0.8840の範囲内にある。
A
グラフ804は、補償アクセプタの拡散長L0を59.16μmとした場合のネットドーピング濃度分布である。グラフ804の条件では、α=2.03、β=0.85、h(α)=0.9839である。よって、βは、上記式(15)の条件である0.6h(α)=0.5904から0.92h(α)=0.9052の範囲内にある。
A
また、グラフ805は、補償アクセプタの拡散長L0を44.72μmとした場合のネットドーピング濃度分布である。グラフ805の条件では、α=2.683、β=0.85、h(α)=0.9993である。よって、上記式(15)の条件である、0.6h(α)=0.5996から0.92h(α)=0.9193の範囲内にある。
A
このように、グラフ801,802の条件(L0=79.37μm,77.46μm)の場合には、βの値は上記式(15)の範囲にないので、ネットドーピング濃度は極めて低い値となっている。よって、グラフ801および802の条件で作成された半導体装置は実用的ではない。一方、グラフ803〜805の条件(L0=67.08μm,59.16μm,44.72μm)の場合には、βの値は上記式(15)の範囲にあるので、ネットドーピング濃度は所望のブロードバッファ分布となっている。
Thus, in the case of the conditions of
つぎに、ネットドーピング濃度g(x)と補償アクセプタの表面濃度C0との関係(β依存性)について検証する。図9は、補償アクセプタの拡散長L0を59.16μmとした時のネットドーピング濃度と補償アクセプタの表面濃度C0との関係を示すグラフである。図9は、図8と同様に、縦方向のブロードバッファ分布を有する半導体装置のネットドーピング濃度分布を示しており、例えば図1の線分X−X’のように、半導体装置をエミッタ電極8からコレクタ電極9に向かって分割した断面に沿ったネットドーピング濃度分布を示している。(簡単のため、N+バッファ層、P+コレクタ層を無視して考える。)
Next, the relationship (β dependence) between the net doping concentration g (x) and the surface concentration C 0 of the compensation acceptor will be verified. FIG. 9 is a graph showing the relationship between the net doping concentration and the surface concentration C 0 of the compensation acceptor when the diffusion length L 0 of the compensation acceptor is 59.16 μm. FIG. 9 shows the net doping concentration distribution of a semiconductor device having a broad buffer distribution in the vertical direction, as in FIG. 8. For example, as shown by the line XX ′ in FIG. 2 shows a net doping concentration distribution along a cross-section divided from 1 to the
図9のグラフ901〜905において、縦軸はネットドーピング(ブロードバッファ)濃度(atoms/cm3)、横軸はウエハーの片方の主面(例えば、図1のエミッタ電極8側の表面)からの距離(μm)である。グラフ901〜905は、基板濃度N0を4.0×1014atmos/cm3、補償アクセプタの拡散長L0を59.15μmで一定とし、補償アクセプタの表面濃度C0のみを変更させて得られたグラフである。
In the
グラフ901は、補償アクセプタの表面濃度C0を3.9×1014atmos/cm3とした場合のネットドーピング濃度分布である。グラフ901の条件では、α=2.028、β=0.975、h(α)=0.9839である。よって、βは、上記式(15)の条件である0.6h(α)=0.5904から0.92h(α)=0.9052の範囲内にない。
A
グラフ902は、補償アクセプタの表面濃度C0を3.6×1014atmos/cm3とした場合のネットドーピング濃度分布である。グラフ902の条件では、β=0.900である。また、αおよびh(α)はグラフ901の条件と同様である。よって、βは、上記式(15)の条件の範囲内にある。
A
グラフ903は、補償アクセプタの表面濃度C0を3.4×1014atmos/cm3とした場合のネットドーピング濃度分布である。グラフ903の条件では、β=0.85である。また、αおよびh(α)はグラフ901の条件と同様である。よって、βは、上記式(15)の条件の範囲内にある。
A
グラフ904は、補償アクセプタの表面濃度C0を3.0×1014atmos/cm3とした場合のネットドーピング濃度分布である。グラフ904の条件では、β=0.750である。また、αおよびh(α)はグラフ901の条件と同様である。よって、βは、上記式(15)の条件の範囲内にある。
A
グラフ905は、補償アクセプタの表面濃度C0を2.0×1014atmos/cm3とした場合のネットドーピング濃度分布である。グラフ905の条件では、β=0.500である。また、αおよびh(α)はグラフ901の条件と同様である。よって、βは、上記式(15)の条件の範囲内にない。
A
グラフ901の条件(C0=3.9×1014atmos/cm3)では、β=0.975と基板濃度N0と極めて近い値となっている。このため、ネットドーピング濃度の表面濃度が1.0×1013atmos/cm3を下回っている。このような分布は、デバイスの耐圧を確保するためには有効である。しかし、この条件程度の補償アクセプタの表面濃度C0と基板濃度N0との濃度差を、イオン注入および拡散によって形成するのは困難である。よって、グラフ901の条件で形成した半導体装置は実用的ではない。
Under the condition of the graph 901 (C 0 = 3.9 × 10 14 atoms / cm 3 ), β = 0.975, which is very close to the substrate concentration N 0 . For this reason, the surface concentration of the net doping concentration is lower than 1.0 × 10 13 atoms / cm 3 . Such distribution is effective for ensuring the breakdown voltage of the device. However, it is difficult to form a concentration difference between the surface concentration C 0 of the compensation acceptor and the substrate concentration N 0 of this condition by ion implantation and diffusion. Therefore, a semiconductor device formed under the conditions of the
また、グラフ905の条件(C0=2.0×1014atmos/cm3)では、ネットドーピング濃度は、ブロードバッファ分布を示しているものの、ピーク濃度が2.6×1014atmos/cm3、最小濃度が2.0×1014atmos/cm3であり、ピーク濃度と最小濃度の差が小さい。また、グラフ905の条件で形成したデバイスは耐圧が700V程度で、1200Vに満たない。よって、グラフ905の条件で形成した半導体装置は実用的ではない。
Further, under the condition of graph 905 (C 0 = 2.0 × 10 14 atoms / cm 3 ), the net doping concentration shows a broad buffer distribution, but the peak concentration is 2.6 × 10 14 atoms / cm 3. The minimum density is 2.0 × 10 14 atoms / cm 3 , and the difference between the peak density and the minimum density is small. A device formed under the conditions of the
一方、グラフ902〜904の条件(C0=3.6×1014atmos/cm3,3.4×1014atmos/cm3,3.0×1014atmos/cm3)の場合には、βの値は上記式(15)の範囲にあるので、ネットドーピング濃度は所望のブロードバッファ分布となっている。
On the other hand, in the case of the conditions of
つぎに、ネットドーピング濃度とMOSゲート構造部の幅(以下、「ゲート幅」という)との関係(ゲート幅依存性)について検証する。図10は、ネットドーピング濃度とゲート幅との関係を示すグラフである。図10は、図11に示す半導体装置の断面図の線分Z−Z’に沿った方向で分割した断面に沿ったネットドーピング濃度分布を示している(簡単のため、N+バッファ層、P+コレクタ層を無視して考える。)。 Next, the relationship (gate width dependency) between the net doping concentration and the width of the MOS gate structure (hereinafter referred to as “gate width”) will be verified. FIG. 10 is a graph showing the relationship between the net doping concentration and the gate width. FIG. 10 shows a net doping concentration distribution along the cross section divided in the direction along the line ZZ ′ in the cross sectional view of the semiconductor device shown in FIG. 11 (for simplicity, an N + buffer layer, P + Ignore the collector layer.)
図11は、図1に示す半導体装置の構造を模式的に示す図である。図11の各符号は、図1の各符号と同じ構成を示している。図11に示すように、線分Z−Z’はMOSゲート構造部の直下にあり、隣り合うPベース領域2の間をつないでいる。よって、各グラフの横方向の中心付近はMOSゲート構造部の直下部分のネットドーピング濃度を示す。
FIG. 11 schematically shows a structure of the semiconductor device shown in FIG. Each code | symbol of FIG. 11 has shown the same structure as each code | symbol of FIG. As shown in FIG. 11, the line segment Z-Z ′ is directly under the MOS gate structure and connects between adjacent
図10のグラフ1001〜1004において、縦軸はネットドーピング(ブロードバッファ)濃度(atoms/cm3)、横軸は幅方向の距離(μm)である。図10の各グラフにおいて、ゲート幅以外のパラメータは、図8のグラフ801と同様とする。すなわち、図10の各グラフにおいて、縦方向のネットドーピング濃度は、図8のグラフ801に示す分布であるものとする。また、上述した説明中のW0をゲート幅に置き換えて考える。また、ゲートを拡散窓としてアクセプタを拡散させた場合、横方向拡散の拡散深さは縦方向の拡散深さの0.7倍であるものとする(下記参考文献3参照)。
(参考文献3)エス・エム・ズィー(S.M.Sze)、”半導体デバイス”、1996年
In the
(Reference 3) SM Sze, “Semiconductor Device”, 1996
グラフ1001は、ゲート幅を120μmとした場合のネットドーピング濃度分布である。グラフ1001の条件では、α=3.098、β=0.850、h(α)=0.9999である。よって、βは、上記式(15)の条件である0.6h(α)=0.6000から0.92h(α)=0.9199の範囲内にある。
A
また、グラフ1002は、ゲート幅を100μmとした場合のネットドーピング濃度分布である。グラフ1002の条件では、α=2.582、β=0.85、h(α)=0.9987である。よって、βは、上記式(15)の条件である0.6h(α)=0.5992から0.92h(α)=0.9188の範囲内にある。
A
また、グラフ1003は、ゲート幅を80μmとした場合のネットドーピング濃度分布である。グラフ1003の条件では、α=2.066、β=0.85、h(α)=0.9862である。よって、βは、上記式(15)の条件である0.6h(α)=0.5917から0.92h(α)=0.9073の範囲内にある。
A
また、グラフ1004は、ゲート幅を60μmとした場合のネットドーピング濃度分布である。グラフ1004の条件では、α=1.549、β=0.85、h(α)=0.9168である。よって、上記式(15)の条件である、0.6h(α)=0.5501から0.92h(α)=0.8435の範囲内にない。
A
以上のように、グラフ1001〜1003の条件(ゲート幅80μm以上)では、βの値が上記式(15)の範囲にあり、MOSゲート構造部の幅方向の中心の直下でドーピング濃度が高くなっている。よって、グラフ1001〜1003の条件ではJFET抵抗値を低減することができる。一方、グラフ1004の条件(ゲート幅60μm)では、βの値が上記式(15)の範囲になく、MOSゲート構造部の幅方向の中心の直下でドーピング濃度が極めて低くなっている。この濃度は、縦方向のネットドーピング濃度(図8のグラフ801参照)の最低濃度よりも低くなっている。よって、グラフ1004の条件ではJFET抵抗が極めて高くなる。
As described above, under the conditions of the
なお、上述した実施の形態では、本発明をIGBTに対して適用したが、同じMOSゲートであるMOSFETに適用しても同様の効果を得ることができる。 In the above-described embodiment, the present invention is applied to the IGBT. However, the same effect can be obtained even when the present invention is applied to a MOSFET that is the same MOS gate.
以上説明したように、本発明にかかる半導体装置およびその製造方法によれば、少ない工程で容易にブロードバッファ構造の半導体装置のJFET抵抗値を低減できる。よって、ターンオフ時間およびターンオフ損失を従来技術にかかる半導体装置よりも大きく低減させ、かつスムース・ソフトなスイッチング特性をもつ半導体装置を得ることができる。 As described above, according to the semiconductor device and the manufacturing method thereof according to the present invention, the JFET resistance value of the semiconductor device having the broad buffer structure can be easily reduced with a small number of steps. Therefore, it is possible to obtain a semiconductor device having a turn-off time and turn-off loss that are greatly reduced as compared with the semiconductor device according to the prior art and having smooth and soft switching characteristics.
以上のように、本発明にかかる半導体装置およびその製造方法は、電力用半導体装置に有用であり、特に、電気的損失および放射電磁ノイズの低いIGBTモジュールやIPM(インテリジェントパワーモジュール)に適している。 As described above, the semiconductor device and the manufacturing method thereof according to the present invention are useful for power semiconductor devices, and are particularly suitable for IGBT modules and IPMs (intelligent power modules) with low electrical loss and radiated electromagnetic noise. .
1 N-ドリフト層
2 Pベース領域
3 N+エミッタ領域
4 N+コレクタバッファ層
5 Pコレクタ層
6 ゲート絶縁膜
7 ゲート電極
8 エミッタ電極
9 コレクタ電極
1 N − drift layer 2 P base region 3 N + emitter region 4 N + collector buffer layer 5
Claims (13)
前記第1導電型半導体基板中の前記第1主面側の所定深さの表面層のうち、前記ゲート絶縁膜と接していない領域には第2導電型不純物が前記第2導電型ベース領域より深く導入されており、
前記ゲート絶縁膜と接する領域のネットドーピング濃度は、前記ゲート絶縁膜と接していない領域のネットドーピング濃度よりも高いことを特徴とする半導体装置。 A first conductivity type semiconductor substrate, a second conductivity type base region selectively formed on the first main surface side of the first conductivity type semiconductor substrate, and selectively formed on the surface of the second conductivity type base region A first conductive type source region, a gate insulating film in contact with a portion of the second conductive type base region sandwiched between the first conductive type semiconductor substrate and the first conductive type source region, and on the gate insulating film Formed on the second main surface side of the first conductivity type semiconductor substrate, a MOS gate structure comprising a plurality of gate electrodes, an emitter electrode in contact with the first conductivity type source region and the second conductivity type base region. A location where the impurity concentration of the first conductivity type semiconductor substrate is maximized in the first conductivity type semiconductor substrate. There is at least one place And an impurity concentration of said first conductivity type semiconductor substrate, a semiconductor device has become lower toward the portion which becomes the maximum in both of the second conductivity type base region and the second conductivity type collector layer,
Of the surface layer having a predetermined depth on the first main surface side in the first conductivity type semiconductor substrate, a second conductivity type impurity is present in a region not in contact with the gate insulating film from the second conductivity type base region. Deeply introduced,
2. A semiconductor device according to claim 1, wherein a net doping concentration in a region in contact with the gate insulating film is higher than a net doping concentration in a region not in contact with the gate insulating film.
前記第1導電型半導体基板に前記MOSゲート構造を形成する工程と、
前記第1導電型半導体基板の前記MOSゲート構造が形成された面および前記MOSゲート構造が形成されていない面から第2導電型不純物を導入し、前記第1導電型半導体基板の一部のネットドーピング濃度を前記第1導電形半導体基板の当初のネットドーピング濃度よりも低くする工程と、
を含むことを特徴とする半導体装置の製造方法。 In manufacturing the semiconductor device according to claim 1,
Forming the MOS gate structure on the first conductive semiconductor substrate;
A second conductivity type impurity is introduced from a surface of the first conductivity type semiconductor substrate on which the MOS gate structure is formed and a surface on which the MOS gate structure is not formed, and a part of the net of the first conductivity type semiconductor substrate is introduced. Lowering the doping concentration below the initial net doping concentration of the first conductivity type semiconductor substrate;
A method for manufacturing a semiconductor device, comprising:
前記第1導電型半導体基板に前記MOSゲート構造を形成する工程と、
前記第1導電型半導体基板の前記MOSゲート構造が形成された面から第2導電型不純物を導入し、前記第1導電型半導体基板中の前記第1主面側の表面層のうち、前記ゲート絶縁膜と接していない領域のネットドーピング濃度を前記ゲート絶縁膜と接する領域のネットドーピング濃度よりも低くする工程と、
を含んだことを特徴とする半導体装置の製造方法。 In manufacturing the semiconductor device according to claim 1,
Forming the MOS gate structure on the first conductive semiconductor substrate;
A second conductivity type impurity is introduced from a surface of the first conductivity type semiconductor substrate on which the MOS gate structure is formed, and the gate of the surface layer on the first main surface side in the first conductivity type semiconductor substrate is the gate. A step of lowering a net doping concentration of a region not in contact with the insulating film to be lower than a net doping concentration of a region in contact with the gate insulating film;
A method for manufacturing a semiconductor device, comprising:
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