JP3919591B2

JP3919591B2 - Manufacturing method of semiconductor device

Info

Publication number: JP3919591B2
Application number: JP2002121300A
Authority: JP
Inventors: 隆英杉山; 雅康石子; 賢志植田; 雅人橋本; 宏明田中
Original assignee: Toyota Motor Corp; Toyota Central R&D Labs Inc
Current assignee: Toyota Motor Corp; Toyota Central R&D Labs Inc
Priority date: 2002-04-23
Filing date: 2002-04-23
Publication date: 2007-05-30
Anticipated expiration: 2022-04-23
Also published as: JP2003318400A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関する。
【０００２】
【従来の技術】
半導体装置は種々の目的で用いられるが、その中で、スイッチングを目的とする半導体装置がある。このような半導体装置の一例として、絶縁ゲート型バイポーラトランジスタ（Insulated Gate Bipolar Transistor ：以下適宜「ＩＧＢＴ」という）がある。ＩＧＢＴは、スイッチングによって電力の制御や変換を行う等の目的で用いられる。ＩＧＢＴは、伝導度変調型ＭＯＳＦＥＴとも呼ばれる。通常のＭＯＳＦＥＴは、ドレイン領域とドリフト領域が同じ導電型であるが、ＩＧＢＴは、コレクタ領域（ドレイン領域に対応）とドリフト領域が逆の導電型である。
【０００３】
特許第２６６３６７９号公報には、ＩＧＢＴの一例が開示されている。図１０にこの公報に記載のＩＧＢＴの断面図を示す。このＩＧＢＴは、ｎ^＋型エミッタ領域２２と、ｐ型ベース領域４と、ｎ⁻型ドリフト領域１６と、ｐ型コレクタ領域６と、ゲート絶縁膜１８で覆われたゲート電極２０と、エミッタ電極２と、コレクタ電極１４を備えている。
ｐ型ベース領域４は、ｎ⁻型ドリフト領域１６とｎ^＋型エミッタ領域２２の間に位置する部分Ａを有する。ゲート電極２０は、ゲート絶縁膜１８を介してｐ型ベース領域４の前記部分Ａと隣合っている。エミッタ電極２は、ｎ^＋型エミッタ領域２２とｐ型ベース領域４に接している。
ｐ型コレクタ領域６は、第１部位８と第２部位１０を有する。第２部位１０は、第１部位８よりも低不純物濃度である。ｐ^＋型の第１部位８は、ｎ⁻型ドリフト領域１６に隣接している。ｐ⁻型の第２部位１０は、ｐ^＋型の第１部位８の中に選択的に形成されている。第１部位８と第２部位１０は、コレクタ電極１４に接している。
【０００４】
まず、ＩＧＢＴの一般的な動作を図１０を参照して説明する。ｎ^＋型エミッタ領域２２に対してｐ型コレクタ領域６が正の電位となるような電圧を印加した状態で、ゲート電極２０に所定の正電圧を印加する。すると、ｐ型ベース領域４の前記部分Ａにｎ型チャネルが形成され、ＩＧＢＴがターンオン状態となる。ターンオン状態とそれに続く定常的なオン状態では、ｐ型コレクタ領域６からｎ⁻型ドリフト領域１６へ正孔が注入される。ｎ⁻型ドリフト領域１６に注入された正孔は、ｎ^＋型エミッタ領域２２から電子を引き付ける。この結果、ｎ⁻型ドリフト領域１６の電子密度が上昇し、ｎ⁻型ドリフト領域１６の抵抗が大きく低減するという伝導度変調効果が生じる。この結果、オン電圧が低減される。
【０００５】
一方、ゲート電極２０にゼロ又は負の電圧を印加すると、ｐ型ベース領域４の前記部分Ａからｎ型チャネルが消失し、ＩＧＢＴがターンオフ状態となる。ターンオフ状態では、ｎ⁻型ドリフト領域１６中の正孔は、ｐ型ベース領域４へ流出し、さらにはエミッタ電極２へ流出する。ｎ⁻型ドリフト領域１６中の電子は、ｐ型コレクタ領域６へ流出し、さらにはコレクタ電極１４へ流出する。あるいは、ｎ⁻型ドリフト領域１６中の正孔と電子は、ｎ⁻型ドリフト領域１６中で再結合して消滅する。ｎ⁻型ドリフト領域１６中に蓄積された正孔と電子が流出あるいは消滅して無くなった時点で、ターンオフ状態が終了する。ターンオフ状態が終了すると、定常的なオフ状態となる。
【０００６】
このように、ＩＧＢＴは、コレクタ領域６とドリフト領域１６を逆の導電型（この例ではｐ型とｎ型）とすることで、通常のＭＯＳＦＥＴに比べてオン電圧を低減できるという大きなメリットを有する。しかし、オン状態ではメリットとなる構造がターンオフ状態ではデメリットとなるという問題があった。即ち、ターンオフ状態において、ｎ⁻型ドリフト領域１６に蓄積された電子と正孔を流出あるいは消滅させるのに時間がかかり、この結果、ターンオフ時間が長くなってしまうという問題があった。このように、ＩＧＢＴでは、オン電圧を低減させると、ターンオフ時間が長くなってしまうというトレードオフの関係が存在する。
【０００７】
従来の典型的なＩＧＢＴでは、ｐ型コレクタ領域６がｐ^＋型の第１部位８に相当する部位のみから構成されている。よって、コレクタ領域６全体の不純物濃度が比較的高濃度である。このため、オン状態においては、ｐ型コレクタ領域６からｎ⁻型ドリフト領域１６への正孔の注入効率が高かった。この結果、オン状態におけるｎ⁻型ドリフト領域１６の正孔と電子の蓄積量が多かった。また、ターンオフ状態においては、ｎ⁻型ドリフト領域１６からｐ型コレクタ領域６への電子の流出効率が低かった。この結果、ターンオフ時間が長くなっていた。
【０００８】
これに対し、上記公報に記載のＩＧＢＴによると、ｐ型コレクタ領域６は、ｐ^＋型の第１部位８だけでなく、低不純物濃度であるｐ⁻型の第２部位１０をも有する。よって、オン状態においては、ｐ型コレクタ領域６からｎ⁻型ドリフト領域１６への正孔の注入効率を低減できる。この結果、オン状態におけるｎ⁻型ドリフト領域１６の正孔と電子の蓄積量を低減できる。また、低不純物濃度であるｐ⁻型の第２部位１０を有するため、ターンオフ状態においては、ｎ⁻型ドリフト領域１６からｐ型コレクタ領域６への電子の流出効率を向上できる。従って、ターンオフ時間を短くできる。
【０００９】
上記公報に記載のＩＧＢＴの製造方法を説明する。上記構造のｐ型コレクタ領域６を形成するために、まず、半導体基板の裏面（図示下側の面）の全体に保護膜を形成する。その保護膜の一部を除去して開口部を形成する。開口部は、第１部位８を形成する予定の領域に近接する箇所に、間隔を置いて複数形成する。これらの開口部から不純物の深い拡散を実施する。この結果、開口部に近い拡散領域は高不純物濃度となるので、ｐ^＋型の第１部位８が形成される。開口部から遠い拡散領域は低不純物濃度となるので、ｐ⁻型の第２部位１０が形成される。なお、開口部から遠い拡散領域同士は重なり合っており、この領域がｐ⁻型の第２部位１０となる。
【００１０】
【発明が解決しようとする課題】
上記公報に記載のＩＧＢＴによると、ターンオフ時間を短くできるものの、低不純物濃度の第２部位１０とコレクタ電極１４の間で接触抵抗が大きくなってしまう。このため、オン電圧が高くなってしまうという問題があった。
また、上記した製造方法によると、保護膜を形成し、その保護膜の一部を除去して開口部を形成し、さらに不純物の深い拡散を実施する必要があり、製造工程が煩雑化するという問題があった。
これらの問題は、ＩＧＢＴのみに生じる問題ではなく、例えばサイリスタ等のスイッチング用の他の半導体装置においても生じ得る問題である。
【００１１】
本発明は、ターンオフ時間が短く、しかも、オン電圧が低い半導体装置を比較的簡単に製造できる製造方法を実現することを目的とする。
【００２３】
【課題を解決するための手段及び作用と効果】
本発明の目的を達成するための半導体装置の製造方法は、第１導電型の半導体基板の裏面に第２導電型のコレクタ領域を形成する工程を備えている。そのコレクタ領域形成工程が、半導体基板の裏面から所定の深さまでの領域に第２導電型の不純物をイオン注入するイオン注入工程と、前記所定の深さまでの領域に含まれている前記第２導電型の不純物を所定の活性化率まで活性化する第１活性化工程と、半導体基板の裏面の一部から光照射をし、半導体基板の裏面の一部から前記所定の深さまでの領域に含まれている第２導電型の不純物の一部をさらに活性化し、前記所定の活性化率よりも高い活性化率まで活性化する第２活性化工程と、半導体基板の裏面から前記所定の深さよりも浅い領域に含まれている第２導電型の不純物をさらに活性化し、前記所定の活性化率よりも高い活性化率まで活性化する第３活性化工程を備えている。
なお、この半導体装置の製造方法は、第１導電型の半導体基板の表面から第２導電型の不純物をイオン注入し、表面から所定厚さを有するベース領域を形成するベース領域工程と、ベース領域の表面の一部から第１導電型の不純物をイオン注入してエミッタ領域を形成するエミッタ領域形成工程と、エミッタ領域とベース領域に絶縁膜を介して対向するゲート電極を形成するゲート電極形成工程と、半導体基板の表面にエミッタ領域に接するエミッタ電極を形成するエミッタ電極形成工程と、コレクタ領域に接するコレクタ電極を形成するコレクタ電極形成工程をさらに備えていてもよい。この場合、コレクタ領域形成工程は、ゲート電極形成工程及びエミッタ電極形成工程よりも後に実施するのが好ましい。
【００２４】
半導体基板の裏面からイオン注入された第２導電型の不純物は、そのままの状態では活性化率は低い。そこで、まず、第１活性化工程を行なうことにより所定の深さまで領域の不純物を所定の活性化率まで活性化する処理を行う。これにより、低不純物濃度の第２導電型の部位（第２部位とする）がほぼ形成される。その後、第２活性化工程を行い、裏面の一部から所定の深さまでの領域に含まれている不純物をさらに活性化することにより、第２部位に隣接する領域の不純物がさらに活性化して、第２部位よりも高不純物濃度の部位（第１部位とする）がほぼ形成される。その後、第３活性化工程を行ない、裏面から所定の深さよりも浅い領域に含まれている不純物を活性化させる処理を行うと、第１部位と第２部位に隣接する領域の不純物がさらに活性化して、第２部位よりも高不純物濃度の部位（第３部位とする）が形成される。
【００２５】
このように、この製造方法によると、半導体基板の裏面から所定の深さまでの領域に、第１導電型のドリフト領域と接する第２導電型の部位（第２部位）と、ドリフト領域と第２部位に接するとともに第２部位よりも高不純物濃度である第２導電型の部位（第１部位）と、第１及び第２部位に接するとともに第２部位よりも高不純物濃度である第２導電型の部位（第３部位）を有するコレクタ領域を形成できる。
この半導体装置によると、ドリフト領域に接するコレクタ領域が第１部位よりも低不純物濃度の第２部位を有するため、オン状態において、コレクタ領域からドリフト領域への第２導電型キャリアの注入効率を低減できる。この結果、オン状態におけるドリフト領域のキャリアの蓄積量を低減できる。また、コレクタ領域が第１部位よりも低不純物濃度の第２部位を有するため、ターンオフ状態において、ドリフト領域からコレクタ領域への第１導電型キャリアの流出効率を向上できる。以上の作用によって、ターンオフさせたときにドリフト領域から両キャリアが無くなるまでの時間が短い半導体装置を製造することができる。即ち、ターンオフ時間が短い半導体装置を製造することができる。
しかも、この半導体装置のコレクタ領域は、第２部位よりも高不純物濃度の第３部位を備え、第３部位は第１部位及び第２部位と、コレクタ電極の間に位置している。よって、従来のように第２部位の裏面の全体が電極と接しており、第２部位と電極の間に第２部位よりも高不純物濃度の第３部位が設けられていない構成に比べて、オン電圧が低い半導体装置を製造することができる。
このように、この製造方法で製造する半導体装置の構成によると、ターンオフ時間を短くでき、しかも、オン電圧を低くできる。また、第１部位〜第３部位の厚さ、幅、不純物濃度を調整することで、所望のターンオフ特性（ターンオフ時間等）を容易に設定できるという効果も得られる。
【００２６】
この製造方法では、半導体基板の裏面の一部へ向けて光を照射する第２活性化工程を行っている。光の照射は保護膜を形成しなくても、局部的に行うことが可能である。よって、上記したコレクタ領域を形成するために、半導体基板の裏面に保護膜を形成し、その一部を除去して開口部を形成するという工程を行わなくてもよい。即ち、この製造方法によると、上記した構成のコレクタ領域を備える半導体装置を比較的簡単に製造できる。
【００２７】
イオン注入する工程では、半導体基板の裏面から所定の深さまでの領域のうち深い領域で低注入量となり、浅い領域で高注入量となるようにイオン注入することが好ましい。
このようにイオン注入すると、第３部位を第１部位よりも高不純物濃度にすることができるので、オン電圧をより低くできる。
【００２８】
イオン注入工程は、１回目のイオン注入工程と２回目のイオン注入工程を備えており、２回目のイオン注入工程では、１回目のイオン注入工程よりも短い飛程で多くのイオンを注入することが好ましい。
より具体的には、１回目のイオン注入工程では、飛程が０．２５μｍ以上で、注入量が１×１０^１１ｃｍ^−２〜１×１０^１５ｃｍ^−２となるように不純物をイオン注入し、２回目のイオン注入工程では、飛程が０．１５μｍ以下で、注入量が１×１０^１５ｃｍ^−２〜１×１０^１６ｃｍ^−２となるように不純物をイオン注入することが好ましい。
これは、ターンオフ時間が短く、しかも、オン電圧が低い半導体装置を製造するのに効果的なイオン注入の一つの態様を示したものである。
【００２９】
第１活性化工程では炉アニールを行ない、第３活性化工程では光照射を行うことが好ましい。
この製造方法では、炉アニールと光照射を併用しているので、炉アニールのみで不純物を活性化させる場合よりも、炉アニールの温度を低くできる。炉アニールの温度を低くできるため、高温の炉アニールで不純物を活性化させる場合に比べて、半導体基板へのダメージを小さくできる。
【００３０】
炉アニールの温度が、ゲート電極及びエミッタ電極の融点よりも低いことがより好ましい。
炉アニールと光照射を併用した場合、炉アニールの温度をゲート電極やエミッタ電極等の電極材料の融点よりも低くすることは比較的容易である。炉アニールの温度を電極材料の融点よりも低くできれば、炉アニールを行う前に半導体基板にゲート電極やエミッタ電極等の電極を形成しておくことが可能となる。このため、半導体装置の製造プロセスの自由度を高めることができる。
【００３１】
第２活性化工程及び第３活性化工程では、半導体基板の裏面にレーザ光を照射することが好ましい。
レーザー光はコヒーレンスが良く、波長や位相がよく揃っているので、レーザ光を照射すると、不純物の活性化を良好に行える。
また、レーザ光は指向性が鋭いので、局部的に照射することが容易である。このため、第１部位と第２部位の境界を明瞭にできる。図１０に示す従来のＩＧＢＴでは、開口部に近い拡散領域を高不純物濃度の第１部位８とし、開口部から遠い拡散領域を低不純物濃度の第２部位１０としている。このため、第１部位８と第２部位１０の境界が明瞭でなく、この結果、製造されたＩＧＢＴ間で特性のばらつきが大きいという問題があった。これに対し、本発明によれば、第１部位と第２部位の境界を明瞭にできるので、製造された半導体装置間の特性のばらつきを小さくできる。
【００３２】
第２活性化工程で半導体基板の裏面に照射するレーザ光の波長は、第１活性化工程で半導体基板の裏面に照射するレーザ光の波長よりも短いことが好ましい。
このように、波長の長い光と短い光を使い分けることで、裏面から所定の深さに至る領域のうち深い領域と、それよりも浅い領域の不純物を簡単な方法でかつ良好に活性化できる。
【００３３】
【発明の実施の形態】
（第１実施例）図１に第１実施例のＩＧＢＴの断面図を示す。このＩＧＢＴは、ｎ^＋型エミッタ領域１２２と、ｐ型ベース領域１０４と、ｎ⁻型ドリフト領域１１６と、ｐ型コレクタ領域１０６と、ゲート絶縁膜１１８で覆われたゲート電極１２０と、エミッタ電極１０２と、コレクタ電極１１４等を備えている。
ｐ型ベース領域１０４は、ｐ⁻型の第１ベース部位１０４ａと、ｐ^＋型の第２ベース部位１０４ｂを有する。ｐ⁻型の第１ベース部位１０４ａの不純物濃度は、約１×１０^１７ｃｍ^−３である。ｐ^＋型の第２ベース部位１０４ｂの不純物濃度は、約１×１０^１９ｃｍ^−３である。このように、第２ベース部位１０４ｂは、第１ベース部位１０４ａよりも高不純物濃度である。第１ベース部位１０４ａの厚さは約４μｍである。第２ベース部位１０４ｂの厚さは約１μｍである。ｎ⁻型ドリフト領域１１６の不純物濃度は約１×１０^１４ｃｍ^−３であり、低濃度であり、高抵抗領域となっている。ｎ⁻型ドリフト領域１１６の厚さは約１００μｍである。ｎ^＋型エミッタ領域１２２の不純物濃度は約１×１０^２０ｃｍ^−３であり、厚さは約１μｍである。
【００３４】
ｐ型コレクタ領域１０６は第１部位１０８、第２部位１１０、第３部位１１２を有する。ｐ^＋型の第１部位１０８の不純物濃度は、約１×１０^１８ｃｍ^−３〜１×１０^１９ｃｍ^−３である。ｐ⁻型の第２部位１１０の不純物濃度は、約１×１０^１７ｃｍ^−３〜１×１０^１８ｃｍ^−３である。ｐ^＋＋型の第３部位１１２の不純物濃度は、約１×１０^１９ｃｍ^−３〜１×１０^２０ｃｍ^−３である。このように、第２部位１１０は第１部位１０８よりも低不純物濃度である。第３部位１１２は第１部位１０８よりも高不純物濃度である。第１部位１０８と第２部位１１０の厚さは約０．５μｍである。第３部位１１２の厚さは約０．１μｍである。第１部位１０８〜第３部位１１２の厚さは自由に調整可能であるが、第３部位１１２の厚さを０．１μｍ以下にすると、ターンオフ時間を長くすることなく、コレクタ電極１１４との接触抵抗を低くできる。
【００３５】
ｐ^＋型の第２ベース部位１０４ｂの裏面は、ｐ⁻型の第１ベース部位１０４ａの表面の一部に接している。ｐ⁻型の第１ベース部位１０４ａの表面の残りの部分は、ｎ^＋型エミッタ領域１２２の裏面に接している。ｎ^＋型エミッタ領域１２２の右側面は、ｐ^＋型の第２ベース部位１０４ｂの左側面に接している。エミッタ電極１０２の裏面は、ｎ^＋型エミッタ領域１２２の表面の一部とｐ^＋型の第２ベース部位１０４ｂの表面に接している。
【００３６】
ｐ⁻型の第１ベース部位１０４ａの裏面はｎ⁻型ドリフト領域１１６の表面の一部に接している。ｎ⁻型ドリフト領域１１６の表面の残りの部分は、ゲート絶縁膜１１８に接している。また、ｐ⁻型の第１ベース部位１０４ａとｎ^＋型エミッタ領域１２２の左側面は、ゲート絶縁膜１１８に接している。ゲート絶縁膜１１８は、ゲート電極１２０を覆っている。このように、ｐ⁻型の第１ベース部位１０４ａは、ｎ⁻型ドリフト領域１１６とｎ^＋型エミッタ領域１２２の間に位置する部分Ａを有する。また、ゲート電極１２０は、ゲート絶縁膜１１８を介してｐ型ベース領域１０４の前記部分Ａと隣合っている。
【００３７】
ｎ⁻型ドリフト領域１１６の裏面は、第１部位１０８と第２部位１１０の表面に接している。第１部位１０８の左側面は、第２部位１１０の右側面に接している。第１及び第２部位１０８、１１０の裏面は、第３部位１１２の表面に接している。このように、第１部位１０８と第２部位１１０は、ｎ⁻型ドリフト領域１１６と第３部位１１２の間に位置する。第３部位１１２の裏面は、コレクタ電極１１４の表面に接している。
【００３８】
第１実施例のＩＧＢＴの動作を説明する。ｎ^＋型エミッタ領域１２２に対してｐ型コレクタ領域１０６が正の電位となるような電圧を印加した状態で、ゲート電極１２０に所定の正電圧を印加する。すると、ｐ型ベース領域１０４の前記部分Ａにｎ型チャネルが形成され、ＩＧＢＴがターンオン状態となる。ターンオン状態とそれに続く定常的なオン状態では、ｐ型コレクタ領域１０６からｎ⁻型ドリフト領域１１６へ正孔が注入される。ｎ⁻型ドリフト領域１１６に注入された正孔は、ｎ^＋型エミッタ領域１２２から電子を引き付ける。この結果、ｎ⁻型ドリフト領域１１６の電子密度が上昇し、ｎ⁻型ドリフト領域１１６の抵抗が大きく低減するという伝導度変調効果が生じる。この結果、オン電圧が低減される。
【００３９】
一方、ゲート電極１２０にゼロ又は負の電圧を印加すると、ｐ型ベース領域１０４の前記部分Ａからｎ型チャネルが消失し、ＩＧＢＴがターンオフ状態となる。ターンオフ状態では、ｎ⁻型ドリフト領域１１６中の正孔は、ｐ型ベース領域１０４へ流出し、さらにはエミッタ電極１０２へ流出する。ｎ⁻型ドリフト領域１１６中の電子は、ｐ型コレクタ領域１０６へ流出し、さらにはコレクタ電極１１４へ流出する。あるいは、ｎ⁻型ドリフト領域１１６中の正孔と電子は、ｎ⁻型ドリフト領域１１６中で再結合して消滅する。ｎ⁻型ドリフト領域１１６中に蓄積された正孔と電子が流出あるいは消滅して無くなった時点で、ターンオフ状態が終了する。ターンオフ状態が終了すると、定常的なオフ状態となる。
【００４０】
第１実施例のＩＧＢＴでは、ｐ型コレクタ領域１０６は、ｐ^＋型の第１部位１０８よりも低不純物濃度のｐ⁻型の第２部位１１０を有する。よって、オン状態において、ｐ型コレクタ領域１０６からｎ⁻型ドリフト領域１１６への正孔の注入効率を低減できる。この結果、オン状態におけるｎ⁻型ドリフト領域１１６の正孔と電子の蓄積量を低減できる。また、ｐ型コレクタ領域１０６は、低不純物濃度のｐ⁻型の第２部位１１０を有するため、ターンオフ状態において、ｎ⁻型ドリフト領域１１６からｐ型コレクタ領域１０６への電子の流出効率を向上できる。この電子は、オン状態の時に上記した正孔に引き付けられてｎ⁻型ドリフト領域１１６に蓄積されたものである。以上の作用によって、ターンオフさせたときにｎ⁻型ドリフト領域１１６から正孔と電子が無くなるまでの時間を短くできる。即ち、ターンオフ時間を短くできる。
【００４１】
しかも、このＩＧＢＴのｐ型コレクタ領域１０６は、第１部位１０８よりも高不純物濃度の第３部位１１２を備え、その第３部位１１２とｎ⁻型ドリフト領域１１６の間に第１部位１０８と第２部位１１０を設け、その第３部位１１２をコレクタ電極１１４に接触させる構造としている。よって、第３部位に比べると低不純物濃度の第１部位と第２部位をコレクタ電極に接触させる図１０の従来のＩＧＢＴに比べて、ｐ型コレクタ領域１０６とコレクタ電極１１４との接触抵抗を小さくできる。このため、オン電圧を低くできる。ターンオフ時間を短くすることでオン電圧が上昇してしまうというトレードオフの関係を改善できる。
【００４２】
このように第１実施例のＩＧＢＴによると、オン電圧が小さいという伝導度変調型の半導体装置の大きなメリットをほとんど損なわずに、ターンオフ時間を短くできる。また、第１部位１０８〜第３部位１１２の厚さ、幅、不純物濃度を調整することで、所望のターンオフ特性（ターンオフ時間等）を容易に設定できるという効果も得られる。
【００４３】
第１実施例のＩＧＢＴの製造方法を図２〜図８を参照して説明する。図２〜図８の半導体基板は、便宜上、図１に示すＩＧＢＴを逆さにした状態で示している。
まず、図２に示すように、半導体基板に不純物をイオン注入すること等によって、ｎ⁻型領域（後にｎ⁻型ドリフト領域１１６とｐ型コレクタ領域１０６になる領域）１２８と、ｐ型ベース領域１０４と、ｎ^＋型エミッタ領域１２２を形成する。また、半導体基板にトレンチを形成した後、そのトレンチの側面と底面に沿って、シリコン酸化膜からなる薄膜状のゲート絶縁膜１１８を形成する。その後、そのトレンチ内にポリシリコン等からなるゲート電極１２０を積層する。また、ｎ^＋型エミッタ領域１２２とｐ^＋型の第２ベース部位１０４ｂの表面に接するエミッタ電極１０２を形成する。この結果、図２に示すような状態となる。
【００４４】
次に、図２に示すように、半導体基板の裏面（図示上面）からｎ型領域１２８に、飛程が約０．３μｍで、注入量が約１×１０^１３ｃｍ^−２〜１×１０^１４ｃｍ^−２又はキャリア濃度が約１×１０^１７ｃｍ^−３〜１×１０^１８ｃｍ^−３となるようにボロンイオン（Ｂ^＋）を注入する。この結果、図３に示すようなイオン注入領域１３０が形成される。
次に、図３に示すように、飛程が約０．１μｍで、注入量が約１×１０^１５ｃｍ^−２〜１×１０^１６ｃｍ^−２又はキャリア濃度が約１×１０^１９ｃｍ^−３〜１×１０^２０ｃｍ^−３となるように二フッ化ボロンイオン（ＢＦ_２ ^＋）を注入する。このように、２回目のイオン注入は１回目のイオン注入よりも、飛程が短く、注入量が大きくなるようにする。
【００４５】
この結果、図４の左側の半導体基板には、図４の右側のグラフに示すような不純物プロファイルが形成される。図４のグラフのＤ１とＤ２はそれぞれ、１回目のイオン注入時の飛程（約０．３μｍ）と、２回目のイオン注入時の飛程（約０．１μｍ）である。図４のグラフのＮ１とＮ２はそれぞれ、上記した１回目のイオン注入時の注入量と２回目のイオン注入時の注入量である。
図４の左側の半導体基板の符号１３２の領域は、不純物が低注入量の所定深さ領域である。符号１３４の領域は、不純物が高注入量であって、上記した所定深さ領域よりも浅い領域である。但し、イオン注入しただけの状態での不純物は、電気的に活性な、いわゆるキャリアとしてはほとんど働いていない。
【００４６】
そこで、図５に示すように、電気炉アニール（熱処理の一例）を実施する。上記したように、この時点では既にゲート電極１２０やエミッタ電極１０２は形成済みである。よって、これらの電極材料の融点よりも低い温度でアニールする必要がある。これらの電極材料は主にアルミニウム（Ａｌ）を用いている。このため、アルミニウムの融点（６６０℃）よりも高い温度ではアニールできない。よって、６００℃以下でアニールすることが好ましい。アルミニウムと半導体基板の材料であるシリコンの間で発生するスパイク現象等を抑制するために、約３５０℃〜４５０℃でアニールすることがより好ましい。本実施例では約４００℃でアニールしている。しかし、約４００℃のアニールでは、イオン注入した不純物の電気的な活性化率はそれ程向上していない。この状態では、所定深さ領域１３２とそれよりも浅い領域１３４の活性化している不純物濃度は約１×１０^１７ｃｍ^−３〜１×１０^１８ｃｍ^−３である。
【００４７】
次に、不純物の活性化率をより向上させるため、光照射を行う。本実施例では、光学系を調整することでビーム形状を矩形や線状に整形し、図６に示すように、半導体基板の裏面（図示上面）に局部的にレーザアニールを行う。局部的にレーザアニールを行うときは、半導体基板の裏面から０．５μｍ程度までの不純物を活性化する。即ち、所定深さ領域１３２までの不純物を活性化する。よって、ＹＡＧレーザ（波長５３０ｎｍ）等の波長が比較的長いレーザを用いることが好ましい。この結果、図７に示すように、不純物の活性率が向上した高不純物濃度の領域１０８を局部的に形成できる。この領域はｐ^＋型の第１部位１０８となる領域である。このｐ^＋型の第１部位１０８を形成すると、その第２部位１１０と隣接するｐ⁻型の第２部位１１０も結果的に形成される。第１部位１０８の不純物濃度は約１×１０^１８ｃｍ^−３〜１×１０^１９ｃｍ^−３である。第２部位１１０の不純物濃度はそれよりも低く、上記した電気炉アニールにより活性化した不純物濃度（約１×１０^１７ｃｍ^−３〜１×１０^１８ｃｍ^−３）である。
【００４８】
次に、図７に示すように、エキシマレーザ（ＸｅＣｌ：波長３０８ｎｍ）等の波長が比較的短いレーザを用いて、半導体基板の裏面（図示上面）全体にレーザアニールを行う。この場合、半導体基板の裏面から浅い領域１３４の不純物のみを活性化したいので、波長が比較的短いレーザを用いればよい。この結果、図８に示すように、不純物の活性化率がさらに向上した高不純物濃度の領域１１２を形成できる。この領域はｐ^＋＋型の第３部位１１２となる領域である。第３部位１１２の不純物濃度は、約１×１０^１９ｃｍ^−３〜１×１０^２０ｃｍ^−３となる。そして、半導体基板の裏面に第３部位１１２に接するようにアルミニウムを成膜して、コレクタ電極１１４を形成する。この結果、第１実施例のＩＧＢＴが製造される。
【００４９】
この製造方法では、半導体基板の裏面の一部に向けて光を照射する工程を行っている。光の照射は保護膜を形成しなくても、局部的に行うことが可能である。よって、上記したｎ⁻型ドリフト領域１１６とｐ型コレクタ領域１０８を形成するために、半導体基板の裏面に保護膜を形成し、その一部を除去して開口部を形成するという工程を行わなくてもよい。即ち、この製造方法によると、第１実施例のＩＧＢＴを比較的簡単に製造できる。
【００５０】
この製造方法では、電気炉アニール（熱処理）と光照射を併用しているので、電気炉アニールのみで不純物を活性化させる場合よりも、電気炉アニールの温度を低くできる。電気炉アニールの温度を低くできるため、高温の電気炉アニールで不純物を活性化させる場合に比べて、半導体基板へのダメージを小さくできる。また、電気炉アニールの温度をゲート電極１２０とエミッタ電極１０２を構成するアルミニウムの融点（６６０℃）よりも低くしているので、電気炉アニールを行う前に半導体基板にゲート電極１２０やエミッタ電極１０２等の電極を形成できる。このため、ＩＧＢＴの製造プロセスの自由度を高めることができる。
【００５１】
この製造方法ではレーザ光を照射している。レーザー光はコヒーレンスが良く、波長や位相がよく揃っているので、レーザ光を照射すると、不純物の活性化を良好に行える。また、レーザ光は指向性が鋭いので、局部的に照射することが容易である。このため、第１部位１０８と第２部位１１０の境界を明瞭にできる。このため、製造されたＩＧＢＴ間の特性のばらつきを小さくできる。
図６等に示す所定深さ領域１３２の不純物を活性化させるために波長の長いレーザ光を照射し、それよりも浅い領域１３４の不純物を活性化させるために波長の短いレーザ光を照射している。このように、波長の長いレーザ光と短いレーザ光を使い分けることで、所定深さ領域１３２とそれよりも浅い領域１３４の不純物を簡単な方法でかつ良好に活性化できる。
【００５２】
（第２実施例）図９に第２実施例のＩＧＢＴの断面図を示す。このＩＧＢＴは、新たにｎ^＋型バッファ領域１１５を備え、また、ｎ⁻型ドリフト領域１１７の厚さが第１実施例のｎ⁻型ドリフト領域１１６よりも薄い点で、第１実施例のＩＧＢＴと異なる。ｎ⁻型ドリフト領域１１７の厚さは、約８０μｍである。ｎ^＋型バッファ領域１１５の厚さは約１５μｍであり、不純物濃度は約１×１０^１７ｃｍ^−３である。ｎ^＋型バッファ領域１１５の表面はｎ⁻型ドリフト領域１１７の裏面に接している。ｎ^＋型バッファ領域１１５の裏面は第１部位１０８と第２部位１１０の表面に接している。
【００５３】
第２実施例のＩＧＢＴでは、高不純物濃度のｎ^＋型バッファ領域１１５を設けているので、オン状態においてｐ型コレクタ領域１０６からｎ⁻型ドリフト領域１１７への正孔の注入効率をより低減できる。この結果、オン状態におけるｐ型コレクタ領域１０６の正孔と電子の蓄積量をより低減できるため、ターンオフ時間をより短くできる。また、ｎ^＋型バッファ領域１１５を設けているので、オフ状態の時にｐ型ベース領域１０４からｎ⁻型ドリフト領域１１７に成長する空乏層がｐ型コレクタ領域１０６まで達し、ｐ型領域１０４、１０６同士が空乏層を介して繋がってしまうパンチスルー現象の発生を抑制できる。よって、本実施例のようにｎ⁻型ドリフト領域１１７の厚さが薄い構造を採用することが可能となる。
第２実施例はパンチスルー型のＩＧＢＴであり、ｎ⁻型ドリフト領域１１７の厚さが薄く、ターンオフ時間がより短いので、高速スイッチング用に適している。これに対し、第１実施例はノンパンチスルー型のＩＧＢＴであり、ｎ⁻型ドリフト領域１１６の厚さが比較的厚いので、高耐圧用に適している。
【００５４】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
（１）例えば、第１実施例では、図１に示すように、ｐ^＋型の第１部位１０８とｐ⁻型の第２部位１１０の両方がｎ⁻型ドリフト領域１１６に接しているが、第１部位１０８と第２部位１１０のいずれかがｎ⁻型ドリフト領域１１６に接している構成でもよい。
また、第１及び第２実施例では、ｐ^＋型の第１部位１０８とｐ⁻型の第２部位１１０の両方がｐ^＋＋型の第３部位１１２に接しているが、第１部位１０８と第２部位１１０のいずれかが第３部位１１２に接している構成であってもよい。
上記の構成例としては、例えば第１部位１０８が第２部位１１０の外周の少なくとも一部を取囲むような構成であってもよいし、その第１部位１０８と第２部位１１０を入換えた構成であってもよい。
（２）第２実施例に示すように、第１部位１０８と第２部位１１０がｎ⁻型ドリフト領域１１６に直接に接しておらず、第１部位１０８及び第２部位１１０と、ｎ⁻型ドリフト領域１１６の間に他の領域が介在している構成であってもよい。第１部位１０８及び第２部位１１０と、第３部位１１２が直接に接しておらず、第１部位１０８及び第２部位１１０と、第３部位１１２の間に他の部位が介在している構成であってもよい。
（３）第１及び第２実施例では、第３部位１１２の裏面とコレクタ電極１１４の表面が接する構成となっているが、第１部位１０８及び／又は第２部位１１０の裏面の一部がコレクタ電極１１４の表面の一部と接していてもよい。
（４）第１及び第２実施例では、第３部位１１２とコレクタ電極１１４が接しているが、第３部位１１２とコレクタ電極１１４の間に他の領域が介在していてもよい。
（５）上記（１）〜（４）を上位概念的に表現すると、要するに、第１部位１０８及び第２部位１１０が、ｎ⁻型ドリフト領域１１６と第３部位１１２の間に位置し、第３部位１１２が第１部位１０８及び第２部位１１０とコレクタ電極１１４の間に位置している構成であればよい。ここでいう「第１部位」「第２部位」等は第１部位の全体、第２部位の全体である必要はなく、第１部位の一部、第２部位の一部であってもよい。
【００５５】
（６）第１及び第２実施例では、第３部位１１２は第１部位１０８よりも高不純物濃度になっているが、第３部位１１２と第１部位１０８の不純物濃度は等しくてもよく、さらには、第３部位１１２が第１部位１０８よりも低不純物濃度であってもよい。要するに、第１部位１０８と第３部位１１２が第２部位１１０よりも高不純物濃度であればよい。
（７）上記実施例では半導体装置の例としてＩＧＢＴを例にして説明しているが、本発明の適用範囲はこれに限られない。例えば、サイリスタ（例えばＧＴＯ（Gate Turn Off）サイリスタや、ＭＯＳゲート型サイリスタ）にも本発明を適用できる。
（８）上記実施例ではトレンチゲート型の半導体装置について説明しているが、プレーナゲート型等の半導体装置についても勿論、本発明を適用できる。
【００５６】
（９）上記実施例ではレーザ光を照射しているが、せん光等を照射してもよい。
（１０）上記実施例では、イオン注入と光照射を２回ずつ行っているが、イオン注入と光照射の回数に限定はなく、３回以上に分けて行ってもよい。また、熱処理（電気炉アニール）に代えて光照射を行ってもよい。また、２回目の光照射に代えて熱処理を行うことも可能である。
（１１）熱処理は電気炉アニールに代えて、他の熱発生手段を用いて行ってもよいのは勿論である。
（１２）上記実施例では、レーザ光を照射して不純物濃度の異なる第１部位１０８〜第３部位１１２を形成している。しかし、例えば以下の（ａ）〜（ｄ）のような製造方法で製造してもよい。（ａ）半導体基板の裏面全体から所定深さ領域に達するイオン注入を行う。（ｂ）半導体基板の一部にマスクをして第１部位１０８となる領域にイオン注入を行う。（ｃ）半導体基板の裏面全体から所定深さ領域よりも浅い第３部位１１２となる領域にイオン注入を行う。（ｄ）熱処理を行い、イオン注入した不純物を活性化する。
即ち、特許請求の範囲に記載の製造方法は、特許請求の範囲に記載の半導体装置の一つの態様の特に好ましい製造方法を示したものであり、本発明に係る半導体装置は、様々な製造方法で製造することができる。
【００５７】
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【図面の簡単な説明】
【図１】第１実施例のＩＧＢＴの断面図を示す。
【図２】第１実施例のＩＧＢＴの製造工程の一部を示す（１）。
【図３】第１実施例のＩＧＢＴの製造工程の一部を示す（２）。
【図４】第１実施例のＩＧＢＴの製造工程の一部を示す（３）。
【図５】第１実施例のＩＧＢＴの製造工程の一部を示す（４）。
【図６】第１実施例のＩＧＢＴの製造工程の一部を示す（５）。
【図７】第１実施例のＩＧＢＴの製造工程の一部を示す（６）。
【図８】第１実施例のＩＧＢＴの製造工程の一部を示す（７）。
【図９】第２実施例のＩＧＢＴの断面図を示す。
【図１０】従来のＩＧＢＴの断面図を示す。
【符号の説明】
１０２：エミッタ電極
１０４：ｐ型ベース領域
１０６：ｐ型コレクタ領域
１０８：ｐ^＋型の第１部位
１１０：ｐ⁻型の第２部位
１１２：ｐ^＋＋型の第３部位
１１４：コレクタ電極
１１６：ｎ⁻型ドリフト領域
１２０：ゲート電極
１２２：ｎ^＋型エミッタ領域[0001]
BACKGROUND OF THE INVENTION
  The present invention relates to a semiconductor device.ofIt relates to a manufacturing method.
[0002]
[Prior art]
Semiconductor devices are used for various purposes. Among them, there are semiconductor devices intended for switching. As an example of such a semiconductor device, there is an insulated gate bipolar transistor (hereinafter referred to as “IGBT” as appropriate). The IGBT is used for the purpose of controlling or converting electric power by switching. The IGBT is also called a conductivity modulation type MOSFET. In a normal MOSFET, the drain region and the drift region have the same conductivity type, whereas the IGBT has a conductivity type in which the collector region (corresponding to the drain region) and the drift region are opposite.
[0003]
Japanese Patent No. 2663679 discloses an example of an IGBT. FIG. 10 shows a cross-sectional view of the IGBT described in this publication. This IGBT is n⁺Type emitter region 22, p type base region 4, n⁻A type drift region 16, a p-type collector region 6, a gate electrode 20 covered with a gate insulating film 18, an emitter electrode 2, and a collector electrode 14 are provided.
The p-type base region 4 is n⁻Type drift region 16 and n⁺A portion A is located between the mold emitter regions 22. The gate electrode 20 is adjacent to the portion A of the p-type base region 4 through the gate insulating film 18. The emitter electrode 2 is n⁺It is in contact with the type emitter region 22 and the p-type base region 4.
The p-type collector region 6 has a first portion 8 and a second portion 10. The second portion 10 has a lower impurity concentration than the first portion 8. p⁺The first part 8 of the mold is n⁻Adjacent to the mold drift region 16. p⁻The second part 10 of the mold is p⁺It is selectively formed in the first part 8 of the mold. The first part 8 and the second part 10 are in contact with the collector electrode 14.
[0004]
First, a general operation of the IGBT will be described with reference to FIG. n⁺A predetermined positive voltage is applied to the gate electrode 20 with a voltage applied to the p-type collector region 6 so that the p-type collector region 6 has a positive potential. As a result, an n-type channel is formed in the portion A of the p-type base region 4, and the IGBT is turned on. In the turn-on state and the subsequent steady on-state, the p-type collector region 6 to n⁻Holes are injected into the type drift region 16. n⁻The holes injected into the type drift region 16 are n⁺Electrons are attracted from the mold emitter region 22. As a result, n⁻The electron density of the type drift region 16 increases and n⁻A conductivity modulation effect that the resistance of the drift region 16 is greatly reduced occurs. As a result, the on-voltage is reduced.
[0005]
On the other hand, when a zero or negative voltage is applied to the gate electrode 20, the n-type channel disappears from the portion A of the p-type base region 4, and the IGBT is turned off. In the turn-off state, n⁻Holes in the type drift region 16 flow out to the p-type base region 4 and further flow out to the emitter electrode 2. n⁻The electrons in the type drift region 16 flow out to the p-type collector region 6 and further flow out to the collector electrode 14. Or n⁻Holes and electrons in the drift region 16 are n⁻Recombination in the mold drift region 16 disappears. n⁻The turn-off state ends when the holes and electrons accumulated in the drift region 16 flow out or disappear. When the turn-off state ends, a steady off state is obtained.
[0006]
As described above, the IGBT has a great merit that the on-voltage can be reduced compared to a normal MOSFET by making the collector region 6 and the drift region 16 have opposite conductivity types (p-type and n-type in this example). . However, there is a problem that a structure that is a merit in the on state is a demerit in the turn-off state. That is, in the turn-off state, n⁻There is a problem that it takes time for electrons and holes accumulated in the drift region 16 to flow out or disappear, resulting in a long turn-off time. As described above, in the IGBT, there is a trade-off relationship that when the on-voltage is reduced, the turn-off time becomes long.
[0007]
In the conventional typical IGBT, the p-type collector region 6 is p.⁺It is comprised only from the site | part corresponding to the 1st site | part 8 of a type | mold. Therefore, the impurity concentration of the entire collector region 6 is relatively high. Therefore, in the on state, the p-type collector region 6 to n⁻The hole injection efficiency into the type drift region 16 was high. As a result, n in the ON state⁻The accumulated amount of holes and electrons in the type drift region 16 was large. In the turn-off state, n⁻Electron outflow efficiency from the type drift region 16 to the p type collector region 6 was low. As a result, the turn-off time was long.
[0008]
On the other hand, according to the IGBT described in the above publication, the p-type collector region 6 has p⁺Not only the first portion 8 of the mold but also p having a low impurity concentration⁻It also has a second part 10 of the mold. Therefore, in the on state, the p-type collector region 6 to n⁻The efficiency of hole injection into the drift region 16 can be reduced. As a result, n in the ON state⁻The accumulated amount of holes and electrons in the drift region 16 can be reduced. In addition, p having a low impurity concentration⁻Since it has the second part 10 of the mold, in the turn-off state, n⁻Electron outflow efficiency from the type drift region 16 to the p type collector region 6 can be improved. Therefore, the turn-off time can be shortened.
[0009]
The manufacturing method of IGBT described in the above publication will be described. In order to form the p-type collector region 6 having the above structure, first, a protective film is formed on the entire back surface (lower surface in the drawing) of the semiconductor substrate. A part of the protective film is removed to form an opening. A plurality of openings are formed at intervals in the vicinity of the region where the first part 8 is to be formed. Deep diffusion of impurities is performed from these openings. As a result, since the diffusion region near the opening has a high impurity concentration, p⁺A first part 8 of the mold is formed. Since the diffusion region far from the opening has a low impurity concentration, p⁻A second part 10 of the mold is formed. Note that diffusion regions far from the opening overlap each other, and this region is p.⁻This is the second part 10 of the mold.
[0010]
[Problems to be solved by the invention]
According to the IGBT described in the above publication, although the turn-off time can be shortened, the contact resistance increases between the second portion 10 having a low impurity concentration and the collector electrode 14. For this reason, there has been a problem that the on-voltage becomes high.
In addition, according to the above-described manufacturing method, it is necessary to form a protective film, remove a part of the protective film to form an opening, and implement deep diffusion of impurities, which complicates the manufacturing process. There was a problem.
These problems are not problems that occur only in the IGBT but can also occur in other semiconductor devices for switching, such as thyristors.
[0011]
  The present invention relates to a semiconductor device having a short turn-off time and a low on-voltage.The ratioThe purpose is to realize a manufacturing method that can be manufactured relatively easily.The
[0023]
[Means for solving the problem, operation and effect]
  The present inventionEyesA method of manufacturing a semiconductor device to achieve the targetA step of forming a second conductivity type collector region on the back surface of the first conductivity type semiconductor substrate is provided. The collector region forming process isSemiconductor substrateIn the area from the back to the specified depthIons of second conductivity type impurities are implantedAn ion implantation step and the second conductivity type included in the region up to the predetermined depth.ImpuritiesUp to a predetermined activation rateactivationAnd a part of the second conductivity type impurity contained in a region from a part of the back surface of the semiconductor substrate to the predetermined depth. And a second activation type included in a region shallower than the predetermined depth from the back surface of the semiconductor substrate, and a second activation step of activating the active substrate to an activation rate higher than the predetermined activation rate. A third activation step of further activating the impurity and activating the impurity to an activation rate higher than the predetermined activation rate.
The semiconductor device manufacturing method includes a base region process in which a second conductivity type impurity is ion-implanted from a surface of a first conductivity type semiconductor substrate to form a base region having a predetermined thickness from the surface, and a base region Forming an emitter region by ion-implanting a first conductivity type impurity from a part of the surface of the substrate, and forming a gate electrode facing the emitter region and the base region via an insulating film And an emitter electrode forming step of forming an emitter electrode in contact with the emitter region on the surface of the semiconductor substrate, and a collector electrode forming step of forming a collector electrode in contact with the collector region. In this case, the collector region forming step is preferably performed after the gate electrode forming step and the emitter electrode forming step.
[0024]
  Semiconductor substrateBack sideThe impurity of the second conductivity type ion-implanted from below has a low activation rate as it is. Therefore,First, by performing the first activation step, the region is reduced to a predetermined depth.ImpuritiesA process of activating up to a predetermined activation rate is performed.ThisLowA portion of the second conductivity type having an impurity concentration (referred to as a second portion) is almost formed.. Thereafter, a second activation step is performed to further activate impurities contained in a region from a part of the back surface to a predetermined depth,The impurity in the region adjacent to the second part is further activated, and a part having a higher impurity concentration than the second part (referred to as the first part) is almost formed.. After that, the third activation process is performed, and it is included in a region shallower than a predetermined depth from the back surface.When the treatment for activating the impurities is performed, the impurities in the regions adjacent to the first part and the second part are further activated, and a part having a higher impurity concentration than the second part (referred to as a third part) is formed. .
[0025]
  Thus, according to this manufacturing method, the semiconductor substrateIn the area from the back of the to the predetermined depth,First conductivity typeDrift regionA portion of the second conductivity type in contact with the second portion (second portion);Drift region andA second conductivity type part (first part) that is in contact with the second part and has a higher impurity concentration than the second part, and a second part that is in contact with the first and second parts and has a higher impurity concentration than the second part. Conductive type part (third part)Having a collector regionCan be formedThe
According to this semiconductor device, since the collector region in contact with the drift region has the second region having a lower impurity concentration than the first region, the efficiency of injecting the second conductivity type carriers from the collector region to the drift region is reduced in the on state. it can. As a result, the amount of accumulated carriers in the drift region in the on state can be reduced. In addition, since the collector region has the second region having a lower impurity concentration than the first region, the outflow efficiency of the first conductivity type carriers from the drift region to the collector region can be improved in the turn-off state. With the above operation, it is possible to manufacture a semiconductor device having a short time until both carriers disappear from the drift region when turned off. That is, a semiconductor device with a short turn-off time can be manufactured.
In addition, the collector region of this semiconductor device includes a third region having a higher impurity concentration than the second region, and the third region is located between the first and second regions and the collector electrode. Therefore, as compared with the conventional configuration in which the entire back surface of the second part is in contact with the electrode, and the third part having a higher impurity concentration than the second part is not provided between the second part and the electrode, A semiconductor device with low on-voltage can be manufactured.
Thus, according to the configuration of the semiconductor device manufactured by this manufacturing method, the turn-off time can be shortened and the on-voltage can be lowered. Moreover, the effect that a desired turn-off characteristic (turn-off time etc.) can be easily set is also acquired by adjusting the thickness, width | variety, and impurity concentration of a 1st site | part-a 3rd site | part.
[0026]
  In this manufacturing method, the semiconductor substrateBack sideIrradiate part of the lightSecond activationThe process is performed. Irradiation with light can be performed locally without forming a protective film. Therefore, the aboveCollector areaTo form a semiconductor substrateOn the backThe step of forming the protective film and removing part of it to form the opening may not be performed. That is, according to this manufacturing method,Provided with the collector region of the above configurationSemiconductor devices can be manufactured relatively easily.
[0027]
  In the ion implantation process,Deep region of the region from the back surface of the semiconductor substrate to a predetermined depthWith low injection volume,It is preferable to perform ion implantation so that a high implantation amount can be obtained in a shallow region.Yes.
  When ion implantation is performed in this manner, the third region can be made to have a higher impurity concentration than the first region, so that the on-voltage can be further reduced.
[0028]
The ion implantation process includes a first ion implantation process and a second ion implantation process. In the second ion implantation process, a larger number of ions are implanted with a shorter range than the first ion implantation process. Is preferred.
  More specifically,1st timeIn the ion implantation process, the range is 0.25 μm or more and the implantation amount is 1 × 10.¹¹cm^-2~ 1x10¹⁵cm^-2Impurities are ion implanted so thatIn the second ion implantation process,The range is 0.15 μm or less, and the injection amount is 1 × 10¹⁵cm^-2~ 1x10¹⁶cm^-2Impurities are ion-implanted so thatIt is preferable.
  This shows one aspect of ion implantation effective for manufacturing a semiconductor device with a short turn-off time and a low on-voltage.
[0029]
  First activation processThenFurnace annealingDoThird activation processThen it is preferable to perform light irradiationYes.
  In this manufacturing method,Furnace annealingAnd light irradiation together,Furnace annealingThan just activating the impurities,Furnace annealingThe temperature can be lowered.Furnace annealingThe temperature of theFurnace annealingThus, the damage to the semiconductor substrate can be reduced as compared with the case of activating the impurities.
[0030]
  Furnace annealingThe temperature ofOf gate electrode and emitter electrodeMore preferably lower than the melting point.
Furnace annealingWhen combined with light irradiation,Furnace annealingIt is relatively easy to make the temperature of the electrode lower than the melting point of an electrode material such as a gate electrode or an emitter electrode.Furnace annealingIf the temperature can be lower than the melting point of the electrode material,Furnace annealingIt is possible to form electrodes such as a gate electrode and an emitter electrode on the semiconductor substrate before performing the steps. For this reason, the freedom degree of the manufacturing process of a semiconductor device can be raised.
[0031]
In the second activation process and the third activation process, on the back surface of the semiconductor substrateIt is preferable to irradiate with laser lightYes.
  Since laser light has good coherence and the wavelength and phase are well aligned, impurities can be activated well when irradiated with laser light.
  Further, since the directivity of the laser beam is sharp, it is easy to irradiate locally. For this reason, the boundary between the first part and the second part can be made clear. In the conventional IGBT shown in FIG. 10, the diffusion region close to the opening is the first portion 8 having a high impurity concentration, and the diffusion region far from the opening is the second portion 10 having a low impurity concentration. For this reason, the boundary of the 1st site | part 8 and the 2nd site | part 10 is not clear, As a result, there existed a problem that the dispersion | variation in a characteristic was large between manufactured IGBT. On the other hand, according to the present invention, since the boundary between the first part and the second part can be made clear, variation in characteristics between manufactured semiconductor devices can be reduced.
[0032]
It is preferable that the wavelength of the laser light irradiated on the back surface of the semiconductor substrate in the second activation step is shorter than the wavelength of the laser light irradiated on the back surface of the semiconductor substrate in the first activation step.
In this way, by selectively using light having a long wavelength and light having a short wavelength, impurities in a deep region and a shallower region among regions extending from the back surface to a predetermined depth can be activated in a simple manner and well.
[0033]
DETAILED DESCRIPTION OF THE INVENTION
First Embodiment FIG. 1 shows a cross-sectional view of an IGBT according to a first embodiment. This IGBT is n⁺Type emitter region 122, p type base region 104, n⁻A type drift region 116, a p-type collector region 106, a gate electrode 120 covered with a gate insulating film 118, an emitter electrode 102, a collector electrode 114, and the like are provided.
The p-type base region 104 is p⁻A first base portion 104a of the mold, p⁺It has a second base portion 104b of the mold. p⁻The impurity concentration of the first base portion 104a of the mold is about 1 × 10¹⁷cm^-3It is. p⁺The impurity concentration of the second base portion 104b of the mold is about 1 × 10¹⁹cm^-3It is. Thus, the second base portion 104b has a higher impurity concentration than the first base portion 104a. The thickness of the first base portion 104a is about 4 μm. The thickness of the second base portion 104b is about 1 μm. n⁻The impurity concentration of the type drift region 116 is about 1 × 10¹⁴cm^-3It is a low concentration and a high resistance region. n⁻The thickness of the mold drift region 116 is about 100 μm. n⁺The impurity concentration of the type emitter region 122 is about 1 × 10²⁰cm^-3And the thickness is about 1 μm.
[0034]
The p-type collector region 106 has a first part 108, a second part 110, and a third part 112. p⁺The impurity concentration of the first portion 108 of the mold is about 1 × 10¹⁸cm^-3~ 1x10¹⁹cm^-3It is. p⁻The impurity concentration of the second part 110 of the mold is about 1 × 10¹⁷cm^-3~ 1x10¹⁸cm^-3It is. p⁺⁺The impurity concentration of the third portion 112 of the mold is about 1 × 10¹⁹cm^-3~ 1x10²⁰cm^-3It is. Thus, the second portion 110 has a lower impurity concentration than the first portion 108. The third portion 112 has a higher impurity concentration than the first portion 108. The thickness of the 1st site | part 108 and the 2nd site | part 110 is about 0.5 micrometer. The thickness of the third portion 112 is about 0.1 μm. The thickness of the first part 108 to the third part 112 can be freely adjusted. However, when the thickness of the third part 112 is 0.1 μm or less, the contact with the collector electrode 114 is made without increasing the turn-off time. Resistance can be lowered.
[0035]
p⁺The back surface of the second base portion 104b of the mold is p⁻It is in contact with part of the surface of the first base portion 104a of the mold. p⁻The remaining portion of the surface of the first base portion 104a of the mold is n⁺It is in contact with the back surface of the mold emitter region 122. n⁺The right side surface of the type emitter region 122 is p⁺It is in contact with the left side surface of the second base portion 104b of the mold. The back surface of the emitter electrode 102 is n⁺Part of the surface of the emitter region 122 and p⁺It is in contact with the surface of the second base portion 104b of the mold.
[0036]
p⁻The back surface of the first base portion 104a of the mold is n⁻It is in contact with part of the surface of the mold drift region 116. n⁻The remaining part of the surface of the type drift region 116 is in contact with the gate insulating film 118. P⁻Mold first base sites 104a and n⁺The left side surface of the mold emitter region 122 is in contact with the gate insulating film 118. The gate insulating film 118 covers the gate electrode 120. Thus, p⁻The first base portion 104a of the mold is n⁻Type drift region 116 and n⁺Part A is located between mold emitter regions 122. The gate electrode 120 is adjacent to the portion A of the p-type base region 104 with the gate insulating film 118 interposed therebetween.
[0037]
n⁻The back surface of the mold drift region 116 is in contact with the surfaces of the first portion 108 and the second portion 110. The left side surface of the first part 108 is in contact with the right side surface of the second part 110. The back surfaces of the first and second parts 108 and 110 are in contact with the surface of the third part 112. Thus, the first part 108 and the second part 110 are n⁻It is located between the mold drift region 116 and the third portion 112. The back surface of the third portion 112 is in contact with the surface of the collector electrode 114.
[0038]
The operation of the IGBT of the first embodiment will be described. n⁺A predetermined positive voltage is applied to the gate electrode 120 in a state where a voltage is applied so that the p-type collector region 106 has a positive potential with respect to the type emitter region 122. Then, an n-type channel is formed in the portion A of the p-type base region 104, and the IGBT is turned on. In the turn-on state and the subsequent steady on-state, the p-type collector region 106 has n⁻Holes are injected into the type drift region 116. n⁻The holes injected into the type drift region 116 are n⁺Electrons are attracted from the mold emitter region 122. As a result, n⁻The electron density of the type drift region 116 increases and n⁻A conductivity modulation effect that the resistance of the drift region 116 is greatly reduced occurs. As a result, the on-voltage is reduced.
[0039]
On the other hand, when a zero or negative voltage is applied to the gate electrode 120, the n-type channel disappears from the portion A of the p-type base region 104, and the IGBT is turned off. In the turn-off state, n⁻The holes in the type drift region 116 flow out to the p-type base region 104 and further flow out to the emitter electrode 102. n⁻Electrons in the type drift region 116 flow out to the p-type collector region 106 and further flow out to the collector electrode 114. Or n⁻Holes and electrons in the drift region 116 are n⁻Recombination in the mold drift region 116 disappears. n⁻The turn-off state ends when the holes and electrons accumulated in the drift region 116 flow out or disappear. When the turn-off state ends, a steady off state is obtained.
[0040]
In the IGBT of the first embodiment, the p-type collector region 106 is p⁺P having a lower impurity concentration than the first portion 108 of the mold⁻It has a second part 110 of the mold. Therefore, in the on state, the n-type collector region 106 to n⁻The efficiency of hole injection into the type drift region 116 can be reduced. As a result, n in the ON state⁻The amount of accumulated holes and electrons in the drift region 116 can be reduced. The p-type collector region 106 has a low impurity concentration p.⁻In order to have the second part 110 of the mold, in the turn-off state, n⁻Electron outflow efficiency from the type drift region 116 to the p type collector region 106 can be improved. These electrons are attracted to the holes described above when in the on state, and n⁻Is accumulated in the drift region 116. As a result of the above action, n is turned off.⁻The time until the holes and electrons disappear from the type drift region 116 can be shortened. That is, the turn-off time can be shortened.
[0041]
In addition, the p-type collector region 106 of the IGBT includes a third portion 112 having a higher impurity concentration than the first portion 108, and the third portion 112 and n⁻A first part 108 and a second part 110 are provided between the mold drift regions 116, and the third part 112 is in contact with the collector electrode 114. Therefore, the contact resistance between the p-type collector region 106 and the collector electrode 114 is smaller than that of the conventional IGBT of FIG. it can. For this reason, the on-voltage can be lowered. By shortening the turn-off time, the trade-off relationship that the on-voltage increases can be improved.
[0042]
As described above, according to the IGBT of the first embodiment, the turn-off time can be shortened without substantially impairing the great merit of the conductivity modulation type semiconductor device that the on-voltage is small. Further, by adjusting the thickness, width, and impurity concentration of the first part 108 to the third part 112, an effect that a desired turn-off characteristic (turn-off time or the like) can be easily set is obtained.
[0043]
A manufacturing method of the IGBT of the first embodiment will be described with reference to FIGS. 2 to 8 are shown with the IGBT shown in FIG. 1 turned upside down for convenience.
First, as shown in FIG. 2, n is implanted by implanting impurities into the semiconductor substrate.⁻Type region (later n⁻Type drift region 116 and p-type collector region 106) 128, p-type base region 104, n⁺A mold emitter region 122 is formed. Further, after forming a trench in the semiconductor substrate, a thin gate insulating film 118 made of a silicon oxide film is formed along the side and bottom surfaces of the trench. Thereafter, a gate electrode 120 made of polysilicon or the like is stacked in the trench. N⁺Type emitter region 122 and p⁺An emitter electrode 102 is formed in contact with the surface of the second base portion 104b of the mold. As a result, the state shown in FIG. 2 is obtained.
[0044]
Next, as shown in FIG. 2, the range is about 0.3 μm and the implantation amount is about 1 × 10 6 from the back surface (the top surface in the drawing) of the semiconductor substrate to the n-type region 128.¹³cm^-2~ 1x10¹⁴cm^-2Or carrier concentration is about 1 × 10¹⁷cm^-3~ 1x10¹⁸cm^-3Boron ions (B⁺). As a result, an ion implantation region 130 as shown in FIG. 3 is formed.
Next, as shown in FIG. 3, the range is about 0.1 μm, and the injection amount is about 1 × 10.¹⁵cm^-2~ 1x10¹⁶cm^-2Or carrier concentration is about 1 × 10¹⁹cm^-3~ 1x10²⁰cm^-3Boron difluoride ion (BF₂ ⁺). In this way, the second ion implantation has a shorter range and a larger implantation amount than the first ion implantation.
[0045]
As a result, an impurity profile as shown in the graph on the right side of FIG. 4 is formed on the semiconductor substrate on the left side of FIG. D1 and D2 in the graph of FIG. 4 are a range at the time of the first ion implantation (about 0.3 μm) and a range at the time of the second ion implantation (about 0.1 μm), respectively. N1 and N2 in the graph of FIG. 4 are the implantation amount at the first ion implantation and the implantation amount at the second ion implantation, respectively.
The region denoted by reference numeral 132 in the left side semiconductor substrate in FIG. 4 is a predetermined depth region where impurities are implanted in a low amount. The region denoted by reference numeral 134 is a region having a high implantation amount of impurities and shallower than the above-described predetermined depth region. However, impurities in a state where ions are just implanted hardly work as electrically active so-called carriers.
[0046]
Therefore, as shown in FIG. 5, electric furnace annealing (an example of heat treatment) is performed. As described above, the gate electrode 120 and the emitter electrode 102 have already been formed at this point. Therefore, it is necessary to anneal at a temperature lower than the melting point of these electrode materials. These electrode materials mainly use aluminum (Al). For this reason, annealing cannot be performed at a temperature higher than the melting point of aluminum (660 ° C.). Therefore, it is preferable to anneal at 600 ° C. or lower. In order to suppress a spike phenomenon or the like generated between aluminum and silicon which is a material of the semiconductor substrate, it is more preferable to anneal at about 350 ° C. to 450 ° C. In this embodiment, annealing is performed at about 400 ° C. However, the annealing at about 400 ° C. does not improve the electrical activation rate of the ion-implanted impurities so much. In this state, the activated impurity concentration in the predetermined depth region 132 and the shallower region 134 is about 1 × 10 10.¹⁷cm^-3~ 1x10¹⁸cm^-3It is.
[0047]
Next, light irradiation is performed in order to further improve the impurity activation rate. In this embodiment, the beam shape is shaped into a rectangle or a line by adjusting the optical system, and laser annealing is locally performed on the back surface (upper surface in the drawing) of the semiconductor substrate as shown in FIG. When locally performing laser annealing, impurities up to about 0.5 μm from the back surface of the semiconductor substrate are activated. That is, the impurities up to the predetermined depth region 132 are activated. Therefore, it is preferable to use a laser having a relatively long wavelength, such as a YAG laser (wavelength 530 nm). As a result, as shown in FIG. 7, a high impurity concentration region 108 with improved impurity activity can be locally formed. This region is p⁺This is a region that becomes the first portion 108 of the mold. This p⁺When the first portion 108 of the mold is formed, p adjacent to the second portion 110 is formed.⁻A second part 110 of the mold is also formed as a result. The impurity concentration of the first portion 108 is about 1 × 10¹⁸cm^-3~ 1x10¹⁹cm^-3It is. The impurity concentration of the second portion 110 is lower than that, and the impurity concentration activated by the electric furnace annealing (about 1 × 10 10).¹⁷cm^-3~ 1x10¹⁸cm^-3).
[0048]
Next, as shown in FIG. 7, laser annealing is performed on the entire back surface (illustrated upper surface) of the semiconductor substrate using a laser having a relatively short wavelength such as an excimer laser (XeCl: wavelength 308 nm). In this case, since it is desired to activate only the impurities in the shallow region 134 from the back surface of the semiconductor substrate, a laser having a relatively short wavelength may be used. As a result, as shown in FIG. 8, a high impurity concentration region 112 with a further improved impurity activation rate can be formed. This region is p⁺⁺This is a region to be the third part 112 of the mold. The impurity concentration of the third portion 112 is about 1 × 10¹⁹cm^-3~ 1x10²⁰cm^-3It becomes. Then, a collector electrode 114 is formed by depositing aluminum on the back surface of the semiconductor substrate so as to be in contact with the third portion 112. As a result, the IGBT of the first embodiment is manufactured.
[0049]
In this manufacturing method, a step of irradiating light toward a part of the back surface of the semiconductor substrate is performed. Irradiation with light can be performed locally without forming a protective film. Therefore, the above n⁻In order to form the type drift region 116 and the p-type collector region 108, it is not necessary to perform a process of forming a protective film on the back surface of the semiconductor substrate and removing a part thereof to form an opening. That is, according to this manufacturing method, the IGBT of the first embodiment can be manufactured relatively easily.
[0050]
In this manufacturing method, since electric furnace annealing (heat treatment) and light irradiation are used in combination, the temperature of electric furnace annealing can be lowered as compared with the case where impurities are activated only by electric furnace annealing. Since the temperature of the electric furnace annealing can be lowered, damage to the semiconductor substrate can be reduced as compared with the case where the impurities are activated by high temperature electric furnace annealing. In addition, since the temperature of the electric furnace annealing is lower than the melting point (660 ° C.) of aluminum constituting the gate electrode 120 and the emitter electrode 102, the gate electrode 120 and the emitter electrode 102 are formed on the semiconductor substrate before the electric furnace annealing. Etc. can be formed. For this reason, the freedom degree of the manufacturing process of IGBT can be raised.
[0051]
In this manufacturing method, laser light is irradiated. Since laser light has good coherence and the wavelength and phase are well aligned, impurities can be activated well when irradiated with laser light. Further, since the directivity of the laser beam is sharp, it is easy to irradiate locally. For this reason, the boundary of the 1st site | part 108 and the 2nd site | part 110 can be made clear. For this reason, the dispersion | variation in the characteristic between manufactured IGBT can be made small.
A laser beam having a long wavelength is irradiated to activate the impurity in the predetermined depth region 132 shown in FIG. 6 and the like, and a laser beam having a short wavelength is irradiated to activate the impurity in the region 134 shallower than that. Yes. As described above, by selectively using the laser light having a long wavelength and the laser light having a short wavelength, impurities in the predetermined depth region 132 and the shallower region 134 can be activated in a simple manner and well.
[0052]
Second Embodiment FIG. 9 shows a cross-sectional view of an IGBT according to the second embodiment. This IGBT is a new n⁺A type buffer region 115, and n⁻The thickness of the drift region 117 is n in the first embodiment.⁻It differs from the IGBT of the first embodiment in that it is thinner than the type drift region 116. n⁻The thickness of the mold drift region 117 is about 80 μm. n⁺The thickness of the mold buffer region 115 is about 15 μm, and the impurity concentration is about 1 × 10 10.¹⁷cm^-3It is. n⁺The surface of the mold buffer region 115 is n⁻It is in contact with the back surface of the mold drift region 117. n⁺The back surface of the mold buffer region 115 is in contact with the surfaces of the first portion 108 and the second portion 110.
[0053]
In the IGBT of the second embodiment, n having a high impurity concentration.⁺Since the p-type buffer region 115 is provided, the p-type collector region 106 has n⁻The efficiency of hole injection into the type drift region 117 can be further reduced. As a result, the accumulated amount of holes and electrons in the p-type collector region 106 in the ON state can be further reduced, and the turn-off time can be further shortened. N⁺Since the p-type buffer region 115 is provided, the p-type base region 104 has n⁻It is possible to suppress the occurrence of a punch-through phenomenon in which the depletion layer growing in the type drift region 117 reaches the p-type collector region 106 and the p-type regions 104 and 106 are connected to each other through the depletion layer. Therefore, as in this embodiment, n⁻A structure in which the thickness of the mold drift region 117 is thin can be employed.
The second embodiment is a punch-through type IGBT, and n⁻Since the drift region 117 is thin and the turn-off time is shorter, it is suitable for high-speed switching. In contrast, the first embodiment is a non-punch through type IGBT, and n⁻Since the thickness of the mold drift region 116 is relatively large, it is suitable for high breakdown voltage.
[0054]
Specific examples of the present invention have been described in detail above, but these are merely examples and do not limit the scope of the claims. The technology described in the claims includes various modifications and changes of the specific examples illustrated above.
(1) For example, in the first embodiment, as shown in FIG.⁺Mold first part 108 and p⁻Both second parts 110 of the mold are n⁻The first region 108 or the second region 110 is n in contact with the mold drift region 116.⁻The structure may be in contact with the mold drift region 116.
In the first and second embodiments, p⁺Mold first part 108 and p⁻Both second sites 110 of the mold are p⁺⁺Although it is in contact with the third part 112 of the mold, either the first part 108 or the second part 110 may be in contact with the third part 112.
For example, the first part 108 may surround at least a part of the outer periphery of the second part 110, or the first part 108 and the second part 110 may be interchanged. It may be a configuration.
(2) As shown in the second embodiment, the first part 108 and the second part 110 are n⁻The first region 108 and the second region 110 are not in direct contact with the mold drift region 116, and n⁻A configuration in which another region is interposed between the mold drift regions 116 may be employed. The first part 108 and the second part 110 and the third part 112 are not in direct contact with each other, and other parts are interposed between the first part 108 and the second part 110 and the third part 112. It may be.
(3) In the first and second embodiments, the back surface of the third portion 112 and the surface of the collector electrode 114 are in contact with each other, but a part of the back surface of the first portion 108 and / or the second portion 110 is formed. It may be in contact with part of the surface of the collector electrode 114.
(4) In the first and second embodiments, the third portion 112 and the collector electrode 114 are in contact with each other, but other regions may be interposed between the third portion 112 and the collector electrode 114.
(5) When the above (1) to (4) are expressed in a high-level concept, in short, the first portion 108 and the second portion 110 are n⁻Any structure may be used as long as it is located between the mold drift region 116 and the third part 112 and the third part 112 is located between the first part 108 and the second part 110 and the collector electrode 114. The “first part”, “second part” and the like here do not have to be the whole of the first part or the whole of the second part, but may be a part of the first part or a part of the second part. .
[0055]
(6) In the first and second embodiments, the third portion 112 has a higher impurity concentration than the first portion 108, but the impurity concentration of the third portion 112 and the first portion 108 may be equal. Further, the third portion 112 may have a lower impurity concentration than the first portion 108. In short, the first portion 108 and the third portion 112 may have a higher impurity concentration than the second portion 110.
(7) In the above embodiment, the IGBT is described as an example of the semiconductor device, but the scope of application of the present invention is not limited to this. For example, the present invention can be applied to a thyristor (for example, a GTO (Gate Turn Off) thyristor or a MOS gate type thyristor).
(8) Although the trench gate type semiconductor device has been described in the above embodiment, the present invention can of course be applied to a planar gate type semiconductor device.
[0056]
(9) Although laser light is irradiated in the above-described embodiment, flash light or the like may be irradiated.
(10) In the above embodiment, ion implantation and light irradiation are performed twice, but the number of ion implantation and light irradiation is not limited, and may be performed in three or more times. Further, light irradiation may be performed instead of heat treatment (electric furnace annealing). In addition, heat treatment can be performed instead of the second light irradiation.
(11) Of course, the heat treatment may be performed using other heat generating means instead of the electric furnace annealing.
(12) In the above embodiment, the first part 108 to the third part 112 having different impurity concentrations are formed by irradiating laser light. However, for example, it may be manufactured by the following manufacturing methods (a) to (d). (A) Ion implantation reaching a predetermined depth region from the entire back surface of the semiconductor substrate. (B) A portion of the semiconductor substrate is masked, and ion implantation is performed in a region to be the first portion 108. (C) Ion implantation is performed from the entire back surface of the semiconductor substrate to a region that becomes the third region 112 shallower than the predetermined depth region. (D) Heat treatment is performed to activate the implanted impurities.
That is, the manufacturing method described in the claims shows a particularly preferable manufacturing method of one aspect of the semiconductor device described in the claims, and the semiconductor device according to the present invention can be manufactured by various manufacturing methods. Can be manufactured.
[0057]
The technical elements described in this specification or the drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the technology exemplified in this specification or the drawings can achieve a plurality of objects at the same time, and has technical usefulness by achieving one of the objects.
[Brief description of the drawings]
FIG. 1 is a sectional view of an IGBT according to a first embodiment.
FIG. 2 shows a part of the manufacturing process of the IGBT of the first embodiment (1).
FIG. 3 shows a part of the manufacturing process of the IGBT of the first embodiment (2).
FIG. 4 shows a part of the manufacturing process of the IGBT of the first embodiment (3).
FIG. 5 shows a part of the manufacturing process of the IGBT according to the first embodiment (4).
FIG. 6 shows a part of the manufacturing process of the IGBT according to the first embodiment (5).
FIG. 7 shows a part of the manufacturing process of the IGBT according to the first embodiment (6).
FIG. 8 shows a part of the manufacturing process of the IGBT according to the first embodiment (7).
FIG. 9 is a sectional view of an IGBT according to a second embodiment.
FIG. 10 shows a cross-sectional view of a conventional IGBT.
[Explanation of symbols]
102: Emitter electrode
104: p-type base region
106: p-type collector region
108: p⁺The first part of the mold
110: p⁻Second part of the mold
112: p⁺⁺The third part of the mold
114: Collector electrode
116: n⁻Type drift region
120: Gate electrode
122: n⁺Emitter region

Claims

A step of forming a collector region of the second conductivity type on the back surface of the semiconductor substrate of the first conductivity type, the collector region forming step comprising:
  An ion implantation step of ion-implanting a second conductivity type impurity into a region from the back surface of the semiconductor substrate to a predetermined depth;
  A first activation step of activating the second conductivity type impurity contained in the region up to the predetermined depth to a predetermined activation rate;
  Irradiating a part of the back surface of the semiconductor substrate with light, further activating the second conductivity type impurity contained in a region from a part of the back surface of the semiconductor substrate to the predetermined depth, and performing the predetermined activation A second activation step that activates to an activation rate higher than the rate;
  Third activation for further activating the second conductivity type impurity contained in a region shallower than the predetermined depth from the back surface of the semiconductor substrate to an activation rate higher than the predetermined activation rate Process,
  A method for manufacturing a semiconductor device, comprising:

A base region forming step of ion-implanting a second conductivity type impurity from the surface of the first conductivity type semiconductor substrate to form a base region having a predetermined thickness from the surface;
  An emitter region forming step of forming an emitter region by ion-implanting a first conductivity type impurity from a part of the surface of the base region;
  Forming a gate electrode facing the emitter region and the base region through an insulating film; and
  Forming an emitter electrode in contact with the emitter region on the surface of the semiconductor substrate; and
  Further comprising forming a collector electrode in contact with the collector region on the back surface of the semiconductor substrate;
  2. The method of manufacturing a semiconductor device according to claim 1, wherein the collector region forming step is performed after the gate electrode forming step and the emitter electrode forming step.

3. The semiconductor device according to claim 1, wherein in the ion implantation step, the ion implantation is performed so that a low implantation amount is obtained in a deep region of the regions up to the predetermined depth and a high implantation amount is obtained in a shallow region. Production method.

The ion implantation step includes a first ion implantation step and a second ion implantation step,
4. The method of manufacturing a semiconductor device according to claim 3, wherein in the second ion implantation step, a larger number of ions are implanted with a shorter range than in the first ion implantation step.

In the first ion implantation step, the range is 0.25 μm or more and the implantation amount is 1 × 10. ^１１11 cm ^−２-2 ~ 1x10 ^１５15 cm ^−２-2 In the second ion implantation step, the range is 0.15 μm or less and the implantation amount is 1 × 10 6. ^１５15 cm ^−２-2 ~ 1x10 ^１６16 cm ^−２-2 5. The method of manufacturing a semiconductor device according to claim 4, wherein impurities are ion-implanted so that

6. The method of manufacturing a semiconductor device according to claim 1, wherein furnace annealing is performed in the first activation step, and light irradiation is performed in the third activation step.

7. The method of manufacturing a semiconductor device according to claim 6, wherein the furnace annealing temperature in the first activation step is lower than the melting points of the gate electrode and the emitter electrode.

8. The method of manufacturing a semiconductor device according to claim 6, wherein, in the second activation step and the third activation step, the back surface of the semiconductor substrate is irradiated with laser light.

9. The wavelength of the laser beam applied to the back surface of the semiconductor substrate in the third activation step is shorter than the wavelength of the laser beam applied to the back surface of the semiconductor substrate in the second activation step. A method for manufacturing a semiconductor device.