JP2003318400A - Semiconductor device and manufacturing method therefor - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】 本発明は、半導体装置とそ
の製造方法に関する。TECHNICAL FIELD The present invention relates to a semiconductor device and a method for manufacturing the same.
【０００２】[0002]
【従来の技術】 半導体装置は種々の目的で用いられる
が、その中で、スイッチングを目的とする半導体装置が
ある。このような半導体装置の一例として、絶縁ゲート
型バイポーラトランジスタ（Insulated Gate Bipolar T
ransistor ：以下適宜「ＩＧＢＴ」という）がある。Ｉ
ＧＢＴは、スイッチングによって電力の制御や変換を行
う等の目的で用いられる。ＩＧＢＴは、伝導度変調型Ｍ
ＯＳＦＥＴとも呼ばれる。通常のＭＯＳＦＥＴは、ドレ
イン領域とドリフト領域が同じ導電型であるが、ＩＧＢ
Ｔは、コレクタ領域（ドレイン領域に対応）とドリフト
領域が逆の導電型である。2. Description of the Related Art Semiconductor devices are used for various purposes. Among them, there are semiconductor devices for switching purposes. An example of such a semiconductor device is an insulated gate bipolar transistor (Insulated Gate Bipolar Transistor).
ransistor: hereinafter referred to as "IGBT" as appropriate. I
The GBT is used for the purpose of controlling and converting electric power by switching. The IGBT is a conductivity modulation type M
Also called OSFET. In a normal MOSFET, the drain region and the drift region have the same conductivity type,
T has a conductivity type in which the collector region (corresponding to the drain region) and the drift region are opposite.
【０００３】特許第２６６３６７９号公報には、ＩＧＢ
Ｔの一例が開示されている。図１０にこの公報に記載の
ＩＧＢＴの断面図を示す。このＩＧＢＴは、ｎ＋型エミ
ッタ領域２２と、ｐ型ベース領域４と、ｎ−型ドリフト
領域１６と、ｐ型コレクタ領域６と、ゲート絶縁膜１８
で覆われたゲート電極２０と、エミッタ電極２と、コレ
クタ電極１４を備えている。ｐ型ベース領域４は、ｎ−
型ドリフト領域１６とｎ＋型エミッタ領域２２の間に位
置する部分Ａを有する。ゲート電極２０は、ゲート絶縁
膜１８を介してｐ型ベース領域４の前記部分Ａと隣合っ
ている。エミッタ電極２は、ｎ＋型エミッタ領域２２と
ｐ型ベース領域４に接している。ｐ型コレクタ領域６
は、第１部位８と第２部位１０を有する。第２部位１０
は、第１部位８よりも低不純物濃度である。ｐ＋型の第
１部位８は、ｎ−型ドリフト領域１６に隣接している。
ｐ−型の第２部位１０は、ｐ＋型の第１部位８の中に選
択的に形成されている。第１部位８と第２部位１０は、
コレクタ電極１４に接している。Japanese Patent No. 2663679 discloses an IGB.
An example of T is disclosed. FIG. 10 shows a sectional view of the IGBT described in this publication. This IGBT includes an n + type emitter region 22, a p type base region 4, an n − type drift region 16, a p type collector region 6, and a gate insulating film 18.
It includes a gate electrode 20 covered with, an emitter electrode 2, and a collector electrode 14. The p-type base region 4 has n −
It has a portion A located between the type drift region 16 and the n + type emitter region 22. The gate electrode 20 is adjacent to the portion A of the p-type base region 4 via the gate insulating film 18. The emitter electrode 2 is in contact with the n + type emitter region 22 and the p type base region 4. p-type collector region 6
Has a first portion 8 and a second portion 10. Second part 10
Is a lower impurity concentration than the first portion 8. The p + -type first region 8 is adjacent to the n − -type drift region 16.
The p − -type second portion 10 is selectively formed in the p + -type first portion 8. The first part 8 and the second part 10 are
It is in contact with the collector electrode 14.
【０００４】まず、ＩＧＢＴの一般的な動作を図１０を
参照して説明する。ｎ＋型エミッタ領域２２に対してｐ
型コレクタ領域６が正の電位となるような電圧を印加し
た状態で、ゲート電極２０に所定の正電圧を印加する。
すると、ｐ型ベース領域４の前記部分Ａにｎ型チャネル
が形成され、ＩＧＢＴがターンオン状態となる。ターン
オン状態とそれに続く定常的なオン状態では、ｐ型コレ
クタ領域６からｎ−型ドリフト領域１６へ正孔が注入さ
れる。ｎ−型ドリフト領域１６に注入された正孔は、ｎ
＋型エミッタ領域２２から電子を引き付ける。この結
果、ｎ−型ドリフト領域１６の電子密度が上昇し、ｎ−
型ドリフト領域１６の抵抗が大きく低減するという伝導
度変調効果が生じる。この結果、オン電圧が低減され
る。First, the general operation of the IGBT will be described with reference to FIG. p for n + type emitter region 22
A predetermined positive voltage is applied to the gate electrode 20 with a voltage applied to the mold collector region 6 having a positive potential.
Then, an n-type channel is formed in the portion A of the p-type base region 4, and the IGBT is turned on. In the turn-on state and the subsequent steady on-state, holes are injected from the p-type collector region 6 to the n − -type drift region 16. The holes injected into the n − type drift region 16 are n
The electrons are attracted from the + type emitter region 22. As a result, the electron density of the n − type drift region 16 increases, and n −
There is a conductivity modulation effect that the resistance of the mold drift region 16 is greatly reduced. As a result, the on-voltage is reduced.
【０００５】一方、ゲート電極２０にゼロ又は負の電圧
を印加すると、ｐ型ベース領域４の前記部分Ａからｎ型
チャネルが消失し、ＩＧＢＴがターンオフ状態となる。
ターンオフ状態では、ｎ−型ドリフト領域１６中の正孔
は、ｐ型ベース領域４へ流出し、さらにはエミッタ電極
２へ流出する。ｎ−型ドリフト領域１６中の電子は、ｐ
型コレクタ領域６へ流出し、さらにはコレクタ電極１４
へ流出する。あるいは、ｎ−型ドリフト領域１６中の正
孔と電子は、ｎ−型ドリフト領域１６中で再結合して消
滅する。ｎ−型ドリフト領域１６中に蓄積された正孔と
電子が流出あるいは消滅して無くなった時点で、ターン
オフ状態が終了する。ターンオフ状態が終了すると、定
常的なオフ状態となる。On the other hand, when a zero or negative voltage is applied to the gate electrode 20, the n-type channel disappears from the portion A of the p-type base region 4 and the IGBT is turned off.
In the turn-off state, holes in the n − type drift region 16 flow out to the p type base region 4 and further to the emitter electrode 2. The electrons in the n − type drift region 16 are p
Flows out to the mold collector region 6 and further to the collector electrode 14
Outflow to. Alternatively, n - -type holes and electrons in the drift region 16, n - and disappear recombine in type drift region 16. The turn-off state ends when the holes and electrons accumulated in the n − type drift region 16 flow out or disappear and disappear. When the turn-off state ends, the steady off-state is set.
【０００６】このように、ＩＧＢＴは、コレクタ領域６
とドリフト領域１６を逆の導電型（この例ではｐ型とｎ
型）とすることで、通常のＭＯＳＦＥＴに比べてオン電
圧を低減できるという大きなメリットを有する。しか
し、オン状態ではメリットとなる構造がターンオフ状態
ではデメリットとなるという問題があった。即ち、ター
ンオフ状態において、ｎ−型ドリフト領域１６に蓄積さ
れた電子と正孔を流出あるいは消滅させるのに時間がか
かり、この結果、ターンオフ時間が長くなってしまうと
いう問題があった。このように、ＩＧＢＴでは、オン電
圧を低減させると、ターンオフ時間が長くなってしまう
というトレードオフの関係が存在する。As described above, the IGBT has the collector region 6
And the drift region 16 have opposite conductivity types (in this example, p-type and n-type).
Type) has a great merit that the ON voltage can be reduced as compared with a normal MOSFET. However, there is a problem that the structure that is advantageous in the on state is disadvantageous in the turn off state. That is, in the turn-off state, it takes time for the electrons and holes accumulated in the n − type drift region 16 to flow out or disappear, and as a result, the turn-off time becomes long. As described above, in the IGBT, there is a trade-off relationship that the turn-off time becomes longer when the on-voltage is reduced.
【０００７】従来の典型的なＩＧＢＴでは、ｐ型コレク
タ領域６がｐ＋型の第１部位８に相当する部位のみから
構成されている。よって、コレクタ領域６全体の不純物
濃度が比較的高濃度である。このため、オン状態におい
ては、ｐ型コレクタ領域６からｎ−型ドリフト領域１６
への正孔の注入効率が高かった。この結果、オン状態に
おけるｎ−型ドリフト領域１６の正孔と電子の蓄積量が
多かった。また、ターンオフ状態においては、ｎ−型ド
リフト領域１６からｐ型コレクタ領域６への電子の流出
効率が低かった。この結果、ターンオフ時間が長くなっ
ていた。In a typical conventional IGBT, the p-type collector region 6 is composed only of a portion corresponding to the p + -type first portion 8. Therefore, the impurity concentration of the entire collector region 6 is relatively high. Therefore, in the on-state, the p-type collector region 6 to the n − -type drift region 16
The efficiency of injecting holes into was high. As a result, the amount of holes and electrons accumulated in the n − type drift region 16 in the on state was large. Further, in the turn-off state, the outflow efficiency of electrons from the n − type drift region 16 to the p type collector region 6 was low. As a result, the turn-off time was long.
【０００８】これに対し、上記公報に記載のＩＧＢＴに
よると、ｐ型コレクタ領域６は、ｐ ＋型の第１部位８だ
けでなく、低不純物濃度であるｐ−型の第２部位１０を
も有する。よって、オン状態においては、ｐ型コレクタ
領域６からｎ−型ドリフト領域１６への正孔の注入効率
を低減できる。この結果、オン状態におけるｎ−型ドリ
フト領域１６の正孔と電子の蓄積量を低減できる。ま
た、低不純物濃度であるｐ−型の第２部位１０を有する
ため、ターンオフ状態においては、ｎ−型ドリフト領域
１６からｐ型コレクタ領域６への電子の流出効率を向上
できる。従って、ターンオフ時間を短くできる。On the other hand, in the IGBT described in the above publication,
According to the p-type collector region 6, +The first part of the mold is 8
Not only p, which has a low impurity concentration−The second part 10 of the mold
Also has. Therefore, in the ON state, the p-type collector
Region 6 to n−Injection efficiency of holes into the type drift region 16
Can be reduced. As a result, n in the ON state−Type bird
The amount of holes and electrons accumulated in the soft region 16 can be reduced. Well
Also, the low impurity concentration p−Has a second part 10 of the mold
Therefore, in the turn-off state, n−Type drift region
Improvement of electron outflow efficiency from 16 to p-type collector region 6
it can. Therefore, the turn-off time can be shortened.
【０００９】上記公報に記載のＩＧＢＴの製造方法を説
明する。上記構造のｐ型コレクタ領域６を形成するため
に、まず、半導体基板の裏面（図示下側の面）の全体に
保護膜を形成する。その保護膜の一部を除去して開口部
を形成する。開口部は、第１部位８を形成する予定の領
域に近接する箇所に、間隔を置いて複数形成する。これ
らの開口部から不純物の深い拡散を実施する。この結
果、開口部に近い拡散領域は高不純物濃度となるので、
ｐ＋型の第１部位８が形成される。開口部から遠い拡散
領域は低不純物濃度となるので、ｐ−型の第２部位１０
が形成される。なお、開口部から遠い拡散領域同士は重
なり合っており、この領域がｐ−型の第２部位１０とな
る。A method of manufacturing the IGBT described in the above publication will be described. In order to form the p-type collector region 6 having the above structure, first, a protective film is formed on the entire back surface (lower surface in the drawing) of the semiconductor substrate. A part of the protective film is removed to form an opening. A plurality of openings are formed at intervals near the area where the first portion 8 is to be formed. Deep diffusion of impurities is performed from these openings. As a result, the diffusion region near the opening has a high impurity concentration,
A p + -type first portion 8 is formed. Since the diffusion region far from the opening has a low impurity concentration, the p − -type second portion 10 is formed.
Is formed. The diffusion regions far from the opening overlap each other, and this region becomes the p − -type second portion 10.
【００１０】[0010]
【発明が解決しようとする課題】 上記公報に記載のＩ
ＧＢＴによると、ターンオフ時間を短くできるものの、
低不純物濃度の第２部位１０とコレクタ電極１４の間で
接触抵抗が大きくなってしまう。このため、オン電圧が
高くなってしまうという問題があった。また、上記した
製造方法によると、保護膜を形成し、その保護膜の一部
を除去して開口部を形成し、さらに不純物の深い拡散を
実施する必要があり、製造工程が煩雑化するという問題
があった。これらの問題は、ＩＧＢＴのみに生じる問題
ではなく、例えばサイリスタ等のスイッチング用の他の
半導体装置においても生じ得る問題である。DISCLOSURE OF THE INVENTION Problems to be Solved by the Invention
According to GBT, although the turn-off time can be shortened,
The contact resistance between the second portion 10 having a low impurity concentration and the collector electrode 14 becomes large. Therefore, there is a problem that the on-voltage becomes high. Further, according to the above-described manufacturing method, it is necessary to form a protective film, remove a part of the protective film to form an opening, and further perform deep diffusion of impurities, which complicates the manufacturing process. There was a problem. These problems are not only problems that occur only in the IGBT but also problems that may occur in other semiconductor devices for switching such as thyristors.
【００１１】本発明は、ターンオフ時間が短く、しか
も、オン電圧が低い半導体装置を実現することを第１の
目的とする。本発明は、このような半導体装置を比較的
簡単に製造できる製造方法を実現することを第２の目的
とする。本発明は、上記した目的の少なくとも一部を達
成するためになされたものである。A first object of the present invention is to realize a semiconductor device having a short turn-off time and a low on-voltage. A second object of the present invention is to realize a manufacturing method capable of manufacturing such a semiconductor device relatively easily. The present invention has been made to achieve at least some of the above-mentioned objects.
【００１２】[0012]
【課題を解決するための手段及び作用と効果】 本発明
の第１の目的を達成するための半導体装置は、第１導電
型領域と、第２導電型領域と、電極を備えたスイッチン
グ用の半導体装置である。第２導電型領域は第１部位〜
第３部位を有する。第２部位は第１部位と第３部位のい
ずれよりも低不純物濃度である。第１部位と第２部位は
第１導電型領域と第３部位の間に位置する。第３部位は
第１部位及び第２部位と、電極の間に位置している。こ
の半導体装置は、オン状態において、第２導電型領域か
ら第１導電型領域へ第２導電型キャリアが注入され、タ
ーンオフ状態において、第１導電型領域から第２導電型
領域へ第１導電型キャリアが流出するように構成されて
いる（請求項１）。A semiconductor device for achieving the first object of the present invention is provided with a first conductivity type region, a second conductivity type region, and an electrode for switching. It is a semiconductor device. The second conductivity type region is the first region-
It has a third part. The second part has a lower impurity concentration than either the first part or the third part. The first portion and the second portion are located between the first conductivity type region and the third portion. The third part is located between the first and second parts and the electrode. In this semiconductor device, carriers of the second conductivity type are injected from the second conductivity type region to the first conductivity type region in the ON state, and in the turn-off state, the first conductivity type region from the first conductivity type region to the second conductivity type region. The carrier is configured to flow out (Claim 1).
【００１３】この半導体装置によると、第２導電型領域
が第１部位よりも低不純物濃度の第２部位を有するた
め、オン状態において、第２導電型領域から第１導電型
領域への第２導電型キャリアの注入効率を低減できる。
この結果、オン状態における第１導電型領域のキャリア
の蓄積量を低減できる。また、第２導電型領域が第１部
位よりも低不純物濃度の第２部位を有するため、ターン
オフ状態において、第１導電型領域から第２導電型領域
への第１導電型キャリアの流出効率を向上できる。以上
の作用によって、ターンオフさせたときに第１導電型領
域から両キャリアが無くなるまでの時間を短くできる。
即ち、ターンオフ時間を短くできる。According to this semiconductor device, since the second conductivity type region has the second part having a lower impurity concentration than the first part, the second region from the second conductivity type region to the first conductivity type region is turned on in the ON state. The injection efficiency of the conductive carrier can be reduced.
As a result, the amount of carriers accumulated in the first conductivity type region in the ON state can be reduced. In addition, since the second conductivity type region has the second part having a lower impurity concentration than the first part, the efficiency of outflow of the first conductivity type carriers from the first conductivity type region to the second conductivity type region in the turn-off state is improved. Can be improved. With the above operation, it is possible to shorten the time until both carriers disappear from the first conductivity type region when turned off.
That is, the turn-off time can be shortened.
【００１４】しかも、この半導体装置の第２導電型領域
は、第２部位よりも高不純物濃度の第３部位を備え、第
３部位は第１部位及び第２部位と、電極の間に位置して
いる。よって、従来のように第２部位の裏面の全体が電
極と接しており、第２部位と電極の間に第２部位よりも
高不純物濃度の第３部位が設けられていない構成に比べ
て、オン電圧を低くできる。Moreover, the second conductivity type region of this semiconductor device is provided with the third portion having a higher impurity concentration than the second portion, and the third portion is located between the first and second portions and the electrode. ing. Therefore, as compared with the conventional configuration in which the entire back surface of the second portion is in contact with the electrode and the third portion having a higher impurity concentration than the second portion is not provided between the second portion and the electrode, The on-voltage can be lowered.
【００１５】このように、この半導体装置の構成による
と、ターンオフ時間を短くでき、しかも、オン電圧を低
くできる。また、第１部位〜第３部位の厚さ、幅、不純
物濃度を調整することで、所望のターンオフ特性（ター
ンオフ時間等）を容易に設定できるという効果も得られ
る。As described above, according to the structure of this semiconductor device, the turn-off time can be shortened and the on-voltage can be lowered. Further, by adjusting the thickness, width, and impurity concentration of the first to third portions, it is possible to obtain an effect that desired turn-off characteristics (turn-off time etc.) can be easily set.
【００１６】本発明は第１の目的を達成するためのより
具現化された半導体装置は、第１導電型のエミッタ領域
と、第２導電型のベース領域と、第１導電型のドリフト
領域と、第２導電型のコレクタ領域と、ゲート電極と、
エミッタ電極と、コレクタ電極を備えている。ベース領
域は、ドリフト領域とエミッタ領域の間に位置する部分
を有する。ゲート電極は、ゲート絶縁膜を介してベース
領域の前記部分と隣合っている。エミッタ電極は、エミ
ッタ領域に接している。コレクタ領域は第１部位〜第３
部位を有する。第２部位は、第１部位と第３部位のいず
れよりも低不純物濃度である。第１部位と第２部位は、
ドリフト領域と第３部位の間に位置する。第３部位は、
第１部位及び第２部位と、コレクタ電極の間に位置して
いる（請求項２）。The present invention, which is more embodied to achieve the first object, comprises a first conductivity type emitter region, a second conductivity type base region, and a first conductivity type drift region. , A second conductivity type collector region, a gate electrode,
It has an emitter electrode and a collector electrode. The base region has a portion located between the drift region and the emitter region. The gate electrode is adjacent to the portion of the base region with the gate insulating film interposed therebetween. The emitter electrode is in contact with the emitter region. The collector region is the first part to the third part
Have parts. The second part has a lower impurity concentration than either the first part or the third part. The first part and the second part are
It is located between the drift region and the third portion. The third part is
It is located between the first part and the second part and the collector electrode (claim 2).
【００１７】本発明は上記のような伝導度変調型の半導
体装置に適用すると、特に効果的である。この半導体装
置は、通常のＭＯＳＦＥＴに比べて、伝導度変調効果に
よりオン電圧を低減できるという大きなメリットを有す
る。伝導度変調型の半導体装置に本発明を適用した上記
構造においては、コレクタ領域は、第１部位よりも低不
純物濃度の第２部位を有するため、オン状態において、
コレクタ領域からドリフト領域への第２導電型キャリア
の注入効率を低減できる。この結果、オン状態における
ドリフト領域のキャリアの蓄積量を低減できる。また、
コレクタ領域は、第１部位よりも低不純物濃度の第２部
位を有するため、ターンオフ状態において、ドリフト領
域からコレクタ領域への第１導電型キャリアの流出効率
を向上できる。伝導度変調型の半導体装置では、この第
１導電型キャリアは、オン状態の時に上記した第２導電
型キャリアに引き付けられてドリフト領域に蓄積された
ものである。以上の作用によって、ターンオフさせたと
きにドリフト領域から両キャリアが無くなるまでの時間
を短くできる。即ち、ターンオフ時間を短くできる。The present invention is particularly effective when applied to the conductivity modulation type semiconductor device as described above. This semiconductor device has a great merit that the on-voltage can be reduced by the conductivity modulation effect, as compared with a normal MOSFET. In the above structure in which the present invention is applied to the conductivity modulation type semiconductor device, since the collector region has the second portion having a lower impurity concentration than the first portion,
It is possible to reduce the injection efficiency of the second conductivity type carriers from the collector region to the drift region. As a result, the amount of carriers accumulated in the drift region in the ON state can be reduced. Also,
Since the collector region has the second region having the impurity concentration lower than that of the first region, the outflow efficiency of the first conductivity type carriers from the drift region to the collector region can be improved in the turn-off state. In the conductivity modulation type semiconductor device, the carriers of the first conductivity type are attracted to the carriers of the second conductivity type and accumulated in the drift region in the ON state. With the above operation, it is possible to shorten the time until both carriers are removed from the drift region when turned off. That is, the turn-off time can be shortened.
【００１８】しかも、この半導体装置のコレクタ領域
は、第１部位よりも高不純物濃度の第３部位を備え、第
３部位は第１部位及び第２部位と、コレクタ電極の間に
位置している。よって、従来のように第２部位の裏面の
全体が電極と接しており、第２部位とコレクタ電極の間
に第２部位よりも高不純物濃度の第３部位が設けられて
いない場合に比べて、オン電圧を低くできる。ターンオ
フ時間を短くすることでオン電圧が上昇してしまうとい
うトレードオフの関係を改善できる。Moreover, the collector region of this semiconductor device is provided with the third portion having a higher impurity concentration than the first portion, and the third portion is located between the first and second portions and the collector electrode. . Therefore, as compared with the conventional case where the entire back surface of the second portion is in contact with the electrode and the third portion having a higher impurity concentration than the second portion is not provided between the second portion and the collector electrode. , The on-voltage can be lowered. Shortening the turn-off time can improve the trade-off relationship that the on-voltage rises.
【００１９】このように本発明を伝導度変調型の半導体
装置に適用すると、オン電圧が小さいという伝導度変調
型の半導体装置の大きなメリットをほとんど損なわず
に、ターンオフ時間を短くできる。また、第１部位〜第
３部位の厚さ、幅、不純物濃度を調整することで、所望
のターンオフ特性（ターンオフ時間等）を容易に設定で
きるという効果も得られる。As described above, when the present invention is applied to the conductivity modulation type semiconductor device, the turn-off time can be shortened while hardly losing the great merit of the conductivity modulation type semiconductor device that the ON voltage is small. Further, by adjusting the thickness, width, and impurity concentration of the first to third portions, it is possible to obtain an effect that desired turn-off characteristics (turn-off time etc.) can be easily set.
【００２０】第３部位は第１部位よりも高不純物濃度で
あることが好ましい（請求項３）。この構成によると、
オン電圧をより低くできる。The third portion preferably has a higher impurity concentration than the first portion (claim 3). According to this configuration,
The on-voltage can be lowered.
【００２１】第３部位は請求項１の電極又は請求項２の
コレクタ電極に接していることが好ましい（請求項
４）。この構成のように、電極（コレクタ電極）に第２
部位よりも高不純物濃度の第３部位が接する構成とする
と、電極（コレクタ電極）の接触抵抗を小さくできる。The third portion is preferably in contact with the electrode according to claim 1 or the collector electrode according to claim 2 (claim 4). As in this configuration, the electrode (collector electrode) has a second
The contact resistance of the electrode (collector electrode) can be reduced if the third portion having a higher impurity concentration than the portion contacts.
【００２２】ドリフト領域と、第１部位及び第２部位の
間に、ドリフト領域よりも高不純物濃度の第１導電型の
バッファ領域をさらに設けることが好ましい（請求項
５）。この構成によると、オン状態においてコレクタ領
域からドリフト領域への第２導電型キャリアの注入効率
をより低減できる。この結果、オン状態におけるコレク
タ領域のキャリアの蓄積量をより低減できるため、ター
ンオフ時間をより短くできる。また、オフ状態において
第２導電型のベース領域からドリフト領域に成長する空
乏層が第２導電型のコレクタ領域まで達し、第２導電型
の領域同士が空乏層を介して繋がってしまうパンチスル
ー現象の発生を抑制できる。It is preferable that a buffer region of the first conductivity type having an impurity concentration higher than that of the drift region is further provided between the drift region and the first and second regions (claim 5). With this configuration, it is possible to further reduce the injection efficiency of the second conductivity type carriers from the collector region to the drift region in the ON state. As a result, the amount of carriers accumulated in the collector region in the ON state can be further reduced, and the turn-off time can be further shortened. Further, in the off state, the depletion layer growing from the second conductivity type base region to the drift region reaches the second conductivity type collector region, and the second conductivity type regions are connected to each other via the depletion layer. Can be suppressed.
【００２３】本発明の第２の目的を達成するための半導
体装置の製造方法は、半導体基板の所定面から第２導電
型の不純物をイオン注入する工程と、半導体基板の前記
所定深さ領域の不純物を活性化させる処理を行う工程
と、半導体基板の前記所定面の一部に、前記所定深さ領
域の不純物を活性化させる光照射を行う工程と、半導体
基板の前記浅い領域の不純物を活性化させる処理を行う
工程と、半導体基板の前記所定面上に電極を形成する工
程を有する（請求項６）。この場合、不純物を活性化さ
せる処理を行う工程では、熱処理又は光照射を行うこと
が好ましい。A semiconductor device manufacturing method for achieving the second object of the present invention comprises a step of ion-implanting an impurity of the second conductivity type from a predetermined surface of a semiconductor substrate, and a step of forming the predetermined depth region of the semiconductor substrate. A step of activating the impurities, a step of irradiating a part of the predetermined surface of the semiconductor substrate with light to activate the impurities of the predetermined depth region, and a step of activating the impurities of the shallow region of the semiconductor substrate. And a step of forming an electrode on the predetermined surface of the semiconductor substrate (claim 6). In this case, heat treatment or light irradiation is preferably performed in the step of performing the treatment for activating the impurities.
【００２４】半導体基板の所定面からイオン注入された
第２導電型の不純物は、そのままの状態では活性化率は
低い。そこで、所定深さ領域の不純物を活性化させる処
理を行う。これにより、半導体基板の所定深さ領域の低
注入量の不純物が活性化するので、低不純物濃度の第２
導電型の部位（第２部位とする）がほぼ形成されるとと
もに、結果としてこの部位に接する第１導電型領域が形
成される。また、半導体基板の前記所定面の一部に、前
記所定深さ領域の不純物を活性化させる光を照射する
と、第２部位に隣接する領域の不純物がさらに活性化し
て、第２部位よりも高不純物濃度の部位（第１部位とす
る）がほぼ形成される。また、半導体基板の浅い領域の
不純物を活性化させる処理を行うと、第１部位と第２部
位に隣接する領域の不純物がさらに活性化して、第２部
位よりも高不純物濃度の部位（第３部位とする）が形成
される。The second conductivity type impurity ion-implanted from the predetermined surface of the semiconductor substrate has a low activation rate as it is. Therefore, a process of activating the impurities in the predetermined depth region is performed. This activates the low-implantation amount of impurities in the predetermined depth region of the semiconductor substrate, so that the second impurity having a low impurity concentration is activated.
A conductive type portion (referred to as a second portion) is substantially formed, and as a result, a first conductive type region in contact with this portion is formed. Further, when a part of the predetermined surface of the semiconductor substrate is irradiated with light for activating the impurities of the predetermined depth region, the impurities of the region adjacent to the second portion are further activated, so that the impurities are higher than the second portion. A portion having the impurity concentration (referred to as a first portion) is almost formed. Further, when the process of activating the impurity in the shallow region of the semiconductor substrate is performed, the impurity in the region adjacent to the first portion and the second portion is further activated, and the portion having a higher impurity concentration than the second portion (third portion) Part) is formed.
【００２５】このように、この製造方法によると、半導
体基板に、第１導電型領域と、第１導電型領域と接する
第２導電型の部位（第２部位）と、第１導電型領域と第
２部位に接するとともに第２部位よりも高不純物濃度で
ある第２導電型の部位（第１部位）と、第１及び第２部
位に接するとともに第２部位よりも高不純物濃度である
第２導電型の部位（第３部位）を形成できる。即ち、請
求項１に記載の半導体装置の１つの態様を製造できる。As described above, according to this manufacturing method, the first conductivity type region, the second conductivity type region (second region) in contact with the first conductivity type region, and the first conductivity type region are formed on the semiconductor substrate. A second conductivity type part (first part) that is in contact with the second part and has a higher impurity concentration than the second part, and a second part that is in contact with the first and second parts and has a higher impurity concentration than the second part. A conductive type portion (third portion) can be formed. That is, one aspect of the semiconductor device according to claim 1 can be manufactured.
【００２６】この製造方法では、半導体基板の所定面の
一部へ向けて光を照射する工程を行っている。光の照射
は保護膜を形成しなくても、局部的に行うことが可能で
ある。よって、上記した第１導電型領域と第２導電型領
域を形成するために、半導体基板の所定面に保護膜を形
成し、その一部を除去して開口部を形成するという工程
を行わなくてもよい。即ち、この製造方法によると、請
求項１に記載の半導体装置の１つの態様を比較的簡単に
製造できる。In this manufacturing method, a step of irradiating a part of a predetermined surface of the semiconductor substrate with light is performed. Irradiation of light can be performed locally without forming a protective film. Therefore, in order to form the first conductivity type region and the second conductivity type region, it is not necessary to form the protective film on the predetermined surface of the semiconductor substrate and remove a part of the protective film to form the opening. May be. That is, according to this manufacturing method, one aspect of the semiconductor device according to the first aspect can be manufactured relatively easily.
【００２７】イオン注入する工程では、半導体基板の第
１導電型領域の所定深さ領域で低注入量となり、それよ
りも浅い領域で高注入量となるようにイオン注入するこ
とが好ましい（請求項７）。このようにイオン注入する
と、第３部位を第１部位よりも高不純物濃度にすること
ができるので、オン電圧をより低くできる。In the step of ion-implanting, it is preferable that the amount of ion-implantation is low in a predetermined depth region of the first conductivity type region of the semiconductor substrate and high-implantation amount in a region shallower than that. 7). By performing ion implantation in this way, the third portion can be made to have a higher impurity concentration than the first portion, so that the on-voltage can be made lower.
【００２８】より具体的には、イオン注入する工程は、
飛程が０．２５μｍ以上で、注入量が１×１０１１ｃｍ
−２〜１×１０１５ｃｍ−２となるように不純物をイオ
ン注入する工程と、飛程が０．１５μｍ以下で、注入量
が１×１０１５ｃｍ−２〜１×１０１６ｃｍ−２となる
ように不純物をイオン注入する工程からなることが好ま
しい（請求項８）。これは、ターンオフ時間が短く、し
かも、オン電圧が低い半導体装置を製造するのに効果的
なイオン注入の一つの態様を示したものである。More specifically, the step of implanting ions is as follows.
Range is 0.25 μm or more, injection amount is 1 × 10 11 cm
-2 to 1 × 10 15 cm −2 , a step of ion-implanting impurities, a range of 0.15 μm or less, and an implantation amount of 1 × 10 15 cm −2 to 1 × 10 16 cm −2 . It is preferable that the process comprises the step of ion-implanting impurities so that This shows one aspect of ion implantation effective for manufacturing a semiconductor device having a short turn-off time and a low on-voltage.
【００２９】前記所定深さ領域の不純物を活性化させる
処理を行う工程では熱処理を行い、前記浅い領域の不純
物を活性化させる処理を行う工程では光照射を行うこと
が好ましい（請求項９）。この製造方法では、熱処理と
光照射を併用しているので、熱処理のみで不純物を活性
化させる場合よりも、熱処理の温度を低くできる。熱処
理の温度を低くできるため、高温の熱処理で不純物を活
性化させる場合に比べて、半導体基板へのダメージを小
さくできる。It is preferable that heat treatment is performed in the step of activating the impurities in the predetermined depth region, and light irradiation is performed in the step of activating the impurities in the shallow region (claim 9). In this manufacturing method, since the heat treatment and the light irradiation are used together, the temperature of the heat treatment can be made lower than that in the case of activating the impurities only by the heat treatment. Since the temperature of the heat treatment can be lowered, damage to the semiconductor substrate can be reduced as compared with the case where impurities are activated by high temperature heat treatment.
【００３０】熱処理の温度が、半導体基板に形成する電
極材料の融点よりも低いことがより好ましい（請求項１
０）。熱処理と光照射を併用した場合、熱処理の温度を
例えばゲート電極やエミッタ電極等の電極材料の融点よ
りも低くすることは比較的容易である。熱処理の温度を
電極材料の融点よりも低くできれば、熱処理を行う前に
半導体基板にゲート電極やエミッタ電極等の電極を形成
しておくことが可能となる。このため、半導体装置の製
造プロセスの自由度を高めることができる。It is more preferable that the temperature of the heat treatment is lower than the melting point of the electrode material formed on the semiconductor substrate (claim 1).
0). When both heat treatment and light irradiation are used, it is relatively easy to lower the heat treatment temperature below the melting point of the electrode material such as the gate electrode and the emitter electrode. If the temperature of the heat treatment can be lower than the melting point of the electrode material, it becomes possible to form electrodes such as a gate electrode and an emitter electrode on the semiconductor substrate before the heat treatment. Therefore, the degree of freedom of the semiconductor device manufacturing process can be increased.
【００３１】光照射を行う工程では、レーザ光を照射す
ることが好ましい（請求項１１）。レーザー光はコヒー
レンスが良く、波長や位相がよく揃っているので、レー
ザ光を照射すると、不純物の活性化を良好に行える。ま
た、レーザ光は指向性が鋭いので、局部的に照射するこ
とが容易である。このため、第１部位と第２部位の境界
を明瞭にできる。図１０に示す従来のＩＧＢＴでは、開
口部に近い拡散領域を高不純物濃度の第１部位８とし、
開口部から遠い拡散領域を低不純物濃度の第２部位１０
としている。このため、第１部位８と第２部位１０の境
界が明瞭でなく、この結果、製造されたＩＧＢＴ間で特
性のばらつきが大きいという問題があった。これに対
し、本発明によれば、第１部位と第２部位の境界を明瞭
にできるので、製造された半導体装置間の特性のばらつ
きを小さくできる。In the step of performing light irradiation, it is preferable to irradiate laser light (claim 11). Since the laser light has good coherence, and the wavelength and phase are well aligned, irradiation of the laser light enables good activation of impurities. Further, since the laser beam has a sharp directivity, it is easy to irradiate it locally. Therefore, the boundary between the first part and the second part can be made clear. In the conventional IGBT shown in FIG. 10, the diffusion region near the opening is used as the first region 8 having a high impurity concentration,
A second region 10 having a low impurity concentration is formed in the diffusion region far from the opening.
I am trying. Therefore, the boundary between the first portion 8 and the second portion 10 is not clear, and as a result, there is a problem in that there is a large variation in characteristics among the manufactured IGBTs. On the other hand, according to the present invention, since the boundary between the first part and the second part can be made clear, it is possible to reduce variations in characteristics between manufactured semiconductor devices.
【００３２】前記所定深さ領域の不純物を活性化させる
光照射を行う工程では波長の長い光を照射し、前記浅い
領域の不純物を活性化させる処理を行う工程では波長の
短い光を照射することが好ましい（請求項１２）。この
ように、波長の長い光と短い光を使い分けることで、所
定深さ領域とそれよりも浅い領域の不純物を簡単な方法
でかつ良好に活性化できる。In the step of irradiating light for activating the impurities in the predetermined depth region, light having a long wavelength is irradiated, and in the step of activating the impurities in the shallow region, light having a short wavelength is irradiated. Is preferred (claim 12). In this way, by selectively using light having a long wavelength and light having a short wavelength, it is possible to favorably activate the impurities in the predetermined depth region and the shallower region with a simple method.
【００３３】[0033]
【発明の実施の形態】（第１実施例） 図１に第１実施
例のＩＧＢＴの断面図を示す。このＩＧＢＴは、ｎ＋型
エミッタ領域１２２と、ｐ型ベース領域１０４と、ｎ−
型ドリフト領域１１６と、ｐ型コレクタ領域１０６と、
ゲート絶縁膜１１８で覆われたゲート電極１２０と、エ
ミッタ電極１０２と、コレクタ電極１１４等を備えてい
る。ｐ型ベース領域１０４は、ｐ−型の第１ベース部位
１０４ａと、ｐ＋型の第２ベース部位１０４ｂを有す
る。ｐ−型の第１ベース部位１０４ａの不純物濃度は、
約１×１０１７ｃｍ−３である。ｐ＋型の第２ベース部
位１０４ｂの不純物濃度は、約１×１０１９ｃｍ−３で
ある。このように、第２ベース部位１０４ｂは、第１ベ
ース部位１０４ａよりも高不純物濃度である。第１ベー
ス部位１０４ａの厚さは約４μｍである。第２ベース部
位１０４ｂの厚さは約１μｍである。ｎ −型ドリフト領
域１１６の不純物濃度は約１×１０１４ｃｍ−３であ
り、低濃度であり、高抵抗領域となっている。ｎ−型ド
リフト領域１１６の厚さは約１００μｍである。ｎ＋型
エミッタ領域１２２の不純物濃度は約１×１０２０ｃｍ
−３であり、厚さは約１μｍである。BEST MODE FOR CARRYING OUT THE INVENTION (First Embodiment) FIG. 1 shows a first embodiment.
3 shows a cross-sectional view of an example IGBT. This IGBT is n+Type
Emitter region 122, p-type base region 104, n−
A type drift region 116, a p-type collector region 106,
A gate electrode 120 covered with a gate insulating film 118, and
Equipped with a mitter electrode 102, a collector electrode 114, etc.
It The p-type base region 104 is p−First base part of mold
104a and p+Has a second base portion 104b of the mold
It p−The impurity concentration of the first base portion 104a of the mold is
About 1 x 1017cm-3Is. p+Second base part of the mold
The impurity concentration of the unit 104b is about 1 × 1019cm-3so
is there. As described above, the second base portion 104b has the first base portion 104b.
The impurity concentration is higher than that of the source portion 104a. 1st base
The thickness of the portion 104a is about 4 μm. 2nd base part
The thickness of the unit 104b is about 1 μm. n −Type drift territory
The impurity concentration of the region 116 is about 1 × 1014cm-3And
It has a low concentration and a high resistance region. n−Type
The lift region 116 has a thickness of about 100 μm. n+Type
The impurity concentration of the emitter region 122 is about 1 × 1020cm
-3And the thickness is about 1 μm.
【００３４】ｐ型コレクタ領域１０６は第１部位１０
８、第２部位１１０、第３部位１１２を有する。ｐ＋型
の第１部位１０８の不純物濃度は、約１×１０１８ｃｍ
−３〜１×１０１９ｃｍ−３である。ｐ−型の第２部位
１１０の不純物濃度は、約１×１０１７ｃｍ−３〜１×
１０１８ｃｍ−３である。ｐ＋＋型の第３部位１１２の
不純物濃度は、約１×１０１９ｃｍ−３〜１×１０２０
ｃｍ−３である。このように、第２部位１１０は第１部
位１０８よりも低不純物濃度である。第３部位１１２は
第１部位１０８よりも高不純物濃度である。第１部位１
０８と第２部位１１０の厚さは約０．５μｍである。第
３部位１１２の厚さは約０．１μｍである。第１部位１
０８〜第３部位１１２の厚さは自由に調整可能である
が、第３部位１１２の厚さを０．１μｍ以下にすると、
ターンオフ時間を長くすることなく、コレクタ電極１１
４との接触抵抗を低くできる。The p-type collector region 106 includes the first portion 10
8, a second portion 110, and a third portion 112. The impurity concentration of the p + -type first portion 108 is about 1 × 10 18 cm 2.
-3 it is a ~1 × 10 19 cm -3. The impurity concentration of the p − -type second portion 110 is about 1 × 10 17 cm −3 to 1 ×.
It is 10 18 cm −3 . The impurity concentration of the p + -type third portion 112 is about 1 × 10 19 cm −3 to 1 × 10 20.
cm −3 . Thus, the second portion 110 has a lower impurity concentration than the first portion 108. The third portion 112 has a higher impurity concentration than the first portion 108. First part 1
The thickness of 08 and the second portion 110 is about 0.5 μm. The thickness of the third portion 112 is about 0.1 μm. First part 1
Although the thickness of 08 to the third portion 112 can be freely adjusted, if the thickness of the third portion 112 is 0.1 μm or less,
Without increasing the turn-off time, the collector electrode 11
The contact resistance with 4 can be lowered.
【００３５】ｐ＋型の第２ベース部位１０４ｂの裏面
は、ｐ−型の第１ベース部位１０４ａの表面の一部に接
している。ｐ−型の第１ベース部位１０４ａの表面の残
りの部分は、ｎ＋型エミッタ領域１２２の裏面に接して
いる。ｎ＋型エミッタ領域１２２の右側面は、ｐ＋型の
第２ベース部位１０４ｂの左側面に接している。エミッ
タ電極１０２の裏面は、ｎ＋型エミッタ領域１２２の表
面の一部とｐ＋型の第２ベース部位１０４ｂの表面に接
している。The back surface of the p + -type second base portion 104b is in contact with a part of the front surface of the p − -type first base portion 104a. The remaining part of the surface of the p − -type first base portion 104 a is in contact with the back surface of the n + -type emitter region 122. The right side surface of the n + type emitter region 122 is in contact with the left side surface of the p + type second base portion 104b. The back surface of the emitter electrode 102 is in contact with part of the surface of the n + -type emitter region 122 and the surface of the p + -type second base portion 104b.
【００３６】ｐ−型の第１ベース部位１０４ａの裏面は
ｎ−型ドリフト領域１１６の表面の一部に接している。
ｎ−型ドリフト領域１１６の表面の残りの部分は、ゲー
ト絶縁膜１１８に接している。また、ｐ−型の第１ベー
ス部位１０４ａとｎ＋型エミッタ領域１２２の左側面
は、ゲート絶縁膜１１８に接している。ゲート絶縁膜１
１８は、ゲート電極１２０を覆っている。このように、
ｐ−型の第１ベース部位１０４ａは、ｎ−型ドリフト領
域１１６とｎ＋型エミッタ領域１２２の間に位置する部
分Ａを有する。また、ゲート電極１２０は、ゲート絶縁
膜１１８を介してｐ型ベース領域１０４の前記部分Ａと
隣合っている。The back surface of the p − -type first base portion 104a is in contact with a part of the front surface of the n − -type drift region 116.
The remaining portion of the surface of the n − type drift region 116 is in contact with the gate insulating film 118. The left side surfaces of the p − first base region 104 a and the n + type emitter region 122 are in contact with the gate insulating film 118. Gate insulating film 1
Reference numeral 18 covers the gate electrode 120. in this way,
The p − type first base portion 104 a has a portion A located between the n − type drift region 116 and the n + type emitter region 122. Further, the gate electrode 120 is adjacent to the portion A of the p-type base region 104 with the gate insulating film 118 interposed therebetween.
【００３７】ｎ−型ドリフト領域１１６の裏面は、第１
部位１０８と第２部位１１０の表面に接している。第１
部位１０８の左側面は、第２部位１１０の右側面に接し
ている。第１及び第２部位１０８、１１０の裏面は、第
３部位１１２の表面に接している。このように、第１部
位１０８と第２部位１１０は、ｎ−型ドリフト領域１１
６と第３部位１１２の間に位置する。第３部位１１２の
裏面は、コレクタ電極１１４の表面に接している。The back surface of the n -- type drift region 116 has a first
It is in contact with the surfaces of the part 108 and the second part 110. First
The left side surface of the part 108 is in contact with the right side surface of the second part 110. The back surfaces of the first and second parts 108 and 110 are in contact with the front surface of the third part 112. As described above, the first portion 108 and the second portion 110 have the n − -type drift region 11
6 and the third portion 112. The back surface of the third portion 112 is in contact with the front surface of the collector electrode 114.
【００３８】第１実施例のＩＧＢＴの動作を説明する。
ｎ＋型エミッタ領域１２２に対してｐ型コレクタ領域１
０６が正の電位となるような電圧を印加した状態で、ゲ
ート電極１２０に所定の正電圧を印加する。すると、ｐ
型ベース領域１０４の前記部分Ａにｎ型チャネルが形成
され、ＩＧＢＴがターンオン状態となる。ターンオン状
態とそれに続く定常的なオン状態では、ｐ型コレクタ領
域１０６からｎ−型ドリフト領域１１６へ正孔が注入さ
れる。ｎ−型ドリフト領域１１６に注入された正孔は、
ｎ＋型エミッタ領域１２２から電子を引き付ける。この
結果、ｎ−型ドリフト領域１１６の電子密度が上昇し、
ｎ−型ドリフト領域１１６の抵抗が大きく低減するとい
う伝導度変調効果が生じる。この結果、オン電圧が低減
される。The operation of the IGBT of the first embodiment will be described.
p + collector region 1 with respect to n + type emitter region 122
A predetermined positive voltage is applied to the gate electrode 120 in a state where a voltage such that 06 has a positive potential is applied. Then p
An n-type channel is formed in the portion A of the mold base region 104, and the IGBT is turned on. In the turn-on state and the subsequent steady on-state, holes are injected from the p-type collector region 106 to the n − -type drift region 116. The holes injected into the n − type drift region 116 are
Attract electrons from the n + type emitter region 122. As a result, the electron density of the n − type drift region 116 increases,
A conductivity modulation effect that the resistance of the n − type drift region 116 is greatly reduced occurs. As a result, the on-voltage is reduced.
【００３９】一方、ゲート電極１２０にゼロ又は負の電
圧を印加すると、ｐ型ベース領域１０４の前記部分Ａか
らｎ型チャネルが消失し、ＩＧＢＴがターンオフ状態と
なる。ターンオフ状態では、ｎ−型ドリフト領域１１６
中の正孔は、ｐ型ベース領域１０４へ流出し、さらには
エミッタ電極１０２へ流出する。ｎ−型ドリフト領域１
１６中の電子は、ｐ型コレクタ領域１０６へ流出し、さ
らにはコレクタ電極１１４へ流出する。あるいは、ｎ−
型ドリフト領域１１６中の正孔と電子は、ｎ−型ドリフ
ト領域１１６中で再結合して消滅する。ｎ−型ドリフト
領域１１６中に蓄積された正孔と電子が流出あるいは消
滅して無くなった時点で、ターンオフ状態が終了する。
ターンオフ状態が終了すると、定常的なオフ状態とな
る。On the other hand, when a zero or negative voltage is applied to the gate electrode 120, the n-type channel disappears from the portion A of the p-type base region 104, and the IGBT is turned off. In the turn-off state, the n − type drift region 116 is
The holes inside flow out to the p-type base region 104 and further to the emitter electrode 102. n − type drift region 1
The electrons in 16 flow out to the p-type collector region 106 and further to the collector electrode 114. Alternatively, n −
The holes and electrons in the type drift region 116 recombine and disappear in the n − type drift region 116. The turn-off state ends when the holes and electrons accumulated in the n − type drift region 116 flow out or disappear and disappear.
When the turn-off state ends, the steady off-state is set.
【００４０】第１実施例のＩＧＢＴでは、ｐ型コレクタ
領域１０６は、ｐ＋型の第１部位１０８よりも低不純物
濃度のｐ−型の第２部位１１０を有する。よって、オン
状態において、ｐ型コレクタ領域１０６からｎ−型ドリ
フト領域１１６への正孔の注入効率を低減できる。この
結果、オン状態におけるｎ−型ドリフト領域１１６の正
孔と電子の蓄積量を低減できる。また、ｐ型コレクタ領
域１０６は、低不純物濃度のｐ−型の第２部位１１０を
有するため、ターンオフ状態において、ｎ−型ドリフト
領域１１６からｐ型コレクタ領域１０６への電子の流出
効率を向上できる。この電子は、オン状態の時に上記し
た正孔に引き付けられてｎ−型ドリフト領域１１６に蓄
積されたものである。以上の作用によって、ターンオフ
させたときにｎ−型ドリフト領域１１６から正孔と電子
が無くなるまでの時間を短くできる。即ち、ターンオフ
時間を短くできる。In the IGBT of the first embodiment, the p-type collector region 106 has the p − -type second portion 110 having a lower impurity concentration than the p + -type first portion 108. Therefore, in the ON state, the efficiency of injecting holes from the p-type collector region 106 to the n − -type drift region 116 can be reduced. As a result, the amount of holes and electrons accumulated in the n − type drift region 116 in the on state can be reduced. Further, since the p-type collector region 106 has the p − -type second portion 110 having a low impurity concentration, in the turn-off state, the electron outflow efficiency from the n − -type drift region 116 to the p-type collector region 106 can be improved. . The electrons are attracted to the above holes and accumulated in the n − type drift region 116 in the ON state. With the above operation, it is possible to shorten the time until the holes and electrons disappear from the n − type drift region 116 when turned off. That is, the turn-off time can be shortened.
【００４１】しかも、このＩＧＢＴのｐ型コレクタ領域
１０６は、第１部位１０８よりも高不純物濃度の第３部
位１１２を備え、その第３部位１１２とｎ−型ドリフト
領域１１６の間に第１部位１０８と第２部位１１０を設
け、その第３部位１１２をコレクタ電極１１４に接触さ
せる構造としている。よって、第３部位に比べると低不
純物濃度の第１部位と第２部位をコレクタ電極に接触さ
せる図１０の従来のＩＧＢＴに比べて、ｐ型コレクタ領
域１０６とコレクタ電極１１４との接触抵抗を小さくで
きる。このため、オン電圧を低くできる。ターンオフ時
間を短くすることでオン電圧が上昇してしまうというト
レードオフの関係を改善できる。Moreover, the p-type collector region 106 of this IGBT is provided with the third region 112 having a higher impurity concentration than the first region 108, and the first region is located between the third region 112 and the n − type drift region 116. 108 and the second portion 110 are provided, and the third portion 112 is in contact with the collector electrode 114. Therefore, the contact resistance between the p-type collector region 106 and the collector electrode 114 is smaller than that in the conventional IGBT shown in FIG. 10 in which the first and second regions having a lower impurity concentration are in contact with the collector electrode than the third region. it can. Therefore, the on-voltage can be lowered. Shortening the turn-off time can improve the trade-off relationship that the on-voltage rises.
【００４２】このように第１実施例のＩＧＢＴによる
と、オン電圧が小さいという伝導度変調型の半導体装置
の大きなメリットをほとんど損なわずに、ターンオフ時
間を短くできる。また、第１部位１０８〜第３部位１１
２の厚さ、幅、不純物濃度を調整することで、所望のタ
ーンオフ特性（ターンオフ時間等）を容易に設定できる
という効果も得られる。As described above, according to the IGBT of the first embodiment, the turn-off time can be shortened without substantially impairing the great merit of the conductivity modulation type semiconductor device that the ON voltage is small. Also, the first part 108 to the third part 11
By adjusting the thickness, width, and impurity concentration of No. 2, desired turn-off characteristics (turn-off time etc.) can be easily set.
【００４３】第１実施例のＩＧＢＴの製造方法を図２〜
図８を参照して説明する。図２〜図８の半導体基板は、
便宜上、図１に示すＩＧＢＴを逆さにした状態で示して
いる。まず、図２に示すように、半導体基板に不純物を
イオン注入すること等によって、ｎ−型領域（後にｎ−
型ドリフト領域１１６とｐ型コレクタ領域１０６になる
領域）１２８と、ｐ型ベース領域１０４と、ｎ＋型エミ
ッタ領域１２２を形成する。また、半導体基板にトレン
チを形成した後、そのトレンチの側面と底面に沿って、
シリコン酸化膜からなる薄膜状のゲート絶縁膜１１８を
形成する。その後、そのトレンチ内にポリシリコン等か
らなるゲート電極１２０を積層する。また、ｎ＋型エミ
ッタ領域１２２とｐ＋型の第２ベース部位１０４ｂの表
面に接するエミッタ電極１０２を形成する。この結果、
図２に示すような状態となる。The method of manufacturing the IGBT of the first embodiment is shown in FIGS.
This will be described with reference to FIG. The semiconductor substrate of FIGS.
For convenience, the IGBT shown in FIG. 1 is shown in an inverted state. First, as shown in FIG. 2, an n − -type region (later n −
A region that becomes the type drift region 116 and the p-type collector region 106) 128, a p-type base region 104, and an n + -type emitter region 122 are formed. In addition, after forming the trench in the semiconductor substrate, along the side surface and the bottom surface of the trench,
A thin-film gate insulating film 118 made of a silicon oxide film is formed. After that, a gate electrode 120 made of polysilicon or the like is stacked in the trench. Further, the emitter electrode 102 in contact with the surface of the n + type emitter region 122 and the p + type second base portion 104b is formed. As a result,
The state is as shown in FIG.
【００４４】次に、図２に示すように、半導体基板の裏
面（図示上面）からｎ型領域１２８に、飛程が約０．３
μｍで、注入量が約１×１０１３ｃｍ−２〜１×１０
１４ｃｍ−２又はキャリア濃度が約１×１０１７ｃｍ
−３〜１×１０１８ｃｍ−３となるようにボロンイオン
（Ｂ＋）を注入する。この結果、図３に示すようなイオ
ン注入領域１３０が形成される。次に、図３に示すよう
に、飛程が約０．１μｍで、注入量が約１×１０１５ｃ
ｍ−２〜１×１０１６ｃｍ−２又はキャリア濃度が約１
×１０１９ｃｍ−３〜１×１０２０ｃｍ−３となるよう
に二フッ化ボロンイオン（ＢＦ２ ＋）を注入する。この
ように、２回目のイオン注入は１回目のイオン注入より
も、飛程が短く、注入量が大きくなるようにする。Next, as shown in FIG. 2, the range is about 0.3 from the back surface (top surface in the drawing) of the semiconductor substrate to the n-type region 128.
μm, the injection amount is about 1 × 10 13 cm −2 to 1 × 10
14 cm −2 or carrier concentration of about 1 × 10 17 cm
Boron ions (B + ) are implanted so that the concentration is −3 to 1 × 10 18 cm −3 . As a result, the ion implantation region 130 as shown in FIG. 3 is formed. Next, as shown in FIG. 3, the range is about 0.1 μm and the implantation amount is about 1 × 10 15 c.
m −2 to 1 × 10 16 cm −2 or a carrier concentration of about 1
Boron difluoride ion (BF 2 + ) is implanted so as to have a concentration of × 10 19 cm -3 to 1 × 10 20 cm -3 . Thus, the second ion implantation has a shorter range and a larger implantation amount than the first ion implantation.
【００４５】この結果、図４の左側の半導体基板には、
図４の右側のグラフに示すような不純物プロファイルが
形成される。図４のグラフのＤ１とＤ２はそれぞれ、１
回目のイオン注入時の飛程（約０．３μｍ）と、２回目
のイオン注入時の飛程（約０．１μｍ）である。図４の
グラフのＮ１とＮ２はそれぞれ、上記した１回目のイオ
ン注入時の注入量と２回目のイオン注入時の注入量であ
る。図４の左側の半導体基板の符号１３２の領域は、不
純物が低注入量の所定深さ領域である。符号１３４の領
域は、不純物が高注入量であって、上記した所定深さ領
域よりも浅い領域である。但し、イオン注入しただけの
状態での不純物は、電気的に活性な、いわゆるキャリア
としてはほとんど働いていない。As a result, the semiconductor substrate on the left side of FIG.
An impurity profile as shown in the graph on the right side of FIG. 4 is formed. In the graph of FIG. 4, D1 and D2 are 1 respectively.
The range for the second ion implantation (about 0.3 μm) and the range for the second ion implantation (about 0.1 μm). N1 and N2 in the graph of FIG. 4 are the implantation amount at the time of the first ion implantation and the implantation amount at the time of the second ion implantation, respectively. A region 132 on the left side of the semiconductor substrate in FIG. 4 is a predetermined depth region in which the amount of impurities is low. The region denoted by reference numeral 134 is a region where the amount of impurities implanted is high and which is shallower than the above-described predetermined depth region. However, the impurities in a state of only being ion-implanted hardly act as electrically active so-called carriers.
【００４６】そこで、図５に示すように、電気炉アニー
ル（熱処理の一例）を実施する。上記したように、この
時点では既にゲート電極１２０やエミッタ電極１０２は
形成済みである。よって、これらの電極材料の融点より
も低い温度でアニールする必要がある。これらの電極材
料は主にアルミニウム（Ａｌ）を用いている。このた
め、アルミニウムの融点（６６０℃）よりも高い温度で
はアニールできない。よって、６００℃以下でアニール
することが好ましい。アルミニウムと半導体基板の材料
であるシリコンの間で発生するスパイク現象等を抑制す
るために、約３５０℃〜４５０℃でアニールすることが
より好ましい。本実施例では約４００℃でアニールして
いる。しかし、約４００℃のアニールでは、イオン注入
した不純物の電気的な活性化率はそれ程向上していな
い。この状態では、所定深さ領域１３２とそれよりも浅
い領域１３４の活性化している不純物濃度は約１×１０
１７ｃｍ−３〜１×１０１８ｃｍ−３である。Therefore, as shown in FIG. 5, electric furnace annealing (an example of heat treatment) is performed. As described above, the gate electrode 120 and the emitter electrode 102 have already been formed at this point. Therefore, it is necessary to anneal at a temperature lower than the melting points of these electrode materials. Aluminum (Al) is mainly used for these electrode materials. Therefore, annealing cannot be performed at a temperature higher than the melting point of aluminum (660 ° C.). Therefore, it is preferable to anneal at 600 ° C. or lower. It is more preferable to anneal at about 350 ° C. to 450 ° C. in order to suppress a spike phenomenon or the like that occurs between aluminum and silicon that is the material of the semiconductor substrate. In this embodiment, annealing is performed at about 400 ° C. However, the annealing at about 400 ° C. does not significantly improve the electrical activation rate of the ion-implanted impurities. In this state, the concentration of activated impurities in the predetermined depth region 132 and the shallower region 134 is about 1 × 10.
It is 17 cm −3 to 1 × 10 18 cm −3 .
【００４７】次に、不純物の活性化率をより向上させる
ため、光照射を行う。本実施例では、光学系を調整する
ことでビーム形状を矩形や線状に整形し、図６に示すよ
うに、半導体基板の裏面（図示上面）に局部的にレーザ
アニールを行う。局部的にレーザアニールを行うとき
は、半導体基板の裏面から０．５μｍ程度までの不純物
を活性化する。即ち、所定深さ領域１３２までの不純物
を活性化する。よって、ＹＡＧレーザ（波長５３０ｎ
ｍ）等の波長が比較的長いレーザを用いることが好まし
い。この結果、図７に示すように、不純物の活性率が向
上した高不純物濃度の領域１０８を局部的に形成でき
る。この領域はｐ＋型の第１部位１０８となる領域であ
る。このｐ＋型の第１部位１０８を形成すると、その第
２部位１１０と隣接するｐ−型の第２部位１１０も結果
的に形成される。第１部位１０８の不純物濃度は約１×
１０１８ｃｍ−３〜１×１０１９ｃｍ−３である。第２
部位１１０の不純物濃度はそれよりも低く、上記した電
気炉アニールにより活性化した不純物濃度（約１×１０
１７ｃｍ−３〜１×１０１８ｃｍ−３）である。Next, in order to further improve the activation rate of impurities, light irradiation is performed. In this embodiment, the beam shape is shaped into a rectangle or a line by adjusting the optical system, and as shown in FIG. 6, laser annealing is locally performed on the back surface (top surface in the drawing) of the semiconductor substrate. When laser annealing is locally performed, impurities up to about 0.5 μm from the back surface of the semiconductor substrate are activated. That is, the impurities up to the predetermined depth region 132 are activated. Therefore, YAG laser (wavelength 530n
It is preferable to use a laser having a relatively long wavelength such as m). As a result, as shown in FIG. 7, it is possible to locally form a high impurity concentration region 108 having an improved impurity activation rate. This region is a region serving as the p + -type first portion 108. When the p + -type first portion 108 is formed, the p − -type second portion 110 adjacent to the second portion 110 is also formed as a result. The impurity concentration of the first portion 108 is about 1 ×
It is 10 18 cm −3 to 1 × 10 19 cm −3 . Second
The impurity concentration of the portion 110 is lower than that, and the impurity concentration activated by the electric furnace annealing described above (about 1 × 10
17 cm −3 to 1 × 10 18 cm −3 ).
【００４８】次に、図７に示すように、エキシマレーザ
（ＸｅＣｌ：波長３０８ｎｍ）等の波長が比較的短いレ
ーザを用いて、半導体基板の裏面（図示上面）全体にレ
ーザアニールを行う。この場合、半導体基板の裏面から
浅い領域１３４の不純物のみを活性化したいので、波長
が比較的短いレーザを用いればよい。この結果、図８に
示すように、不純物の活性化率がさらに向上した高不純
物濃度の領域１１２を形成できる。この領域はｐ＋＋型
の第３部位１１２となる領域である。第３部位１１２の
不純物濃度は、約１×１０１９ｃｍ−３〜１×１０２０
ｃｍ−３となる。そして、半導体基板の裏面に第３部位
１１２に接するようにアルミニウムを成膜して、コレク
タ電極１１４を形成する。この結果、第１実施例のＩＧ
ＢＴが製造される。Next, as shown in FIG. 7, laser annealing is performed on the entire back surface (top surface in the drawing) of the semiconductor substrate using a laser having a relatively short wavelength such as an excimer laser (XeCl: wavelength 308 nm). In this case, since it is desired to activate only the impurities in the shallow region 134 from the back surface of the semiconductor substrate, a laser having a relatively short wavelength may be used. As a result, as shown in FIG. 8, it is possible to form the high impurity concentration region 112 in which the impurity activation rate is further improved. This region is a region serving as the p ++ -type third portion 112. The impurity concentration of the third portion 112 is about 1 × 10 19 cm −3 to 1 × 10 20.
cm −3 . Then, an aluminum film is formed on the back surface of the semiconductor substrate so as to be in contact with the third portion 112, and the collector electrode 114 is formed. As a result, the IG of the first embodiment
BT is manufactured.
【００４９】この製造方法では、半導体基板の裏面の一
部に向けて光を照射する工程を行っている。光の照射は
保護膜を形成しなくても、局部的に行うことが可能であ
る。よって、上記したｎ−型ドリフト領域１１６とｐ型
コレクタ領域１０８を形成するために、半導体基板の裏
面に保護膜を形成し、その一部を除去して開口部を形成
するという工程を行わなくてもよい。即ち、この製造方
法によると、第１実施例のＩＧＢＴを比較的簡単に製造
できる。In this manufacturing method, a step of irradiating a part of the back surface of the semiconductor substrate with light is performed. Irradiation of light can be performed locally without forming a protective film. Therefore, in order to form the n − -type drift region 116 and the p-type collector region 108, the step of forming a protective film on the back surface of the semiconductor substrate and removing a part thereof to form an opening is not performed. May be. That is, according to this manufacturing method, the IGBT of the first embodiment can be manufactured relatively easily.
【００５０】この製造方法では、電気炉アニール（熱処
理）と光照射を併用しているので、電気炉アニールのみ
で不純物を活性化させる場合よりも、電気炉アニールの
温度を低くできる。電気炉アニールの温度を低くできる
ため、高温の電気炉アニールで不純物を活性化させる場
合に比べて、半導体基板へのダメージを小さくできる。
また、電気炉アニールの温度をゲート電極１２０とエミ
ッタ電極１０２を構成するアルミニウムの融点（６６０
℃）よりも低くしているので、電気炉アニールを行う前
に半導体基板にゲート電極１２０やエミッタ電極１０２
等の電極を形成できる。このため、ＩＧＢＴの製造プロ
セスの自由度を高めることができる。In this manufacturing method, the electric furnace annealing (heat treatment) and the light irradiation are used together, so that the temperature of the electric furnace annealing can be lowered as compared with the case where the impurities are activated only by the electric furnace annealing. Since the temperature of the electric furnace anneal can be lowered, the damage to the semiconductor substrate can be reduced as compared with the case where the impurities are activated by the high temperature electric furnace anneal.
Further, the temperature of the electric furnace anneal is set to the melting point (660) of the aluminum forming the gate electrode 120 and the emitter electrode 102.
C.), the gate electrode 120 and the emitter electrode 102 are formed on the semiconductor substrate before the electric furnace annealing.
Electrodes can be formed. Therefore, the degree of freedom of the IGBT manufacturing process can be increased.
【００５１】この製造方法ではレーザ光を照射してい
る。レーザー光はコヒーレンスが良く、波長や位相がよ
く揃っているので、レーザ光を照射すると、不純物の活
性化を良好に行える。また、レーザ光は指向性が鋭いの
で、局部的に照射することが容易である。このため、第
１部位１０８と第２部位１１０の境界を明瞭にできる。
このため、製造されたＩＧＢＴ間の特性のばらつきを小
さくできる。図６等に示す所定深さ領域１３２の不純物
を活性化させるために波長の長いレーザ光を照射し、そ
れよりも浅い領域１３４の不純物を活性化させるために
波長の短いレーザ光を照射している。このように、波長
の長いレーザ光と短いレーザ光を使い分けることで、所
定深さ領域１３２とそれよりも浅い領域１３４の不純物
を簡単な方法でかつ良好に活性化できる。In this manufacturing method, laser light is irradiated. Since the laser light has good coherence, and the wavelength and phase are well aligned, irradiation of the laser light enables good activation of impurities. Further, since the laser beam has a sharp directivity, it is easy to irradiate it locally. Therefore, the boundary between the first part 108 and the second part 110 can be made clear.
For this reason, it is possible to reduce variations in characteristics among the manufactured IGBTs. A laser beam having a long wavelength is irradiated to activate the impurities in the predetermined depth region 132 shown in FIG. 6 and a laser beam having a short wavelength is irradiated to activate the impurities in the shallower region 134. There is. As described above, by selectively using the laser light having the long wavelength and the laser light having the short wavelength, the impurities in the predetermined depth region 132 and the shallower region 134 can be favorably activated by a simple method.
【００５２】（第２実施例） 図９に第２実施例のＩＧ
ＢＴの断面図を示す。このＩＧＢＴは、新たにｎ＋型バ
ッファ領域１１５を備え、また、ｎ−型ドリフト領域１
１７の厚さが第１実施例のｎ−型ドリフト領域１１６よ
りも薄い点で、第１実施例のＩＧＢＴと異なる。ｎ−型
ドリフト領域１１７の厚さは、約８０μｍである。ｎ＋
型バッファ領域１１５の厚さは約１５μｍであり、不純
物濃度は約１×１０１７ｃｍ−３である。ｎ＋型バッフ
ァ領域１１５の表面はｎ−型ドリフト領域１１７の裏面
に接している。ｎ＋型バッファ領域１１５の裏面は第１
部位１０８と第２部位１１０の表面に接している。(Second Embodiment) FIG. 9 shows the IG of the second embodiment.
A sectional view of BT is shown. This IGBT newly includes an n + type buffer region 115 and also has an n − type drift region 1.
This is different from the IGBT of the first embodiment in that the thickness of 17 is thinner than that of the n − type drift region 116 of the first embodiment. The thickness of the n − type drift region 117 is about 80 μm. n +
The mold buffer region 115 has a thickness of about 15 μm and an impurity concentration of about 1 × 10 17 cm −3 . The front surface of the n + type buffer region 115 is in contact with the back surface of the n − type drift region 117. The back surface of the n + type buffer region 115 is the first
It is in contact with the surfaces of the part 108 and the second part 110.
【００５３】第２実施例のＩＧＢＴでは、高不純物濃度
のｎ＋型バッファ領域１１５を設けているので、オン状
態においてｐ型コレクタ領域１０６からｎ−型ドリフト
領域１１７への正孔の注入効率をより低減できる。この
結果、オン状態におけるｐ型コレクタ領域１０６の正孔
と電子の蓄積量をより低減できるため、ターンオフ時間
をより短くできる。また、ｎ＋型バッファ領域１１５を
設けているので、オフ状態の時にｐ型ベース領域１０４
からｎ−型ドリフト領域１１７に成長する空乏層がｐ型
コレクタ領域１０６まで達し、ｐ型領域１０４、１０６
同士が空乏層を介して繋がってしまうパンチスルー現象
の発生を抑制できる。よって、本実施例のようにｎ−型
ドリフト領域１１７の厚さが薄い構造を採用することが
可能となる。第２実施例はパンチスルー型のＩＧＢＴで
あり、ｎ−型ドリフト領域１１７の厚さが薄く、ターン
オフ時間がより短いので、高速スイッチング用に適して
いる。これに対し、第１実施例はノンパンチスルー型の
ＩＧＢＴであり、ｎ−型ドリフト領域１１６の厚さが比
較的厚いので、高耐圧用に適している。In the IGBT of the second embodiment, since the n + type buffer region 115 having a high impurity concentration is provided, the efficiency of hole injection from the p type collector region 106 to the n − type drift region 117 in the on state is improved. It can be further reduced. As a result, the amount of holes and electrons accumulated in the p-type collector region 106 in the ON state can be further reduced, so that the turn-off time can be further shortened. Further, since the n + type buffer region 115 is provided, the p type base region 104 is provided in the off state.
From the n − type drift region 117 to the p type collector region 106, the p type regions 104 and 106 are formed.
It is possible to suppress the punch-through phenomenon in which the two are connected to each other through the depletion layer. Therefore, it is possible to adopt a structure in which the thickness of the n − type drift region 117 is thin as in the present embodiment. The second embodiment is a punch-through type IGBT, and since the n − type drift region 117 is thin and the turn-off time is shorter, it is suitable for high speed switching. On the other hand, the first embodiment is a non-punch through type IGBT, and the n − type drift region 116 is relatively thick, and thus is suitable for high breakdown voltage.
【００５４】以上、本発明の具体例を詳細に説明した
が、これらは例示に過ぎず、特許請求の範囲を限定する
ものではない。特許請求の範囲に記載の技術には、以上
に例示した具体例を様々に変形、変更したものが含まれ
る。
（１）例えば、第１実施例では、図１に示すように、ｐ
＋型の第１部位１０８とｐ−型の第２部位１１０の両方
がｎ−型ドリフト領域１１６に接しているが、第１部位
１０８と第２部位１１０のいずれかがｎ−型ドリフト領
域１１６に接している構成でもよい。また、第１及び第
２実施例では、ｐ＋型の第１部位１０８とｐ−型の第２
部位１１０の両方がｐ＋＋型の第３部位１１２に接して
いるが、第１部位１０８と第２部位１１０のいずれかが
第３部位１１２に接している構成であってもよい。上記
の構成例としては、例えば第１部位１０８が第２部位１
１０の外周の少なくとも一部を取囲むような構成であっ
てもよいし、その第１部位１０８と第２部位１１０を入
換えた構成であってもよい。
（２）第２実施例に示すように、第１部位１０８と第２
部位１１０がｎ−型ドリフト領域１１６に直接に接して
おらず、第１部位１０８及び第２部位１１０と、ｎ−型
ドリフト領域１１６の間に他の領域が介在している構成
であってもよい。第１部位１０８及び第２部位１１０
と、第３部位１１２が直接に接しておらず、第１部位１
０８及び第２部位１１０と、第３部位１１２の間に他の
部位が介在している構成であってもよい。
（３）第１及び第２実施例では、第３部位１１２の裏面
とコレクタ電極１１４の表面が接する構成となっている
が、第１部位１０８及び／又は第２部位１１０の裏面の
一部がコレクタ電極１１４の表面の一部と接していても
よい。
（４）第１及び第２実施例では、第３部位１１２とコレ
クタ電極１１４が接しているが、第３部位１１２とコレ
クタ電極１１４の間に他の領域が介在していてもよい。
（５）上記（１）〜（４）を上位概念的に表現すると、
要するに、第１部位１０８及び第２部位１１０が、ｎ−
型ドリフト領域１１６と第３部位１１２の間に位置し、
第３部位１１２が第１部位１０８及び第２部位１１０と
コレクタ電極１１４の間に位置している構成であればよ
い。ここでいう「第１部位」「第２部位」等は第１部位
の全体、第２部位の全体である必要はなく、第１部位の
一部、第２部位の一部であってもよい。Specific examples of the present invention have been described in detail above, but these are merely examples and do not limit the scope of the claims. The technology described in the claims includes various modifications and changes of the specific examples illustrated above. (1) For example, in the first embodiment, as shown in FIG.
Both the + -type first region 108 and the p − -type second region 110 are in contact with the n − -type drift region 116, but one of the first region 108 and the second region 110 is the n − -type drift region 116. The structure may be in contact with. In the first and second embodiments, the p + -type first portion 108 and the p − -type second portion 108 are used.
Although both of the parts 110 are in contact with the p ++ -type third part 112, either the first part 108 or the second part 110 may be in contact with the third part 112. In the above configuration example, for example, the first part 108 is the second part 1
The configuration may be such that at least a part of the outer periphery of 10 is surrounded, or the first portion 108 and the second portion 110 thereof may be interchanged. (2) As shown in the second embodiment, the first portion 108 and the second portion 108
Site 110 the n - not directly in contact with the type drift region 116, a first portion 108 and second portion 110, n - other areas between the type drift region 116 be configured interposed Good. First part 108 and second part 110
And the third part 112 is not in direct contact with the first part 1
The other part may be interposed between the 08 and the second part 110 and the third part 112. (3) In the first and second embodiments, the back surface of the third portion 112 and the surface of the collector electrode 114 are in contact with each other. However, a part of the back surface of the first portion 108 and / or the second portion 110 is It may be in contact with part of the surface of the collector electrode 114. (4) In the first and second embodiments, the third region 112 and the collector electrode 114 are in contact with each other, but another region may be interposed between the third region 112 and the collector electrode 114. (5) When the above (1) to (4) are expressed as a superordinate concept,
In short, the first part 108 and the second part 110 are n −
Located between the mold drift region 116 and the third portion 112,
It suffices that the third part 112 is located between the first part 108 and the second part 110 and the collector electrode 114. The “first part”, “second part” and the like do not have to be the entire first part and the entire second part, and may be part of the first part or part of the second part. .
【００５５】（６）第１及び第２実施例では、第３部位
１１２は第１部位１０８よりも高不純物濃度になってい
るが、第３部位１１２と第１部位１０８の不純物濃度は
等しくてもよく、さらには、第３部位１１２が第１部位
１０８よりも低不純物濃度であってもよい。要するに、
第１部位１０８と第３部位１１２が第２部位１１０より
も高不純物濃度であればよい。
（７）上記実施例では半導体装置の例としてＩＧＢＴを
例にして説明しているが、本発明の適用範囲はこれに限
られない。例えば、サイリスタ（例えばＧＴＯ（Gate T
urn Off）サイリスタや、ＭＯＳゲート型サイリスタ）
にも本発明を適用できる。
（８）上記実施例ではトレンチゲート型の半導体装置に
ついて説明しているが、プレーナゲート型等の半導体装
置についても勿論、本発明を適用できる。(6) In the first and second embodiments, the third part 112 has a higher impurity concentration than the first part 108, but the third part 112 and the first part 108 have the same impurity concentration. Further, the third portion 112 may have a lower impurity concentration than the first portion 108. in short,
It suffices that the first portion 108 and the third portion 112 have a higher impurity concentration than the second portion 110. (7) In the above embodiments, the IGBT is described as an example of the semiconductor device, but the scope of application of the present invention is not limited to this. For example, a thyristor (eg GTO (Gate T
urn Off) Thyristor, MOS gate type thyristor)
The present invention can also be applied to. (8) Although the trench gate type semiconductor device has been described in the above embodiments, the present invention can be applied to a planar gate type semiconductor device or the like.
【００５６】（９）上記実施例ではレーザ光を照射して
いるが、せん光等を照射してもよい。
（１０）上記実施例では、イオン注入と光照射を２回ず
つ行っているが、イオン注入と光照射の回数に限定はな
く、３回以上に分けて行ってもよい。また、熱処理（電
気炉アニール）に代えて光照射を行ってもよい。また、
２回目の光照射に代えて熱処理を行うことも可能であ
る。
（１１）熱処理は電気炉アニールに代えて、他の熱発生
手段を用いて行ってもよいのは勿論である。
（１２）上記実施例では、レーザ光を照射して不純物濃
度の異なる第１部位１０８〜第３部位１１２を形成して
いる。しかし、例えば以下の（ａ）〜（ｄ）のような製
造方法で製造してもよい。（ａ）半導体基板の裏面全体
から所定深さ領域に達するイオン注入を行う。（ｂ）半
導体基板の一部にマスクをして第１部位１０８となる領
域にイオン注入を行う。（ｃ）半導体基板の裏面全体か
ら所定深さ領域よりも浅い第３部位１１２となる領域に
イオン注入を行う。（ｄ）熱処理を行い、イオン注入し
た不純物を活性化する。即ち、特許請求の範囲に記載の
製造方法は、特許請求の範囲に記載の半導体装置の一つ
の態様の特に好ましい製造方法を示したものであり、本
発明に係る半導体装置は、様々な製造方法で製造するこ
とができる。(9) Although laser light is irradiated in the above embodiment, flash light or the like may be irradiated. (10) In the above embodiment, the ion implantation and the light irradiation are performed twice, but the number of times of the ion implantation and the light irradiation is not limited, and the ion implantation and the light irradiation may be performed three times or more. Light irradiation may be performed instead of heat treatment (electric furnace annealing). Also,
It is also possible to perform heat treatment instead of the second light irradiation. (11) Of course, the heat treatment may be performed by using other heat generating means instead of the electric furnace annealing. (12) In the above-described embodiment, laser light is irradiated to form the first part 108 to the third part 112 having different impurity concentrations. However, for example, the following manufacturing methods (a) to (d) may be used. (A) Ion implantation is performed to reach a predetermined depth region from the entire back surface of the semiconductor substrate. (B) A portion of the semiconductor substrate is masked and ions are implanted into the region that will be the first portion 108. (C) Ion implantation is performed from the entire back surface of the semiconductor substrate into a region that will be the third portion 112 that is shallower than the predetermined depth region. (D) Heat treatment is performed to activate the ion-implanted impurities. That is, the manufacturing method described in the claims shows a particularly preferable manufacturing method of one aspect of the semiconductor device described in the claims, and the semiconductor device according to the present invention has various manufacturing methods. Can be manufactured in.
【００５７】また、本明細書または図面に説明した技術
要素は、単独であるいは各種の組合せによって技術的有
用性を発揮するものであり、出願時請求項記載の組合せ
に限定されるものではない。また、本明細書または図面
に例示した技術は複数目的を同時に達成し得るものであ
り、そのうちの一つの目的を達成すること自体で技術的
有用性を持つものである。Further, the technical elements described in the present specification or the drawings exert technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the technique illustrated in the present specification or the drawings can simultaneously achieve a plurality of objects, and achieving the one object among them has technical utility.
【図１】 第１実施例のＩＧＢＴの断面図を示す。FIG. 1 shows a sectional view of an IGBT of a first embodiment.
【図２】 第１実施例のＩＧＢＴの製造工程の一部を示
す（１）。FIG. 2 shows a part of the manufacturing process of the IGBT of the first embodiment (1).
【図３】 第１実施例のＩＧＢＴの製造工程の一部を示
す（２）。FIG. 3 shows a part of the manufacturing process of the IGBT of the first embodiment (2).
【図４】 第１実施例のＩＧＢＴの製造工程の一部を示
す（３）。FIG. 4 shows a part of the manufacturing process of the IGBT of the first embodiment (3).
【図５】 第１実施例のＩＧＢＴの製造工程の一部を示
す（４）。FIG. 5 shows a part of the manufacturing process of the IGBT of the first embodiment (4).
【図６】 第１実施例のＩＧＢＴの製造工程の一部を示
す（５）。FIG. 6 shows a part of the manufacturing process of the IGBT of the first embodiment (5).
【図７】 第１実施例のＩＧＢＴの製造工程の一部を示
す（６）。FIG. 7 shows a part of the manufacturing process of the IGBT of the first embodiment (6).
【図８】 第１実施例のＩＧＢＴの製造工程の一部を示
す（７）。FIG. 8 shows a part of the manufacturing process of the IGBT of the first embodiment (7).
【図９】 第２実施例のＩＧＢＴの断面図を示す。FIG. 9 shows a sectional view of an IGBT according to a second embodiment.
【図１０】 従来のＩＧＢＴの断面図を示す。FIG. 10 shows a cross-sectional view of a conventional IGBT.
【符号の説明】 １０２：エミッタ電極 １０４：ｐ型ベース領域 １０６：ｐ型コレクタ領域 １０８：ｐ＋型の第１部位 １１０：ｐ−型の第２部位 １１２：ｐ＋＋型の第３部位 １１４：コレクタ電極 １１６：ｎ−型ドリフト領域 １２０：ゲート電極 １２２：ｎ＋型エミッタ領域[Description of Reference Signs] 102: emitter electrode 104: p-type base region 106: p-type collector region 108: p + -type first portion 110: p − -type second portion 112: p ++ -type third portion 114: Collector electrode 116: n − type drift region 120: gate electrode 122: n + type emitter region
───────────────────────────────────────────────────── フロントページの続き (72)発明者 石子 雅康 愛知県愛知郡長久手町大字長湫字横道41番 地の１ 株式会社豊田中央研究所内 (72)発明者 植田 賢志 愛知県豊田市トヨタ町１番地 トヨタ自動 車株式会社内 (72)発明者 橋本 雅人 愛知県豊田市トヨタ町１番地 トヨタ自動 車株式会社内 (72)発明者 田中 宏明 愛知県豊田市トヨタ町１番地 トヨタ自動 車株式会社内 ─────────────────────────────────────────────────── ─── Continued front page (72) Inventor Masayasu Ishiko Aichi Prefecture Nagachite Town Aichi District Ground 1 Toyota Central Research Institute Co., Ltd. (72) Inventor Kenshi Ueda 1 Toyota Town, Toyota City, Aichi Prefecture Toyota Auto Car Co., Ltd. (72) Inventor Masato Hashimoto 1 Toyota Town, Toyota City, Aichi Prefecture Toyota Auto Car Co., Ltd. (72) Inventor Hiroaki Tanaka 1 Toyota Town, Toyota City, Aichi Prefecture Toyota Auto Car Co., Ltd.
Claims (12)
電極を備えたスイッチング用の半導体装置であって、 第２導電型領域は第１部位〜第３部位を有し、第２部位
は第１部位と第３部位のいずれよりも低不純物濃度であ
り、第１部位と第２部位は第１導電型領域と第３部位の
間に位置し、第３部位は第１部位及び第２部位と、電極
の間に位置しており、 オン状態において、第２導電型領域から第１導電型領域
へ第２導電型キャリアが注入され、ターンオフ状態にお
いて、第１導電型領域から第２導電型領域へ第１導電型
キャリアが流出するように構成された半導体装置。1. A first conductivity type region, a second conductivity type region,
It is a semiconductor device for switching provided with an electrode, Comprising: A 2nd conductivity type area | region has a 1st site | part-3rd site | part, and a 2nd site | part has lower impurity concentration than either 1st site | part and 3rd site. , The first part and the second part are located between the first conductivity type region and the third part, and the third part is located between the first part and the second part and the electrode. The second conductivity type carrier is injected from the second conductivity type region to the first conductivity type region, and in the turn-off state, the first conductivity type carrier flows out from the first conductivity type region to the second conductivity type region. Semiconductor device.
型のベース領域と、第１導電型のドリフト領域と、第２
導電型のコレクタ領域と、ゲート電極と、エミッタ電極
と、コレクタ電極を備えた半導体装置であって、 ベース領域は、ドリフト領域とエミッタ領域の間に位置
する部分を有し、 ゲート電極は、ゲート絶縁膜を介してベース領域の前記
部分と隣合っており、 エミッタ電極は、エミッタ領域に接しており、 コレクタ領域は第１部位〜第３部位を有し、第２部位は
第１部位と第３部位のいずれよりも低不純物濃度であ
り、第１部位と第２部位はドリフト領域と第３部位の間
に位置し、第３部位は第１部位及び第２部位と、コレク
タ電極の間に位置していることを特徴とする半導体装
置。2. A first-conductivity-type emitter region, a second-conductivity-type base region, a first-conductivity-type drift region, and a second-conductivity-type drift region.
A semiconductor device having a conductive type collector region, a gate electrode, an emitter electrode, and a collector electrode, wherein the base region has a portion located between the drift region and the emitter region, and the gate electrode is a gate electrode. It is adjacent to the portion of the base region through the insulating film, the emitter electrode is in contact with the emitter region, the collector region has first to third portions, and the second portion is the first portion and the third portion. The impurity concentration is lower than any of the three parts, the first part and the second part are located between the drift region and the third part, and the third part is between the first part and the second part and the collector electrode. A semiconductor device characterized by being located.
であることを特徴とする請求項１又は２に記載の半導体
装置。3. The semiconductor device according to claim 1, wherein the third portion has a higher impurity concentration than the first portion.
のコレクタ電極に接していることを特徴とする半導体装
置。4. The third part is the electrode according to claim 1 or claim 2.
A semiconductor device, which is in contact with the collector electrode of.
の間に、ドリフト領域よりも高不純物濃度の第１導電型
のバッファ領域をさらに設けたことを特徴とする請求項
２〜４のいずれかに記載の半導体装置。5. A buffer region of the first conductivity type having an impurity concentration higher than that of the drift region is further provided between the drift region and the first and second regions. The semiconductor device according to any one of claims.
純物をイオン注入する工程と、 半導体基板の前記所定深さ領域の不純物を活性化させる
処理を行う工程と、 半導体基板の前記所定面の一部に、前記所定深さ領域の
不純物を活性化させる光照射を行う工程と、 半導体基板の前記浅い領域の不純物を活性化させる処理
を行う工程と、 半導体基板の前記所定面上に電極を形成する工程を有す
ることを特徴とする半導体装置の製造方法。6. A step of ion-implanting an impurity of the second conductivity type from a predetermined surface of the semiconductor substrate, a step of activating the impurity in the predetermined depth region of the semiconductor substrate, and the predetermined surface of the semiconductor substrate. A step of performing light irradiation for activating impurities in the predetermined depth region, a step of activating impurities in the shallow region of the semiconductor substrate, and an electrode on the predetermined surface of the semiconductor substrate. A method of manufacturing a semiconductor device, comprising the step of forming a semiconductor device.
第１導電型領域の所定深さ領域で低注入量となり、それ
よりも浅い領域で高注入量となるようにイオン注入する
ことを特徴とする請求項６に記載の半導体装置の製造方
法。7. The step of ion-implanting is characterized in that the ion-implantation is performed at a predetermined depth region of the first conductivity type region of the semiconductor substrate with a low implantation amount, and with a shallower region than that, a high implantation amount. The method for manufacturing a semiconductor device according to claim 6.
μｍ以上で、注入量が１×１０１１ｃｍ−２〜１×１０
１５ｃｍ−２となるように不純物をイオン注入する工程
と、飛程が０．１５μｍ以下で、注入量が１×１０１５
ｃｍ−２〜１×１０１６ｃｍ−２となるように不純物を
イオン注入する工程からなることを特徴とする請求項７
に記載の半導体装置の製造方法。8. The range of ion implantation is 0.25.
An injection amount of 1 × 10 11 cm −2 to 1 × 10 μm or more
A step of ion-implanting impurities to 15 cm −2 , a range of 0.15 μm or less, and an implantation amount of 1 × 10 15
8. A step of ion-implanting impurities so as to be cm −2 to 1 × 10 16 cm −2.
A method of manufacturing a semiconductor device according to item 1.
る処理を行う工程では熱処理を行い、前記浅い領域の不
純物を活性化させる処理を行う工程では光照射を行うこ
とを特徴とする請求項６〜８のいずれかに記載の半導体
装置の製造方法9. The heat treatment is performed in the step of activating the impurities in the predetermined depth region, and the light irradiation is performed in the step of activating the impurities in the shallow region. 6. A method for manufacturing a semiconductor device according to any one of 6 to 8
る電極材料の融点よりも低いことを特徴とする請求項９
に記載の半導体装置の製造方法。10. The heat treatment temperature is lower than the melting point of the electrode material formed on the semiconductor substrate.
A method of manufacturing a semiconductor device according to item 1.
工程では、レーザ光を照射することを特徴とする半導体
装置の製造方法。11. A method of manufacturing a semiconductor device, which comprises irradiating a laser beam in the step of irradiating the light according to claim 6 or 9.
せる光照射を行う工程では波長の長い光を照射し、 前記浅い領域の不純物を活性化させる処理を行う工程で
は波長の短い光を照射することを特徴とする請求項６〜
１１のいずれかに記載の半導体装置の製造方法。12. The light irradiation for activating the impurities in the predetermined depth region is irradiated with light having a long wavelength, and the light irradiation for activating the impurities in the shallow region is irradiated with light having a short wavelength. 6. The method according to claim 6, wherein
12. The method of manufacturing a semiconductor device according to any one of 11.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002121300A JP3919591B2 (en) | 2002-04-23 | 2002-04-23 | Manufacturing method of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002121300A JP3919591B2 (en) | 2002-04-23 | 2002-04-23 | Manufacturing method of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003318400A true JP2003318400A (en) | 2003-11-07 |
| JP3919591B2 JP3919591B2 (en) | 2007-05-30 |
Family
ID=29537275
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002121300A Expired - Fee Related JP3919591B2 (en) | 2002-04-23 | 2002-04-23 | Manufacturing method of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3919591B2 (en) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2004039984A (en) * | 2002-07-05 | 2004-02-05 | Sumitomo Heavy Ind Ltd | Manufacturing method for semiconductor device using laser irradiation |
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| CN112397580A (en) * | 2019-08-19 | 2021-02-23 | 广东美的白色家电技术创新中心有限公司 | Insulated gate bipolar transistor and manufacturing method thereof |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6677615B2 (en) | 2016-09-20 | 2020-04-08 | 株式会社東芝 | Semiconductor device |
-
2002
- 2002-04-23 JP JP2002121300A patent/JP3919591B2/en not_active Expired - Fee Related
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| US8507945B2 (en) | 2008-03-31 | 2013-08-13 | Mitsubishi Electric Corporation | Semiconductor device including an insulated gate bipolar transistor (IGBT) |
| WO2009122486A1 (en) * | 2008-03-31 | 2009-10-08 | 三菱電機株式会社 | Semiconductor device |
| US8829564B2 (en) | 2008-03-31 | 2014-09-09 | Mitsubishi Electric Corporation | Semiconductor device including an IGBT |
| JPWO2009122486A1 (en) * | 2008-03-31 | 2011-07-28 | 三菱電機株式会社 | Semiconductor device |
| JP2012009799A (en) * | 2010-05-26 | 2012-01-12 | Denso Corp | Lateral insulated gate bipolar transistor |
| TWI601288B (en) * | 2012-06-01 | 2017-10-01 | Fuji Electric Co Ltd | Semiconductor device |
| WO2013179761A1 (en) | 2012-06-01 | 2013-12-05 | 富士電機株式会社 | Semiconductor device |
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| CN112397580B (en) * | 2019-08-19 | 2024-04-05 | 广东美的白色家电技术创新中心有限公司 | Insulated gate bipolar transistor and manufacturing method thereof |
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| Publication number | Publication date |
|---|---|
| JP3919591B2 (en) | 2007-05-30 |
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Legal Events
| Date | Code | Title | Description |
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| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061030 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061114 |
|
| A521 | Written amendment |
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| TRDD | Decision of grant or rejection written | ||
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| A61 | First payment of annual fees (during grant procedure) |
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| R150 | Certificate of patent or registration of utility model |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| S531 | Written request for registration of change of domicile |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130223 Year of fee payment: 6 |
|
| R350 | Written notification of registration of transfer |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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