KR20160019045A - Power device and method for fabricating the same - Google Patents
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Abstract
Description
본 발명은 파워 소자 및 그의 제조 방법에 관한 것으로, 특히 EMI(Electro Magnetic Interference) 노이즈를 최소화할 수 있는 파워 소자 및 그의 제조 방법에 관한 것이다. BACKGROUND OF THE
최근 고전력 MOSFET의 고속 스위칭(switching) 특성과 BJT(Bipolar Junction Transistor)의 대전력 특성을 겸비한 전력 반도체 소자로서, 절연 게이트 바이폴라 트랜지스터(IGBT)가 주목되고 있다. 여러 형태의 IGBT 구조 중 필드 스톱(FS: Field Stop) 형태의 IGBT는 소프트 펀치 쓰루(soft punch through) 형태 또는 얕은 펀치쓰루 형태의 IGBT로 이해될 수 있다. 이러한 FS-IGBT는 NPT(Non-Punch Through) IGBT와 PT(Punch Through) IGBT 기술의 조합으로 이해될 수 있으며 이에 따라 이러한 기술들의 장점들, 예컨대, 낮은 포화 컬렉터 전압(Vce,sat), 용이한 병렬 운전, 견고함(ruggedness) 등의 장점을 가질 수 있는 것으로 이해될 수 있다.BACKGROUND ART [0002] Insulated gate bipolar transistors (IGBTs) have been attracting attention as power semiconductor devices that combine high-speed switching characteristics of high-power MOSFETs and high power characteristics of bipolar junction transistors (BJTs). Among various types of IGBT structures, a field stop (FS) type IGBT can be understood as a soft punch through type or a shallow punch through type IGBT. Such an FS-IGBT can be understood as a combination of NPT (Non-Punch Through) IGBT and PT (Punch Through) IGBT technology and thus has advantages such as low saturation collector voltage (Vce, sat) Parallel operation, ruggedness, and the like.
그럼에도 불구하고, FS 형태의 IGBT는 고속 스위칭 특성으로 인하여, 턴-오프 스위칭 때, EMI 노이즈가 증가하는 문제를 가질 수 있다. Nevertheless, FS type IGBTs may have the problem of increasing EMI noise in turn-off switching due to the fast switching characteristics.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 고속 스위칭 특성을 가지면서도, EMI(Electro Magnetic Interference) 노이즈를 최소화할 수 있는 파워 소자 및 그의 제조 방법을 제공하는 데에 있다.SUMMARY OF THE INVENTION It is an object of the present invention to provide a power device capable of minimizing EMI (Electro Magnetic Interference) noise while having high-speed switching characteristics and a method of manufacturing the same.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 파워 소자를 제공한다. 본 발명에 따른 파워 소자는 제1 도전형을 가지는 제1 필드 스톱층; 상기 제1 필드 스톱층 상에 형성되고, 상기 제1 필드 스톱층보다 낮은 불순물 농도의 상기 제1 도전형을 가지는 제1 드리프트(drift) 영역; 상기 제1 드리프트 영역 상에 형성되고, 상기 제1 드리프트 영역보다 높은 불순물 농도의 상기 제1 도전형을 가지는 매립(buried) 영역; 상기 매립 영역 상에 형성되는 제2 드리프트 영역; 상기 제2 드리프트 영역의 상부 부분에 형성되는 파워 소자 셀; 및 상기 제1 필드 스톱층의 하부에 형성된 컬렉터 영역;을 포함한다.In order to accomplish the above object, the present invention provides a power device as described below. A power device according to the present invention includes: a first field stop layer having a first conductivity type; A first drift region formed on the first field stop layer and having the first conductivity type with a lower impurity concentration than the first field stop layer; A buried region formed on the first drift region and having the first conductivity type with an impurity concentration higher than that of the first drift region; A second drift region formed on the buried region; A power device cell formed on an upper portion of the second drift region; And a collector region formed under the first field stop layer.
상기 제1 필드 스톱층과 상기 제1 드리프트 영역 사이에 배치되며, 상기 제1 필드 스톱층보다 높은 불순물 농도 부분을 구비한 상기 제1 도전형을 가지는 제2 필드 스톱층을 더 포함할 수 있다. And a second field stop layer disposed between the first field stop layer and the first drift region and having the impurity concentration higher than the first field stop layer and having the first conductivity type.
상기 제2 필드 스톱층은 상기 매립 영역보다 높은 불순물 농도를 가질 수 있다.The second field stop layer may have a higher impurity concentration than the buried region.
상기 제2 필드 스톱층은, 상기 제1 필드 스톱층으로부터 불순물 농도가 증가하여 최대 불순물 농도를 가진 후 상기 제1 드리프트 영역까지 불순물 농도가 감소할 수 있다.The second field stop layer may have a maximum impurity concentration due to the increase of the impurity concentration from the first field stop layer, and then the impurity concentration may decrease to the first drift region.
상기 제1 드리프트 영역은 상기 제2 필드 스톱층 상에 에피택셜 성장을 통해 형성될 수 있다.The first drift region may be formed through epitaxial growth on the second field stop layer.
상기 제2 필드 스톱층은 이온 주입 공정을 통하여 상기 제1 필드 스톱층보다 불순물 농도가 높도록 형성될 수 있다. The second field stop layer may be formed to have a higher impurity concentration than the first field stop layer through an ion implantation process.
상기 제2 필드 스톱층은 동일 레벨에서, 제1 불순물 농도를 가지는 제1 영역 및 상기 제1 불순물 농도보다 더 높은 제2 불순물 농도를 가지는 제2 영역으로 이루어질 수 있다.The second field stop layer may comprise, at the same level, a first region having a first impurity concentration and a second region having a second impurity concentration higher than the first impurity concentration.
상기 제2 영역의 평균 불순물 농도는 상기 제1 영역의 평균 불순물 농도보다 높을 수 있다.The average impurity concentration of the second region may be higher than the average impurity concentration of the first region.
상기 제2 드리프트 영역은 상기 매립 영역보다 낮은 불순물 농도의 상기 제1 도전형을 가지며, 상기 제1 및 제2 드리프트 영역은 각각 깊이 방향으로 일정한 불순물 농도 프로파일을 가질 수 있다. The second drift region may have the first conductivity type with an impurity concentration lower than that of the buried region, and the first and second drift regions may have a constant impurity concentration profile in the depth direction.
상기 제1 드리프트 영역과 상기 제2 드리프트 영역의 불순물 농도는 실질적으로 동일할 수 있다. The impurity concentration of the first drift region and the second drift region may be substantially the same.
상기 제2 드리프트 영역은, 상기 매립 영역 상에 각각 수직 방향으로 확장되어 형성되고, 수평 방향으로 교대로 배열되는 제1 도전형 필라(pillar) 및 제2 도전형 필러를 구비하고, 상기 제1 도전형 필라는, 상기 매립 영역보다 낮은 불순물 농도를 가질 수 있다.The second drift region includes a first conductive pillar and a second conductive pillar extending in the vertical direction on the buried region and alternately arranged in the horizontal direction, The mold pillar may have an impurity concentration lower than that of the buried region.
상기 매립 영역은, 이온 주입 공정을 통하여 상기 제1 드리프트 영역으로부터 불순물 농도가 증가하여 최대 불순물 농도를 가진 후 상기 제2 드리프트 영역까지 불순물 농도가 감소하도록 형성될 수 있다. The buried region may be formed such that the impurity concentration increases from the first drift region through the ion implantation process to the second drift region after having the maximum impurity concentration.
상기 매립 영역은, 최대 불순물 농도를 가지는 부분을 기준으로 상기 제1 드리프트 영역 및 상기 제2 드리프트 영역을 향하여 대칭 형상의 불순물 농도 프로파일(profile)을 가질 수 있다. The buried region may have a symmetrical impurity concentration profile toward the first drift region and the second drift region based on a portion having a maximum impurity concentration.
상기 제1 필드 스톱층은 깊이 방향으로 일정한 불순물 농도 프로파일을 가질 수 있다.The first field stop layer may have a constant impurity concentration profile in the depth direction.
상기 컬렉터 영역은 상기 제1 도전형과 다른 제2 도전형을 가질 수 있다. The collector region may have a second conductivity type different from the first conductivity type.
상기 제2 드리프트 영역의 두께는 제1 드리프트 영역의 두께보다 큰 값을 가질 수 있다. The thickness of the second drift region may be greater than the thickness of the first drift region.
상기 파워 소자 셀은, 상기 제2 드리프트 영역의 상부 부분에 배치되며 상기 제1 도전형과 다른 제2 도전형을 가지는 베이스 영역; 상기 베이스 영역 내의 표면 부분에 배치된 상기 제1 도전형을 가지는 에미터 영역; 및 상기 제2 드리프트 영역, 베이스 영역 및 에미터 영역 상에 게이트 절연층을 개재하여 형성된 게이트 전극;을 포함할 수 있다. Wherein the power device cell comprises: a base region disposed in an upper portion of the second drift region and having a second conductivity type different from the first conductivity type; An emitter region having the first conductivity type disposed on a surface portion in the base region; And a gate electrode formed on the second drift region, the base region, and the emitter region with a gate insulating layer interposed therebetween.
상기 파워 소자 셀은, 상기 제2 드리프트 영역의 상부 부분에 배치되며 상기 제1 도전형과 다른 제2 도전형을 가지는 베이스 영역; 상기 베이스 영역 내의 표면 부분에 배치된 상기 제1 도전형을 가지는 에미터 영역; 상기 베이스 영역 및 에미터 영역의 한쪽 측면에 배치되고, 상기 제2 드리프트 영역에서 매립되어 형성된 게이트 전극; 및 상기 베이스 영역, 상기 에미터 영역 및 상기 제2 드리프트 영역과 상기 게이트 전극 사이에 배치되는 게이트 절연층;을 포함할 수 있다. Wherein the power device cell comprises: a base region disposed in an upper portion of the second drift region and having a second conductivity type different from the first conductivity type; An emitter region having the first conductivity type disposed on a surface portion in the base region; A gate electrode disposed on one side of the base region and the emitter region and buried in the second drift region; And a gate insulating layer disposed between the base region, the emitter region, and the second drift region and the gate electrode.
본 발명에 따른 파워 소자의 제조 방법은, 제1 도전형을 가지는 반도체 기판을 준비하는 단계; 상기 반도체 기판의 전면 상에 상기 반도체 기판보다 낮은 상기 제1 도전형의 불순물 농도를 가지도록 에피택셜 성장을 하여 제1 드리프트 영역을 형성하는 단계; 상기 제1 드리프트 영역의 전면 상에 상기 제1 도전형을 가지는 불순물 이온을 이온 주입하여, 매립 영역을 형성하는 단계; 상기 매립 영역 상에 제2 드리프트 영역을 형성하는 단계; 상기 제2 드리프트 영역의 상부 부분에 파워 소자 셀을 형성하는 단계; 상기 반도체 기판의 상기 전면에 반대되는 후면을 연마하여 제1 필드 스톱층을 형성하는 단계; 및 상기 제1 필드 스톱층의 하부 부분에 컬렉터 영역을 형성하는 단계;를 포함한다. A method of manufacturing a power device according to the present invention includes: preparing a semiconductor substrate having a first conductivity type; Forming a first drift region on the front surface of the semiconductor substrate by epitaxial growth to have an impurity concentration of the first conductivity type lower than that of the semiconductor substrate; Implanting impurity ions having the first conductivity type on the entire surface of the first drift region to form a buried region; Forming a second drift region on the buried region; Forming a power device cell in an upper portion of the second drift region; Polishing a backside of the semiconductor substrate opposite to the front face to form a first field stop layer; And forming a collector region in a lower portion of the first field stop layer.
상기 제2 드리프트 영역을 형성하는 단계는, 상기 매립 영역의 전면 상에 상기 반도체 기판보다 낮은 상기 제1 도전형의 불순물 농도를 가지도록 에피택셜 성장을 할 수 있다. The forming of the second drift region may include epitaxial growth on the entire surface of the buried region so as to have the impurity concentration of the first conductivity type lower than that of the semiconductor substrate.
상기 제2 드리프트 영역은 상기 매립 영역보다 낮은 불순물 농도의 상기 제1 도전형을 가지도록 형성되며, 상기 제1 및 제2 드리프트 영역은 각각 깊이 방향으로 일정한 불순물 농도 프로파일을 가질 수 있다. The second drift region is formed to have the first conductivity type with an impurity concentration lower than that of the buried region, and the first and second drift regions may have a constant impurity concentration profile in the depth direction.
상기 제2 드리프트 영역을 형성하는 단계는, 상기 제1 드리프트 영역과 실질적으로 동일한 제1 도전형의 불순물 농도를 가지도록 에피택셜 성장을 할 수 있다. The forming of the second drift region may include epitaxial growth so as to have an impurity concentration of the first conductivity type that is substantially the same as the first drift region.
상기 매립 영역은, 상기 제1 드리프트 영역으로부터 불순물 농도가 증가하여 최대 불순물 농도를 가진 후 상기 제2 드리프트 영역까지 불순물 농도가 감소하도록 형성될 수 있다. The buried region may be formed such that the impurity concentration increases from the first drift region to the second drift region after having the maximum impurity concentration.
상기 제1 드리프트 영역으로부터 상기 제2 드리프트 영역까지의 상기 매립 영역의 불순물 농도 프로파일은 대칭 형상을 가지도록 형성될 수 있다. The impurity concentration profile of the buried region from the first drift region to the second drift region may be formed to have a symmetrical shape.
상기 제1 드리프트 영역을 형성하기 전에, 상기 반도체 기판의 전면 상에 상기 제1 도전형을 가지는 불순물 이온을 이온 주입하여 상기 반도체 기판보다 높은 불순물 농도 부분을 구비한 제2 필드 스톱층을 형성하는 단계;를 더 포함할 수 있다. Implanting impurity ions having the first conductivity type on the front surface of the semiconductor substrate before forming the first drift region to form a second field stop layer having an impurity concentration higher than that of the semiconductor substrate ; ≪ / RTI >
상기 제2 필드 스톱층은 상기 매립 영역보다 높은 불순물 농도를 가지도록 형성될 수 있다. The second field stop layer may be formed to have an impurity concentration higher than that of the buried region.
상기 제2 필드 스톱층을 형성하는 단계는, 상기 반도체 기판의 전면 상에 상기 제1 도전형을 가지는 불순물 이온을 이온 주입하여 임플란트층(implanted layer)을 형성하는 제1 이온 주입 단계; 및 상기 임플란트층의 일부분에 상기 제1 도전형을 가지는 불순물 이온을 이온 주입하여 상기 임플란트층의 일부분의 불순물 농도가 상기 임플란트층의 나머지 부분의 불순물 농도보다 높도록 형성하는 제2 이온 주입 단계;를 포함할 수 있다. The forming of the second field stop layer may include: a first ion implantation step of implanting impurity ions having the first conductivity type on the front surface of the semiconductor substrate to form an implanted layer; And a second ion implantation step of implanting impurity ions having the first conductivity type into a portion of the implant layer so that the impurity concentration of a portion of the implant layer is higher than an impurity concentration of the remaining part of the implant layer .
상기 파워 소자 셀을 형성하는 단계는, 상기 제2 드리프트 영역의 표면 일정 영역에 상기 제1 도전형과 다른 제2 도전형을 가지는 베이스 영역을 형성하는 단계; 상기 베이스 영역 표면 일정 영역에 상기 제1 도전형을 가지는 에미터 영역을 형성하는 단계; 상기 제2 드리프트 영역, 상기 베이스 영역 및 상기 에미터 영역 상에 게이트 절연층을 개재하여 게이트 전극을 형성하는 단계; 및 상기 베이스 영역과 상기 에미터 영역 상에 에미터 전극을 형성하는 단계;를 포함할 수 있다. The forming of the power device cell may include forming a base region having a second conductivity type different from the first conductivity type in a predetermined region of the surface of the second drift region; Forming an emitter region having the first conductivity type in a predetermined region of the surface of the base region; Forming a gate electrode on the second drift region, the base region, and the emitter region via a gate insulating layer; And forming an emitter electrode on the base region and the emitter region.
상기 파워 소자 셀을 형성하는 단계는, 상기 제2 드리프트 영역의 표면 일정 영역에 상기 제1 도전형과 다른 제2 도전형을 가지는 베이스 영역을 형성하는 단계; 상기 베이스 영역 표면 일정 영역에 상기 제1 도전형을 가지는 에미터 영역을 형성하는 단계; 상기 베이스 영역 및 에미터 영역의 한쪽 측면과 인접하며, 상기 제2 드리프트 영역의 표면에서부터 일정 깊이로 파여져 내부에 수용공간을 갖는 트렌치를 형성하는 단계; 상기 트렌치의 내부 표면을 덮는 게이트 절연층을 형성하는 단계; 상기 게이트 절연층이 형성된 상기 트렌치 내에 게이트 전극을 형성하는 단계; 및 상기 베이스 영역과 상기 에미터 영역 상에 에미터 전극을 형성하는 단계;를 포함할 수 있다. The forming of the power device cell may include forming a base region having a second conductivity type different from the first conductivity type in a predetermined region of the surface of the second drift region; Forming an emitter region having the first conductivity type in a predetermined region of the surface of the base region; Forming a trench having a receiving space inside the base region and the emitter region adjacent to one side of the emitter region and fired at a predetermined depth from a surface of the second drift region; Forming a gate insulating layer over the inner surface of the trench; Forming a gate electrode in the trench in which the gate insulating layer is formed; And forming an emitter electrode on the base region and the emitter region.
상기 컬렉터 영역을 형성하는 단계는, 상기 제1 도전형과 다른 제2 도전형을 가지는 불순물 이온을 상기 제2 필드 스톱층의 하부 부분에 이온 주입하여 형성할 수 있다. The forming of the collector region may be performed by implanting impurity ions having a second conductivity type different from the first conductivity type into the lower portion of the second field stop layer.
본 발명에 따른 파워 소자 및 그 제조 방법은 턴-오프 스위칭(turn-off switching)을 하는 동안, 정공의 전류 테일(current tail)을 감소시킬 수 있기 때문에 고속의 스위칭이 가능하도록 할 수 있다. 또한 본 발명에 따른 파워 소자 및 그 제조 방법은 턴-오프 스위칭을 할 때, 전압이 과도하게 오르는 오버슛이 발생하는 것을 방지할 수 있어, EMI 노이즈가 생기는 것을 최소화할 수 있다. The power device and the method of manufacturing the same according to the present invention can reduce the current tail of holes during turn-off switching, thereby enabling high-speed switching. Also, the power device and the method of manufacturing the same according to the present invention can prevent an overshoot in which the voltage excessively increases when the turn-off switching is performed, thereby minimizing EMI noise.
따라서 본 발명에 따른 파워 소자 및 그 제조 방법은 고속 스위칭 특성을 가지면서도, EMI 노이즈를 최소화할 수 있다. Therefore, the power device and the manufacturing method thereof according to the present invention can minimize EMI noise while having high-speed switching characteristics.
도 1은 본 발명의 일 실시 예에 따른 파워 소자를 나타내는 단면도이다.
도 2는 본 발명의 일 실시 예에 따른 파워 소자의 턴-오프 스위칭(turn-off switching) 특성을 나타내는 그래프이다.
도 3은 본 발명의 일 실시 예에 따른 파워 소자의 깊이에 따른 불순물 농도의 프로파일을 나타내는 그래프이다.
도 4 내지 도 11은 본 발명의 일 실시 예에 따른 파워 소자의 제조 방법을 단계별로 나타내는 단면도들이다.
도 12는 본 발명의 일 실시 예에 따른 파워 소자가 가지는 매립 영역의 열처리 전후의 깊이에 따른 불순물 농도의 프로파일을 비교하여 나타내는 그래프이다.
도 13은 본 발명의 일 실시 예에 따른 파워 소자를 나타내는 단면도이다.
도 14는 본 발명의 일 실시 예에 따른 파워 소자를 나타내는 단면도이다.
도 15 내지 도 18은 본 발명의 일 실시 예에 따른 파워 소자의 제조 방법을 단계별로 나타내는 단면도들이다.
도 19는 본 발명의 일 실시 예에 따른 파워 소자를 나타내는 단면도이다.
도 20은 본 발명의 일 실시 예에 따른 파워 소자를 나타내는 단면도이다.
도 21은 본 발명의 일 실시 예에 따른 파워 소자가 가지는 제2 필드 스톱층의 불순물 농도의 프로파일을 나타내는 그래프이다.
도 22 내지 도 25는 본 발명의 일 실시 예에 따른 파워 소자의 제조 방법을 단계별로 나타내는 단면도들이다.
도 26은 본 발명의 일 실시 예에 따른 파워 소자를 나타내는 단면도이다.
도 27은 본 발명의 일 실시 예에 따른 파워 소자를 나타내는 단면도이다.
도 28은 본 발명의 일 실시 예에 따른 파워 소자의 제조 방법을 나타내는 단면도이다.
도 29 내지 도 33은 본 발명의 일 실시 예에 따른 파워 소자들을 나타내는 단면도들이다. 1 is a cross-sectional view illustrating a power device according to an embodiment of the present invention.
2 is a graph showing turn-off switching characteristics of a power device according to an embodiment of the present invention.
3 is a graph showing a profile of an impurity concentration according to a depth of a power device according to an embodiment of the present invention.
4 to 11 are cross-sectional views illustrating steps of a method of manufacturing a power device according to an embodiment of the present invention.
12 is a graph showing a comparison of profiles of impurity concentration according to depths before and after a heat treatment in an embedding region of a power device according to an embodiment of the present invention.
13 is a cross-sectional view illustrating a power device according to an embodiment of the present invention.
14 is a cross-sectional view illustrating a power device according to an embodiment of the present invention.
15 to 18 are cross-sectional views illustrating steps of a method of manufacturing a power device according to an embodiment of the present invention.
19 is a cross-sectional view showing a power device according to an embodiment of the present invention.
20 is a cross-sectional view showing a power device according to an embodiment of the present invention.
21 is a graph showing the profile of the impurity concentration of the second field stop layer of the power device according to an embodiment of the present invention.
22 to 25 are cross-sectional views illustrating steps of a method of manufacturing a power device according to an embodiment of the present invention.
26 is a cross-sectional view showing a power device according to an embodiment of the present invention.
27 is a cross-sectional view showing a power device according to an embodiment of the present invention.
28 is a cross-sectional view illustrating a method of manufacturing a power device according to an embodiment of the present invention.
29 to 33 are sectional views showing power devices according to an embodiment of the present invention.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시 예들에 대한 설명은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 첨부된 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 실제보다 확대하여 도시한 것이며, 각 구성 요소의 비율은 과장되거나 축소될 수 있다. In order to fully understand the structure and effects of the present invention, preferred embodiments of the present invention will be described with reference to the accompanying drawings. The present invention may, however, be embodied in many different forms and should not be construed as limited to the embodiments set forth herein. It should be understood, however, that the description of the embodiments is provided to enable the disclosure of the invention to be complete, and will fully convey the scope of the invention to those skilled in the art to which the present invention pertains. In the accompanying drawings, the constituent elements are shown enlarged for the sake of convenience of explanation, and the proportions of the constituent elements may be exaggerated or reduced.
어떤 구성 요소가 다른 구성 요소에 "상에" 있다거나 "접하여" 있다고 기재된 경우, 다른 구성 요소에 상에 직접 맞닿아 있거나 또는 연결되어 있을 수 있지만, 중간에 또 다른 구성 요소가 존재할 수 있다고 이해되어야 할 것이다. 반면, 어떤 구성 요소가 다른 구성 요소의 "바로 위에" 있다거나 "직접 접하여" 있다고 기재된 경우에는, 중간에 또 다른 구성 요소가 존재하지 않는 것으로 이해될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 예를 들면, "~사이에"와 "직접 ~사이에" 등도 마찬가지로 해석될 수 있다. It is to be understood that when an element is described as being "on" or "in contact" with another element, it is to be understood that another element may directly contact or be connected to the image, something to do. On the other hand, when an element is described as being "directly on" or "directly adjacent" another element, it can be understood that there is no other element in between. Other expressions that describe the relationship between components, for example, "between" and "directly between"
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용될 수 있다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. The terms first, second, etc. may be used to describe various elements, but the elements should not be limited by the terms. The terms may only be used for the purpose of distinguishing one element from another. For example, without departing from the scope of the present invention, the first component may be referred to as a second component, and similarly, the second component may also be referred to as a first component.
단수의 표현은 문맥상 명백하게 다르게 표현하지 않는 한, 복수의 표현을 포함한다. "포함한다" 또는 "가진다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하기 위한 것으로, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들이 부가될 수 있는 것으로 해석될 수 있다. The singular forms "a", "an" and "the" include plural referents unless the context clearly dictates otherwise. The word "comprising" or "having ", when used in this specification, is intended to specify the presence of stated features, integers, steps, operations, elements, A step, an operation, an element, a part, or a combination thereof.
본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.The terms used in the embodiments of the present invention may be construed as commonly known to those skilled in the art unless otherwise defined.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써 본 발명을 상세히 설명한다. Hereinafter, the present invention will be described in detail with reference to the preferred embodiments of the present invention with reference to the accompanying drawings.
도 1은 본 발명의 일 실시 예에 따른 파워 소자를 나타내는 단면도이다. 1 is a cross-sectional view illustrating a power device according to an embodiment of the present invention.
도 1을 참조하면, 파워 소자(1000a)는 제1 필드 스톱층(110), 제1 드리프트 영역(130), 매립 영역(125), 제2 드리프트 영역(135), 베이스 영역(140), 에미터 영역(150) 및 컬렉터 영역(160)을 포함한다. 파워 소자(1000a)는 제2 필드 스톱층(120)을 더 포함할 수 있다.Referring to FIG. 1, a
제1 필드 스톱층(110)은 반도체 기판을 기반으로 형성될 수 있다. 예컨대, 제1 도전형을 가지는 반도체 기판을 이용하여 제1 필드 스톱층(110)이 형성될 수 있다. 이때, 상기 반도체 기판은 FS-IGBT(Field Stop-Insulated Gate Bipolar Transistor)에서 필드 스톱층을 형성할 정도의 불순물 농도(impurity concentration), 즉, 제1 드리프트 영역(130) 반대쪽의 반도체 기판 표면에 형성되는 제2 도전형의 컬렉터 영역(160)으로 공핍 영역이 확장되는 것을 막기에 충분한 불순물 농도를 가지도록 불순물이 도핑된 기판일 수 있다. 제1 필드 스톱층(110) 형성을 위한 반도체 기판의 불순물 농도는, 예컨대 1E14 내지 1E16/㎤ 정도일 수 있다. 예를 들면, 제1 도전형은 N형이고, 제2 도전형은 P형일 수 있으며, 제1 필드 스톱층(110) 형성을 위한 반도체 기판은 N형 불순물이 도핑된 N0 반도체 기판일 수 있다. The first
이와 같이 반도체 기판을 기반으로 한 제1 필드 스톱층(110)은, 깊이 방향, 즉 제1 드리프트 영역(130) 측에서 컬렉터 영역(160) 측의 방향으로 거의 일정한 불순물 농도 프로파일을 가질 수 있다. 즉, 제1 필드 스톱층(110)은 전체적으로 동일한 불순물 농도를 가질 수 있다. 그러나, 제1 필드 스톱층(110)의 불순물 농도 프로파일은 이제 한정되는 것이 아니다. 예를 들면, 제1 필드 스톱층(110)은 일정하지 않은 불순물 농도 프로파일을 가질 수 있다. Thus, the first
또한, 제1 필드 스톱층(110)을 구성하는 반도체 기판은 일반적으로 대구경 웨이퍼 생산에 유리한 초크랄스키(Czochralski; CZ) 기법에 의해 생산된 기판일 수 있다. 이러한 CZ법에 의한 반도체 기판의 경우, 플롯존(Float Zone; FZ) 기법에 의해 생산되는 기판에 비해 경제성이 있으므로, 경제적인 파워 소자 구현에 기여할 수 있다.In addition, the semiconductor substrate constituting the first
제2 필드 스톱층(120)은 제1 필드 스톱층(110) 상에 제1 도전형의 불순물 이온을 이온 주입하여 형성될 수 있다. 구체적으로, 제1 도전형의 반도체 기판의 상부 영역에 제1 도전형의 불순물 이온을 이온 주입하고 열처리를 통해 불순물 이온들을 활성화시킴으로써, 제2 필드 스톱층(120)이 형성될 수 있다. 이러한 제2 필드 스톱층(120)의 불순물 농도는 제1 필드 스톱층(110)의 불순물 농도로부터 최대 불순물 농도까지 점차로 증가하다가, 최대 불순물 농도에서 상부의 드리프트 영역(130)의 불순물 농도까지 점차로 줄어드는 프로파일을 가질 수 있다. 예컨대, 제2 필드 스톱층(120)의 최대 불순물 농도는 1E15/㎤ 내지 2E17/㎤ 정도일 수 있다. 물론 최대 불순물 농도가 그에 한정되는 것은 아니다. The second
제1 필드 스톱층(110)은 반도체 기판을 기반으로 형성되고, 제2 필드 스톱층(120)은 이온 주입 공정을 통하여 형성되는 바, 제1 필드 스톱층(110)과 제2 필드 스톱층(120)은 각각 기판 필드 스톱층(110)과 임플란트 필드 스톱층(120)이라 혼용할 수 있다. 제2 필드 스톱층(120)은 제1 필드 스톱층(110)과 함께 공핍 영역 확장 방지 기능을 할 수 있다. 또한 제2 필드 스톱층(120)은 정공이 컬렉터 영역(160)에서 제1 드리프트 영역(130)으로 넘어가는 것을 방지하는 장벽 역할을 할 수 있다.The first
제1 드리프트 영역(130)은 제2 필드 스톱층(120) 상에 제1 도전형을 가지는 에피택셜층을 성장시켜 형성될 수 있다. 이러한, 제1 드리프트 영역(130)은 제1 필드 스톱층(110)의 불순물 농도에 비해 낮은 불순물 농도를 가지도록 형성될 수 있다. 구체적으로, 제1 드리프트 영역(130)은 제1 도전형의 파워 소자의 항복 전압에 적합한 불순물 농도를 가지는 제1 도전형의 에피택셜층을 제2 필드 스톱층(120) 상에 성장시켜 형성될 수 있다. 예컨대, 제1 드리프트 영역(130)은 1E14/㎤ 이하의 상대적으로 낮은 불순물 농도를 가지질 수 있다. The
매립 영역(125)은 제1 드리프트 영역(130) 상에 제1 도전형의 불순물 이온을 이온 주입하여 형성될 수 있다. 구체적으로, 제1 드리프트 영역(130) 상에 제1 도전형의 불순물 이온을 이온 주입하고 열처리를 통해 불순물 이온들을 활성화시킴으로써, 매립 영역(125)이 형성될 수 있다. 불순물 이온들을 활성화시키기 위한 열처리는 제2 드리프트 영역(135)을 형성한 후에 수행될 수 있다. 따라서 불순물 이온들을 활성화시키기 위한 열처리 과정에서, 제1 드리프트 영역(130) 상에 이온 주입된 불순물 이온이 제2 드리프트 영역(135)의 하부 영역으로도 일부 확산되어 함께 매립 영역(125)을 구성할 수 있다. The buried
매립 영역(125)의 불순물 농도는 제1 드리프트 영역(130)의 불순물 농도로부터 최대 불순물 농도까지 점차로 증가하다가, 최대 불순물 농도에서 상부의 제2 드리프트 영역(135)의 불순물 농도까지 점차로 줄어드는 프로파일을 가질 수 있다. 예컨대, 매립 영역(125)의 최대 불순물 농도는 2E14/㎤ 내지 1E16/㎤ 정도일 수 있다. 물론 최대 불순물 농도가 그에 한정되는 것은 아니다. 매립 영역(125)은 예를 들면, 5㎛ 내지 20㎛의 두께를 가지도록 형성할 수 있으나, 이에 한정되지 않으며, 매립 영역(125)의 두께는 주입된 불순물 이온들의 양 및 불순물 이온들을 활성화시키기 위한 열처리에 의하여 결정될 수 있다. The impurity concentration of the buried
매립 영역(125)은 제2 필드 스톱층(120)의 최대 불순물 농도보다 낮은 불순물 농도를 가질 수 있다. 매립 영역(125)의 최대 불순물 농도는 제1 필드 스톱층(110)보다 낮은 불순물 농도를 가질 수 있다. 매립 영역(125)은 제1 드리프트 영역(130)의 상에 제1 도전형의 불순물 이온을 이온 주입하여 형성되는 바, 제1 드리프트 영역(130)보다 높은 불순물 농도를 가질 수 있다. 또한 매립 영역(125)은 제2 드리프트 영역(135)보다 높은 불순물 영역을 가질 수 있다. The buried
제2 드리프트 영역(135)은 매립 영역(125) 상에 제1 도전형을 가지는 에피택셜층을 성장시켜 형성될 수 있다. 이러한, 제2 드리프트 영역(135)은 매립 영역(125)의 불순물 농도에 비해 낮은 불순물 농도를 가지도록 형성될 수 있다. 구체적으로, 제2 드리프트 영역(135)은 제1 도전형의 파워 소자의 항복 전압에 적합한 불순물 농도를 가지는 제1 도전형의 에피택셜층을 매립 영역(125) 상에 성장시켜 형성될 수 있다. 예컨대, 제2 드리프트 영역(135)은 1E14/㎤ 이하의 상대적으로 낮은 불순물 농도를 가지질 수 있다. The
제1 드리프트 영역(130)의 두께와 제2 드리프트 영역(135)의 두께의 합은 FS-IGBT에서 요구되는 항복 전압에 따라 달라질 수 있다. 예컨대, 대략 FS-IGBT에서 600V의 항복 전압이 요구될 때, 제1 드리프트 영역(130)의 두께와 제2 드리프트 영역(135)의 두께의 합은 대략 60㎛ 정도의 두께로 형성될 수 있다. 제2 드리프트 영역(135)의 두께는 제1 드리프트 영역(130)의 두께보다 큰 값을 가질 수 있다. 예를 들면, 제1 드리프트 영역(130)이 5㎛ 내지 20㎛ 정도의 두께로 형성되고, 제2 드리프트 영역(135)은 대략 40㎛ 내지 55㎛ 정도의 두께로 형성될 수 있으나, 이에 한정되지 않으며, 전술한 바와 같이 FS-IGBT에서 요구되는 항복 전압에 따라서, 제1 드리프트 영역(130)과 제2 드리프트 영역(135) 각각의 두께는 달라질 수 있다. The sum of the thickness of the
제1 드리프트 영역(130)과 제2 드리프트 영역(135)은 실질적으로 동일한 불순물 농도를 가지도록 형성될 수 있으며, 매립 영역(125)은 제1 드리프트 영역(130)과 제2 드리프트 영역(135) 사이에서 상대적으로 불순물 농도가 높은 부분일 수 있다. 제1 및 제2 드리프트 영역(130, 135)을 하나의 드리프트 영역(130, 135)으로 가정하는 경우, 매립 영역(125)은 드리프트 영역(130, 135) 내에 개재되어, 드리프트 영역(130, 135)보다 높은 불순물 농도를 가지는 부분일 수 있다. The
베이스 영역(140) 및 에미터 영역(150)은 제2 드리프트 영역(135)의 상부 표면 부분에 형성될 수 있다. 베이스 영역(140)은 제2 드리프트 영역(135)의 상부 표면 상에 제2 도전형을 가지는 불순물 이온을 선택적으로 이온 주입하고 열처리를 통해 확산 및/또는 활성화시켜 형성할 수 있다. 베이스 영역(140)은 예를 들면, 고농도의 P형(P+) 불순물 영역일 수 있다. 베이스 영역(140)은 제2 드리프트 영역(135)과 P-N 정션(junction) 영역을 형성할 수 있다. 베이스 영역(140)은 농도에 따라 상측에 형성된 제1 베이스 영역(P++)과 상기 제1 베이스 영역(P++)의 하측에 형성된 제2 베이스 영역(P-)으로 구성할 수 있다(도시 생략). 예를 들면, 상기 제1 베이스 영역(P++)은 1E19/㎤의 불순물 농도를 가질 수 있고, 상기 제2 베이스 영역(P-)은 1E17/㎤ 정도의 불순물 농도를 가질 수 있다.The
에미터 영역(150)은 베이스 영역(140) 내부의 상부 표면 일정 영역에 제1 도전형을 가지는 불순물 이온을 선택적으로 이온 주입하고 열처리를 통해 확산 및/또는 활성화시켜 형성될 수 있다. 에미터 영역(150)은 예를 들면, 고농도의 N형(N+) 불순물 영역일 수 있다. 예를 들면, 에미터 영역(150)은 1E18/㎤ 내지 1E20/㎤ 정도의 불순물 농도를 가질 수 있다.The
에미터 전극(200)은 베이스 영역(140) 및 에미터 영역(150)에 걸쳐 형성될 수 있다. 또한, 게이트 전극(300)은 게이트 절연층(310)을 사이에 두고, 제2 드리프트 영역(135), 베이스 영역(140) 및 에미터 영역(150) 상부에 형성될 수 있다. 게이트 전극(300)은 전압 인가를 통해 제2 드리프트 영역(135)과 에미터 영역(150) 사이에 존재하는 베이스 영역(140) 부분에 채널을 설정할 수 있다.The
도시하지는 않았지만, 에미터 전극(200) 및 게이트 전극(300) 등을 덮는 절연층 및/또는 패시베이션(passivation)층이 형성될 수 있다.Although not shown, an insulating layer and / or a passivation layer may be formed to cover the
컬렉터 영역(160)은 제1 필드 스톱층(110) 하부에 형성될 수 있다. 즉, 반도체 기판의 후면이 연마된 후, 반도체 기판 후면에 제2 도전형을 가지는 불순물 이온이 이온 주입되고 열처리를 통해 활성화되어 컬렉터 영역(160)이 형성될 수 있다. 컬렉터 영역(160)은 상대적으로 얇은 두께로 형성될 수 있다. 예를 들면, 컬렉터 영역(160)은 1㎛ 이하의 두께로 형성될 수 있다. 예를 들면, 컬렉터 영역(160)은 고농도의 P형(P+) 불순물 영역일 수 있다. 컬렉터 영역(160)의 불순물 농도는 제1 필드 스톱층(110) 및 제2 필드 스톱층(120)의 불순물 농도보다 큰 값을 가질 수 있다. 컬렉터 영역(160) 하부 면으로는 컬렉터 전극(400)이 형성될 수 있다.The
지금까지 N형 파워 소자를 예시하여 설명하였지만, 해당 영역들의 불순물의 도전형을 바꿈으로써 P형 파워 소자를 구현할 수 있음은 물론이다.Although the N-type power device has been exemplified so far, it is needless to say that the P-type power device can be implemented by changing the conductivity type of the impurity in the corresponding regions.
도 2는 본 발명의 일 실시 예에 따른 파워 소자의 턴-오프 스위칭 특성을 나타내는 그래프이다.2 is a graph showing turn-off switching characteristics of a power device according to an embodiment of the present invention.
도 2를 참조하면, 본 발명의 기술적 사상에 따른 파워 소자(PI)의 턴-오프 스위칭 특성과 참조 예(REF)의 턴-오프 스위칭 특성을 비교하여 나타낸다. 참조 예(REF)는 도 1에 보인 매립 영역(125)이 형성되지 않은 파워 소자일 수 있다. Referring to FIG. 2, the turn-off switching characteristic of the power device PI is compared with the turn-off switching characteristic of the reference example REF according to the technical idea of the present invention. The reference example (REF) may be a power device in which the buried
참조 예(REF)는 본 발명의 기술적 사상에 따른 파워 소자(PI)와 달리, 턴-오프 스위칭 때, 전압이 과도하게 오르는 오버슛(overshoot)이 나타난다. 본 발명의 기술적 사상에 따른 파워 소자(PI)는 이러한 오버슛이 거의 나타나지 않기 때문에, EMI(Electro Magnetic Interference) 노이즈가 생기는 것을 최소화할 수 있다. The reference example (REF) shows an overshoot in which voltage is excessively increased at the time of turn-off switching, unlike the power device (PI) according to the technical idea of the present invention. The power device (PI) according to the technical idea of the present invention can minimize the occurrence of EMI (Electro Magnetic Interference) noise because such overshoot hardly occurs.
도 3은 본 발명의 일 실시 예에 따른 파워 소자의 깊이에 따른 불순물 농도의 프로파일을 나타내는 그래프이다. 3 is a graph showing a profile of an impurity concentration according to a depth of a power device according to an embodiment of the present invention.
도 1 및 도 3을 함께 참조하면, 매립 영역(125)의 불순불 농도 프로파일은 최대 불순물 농도를 가지는 부분을 기준으로 제1 드리프트 영역(130)을 향하는 부분과 제2 드리프트 영역(135)을 향하는 부분이 대칭 형상을 가질 수 있다. 즉 매립 영역(125)은 최대 불순물 농도를 가지는 부분을 기준으로 제1 드리프트 영역(130) 및 제2 드리프트 영역(135) 각각을 향하여 대칭 형상의 불순물 농도 프로파일을 가질 수 있다. Referring to FIGS. 1 and 3 together, the impurity concentration profile of the buried
만일, 드리프트 영역(130, 135)이 연속적으로 성장된 에피택셜층이고, 매립 영역(125)이 연속적으로 성장된 에피택셜층인 드리프트 영역(130, 135) 내에 이온 주입을 통하여 형성된 부분인 경우, 매립 영역(125)이 깊이 방향(Z)을 따라서 가지는 불순물 농도 프로파일은 이온 주입이 된 방향, 즉 제2 드리프트 영역(135)을 향하여 상대적으로 길게 연장되는 꼬리(tail) 형상을 가질 수 있다. 따라서, 매립 영역(125)의 불순물 농도 프로파일이 가지는 꼬리 형상에 의하여, 드리프트 영역(130, 135)의 두께가 실질적으로 감소될 수 있는 바, 드리프트 영역(130, 135)을 상대적으로 두껍게 형성해야한다. If the
그러나 본 발명의 실시 예에 따라 형성한 매립 영역(125)은 제1 드리프트 영역(130)의 상부 부분에 이온 주입 공정을 통하여 형성하고, 이후 매립 영역(125) 상에 제2 드리프트 영역(135)을 형성한다. 따라서 매립 영역(125)이 깊이 방향(Z)을 따라서 가지는 불순물 농도 프로파일은 제2 드리프트 영역(135)을 향하여 상대적으로 길게 연장되는 꼬리 형상을 가지지 않으므로, 제1 드리프트 영역(130) 및 제2 드리프트 영역(135)을 상대적으로 얇게 형성할 수 있다. However, the buried
제1 필드 스톱층(110)은 전체적으로 동일한 불순물 농도를 가질 수 있다. 제2 필드 스톱층(120)의 불순물 농도는 제1 필드 스톱층(110)의 불순물 농도로부터 최대 불순물 농도까지 점차로 증가하다가, 최대 불순물 농도에서 상부의 드리프트 영역(130)의 불순물 농도까지 점차로 줄어드는 프로파일을 가질 수 있다. 제1 드리프트 영역(130)은 제1 필드 스톱층(110)의 불순물 농도에 비해 낮은 불순물 농도를 가지도록 형성될 수 있다. 매립 영역(125)은 제1 드리프트 영역(130) 및 제2 드리프트 영역(135)보다 높은 불순물 영역을 가질 수 있다. The first
도 1 내지 도 3을 함께 참조하면, 제1 및 제2 필드 스톱층(110, 120)은 정공이 컬렉터 영역(160)으로부터 제1 및 제2 드리프트 영역(130, 135)으로 넘어가는 것을 최소화하는 장벽 역할을 할 수 있어, 파워 소자(1000a)가 턴-오프 스위칭을 하는 동안, 정공의 전류 테일(current tail)을 감소시킬 수 있기 때문에, 고속의 스위칭이 가능하도록 할 수 있다. 1 to 3, the first and second field stop layers 110 and 120 are formed to minimize the transfer of holes from the
또한 제2 필드 스톱층(120)과 매립 영역(125) 사이에는 제2 필드 스톱층(120)과 매립 영역(125)보다 상대적으로 불순물 농도가 낮은 제1 드리프트 영역(130)이 배치될 수 있다. 따라서 파워 소자(1000a)가 턴-오프 스위칭을 할 때, 컬렉터 영역(160)으로부터 제1 및 제2 필드 스톱층(110, 120)을 통과해서 주입된 정공이 제1 드리프트 영역(130)에 모이게 되므로, 오버슛이 나타나는 것을 방지할 수 있어, EMI 노이즈가 생기는 것을 최소화할 수 있다. A
따라서, 본 발명의 기술적 사상에 의한 파워 소자(1000a)는 턴-오프 스위칭을 할 때, 고속의 스위칭이 가능하면서도, 오버슛에 의하여 발생할 수 있는 EMI 노이지를 방지할 수 있다. Therefore, when the
또한 제1 필드 스톱층(110)보다 불순물 농도가 높은 제2 필드 스톱층(120)의 존재로 인해 제1 필드 스톱층(110)의 두께를 감소시켜도 도전형이 반대인 컬렉터 영역(160)을 형성시킬 수 있으므로 제1 필드 스톱층(110)의 두께를 충분히 감소시킬 수 있고, 결국, 제1 필드 스톱층(110)의 두께와 제2 필드 스톱층(120)의 두께의 합을 최소화할 수 있다. Also, even if the thickness of the first
또한, 제1 필드 스톱층(110)이 반도체 기판을 기반으로 후면 연마에 의해서 형성되므로, 제1 필드 스톱층(110)을 위한 고에너지의 이온 주입 과정 및 이에 수반되는 어닐링 확산 과정은 불필요하다.Also, since the first
도 4 내지 도 11은 본 발명의 일 실시 예에 따른 파워 소자의 제조 방법을 단계별로 나타내는 단면도들이다. 구체적으로 도 4 내지 도 11은 도 1에 보인 파워 소자(1000a)를 제조하는 방법을 단계별로 나타내는 단면도들이다. 4 to 11 are cross-sectional views illustrating steps of a method of manufacturing a power device according to an embodiment of the present invention. Specifically, FIGS. 4 to 11 are cross-sectional views showing steps of manufacturing the
도 4를 참조하면, 제1 도전형을 가지는 반도체 기판(100)을 준비한다. 예를 들면, 제1 도전형은 N형일 수 있으며, 이 경우, N형의 불순물 이온이 도핑된 N0 반도체 기판(100)을 준비한다. 이때, 반도체 기판(100)은 FS-IGBT에서 필드 스톱층에 요구되는 불순물 농도, 즉, 컬렉터 쪽에 표면에 형성될 P형 컬렉터 영역으로 공핍 영역이 확장되는 것을 막기에 충분한 농도의 N형 불순물 이온이 도핑된 기판일 수 있다. 예컨대, 1E14 내지 1E16/㎤ 정도로 불순물 농도를 갖는 N0 반도체 기판(100)을 준비한다. 반도체 기판(100) 내의 불순물 농도의 프로파일은 도 3에서 보인 제1 필드 스톱층(110)의 불순물 농도의 프로파일에서 확인할 수 있듯이 반도체 기판(100)의 깊이 방향(Z)에 대해 일정한 프로파일을 가질 수 있다. Referring to FIG. 4, a
한편, 반도체 기판(100)은 일반적으로 대구경 웨이퍼 생산에 유리한 초크랄스키(CZ) 기법에 의해 생산된 기판일 수 있다. 물론, 플롯존(FZ) 기법에 의해 생산되는 기판이 배제되는 것은 아니다.On the other hand, the
도 5를 참조하면, 반도체 기판(100) 상부 영역에 제1 도전형의 불순물 이온을 이온 임플란트하는 제1 이온 임플란트 공정(Imp. 1)을 수행하여 제2 필드 스톱층(120)을 형성한다. 제2 필드 스톱층(120)의 불순물 농도는 깊이 방향에 따라 변할 수 있고, 1E15 내지 1E17/㎤의 불순물 농도 부분을 포함할 수 있다. 제2 필드 스톱층(120)은 수 ㎛ 정도의 두께로 얇게 형성될 수 있다. 경우에 따라, 수십 ㎛ 정도의 두께로 형성될 수도 있다. 5, a second
도 6을 참조하면, 제2 필드 스톱층(120) 상에 제1 도전형을 가지는 에피택셜층을 성장시켜 제1 예비 드리프트 영역(130a)을 형성한다. 제1 예비 드리프트 영역(130a)은 반도체 기판(100)의 불순물 농도에 비해 낮은 불순물 농도를 가질 수 있다. 제1 예비 드리프트 영역(130a)은 N형 파워 소자, 예컨대 FS-IGBT의 항복 전압에 적합한 농도의 N형 에피택셜층을 성장시켜 형성될 수 있다. 제1 예비 드리프트 영역(130a)의 두께는 제1 예비 드리프트 영역(130a)의 상부 영역에 후술할 매립 영역(도 7의 125)을 형성한 후에, 제1 예비 드리프트 영역(130a)의 적어도 일부분이 잔류할 수 있는 두께로 형성될 수 있다. 예컨대, 제1 예비 드리프트 영역(130a)은 대략 10㎛ 내지 25㎛ 정도의 두께로 형성될 수 있다. 여기에서, 매립 영역(도 7의 125)을 형성한 후에, 잔류하는 제1 예비 드리프트 영역(130a)의 적어도 일부분은, 도 7에 보인 제1 드리프트 영역(130)을 의미하며, 제1 드리프트 영역(130)은 제1 예비 드리프트 영역(130a)의 불순물 농도를 유지하는 부분을 포함할 수 있다. Referring to FIG. 6, an epitaxial layer having a first conductivity type is grown on a second
한편, 제1 예비 드리프트 영역(130a)은 에피택셜 성장시킬 때, 도핑되는 불순물의 농도가 조절될 수 있다. 그에 따라, 제1 예비 드리프트 영역(130a)은 깊이(또는 두께) 방향의 불순물 농도의 프로파일이 일정하거나 또는 변화되도록 할 수 있다. 즉, 제1 예비 드리프트 영역(130a)의 불순물 농도 프로파일은 설계자의 의도에 따라 달라질 수 있다. 예를 들면, 제1 예비 드리프트 영역(130a)의 불순물 농도는 깊이에 따라 일정할 수 있다.On the other hand, when the first
도 7을 참조하면, 도 6에 보인 제1 예비 드리프트 영역(130a)의 상부 영역에 제1 도전형의 불순물 이온을 이온 임플란트하는 제2 이온 임플란트 공정(Imp. 2)을 수행하여 매립 영역(125)을 형성한다. 매립 영역(125)의 불순물 농도는 깊이 방향(Z)에 따라 변할 수 있고, 매립 영역(125)의 최대 불순물 농도는 2E14/㎤ 내지 1E16/㎤ 정도일 수 있다. 매립 영역(125)은 예를 들면, 5㎛ 내지 20㎛의 두께를 가지도록 형성할 수 있다. 매립 영역(125)이 형성된 후, 제1 예비 드리프트 영역(130a)의 잔류하는 부분은 제1 드리프트 영역(130)이 될 수 있다. 예를 들면, 제1 드리프트 영역(130)이 5㎛ 내지 20㎛ 정도의 두께를 가질 수 있다. Referring to FIG. 7, a second ion implant process (Imp. 2) for ion implanting impurity ions of the first conductivity type into the upper region of the first
도 8을 참조하면, 매립 영역(125) 상에 제1 도전형을 가지는 에피택셜층을 성장시켜 제2 드리프트 영역(135)을 형성한다. 제2 드리프트 영역(135)은 반도체 기판(100)의 불순물 농도에 비해 낮은 불순물 농도를 가질 수 있다. 제2 드리프트 영역(135)은 N형 파워 소자, 예컨대 FS-IGBT의 항복 전압에 적합한 농도의 N형 에피택셜층을 성장시켜 형성될 수 있다. 제2 드리프트 영역(135)의 두께는 FS-IGBT에서 요구되는 항복 전압에 따라 달라질 수 있다. 예컨대, 대략 600V의 항복 전압이 요구될 때, 제1 드리프트 영역(130)의 두께와 제2 드리프트 영역(135)의 두께의 합은 대략 60㎛ 정도의 두께로 형성될 수 있다. 제2 드리프트 영역(135)의 두께는 제1 드리프트 영역(130)의 두께보다 큰 값을 가질 수 있다. 예를 들면, 제1 드리프트 영역(130)이 5㎛ 내지 20㎛ 정도의 두께로 형성되고, 제2 드리프트 영역(135)은 대략 40㎛ 내지 55㎛ 정도의 두께로 형성될 수 있다. Referring to FIG. 8, an epitaxial layer having a first conductivity type is grown on the buried
한편, 제2 드리프트 영역(135)은 에피택셜 성장시킬 때, 도핑되는 불순물의 농도가 조절될 수 있다. 그에 따라, 제2 드리프트 영역(135)은 깊이(또는 두께) 방향(Z)의 불순물 농도의 프로파일이 일정하거나 또는 변화되도록 할 수 있다. 즉, 제2 드리프트 영역(135)의 불순물 농도 프로파일은 설계자의 의도에 따라 달라질 수 있다. 예를 들면, 제2 드리프트 영역(135)의 불순물 농도는 깊이에 따라 일정할 수 있다.On the other hand, when the
도 9를 참조하면, 드리프트 영역(130)의 상부의 표면 소정 영역에 제1 도전형과 다른 제2 도전형, 예컨대 P형 불순물 이온을 선택적으로 임플란트하고 확산 및/또는 활성화시켜, 베이스 영역(140)을 형성한다. 베이스 영역(140)은 예를 들면, P형 고농도(P+)불순물 영역일 수 있고, 제2 드리프트 영역(135)과 P-N 정션 영역을 형성할 수 있다.9, a second conductive type, for example, a P type impurity ion different from the first conductive type is selectively implanted and diffused and / or activated in a predetermined region on the upper surface of the
베이스 영역(140) 내의 상부 표면 소정 영역에 제1 도전형, 예를 들면 N형 불순물 이온을 선택적으로 이온 임플란트하고 확산 및/또는 활성화시켜, 에미터 영역(150)을 형성한다. 에미터 영역(150)은 에를 들면 N형 고농도(N+) 불순물 영역일 수 있다. 이때, 상기한 확산 과정들은 불순물 이온들의 주입 후 수행되는 열처리 과정에서 함께 수행될 수 있다.The first conductivity type, for example, N type impurity ions are selectively ion implanted and diffused and / or activated in a predetermined region on the upper surface in the
도 10을 참조하면, 에미터 영역(150)을 형성한 후, 베이스 영역(140)과 에미터 영역(150)에 걸쳐 접촉하는 에미터 전극(200)을 형성한다. 또한, 제2 드리프트 영역(135) 표면 영역, 베이스 영역(140) 및 에미터 영역(150) 상면 일부에 게이트 절연층(310)을 형성하고, 게이트 절연층(310) 상에 게이트 전극(300)을 형성한다. 게이트 전극(300)은 인가되는 전압을 통해, 제2 드리프트 영역(135)과 에미터 영역(150) 사이의 베이스 영역(140) 부분을 채널(channel)로 설정할 수 있다. Referring to FIG. 10, after the
또한, 도시하지는 않았지만, 에미터 전극(200) 및 게이트 전극(300) 형성 후에, 에미터 전극(200), 게이트 전극(300) 등을 덮는 절연층 또는/및 패시배이션층을 더 형성할 수 있다.Although not shown, after forming the
도 11을 참조하면, 도 10의 반도체 기판(100)의 일부분을 제거하여 제1 필드 스톱층(110)을 형성한다. 즉, 파워 소자, 예컨대 FS-IGBT 구조에서 제1 필드 스톱층(110)은 실질적으로 제1 및 제2 드리프트 영역(130, 135)에 비해 작은 두께로 형성되나, 현재의 반도체 기판(100)은 매우 두꺼운 상태이다. 따라서, 반도체 기판(100)의 후면을 연마(Grinding)하여 그 두께를 줄이는 과정을 수행한다. 한편, 제1 필드 스톱층(110)의 하부 부분에는 컬렉터 영역(160)이 형성될 것이므로, 컬렉터 영역(160)의 두께를 고려하여 반도체 기판(100)을 연마한 후의 잔류 두께를 설정한다. 예컨대, 파워 소자(도 1의 1000a)이 대략 110㎛ 정도 두께로 설정될 때, 반도체 기판(100)의 연마 후 잔류 두께는 대략 5-15㎛ 정도 두께로 고려될 수 있다. 이때, 컬렉터 영역(160)은 매우 얇은 두께, 예컨대, 대략 0.3 내지 1㎛ 정도 두께로 고려될 수 있다. 물론, 의 연마 후 잔류 두께나 컬렉터 영역의 두께가 상기 언급한 두께에 한정되는 것은 아니다.Referring to FIG. 11, a portion of the
이러한 잔류 두께를 고려하여, 반도체 기판(100)의 후면을 연마하여 제1 필드 스톱층(110)을 형성한다. 이와 같이 제1 필드 스톱층(110)이 반도체 기판(100)의 후면의 연마에 의해서 형성되므로, 필드 스톱층을 위한 고에너지의 이온 주입 과정 및 이에 수반되는 어닐링 확산 과정이 배제될 수 있다. 또한, 반도체 기판(110)의 상부 영역에 이미 이온 임플란트에 의한 제2 필드 스톱층(120)이 형성되었기 때문에, 반도체 기판을 기반으로 한 제1 필드 스톱층(110)은 충분히 작은 두께로 형성될 수 있다.In consideration of the residual thickness, the back surface of the
또한, 연마 공정 이전까지는 반도체 기판(100)은 충분한 두께를 유지하고 있으므로, 베이스 영역(140)과 에미터 영역(150), 에미터 전극(200), 게이트 전극(300), 후속의 절연층 등을 형성하는 과정에서 충분히 지지 기판으로 역할을 할 수 있다. 따라서, 얇은 기판을 이용하는 경우에 발생될 수 있는 공정 상의 제약, 예컨대, 기판 말림 현상이나 그러한 말림 현상을 배제하기 위한 열 공정의 제약 등의 문제를 해소할 수 있다.Since the
이후, 제1 필드 스톱층(110)의 연마된 면에 제1 도전형에 반대되는 제2 도전형, 예컨대, P형 불순물 이온을 이온 임플란트(Imp. 3)하고 어닐링하여 확산시켜, 제1 필드 스톱층(110)의 후면에 컬렉터 영역(160)을 형성한다. 이때, 컬렉터 영역(160)은 소자의 스위칭 오프 특성에 따라 불순물 농도가 결정될 수 있다. 이러한 컬렉터 영역(160)은 예를 들면, P형 고농도(P+) 불순물 영역일 수 있고, 1㎛ 이하의 얇은 두께로 형성될 수 있다. Thereafter, a second conductive type opposite to the first conductive type, for example, a P-type impurity ion is ion-implanted (Imp. 3) on the polished surface of the first
이후 도 1에 보인 것과 같이 컬렉터 영역(160) 하면 상에 컬렉터 전극(400)을 형성하여 파워 소자(1000a), 예컨대, FS-IGBT를 형성할 수 있다. 1, the
본 발명의 실시 예에 따라 형성한 매립 영역(125)은 제1 드리프트 영역(130)과 제2 드리프트 영역(135)을 형성하는 중간 과정에서 이온 주입 공정을 통하여 형성하므로, 매립 영역(125)이 깊이 방향(Z)을 따라서 가지는 불순물 농도 프로파일은 최대 불순물 농도를 가지는 부분을 기준으로 제1 드리프트 영역(130) 및 제2 드리프트 영역(135) 각각을 향하여 대칭 형상인 바, 제1 드리프트 영역(130) 및 제2 드리프트 영역(135)을 상대적으로 얇게 형성할 수 있다. Since the buried
도 12는 본 발명의 일 실시 예에 따른 파워 소자가 가지는 매립 영역의 열처리 전후의 깊이에 따른 불순물 농도의 프로파일을 비교하여 나타내는 그래프이다. 12 is a graph showing a comparison of profiles of impurity concentration according to depths before and after a heat treatment in an embedding region of a power device according to an embodiment of the present invention.
도 1 및 도 12를 함께 참조하면, 본 발명의 기술적 사상에 따른 파워 소자(1000a)가 가지는 매립 영역(125)은 제1 드리프트 영역(130)으로부터 불순물 농도가 증가하는 제1 영역(R1) 및 제1 영역(R1)과 이웃하며 제2 드리프트 영역(135)까지 불순물 농도가 감소하는 제2 영역(R2)을 포함한다. 제1 영역(R1)과 제2 영역(R2)은 매립 영역(125)의 최대 불순물 농도를 가지는 부분을 기준으로 대칭 형상의 의 불순물 농도 프로파일을 가질 수 있다. 매립 영역(125)의 불순물 농도는 불순물 이온들을 활성화시키기 위한 열처리 전(AIMP)과 열처리 후(AAN)에 모두 대칭 형상일 수 있다. 1 and 12, the buried
만일, 매립 영역(125)을 형성하기 위한 이온 주입을 제2 드리프트 영역(135) 형성 후에 수행하는 경우, 이온 주입 과정에서 제2 드리프트 영역(135)에 발생하는 결함 등에 의하여, 매립 영역(125)이 깊이 방향(Z)을 따라서 가지는 불순물 농도 프로파일은 이온 주입이 된 방향, 즉 제2 드리프트 영역(135)을 향하여 상대적으로 길게 연장되는 꼬리(tail) 형상을 가지게 된다. 그러나, 본 발명의 기술적 사상에 따른 파워 소자(1000a)가 가지는 매립 영역(125)을 형성하기 위한 이온 주입은, 제2 드리프트 영역(135)을 형성하기 전에 수행되는 바, 제2 드리프트 영역(135)에 결함이 발생하지 않는다. 따라서 매립 영역(125)은 최대 불순물 농도를 가지는 부분을 기준으로 제1 드리프트 영역(130) 및 제2 드리프트 영역(135) 각각을 향하여 대칭 형상의 불순물 농도 프로파일을 가질 수 있다. If the ion implantation for forming the buried
도 13은 본 발명의 일 실시 예에 따른 파워 소자를 나타내는 단면도이다. 13 is a cross-sectional view illustrating a power device according to an embodiment of the present invention.
도 13을 참조하면, 파워 소자(1000b)는 제1 필드 스톱층(110), 제1 드리프트 영역(130), 매립 영역(125), 제2 드리프트 영역(135), 베이스 영역(140), 에미터 영역(150) 및 컬렉터 영역(160)을 포함한다. 도 13에 보인 파워 소자(1000b)는 도 1에 보인 파워 소자(1000a)와 달리 제2 필드 스톱층(120)를 포함하지 않는 점을 제외하고는 동일한 구성을 가지므로, 도 1과 중복되는 내용은 생략할 수 있다.Referring to FIG. 13, a
매립 영역(125)은 컬럭터 영역(160)으로부터 제1 필드 스톱층(110)을 통과해서 주입된 정공이 제1 드리프트 영역(130)에 모이게 하는 역할과 함께, 제2 드리프트 영역(135)으로 정공이 넘어가는 것을 최소화하는 장벽 역할을 할 수 있다. 따라서, 도 1에 보인 제2 필드 스톱층(120)은 도 13에 보인 파워 소자(1000b)와 같이 포함하지 않을 수 있으며, 이는 파워소자, 예컨대 FS-IGBT 구조에서 요구되는 항복 전압과 구동 전류에 따라서 선택될 수 있다. The buried
도 14는 본 발명의 일 실시 예에 따른 파워 소자를 나타내는 단면도이다.
14 is a cross-sectional view illustrating a power device according to an embodiment of the present invention.
도 14에 보인 파워 소자(1000c)는 베이스 영역(140), 에미터 영역(150), 게이트 전극(300a) 및 게이트 절연층(310a)을 제외한 모든 구성이 도 1에 보인 파워 소자(1000a) 동일하므로 설명의 편의를 위해 도 1에서 이미 설명한 내용은 간단히 설명하거나 생략한다. The
도 14를 참조하면, 파워 소자(1000c)는 트렌치 게이트 구조(trench-gate structure)로 이루어질 수 있다. 제2 드리프트 영역(135)의 상측에는 제2 드리프트 영역(135)의 표면에서부터 일정 깊이로 파여져 내부에 수용공간을 갖는 트렌치(T)가 형성된다. 게이트 절연층(310a)은 트렌치(T)의 내부 표면을 덮도록 형성된다. Referring to FIG. 14, the
여기서 트렌치(T)는 베이스 영역(140) 및 에미터 영역(150)의 한쪽 측면과 인접할 수 있다. 게이트 절연층(310a)은 에미터 영역(150) 상면의 일부를 덮도록 형성되었지만, 경우에 따라 에미터 영역(150) 상면에는 게이트 절연층(310a)이 형성되지 않을 수도 있다. The trench T may be adjacent to one side of the
게이트 전극(300a)은 게이트 절연층(310a)가 형성된 트렌치(T)의 내부 수용공간에 형성된다. 여기서 게이트 전극(300a)의 상면은 제2 드리프트 영역(135)의 상면과 동일 평면을 이룰 수도 있으나, 이에 한정되지 않는다. 게이트 전극(300a)의 상면은 제2 드리프트 영역(135)의 상면보다 더 돌출되어 형성될 수도 있다. The
한편 도시된 바와 같이 베이스 영역(140) 및 에미터 영역(150)은 게이트 전극(300a) 및 게이트 절연층(310a)이 형성된 트렌치(T)의 일 측벽에 인접하여 배치될 수 있다. The
파워 소자(1000c)는 게이트 전극(300a)이 트렌치(T) 내에 형성되는 바, 게이트 전극(300a)이 파워 소자(1000b)에서 차지하는 면적이 감소될 수 있다.The
도 15 내지 도 18은 본 발명의 일 실시 예에 따른 파워 소자의 제조 방법을 단계별로 나타내는 단면도들이다. 구체적으로 도 15 내지 도 18은 도 14에 보인 파워 소자(1000c)를 제조하는 방법을 단계별로 나타내는 단면도들로, 도 8 이후의 단계를 나타내며, 도 4 내지 도 11과 중복되는 내용은 생략할 수 있다. 15 to 18 are cross-sectional views illustrating steps of a method of manufacturing a power device according to an embodiment of the present invention. 15 to 18 are cross-sectional views showing steps of the method for manufacturing the
도 15를 참조하면, 반도체 기판(100) 상에 제2 필드 스톱층(120), 제1 드리프트 영역(130), 매립 영역(125), 제2 드리프트 영역(135), 베이스 영역(140) 및 에미터 영역(150)을 형성한다. 인접하는 베이스 영역(140) 및 에미터 영역(150) 사이에서 노출되는 제2 드리프트 영역(135)의 면적은 도 9에 보인 제2 드리프트 영역(135)이 베이스 영역(140) 및 에미터 영역(150) 사이에서 노출되는 면적보다 좁을 수 있으며, 이 외에는 도 4 내지 도 9에서 설명한 것과 동일한 방법으로 제2 필드 스톱층(120), 제1 드리프트 영역(130), 매립 영역(125), 제2 드리프트 영역(135), 베이스 영역(140) 및 에미터 영역(150)을 형성한다. 15, a second
도 16을 참조하면, 제2 드리프트 영역(135)의 상측에는 제2 드리프트 영역(135)의 표면에서부터 일정 깊이로 파여져 내부에 수용공간을 갖는 트렌치(T)가 형성한다. 트렌치(T)는 포토리소그래피 공정 및 식각 공정을 통하여 형성할 수 있다. 여기서 트렌치(T)는 베이스 영역(140) 및 에미터 영역(150) 각각의 한쪽 측면과 인접하는 측벽을 갖는다. Referring to FIG. 16, a trench T is formed on the
도 17을 참조하면, 트렌치(T)의 내부 표면을 덮는 게이트 절연층(310a)을 형성한다. 이후 게이트 절연층(310a)가 형성된 트렌치(T)의 내부 수용공간에 형성되는 게이트 전극(300a)을 형성한다. 또한 베이스 영역(140)과 에미터 영역(150)에 걸쳐 접촉하는 에미터 전극(200)을 형성한다. Referring to FIG. 17, a
도 17에서 게이트 절연층(310a)이 에미터 영역(150) 상면을 덮도록 형성되었지만, 경우에 따라 에미터 영역(150) 상면에는 게이트 절연층(310a)이 형성되지 않을 수도 있다. 게이트 전극(300a)의 상단부는 도 17과 같이 상기 드리프트 영역(130)의 상면과 동일 평면을 이룰 수도 있고, 도시되지는 않았지만 상기 드리프트 영역(130)의 상면보다 더 돌출되어 형성될 수도 있다. Although the
도 18을 참조하면, 도 17의 반도체 기판(100)의 일부분을 제거하여 제1 필드 스톱층(110)을 형성한다. 이후, 제1 필드 스톱층(110)의 하면에 제1 도전형에 반대되는 제2 도전형의 불순물 이온을 이온 임플란트(Imp. 3)하고 어닐링하여 확산시켜, 제1 필드 스톱층(110)의 후면에 컬렉터 영역(160)을 형성한다. Referring to FIG. 18, a portion of the
도 19는 본 발명의 일 실시 예에 따른 파워 소자를 나타내는 단면도이다. 19 is a cross-sectional view showing a power device according to an embodiment of the present invention.
도 19를 참조하면, 파워 소자(1000d)는 도 14에 보인 파워 소자(1000c)와 달리 제2 필드 스톱층(120)를 포함하지 않는 점을 제외하고는 동일한 구성을 가지므로, 도 13 및 도 14에서 이미 설명한 내용은 생략한다. Referring to FIG. 19, since the
도 20은 본 발명의 일 실시 예에 따른 파워 소자를 나타내는 단면도이다. 20 is a cross-sectional view showing a power device according to an embodiment of the present invention.
도 20을 참조하면, 파워 소자(1000e)는 제1 필드 스톱층(110), 제1 드리프트 영역(130), 매립 영역(125), 제2 드리프트 영역(135), 베이스 영역(140), 에미터 영역(150) 및 컬렉터 영역(160)을 포함한다. 파워 소자(1000e)는 제2 필드 스톱층(120a)을 더 포함할 수 있다. 도 20에 보인 파워 소자(1000e)는, 도 1에 보인 파워 소자(1000a)와 제2 필드 스톱층(120a)을 제외한 구성이 동일한 바, 중복되는 설명은 생략하도록 한다. Referring to FIG. 20, a
제2 필드 스톱층(120a)은 제1 영역(122) 및 제2 영역(124)으로 이루어질 수 있다. 제2 필드 스톱층(120a)의 일부분은 제1 영역(122)이고, 제1 영역(122)을 제외한 제2 필드 스톱층(120a)의 나머지 부분은 제2 영역(124)일 수 있다. 제2 필드 스톱층(120a)의 제1 영역(122)과 제2 영역(124)은 서로 맞닿을 수 있다. 즉, 제2 필드 스톱층(120a)의 제1 영역(122)과 제2 영역(124)은 고-저 정션(high-low junction)을 형성할 수 있다. The second
제2 필드 스톱층(120a)의 제2 영역(124)은 제1 영역(122)보다 높은 불순물 농도를 가질 수 있다. 제2 필드 스톱층(120a)의 제2 영역(124)은 동일 레벨, 즉, 높이 방향으로 같은 레벨에서 제1 영역(122)보다 높은 불순물 농도를 가질 수 있다. 제2 필드 스톱층(120a)의 제1 영역(122)은 제1 불순물 농도를 가질 수 있고, 제2 필드 스톱층(120a)의 제2 영역(124)은 제1 불순물 농도보다 높은 제2 불순물 농도를 가질 수 있다. The
제2 필드 스톱층(120a)에 제1 이온 주입 공정을 통하여 제1 도전형을 가지는 불순물 이온을 이온 주입하여 제1 불순물 농도를 가지도록 형성한 후, 제2 영역(124)에 대하여 부분적인 추가 이온 주입 공정을 통하여 제1 도전형을 가지는 불순물 이온을 추가로 이온 주입하여 제2 불순물 농도를 가지도록 형성할 수 있다. 따라서 제2 영역(124)의 평균 불순물 농도는 제1 영역(122)의 평균 불순물 농도보다 높을 수 있다. Impurity ions having a first conductivity type are implanted into the second
한편, 제2 필드 스톱층(120a)의 제2 영역(124)은 파워 소자가 턴-오프 스위칭(turn-off switching)을 하는 동안, 정공의 전류 테일(current tail)을 감소시킬 수 있기 때문에 고속의 스위칭이 가능하도록 할 수 있다. On the other hand, since the
도 20에서는 제2 필드 스톱층(120a)의 제2 영역(124)이 수평 방향으로 파워 소자(1000e)의 중간 부분에 배치된 것으로 도시되었으나, 이에 제한되지 않으며, 파워 소자(1000e)에서 정공의 주입을 최소화하고자 하는 영역에 제2 영역(124)을 형성하여, 영역에 따라 정공이 주입되는 양을 조절할 수 있다.Although the
제2 필드 스톱층(120a)의 제1 영역(122)과 제2 영역(124)은 각각 제1 필드 스톱층(110)보다 높은 불순물 농도 부분을 구비할 수 있다. 제2 필드 스톱층(120a)의 제1 영역(122)과 제2 영역(124)은 각각 깊이 방향에 따라서 불순물 농도가 변화할 수 있다. The
도 21은 본 발명의 일 실시 예에 따른 파워 소자가 가지는 제2 필드 스톱층의 불순물 농도의 프로파일을 나타내는 그래프이다. 21 is a graph showing the profile of the impurity concentration of the second field stop layer of the power device according to an embodiment of the present invention.
도 21을 참조하면, 제2 필드 스톱층(120a)의 깊이 방향(Z)에 따른 불순물 농도 프로파일을 제1 영역(122)과 제2 영역(124)을 각각 가로지르며 보여준다. 제1 영역(122)의 불순물 농도인 제1 불순물 농도는 제2 영역(124)의 불순물 농도인 제2 불순물 농도보다 낮은 값을 가질 수 있다. 제1 영역(122)과 제2 영역(124) 각각의 불순물 농도는 동일 레벨에서 일정한 값을 가지나, 제1 영역(122)과 제2 영역(124)의 경계에서 확산에 의하여 상기 제2 불순물 농도로부터 상기 제1 불순물 농도까지 변화하는 구간이 존재할 수 있다. 제1 영역(122)은 제1 최대 불순물 농도(D1)를 가질 수 있고, 제2 영역(124)은 제1 최대 불순물 농도(D1)보다 큰 제2 최대 불순물 농도(D2)를 가질 수 있다. Referring to FIG. 21, an impurity concentration profile along the depth direction Z of the second
제1 드리프트 영역(130)은 깊이 방향(Z)을 따라 일정한 불순물 농도(D4)를 가질 수 있다. 물론 전술한 바와 같이 제1 드리프트 영역(130)은 깊이에 따라 불순물 농도가 변하도록 형성될 수 있다. 반도체 기판을 기반으로 하는 제1 필드 스톱층(110)은 깊이에 따라 일정한 불순물 농도(D3)를 가질 수 있다. The
제1 영역(122)의 불순물 농도는 제1 드리프트 영역(130)의 불순물 농도(D4)에서부터 제1 최대 불순물 농도(D1)까지 점차로 증가한 후, 다시 점차로 줄어들어 제1 필드 스톱층(110)의 불순물 농도(D3)에 이르게 된다. The impurity concentration of the
제2 영역(124)의 깊이 방향(Z)에 대한 불순물 농도 프로파일의 추세는 제1 영역(122)의 깊이 방향(Z)에 대한 불순물 농도 프로파일의 추세와 거의 유사하다.The tendency of the impurity concentration profile with respect to the depth direction Z of the
제2 영역(124)의 불순물 농도는 제1 드리프트 영역(130)의 불순물 농도(D4)에서부터 제2 최대 불순물 농도(D2)까지 점차로 증가한 후, 다시 점차로 줄어들어 제1 필드 스톱층(110)의 불순물 농도(D3)에 이르게 된다. The impurity concentration of the
도 22 내지 도 25는 본 발명의 일 실시 예에 따른 파워 소자의 제조 방법을 단계별로 나타내는 단면도들이다.22 to 25 are cross-sectional views illustrating steps of a method of manufacturing a power device according to an embodiment of the present invention.
도 22를 참조하면, 반도체 기판(100) 상부 영역에 제1 도전형의 불순물 이온을 이온 주입하는 제1 이온 주입 공정(Imp. 1)을 수행하여 임플란트층(implanted layer, 122a)을 형성한다. 임플란트층(122a)의 불순물 농도는 깊이 방향에 따라 변할 수 있고, 1E15 내지 1E17/㎤의 불순물 농도 부분을 포함할 수 있다. 임플란트층(122a)은 수 ㎛ 정도의 두께로 얇게 형성될 수 있다. 경우에 따라, 수십 ㎛ 정도의 두께로 형성될 수도 있다. 22, an implanted
도 23을 참조하면, 임플란트층(122a) 상에 임플란트층(122a)의 일부분을 덮는 포토 레지스트층(510)을 형성한다. 포토 레지스트층(510)은 포토리소그래피 공정을 통하여 형성할 수 있다. 임플란트층(122a) 중 포토 레지스트층(510)에 의하여 덥히는 부분이 도 20에 보인 제1 영역(122)이 될 수 있다. Referring to FIG. 23, a
도 24를 참조하면, 포토 레지스트층(510)을 마스크로 사용하여, 포토 레지스트층(510)에 의하여 노출되는 도 23에 보인 임플란트층(122a)의 부분에 제1 도전형을 가지는 불순물 이온을 이온 주입하는 부분적인 추가 이온 주입 공정(Imp. 1-2)를 수행하여 제2 영역(124)을 형성한다. 이때 포토 레지스트층(510)에 의하여 덥힌 도 23의 임플란트층(122a)의 부분은 제1 영역(122)이 된다. Referring to FIG. 24, impurity ions having a first conductivity type are implanted into a portion of the
도 25를 참조하면, 도 24에 보인 부분적인 추가 이온 주입 공정(Imp. 1-2) 후에 포토 레지스트층(510)은 스트립 공정을 통하여 제거될 수 있다. 25, after the partial additional ion implantation process (Imp. 1-2) shown in FIG. 24, the
도 23 내지 도 25를 함께 참조하면, 제1 이온 주입 공정(Imp. 1) 및 부분적인 추가 이온 주입 공정(Imp. 1-2)에 의하여 제2 필드 스톱층(120a)의 제1 영역(122) 및 제2 영역(124)이 형성될 수 있다. 제1 영역(122)에는 제1 이온 주입 공정(Imp. 1)을 통하여 제1 도전형의 불순물이 주입되고, 제2 영역(124)에는 제1 이온 주입 공정(Imp. 1) 및 부분적인 추가 이온 주입 공정(Imp. 1-2)을 함께 통하여 제1 도전형의 불순물이 주입될 수 있다. 따라서 제2 영역(124)의 불순물 농도는 제1 영역(122)의 불순물 농도보다 높을 수 있다. 23 to 25, the
제2 필드 스톱층(120a)을 형성할 때, 열처리를 통한 확산 및/또는 활성화 공정이 수행될 수 있다. 경우에 따라, 확산 공정이 생략될 수도 있다. 또한 열처리를 통한 확산 및/또는 활성화 공정은 제1 이온 주입 공정(Imp. 1) 후와 부분적인 추가 이온 주입 공정(Imp. 1-2) 후에 각각 수행될 수도 있고, 부분적인 추가 이온 주입 공정(Imp. 1-2)후에만 수행될 수도 있다. When forming the second
도 26은 본 발명의 일 실시 예에 따른 파워 소자를 나타내는 단면도이다. 26 is a cross-sectional view showing a power device according to an embodiment of the present invention.
도 26을 참조하면, 파워 소자(1000f)는 도 14에 보인 파워 소자(1000c)의 제2 필드 스톱층(120) 대신에 도 20에 보인 파워 소자(1000e)의 제2 필드 스톱층(120a)을 적용한 것인 바, 도 14 및 도 26에서 설명한 내용을 토대로 구현할 수 있는 바, 자세한 설명은 생략하도록 한다. 즉, 파워 소자(1000f)는 도 4, 도 22 내지 도 25, 도 6 내지 도 8, 및 도 15 내지 도 18에서 설명한 방법에 의하여 형성할 수 있다. Referring to Figure 26, the
도 27은 본 발명의 일 실시 예에 따른 파워 소자를 나타내는 단면도이다. 27 is a cross-sectional view showing a power device according to an embodiment of the present invention.
도 27을 참조하면, 파워 소자(1002a)는 도 1에 보인 파워 소자(1000c)의 제2 드리프트 층(135) 대신에, 제1 도전형 필라층(135a) 및 제2 도전형 필라층(137)을 적용한 것인 바, 도 1에서 이미 설명한 내용은 간단히 설명하거나 생략하도록 한다.27, the
파워 소자(1002a)는 매립 영역(125) 상에 형성된 제1 도전형 필라층(135a) 및 제2 도전형 필라층(137)을 포함한다. 베이스 영역(140)은 제1 도전형 필라층(135a) 및 제2 도전형 필라층(137)의 상부 표면 부분에 형성될 수 있다. The
제1 도전형 필라층(135a) 및 제2 도전형 필라층(137)은 각각 매립 영역(125) 상에 수직 방향으로 연장되는 제1 도전형의 불순물 영역 및 제2 도전형의 불순물일 수 있다. 제1 도전형 필라층(135a) 및 제2 도전형 필라층(137)은 매립 영역(125) 상에 수평 방향으로 교대로 배치된 슈퍼정션 구조를 포함한다. 파워 소자(1002a)의 턴-온 스위칭 때, 제1 도전형 필라층(135a)은 에미터 전극(200)으로부터 컬렉터 전극(400)으로 흐르는 전하에 대한 도전 경로를 제공한다. 즉, 제1 도전형 필라층(135a)은 도 1에 보인 제2 드리프트 영역(135)의 기능을 수행할 수 있다. 파워 소자(1002a)의 턴-오프 스위칭 때, 제1 도전형 필라층(135a)과 제2 도전형 필라층(137)은 역 바이어스에 의해 서로 공핍됨으로써, 충분히 높은 브레이크다운 전압 특성을 가질 수 있다. 특히, 제1 도전형 필라층(135a)과 제2 도전형 필라층(137)의 전하량이 서로 균형을 이루는 경우, 제1 도전형 필라층(135a)과 제2 도전형 필라층(137)은 턴-오프 상태에서 완전히 공핍됨으로써 이상적인 절연체로 작용할 수 있다. The first
도 28은 본 발명의 일 실시 예에 따른 파워 소자의 제조 방법을 나타내는 단면도이다. 구체적으로 도 28은 도 7 이후의 단계를 나타내며, 도 4 내지 도 11과 중복되는 내용은 생략할 수 있다. 28 is a cross-sectional view illustrating a method of manufacturing a power device according to an embodiment of the present invention. Specifically, FIG. 28 shows the steps after FIG. 7, and the contents overlapping with FIGS. 4 to 11 may be omitted.
도 28을 참조하면, 제1 도전형 필라층(135a)은 매립 영역(125) 상에 제1 도전형을 가지는 에피택셜층을 성장시켜 도 8에 보인 제2 드리프트 영역(135)을 형성한 후, 매립 영역(125)의 상면 일부분이 노출되도록 제2 드리프트 영역(135)의 일부분을 제거하여 형성할 수 있다. 이후, 제2 드리프트 영역(135)의 일부분이 제거된 공간에, 제2 도전형을 가지는 에피택셜층을 성장시켜서, 제2 도전형 필라층(137)을 형성할 수 있다. 28, the first
또는 제1 도전형 필라층(135a)과 제2 도전형 필라층(137)은 다음과 같은 방법을 통하여 형성될 수 있다. 매립 영역(125) 상에 도핑이 되지 않은 비도핑 에피택셜층(도시 생략)을 형성한 후, 상기 비도핑 에피택셜층 상부 영역에 제1 도전형과 제2 도전형의 불순물 이온을 이온 주입하여, 상기 비도핑 에피택셜층 상부 영역의 서로 다른 부분에 제1 도전형 임플란트 영역(도시 생략) 및 제2 도전형 임플란트 영역(도시 생략)을 형성한다. 이와 같은 비도핑 에피택셜층 형성과 제1 및 제2 도전형 임플란트 영역 형성을 반복하여 상부 영역에 제1 및 제2 도전형 임플란트 영역을 각각 가지는 복수의 비도핑 에피택셜층이 이루는 다층 구조체를 형성한다. 이후, 열처리를 통하여, 복수의 비도핑 에피택셜층 각각의 상부 영역에 주입된 제1 도전형의 불순물 이온을 확산시켜 상기 제1 도전형 임플란트 영역들이 서로 연결되도록 하여 제1 도전형 필라층(135a)을 형성하고, 이와 동시에 제2 도전형의 불순물 이온을 확산시켜 상기 제2 도전형 임플란트 영역들이 서로 연결되도록 하여 제2 도전형 필라층(137)을 형성할 수 있다. 불순물 이온을 확산시키기 위한 열처리에 조건에 따라서 제1 도전형 필라층(135a)과 제2 도전형 필라층(137)은 도 28에 보인 것과 같이 서로 접할 수도 있고, 제1 도전형 필라층(135a)과 제2 도전형 필라층(137) 사이에 상기 비도핑 에피택셜층이 일부분이 잔류할 수도 있다. Alternatively, the first
이후 도 9에 설명한 것과 유사하게, 제1 도전형 필라층(135a) 및 제2 도전형 필라층(137)의 상부의 표면 소정 영역에 베이스 영역(140)을 형성하고, 베이스 영역(140) 내의 상부 표면 소정 영역에 에미터 영역(150)을 형성할 수 있다. 9, a
도 29 내지 도 33은 본 발명의 일 실시 예에 따른 파워 소자들을 나타내는 단면도들이다. 29 to 33 are sectional views showing power devices according to an embodiment of the present invention.
도 29 내지 도 33을 참조하면, 파워 소자(1002b, 1002c, 1002d, 1002e, 1002f)는 각각 도 13, 도 14, 도 19, 도 20 및 도 26에 보인 파워 소자(1000b, 100c, 1000d, 1000e, 1000f)의 제2 드리프트 층(135) 대신에, 도 28에 보인 제1 도전형 필라층(135a) 및 제2 도전형 필라층(137)을 적용한 것인 바, 도 1 내지 도 28에서 설명한 내용을 토대로 구현할 수 있는 바, 자세한 설명은 생략하도록 한다. The
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다. While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, but, on the contrary, This is possible.
1000a, 1000b, 1000c, 1000d, 1000e, 1000f, 1002a, 1002b, 1002c, 1002d, 1002e, 1002f : 파워 소자, 100 : 반도체 기판, 110 : 제1 필드 스톱층, 120, 120a : 제2 필드 스톱층, 122 : 제1 영역, 124 : 제2 영역, 125 : 매립 영역, 130 : 제1 드리프트 영역, 135 : 제2 드리프트 영역, 135a : 제1 도전형 필라층, 137 : 제2 도전형 필라층, 140 : 베이스 영역, 150 : 에미터 영역, 160 : 컬렉터 영역 200 : 에미터 전극, 300, 300a : 게이트 전극, 310, 310a : 게이트 절연층, 400 : 컬렉터 전극, 510 : 포토 레지스트층Wherein the first field stop layer comprises a first field stop layer and the second field stop layer includes a first field stop layer and a second field stop layer. A first drift region, a first drift region, a first conductivity type pillar region, a second conductivity type pillar region, and a second conductivity type pillar region. A
Claims (30)
상기 제1 필드 스톱층 상에 형성되고, 상기 제1 필드 스톱층보다 낮은 불순물 농도의 상기 제1 도전형을 가지는 제1 드리프트(drift) 영역;
상기 제1 드리프트 영역 상에 형성되고, 상기 제1 드리프트 영역보다 높은 불순물 농도의 상기 제1 도전형을 가지는 매립(buried) 영역;
상기 매립 영역 상에 형성되는 제2 드리프트 영역;
상기 제2 드리프트 영역의 상부 부분에 형성되는 파워 소자 셀; 및
상기 제1 필드 스톱층의 하부에 형성된 컬렉터 영역;을 포함하는 파워 소자.A first field stop layer having a first conductivity type;
A first drift region formed on the first field stop layer and having the first conductivity type with a lower impurity concentration than the first field stop layer;
A buried region formed on the first drift region and having the first conductivity type with an impurity concentration higher than that of the first drift region;
A second drift region formed on the buried region;
A power device cell formed on an upper portion of the second drift region; And
And a collector region formed below the first field stop layer.
상기 제1 필드 스톱층과 상기 제1 드리프트 영역 사이에 배치되며, 상기 제1 필드 스톱층보다 높은 불순물 농도 부분을 구비한 상기 제1 도전형을 가지는 제2 필드 스톱층을 더 포함하는 것을 특징으로 하는 파워 소자. The method according to claim 1,
And a second field stop layer disposed between the first field stop layer and the first drift region and having the impurity concentration higher than that of the first field stop layer and having the first conductivity type. Power devices.
상기 제2 필드 스톱층은 상기 매립 영역보다 높은 불순물 농도를 가지는 것을 특징으로 하는 파워 소자. 3. The method of claim 2,
And the second field stop layer has a higher impurity concentration than the buried region.
상기 제2 필드 스톱층은, 상기 제1 필드 스톱층으로부터 불순물 농도가 증가하여 최대 불순물 농도를 가진 후 상기 제1 드리프트 영역까지 불순물 농도가 감소하는 것을 특징으로 하는 파워 소자.3. The method of claim 2,
Wherein the second field stop layer has a maximum impurity concentration due to an increase in the impurity concentration from the first field stop layer, and then the impurity concentration decreases to the first drift region.
상기 제1 드리프트 영역은 상기 제2 필드 스톱층 상에 에피택셜 성장을 통해 형성된 것을 특징으로 하는 파워 소자.3. The method of claim 2,
Wherein the first drift region is formed through epitaxial growth on the second field stop layer.
상기 제2 필드 스톱층은 이온 주입 공정을 통하여 상기 제1 필드 스톱층보다 불순물 농도가 높도록 형성되는 것을 특징으로 하는 파워 소자.3. The method of claim 2,
Wherein the second field stop layer is formed to have a higher impurity concentration than the first field stop layer through an ion implantation process.
상기 제2 필드 스톱층은 동일 레벨에서, 제1 불순물 농도를 가지는 제1 영역 및 상기 제1 불순물 농도보다 더 높은 제2 불순물 농도를 가지는 제2 영역으로 이루어지는 것을 특징으로 하는 파워 소자.3. The method of claim 2,
And the second field stop layer comprises, at the same level, a first region having a first impurity concentration and a second region having a second impurity concentration higher than the first impurity concentration.
상기 제2 영역의 평균 불순물 농도는 상기 제1 영역의 평균 불순물 농도보다 높은 것을 특징으로 하는 파워 소자.8. The method of claim 7,
And the average impurity concentration of the second region is higher than the average impurity concentration of the first region.
상기 제2 드리프트 영역은 상기 매립 영역보다 낮은 불순물 농도의 상기 제1 도전형을 가지며,
상기 제1 및 제2 드리프트 영역은 각각 깊이 방향으로 일정한 불순물 농도 프로파일을 가지는 것을 특징으로 하는 파워 소자. The method according to claim 1,
Wherein the second drift region has the first conductivity type with an impurity concentration lower than that of the buried region,
Wherein the first and second drift regions each have a constant impurity concentration profile in the depth direction.
상기 제1 드리프트 영역과 상기 제2 드리프트 영역의 불순물 농도는 실질적으로 동일한 것을 특징으로 하는 파워 소자. 8. The method of claim 7,
And the impurity concentration of the first drift region and the second drift region is substantially the same.
상기 제2 드리프트 영역은, 상기 매립 영역 상에 각각 수직 방향으로 확장되어 형성되고, 수평 방향으로 교대로 배열되는 제1 도전형 필라(pillar) 및 제2 도전형 필러를 구비하고,
상기 제1 도전형 필라는, 상기 매립 영역보다 낮은 불순물 농도를 가지는 것을 특징으로 하는 파워 소자. The method according to claim 1,
The second drift region includes a first conductive type pillar and a second conductive type filler which are formed extending in the vertical direction on the buried region and alternately arranged in the horizontal direction,
And the first conductive type pillar has an impurity concentration lower than that of the buried region.
상기 매립 영역은, 상기 제1 드리프트 영역으로부터 불순물 농도가 증가하는 제1 영역 및 상기 제1 영역과 이웃하며 상기 제2 드리프트 영역까지 불순물 농도가 감소하는 제 2영역을 포함하는 것을 특징으로 하는 파워 소자.The method according to claim 1,
Wherein the buried region includes a first region where an impurity concentration increases from the first drift region and a second region which is adjacent to the first region and whose impurity concentration decreases to the second drift region. .
상기 매립 영역은, 최대 불순물 농도를 가지는 부분을 기준으로 상기 제1 드리프트 영역 및 상기 제2 드리프트 영역을 향하여 대칭 형상의 불순물 농도 프로파일(profile)을 가지는 것을 특징으로 하는 파워 소자. 13. The method of claim 12,
Wherein the buried region has a symmetrical impurity concentration profile toward the first drift region and the second drift region based on a portion having a maximum impurity concentration.
상기 제1 필드 스톱층은 깊이 방향으로 일정한 불순물 농도 프로파일을 가지는 것을 특징으로 하는 파워 소자. The method according to claim 1,
Wherein the first field stop layer has a constant impurity concentration profile in the depth direction.
상기 컬렉터 영역은 상기 제1 도전형과 다른 제2 도전형을 가지는 것을 특징으로 하는 파워 소자.The method according to claim 1,
Wherein the collector region has a second conductivity type different from the first conductivity type.
상기 제2 드리프트 영역의 두께는 제1 드리프트 영역의 두께보다 큰 값을 가지는 것을 특징으로 하는 파워 소자.The method according to claim 1,
And the thickness of the second drift region is larger than the thickness of the first drift region.
상기 파워 소자 셀은,
상기 제2 드리프트 영역의 상부 부분에 배치되며 상기 제1 도전형과 다른 제2 도전형을 가지는 베이스 영역;
상기 베이스 영역 내의 표면 부분에 배치된 상기 제1 도전형을 가지는 에미터 영역; 및
상기 제2 드리프트 영역, 베이스 영역 및 에미터 영역 상에 게이트 절연층을 개재하여 형성된 게이트 전극;을 포함하는 것을 특징으로 하는 파워 소자.The method according to claim 1,
The power device cell includes:
A base region disposed in an upper portion of the second drift region and having a second conductivity type different from the first conductivity type;
An emitter region having the first conductivity type disposed on a surface portion in the base region; And
And a gate electrode formed on the second drift region, the base region, and the emitter region with a gate insulating layer interposed therebetween.
상기 파워 소자 셀은,
상기 제2 드리프트 영역의 상부 부분에 배치되며 상기 제1 도전형과 다른 제2 도전형을 가지는 베이스 영역;
상기 베이스 영역 내의 표면 부분에 배치된 상기 제1 도전형을 가지는 에미터 영역;
상기 베이스 영역 및 에미터 영역의 한쪽 측면에 배치되고, 상기 제2 드리프트 영역에서 매립되어 형성된 게이트 전극; 및
상기 베이스 영역, 상기 에미터 영역 및 상기 제2 드리프트 영역과 상기 게이트 전극 사이에 배치되는 게이트 절연층;을 포함하는 것을 특징으로 하는 파워 소자.The method according to claim 1,
The power device cell includes:
A base region disposed in an upper portion of the second drift region and having a second conductivity type different from the first conductivity type;
An emitter region having the first conductivity type disposed on a surface portion in the base region;
A gate electrode disposed on one side of the base region and the emitter region and buried in the second drift region; And
And a gate insulating layer disposed between the base region, the emitter region, and the second drift region and the gate electrode.
상기 반도체 기판의 전면 상에 상기 반도체 기판보다 낮은 상기 제1 도전형의 불순물 농도를 가지도록 에피택셜 성장을 하여 제1 드리프트 영역을 형성하는 단계;
상기 제1 드리프트 영역의 전면 상에 상기 제1 도전형을 가지는 불순물 이온을 이온 주입하여, 매립 영역을 형성하는 단계;
상기 매립 영역 상에 제2 드리프트 영역을 형성하는 단계;
상기 제2 드리프트 영역의 상부 부분에 파워 소자 셀을 형성하는 단계;
상기 반도체 기판의 상기 전면에 반대되는 후면을 연마하여 제1 필드 스톱층을 형성하는 단계; 및
상기 제1 필드 스톱층의 하부 부분에 컬렉터 영역을 형성하는 단계;를 포함하는 파워 소자의 제조 방법.Preparing a semiconductor substrate having a first conductivity type;
Forming a first drift region on the front surface of the semiconductor substrate by epitaxial growth to have an impurity concentration of the first conductivity type lower than that of the semiconductor substrate;
Implanting impurity ions having the first conductivity type on the entire surface of the first drift region to form a buried region;
Forming a second drift region on the buried region;
Forming a power device cell in an upper portion of the second drift region;
Polishing a backside of the semiconductor substrate opposite to the front face to form a first field stop layer; And
And forming a collector region in a lower portion of the first field stop layer.
상기 제2 드리프트 영역을 형성하는 단계는, 상기 매립 영역의 전면 상에 상기 반도체 기판보다 낮은 상기 제1 도전형의 불순물 농도를 가지도록 에피택셜 성장을 하는 것을 특징으로 하는 파워 소자의 제조 방법.20. The method of claim 19,
Wherein the step of forming the second drift region epitaxially grows on the entire surface of the buried region so as to have the impurity concentration of the first conductivity type lower than that of the semiconductor substrate.
상기 제2 드리프트 영역은 상기 매립 영역보다 낮은 불순물 농도의 상기 제1 도전형을 가지도록 형성되며,
상기 제1 및 제2 드리프트 영역은 각각 깊이 방향으로 일정한 불순물 농도 프로파일을 가지는 것을 특징으로 하는 파워 소자의 제조 방법.21. The method of claim 20,
Wherein the second drift region is formed to have the first conductivity type with an impurity concentration lower than that of the buried region,
Wherein the first and second drift regions each have a constant impurity concentration profile in the depth direction.
상기 제2 드리프트 영역을 형성하는 단계는, 상기 제1 드리프트 영역과 실질적으로 동일한 제1 도전형의 불순물 농도를 가지도록 에피택셜 성장을 하는 것을 특징으로 하는 파워 소자의 제조 방법.21. The method of claim 20,
Wherein the step of forming the second drift region comprises epitaxial growth so as to have an impurity concentration of the first conductivity type substantially equal to that of the first drift region.
상기 매립 영역은, 상기 제1 드리프트 영역으로부터 불순물 농도가 증가하여 최대 불순물 농도를 가진 후 상기 제2 드리프트 영역까지 불순물 농도가 감소하도록 형성되는 것을 특징으로 하는 파워 소자의 제조 방법.23. The method of claim 22,
Wherein the buried region is formed such that the impurity concentration decreases from the first drift region to the second drift region after having a maximum impurity concentration by increasing the impurity concentration.
상기 제1 드리프트 영역으로부터 상기 제2 드리프트 영역까지의 상기 매립 영역의 불순물 농도 프로파일은 대칭 형상을 가지도록 형성되는 것을 특징으로 하는 파워 소자. 24. The method of claim 23,
And the impurity concentration profile of the buried region from the first drift region to the second drift region is formed to have a symmetrical shape.
상기 제1 드리프트 영역을 형성하기 전에,
상기 반도체 기판의 전면 상에 상기 제1 도전형을 가지는 불순물 이온을 이온 주입하여 상기 반도체 기판보다 높은 불순물 농도 부분을 구비한 제2 필드 스톱층을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 파워 소자의 제조 방법.20. The method of claim 19,
Before forming the first drift region,
Implanting impurity ions having the first conductivity type on the front surface of the semiconductor substrate to form a second field stop layer having an impurity concentration higher than that of the semiconductor substrate, / RTI >
상기 제2 필드 스톱층은 상기 매립 영역보다 높은 불순물 농도를 가지도록 형성되는 것을 특징으로 하는 파워 소자의 제조 방법.26. The method of claim 25,
Wherein the second field stop layer is formed to have a higher impurity concentration than the buried region.
상기 제2 필드 스톱층을 형성하는 단계는,
상기 반도체 기판의 전면 상에 상기 제1 도전형을 가지는 불순물 이온을 이온 주입하여 임플란트층(implanted layer)을 형성하는 제1 이온 주입 단계; 및
상기 임플란트층의 일부분에 상기 제1 도전형을 가지는 불순물 이온을 이온 주입하여 상기 임플란트층의 일부분의 불순물 농도가 상기 임플란트층의 나머지 부분의 불순물 농도보다 높도록 형성하는 제2 이온 주입 단계;를 포함하는 것을 특징으로 하는 파워 소자의 제조 방법.26. The method of claim 25,
Wherein forming the second field stop layer comprises:
A first ion implantation step of implanting impurity ions having the first conductivity type on the front surface of the semiconductor substrate to form an implanted layer; And
And a second ion implantation step of implanting impurity ions having the first conductivity type into a part of the implant layer to form an impurity concentration of a portion of the implant layer higher than an impurity concentration of the remaining part of the implant layer Wherein the first electrode and the second electrode are electrically connected to each other.
상기 파워 소자 셀을 형성하는 단계는,
상기 제2 드리프트 영역의 표면 일정 영역에 상기 제1 도전형과 다른 제2 도전형을 가지는 베이스 영역을 형성하는 단계;
상기 베이스 영역 표면 일정 영역에 상기 제1 도전형을 가지는 에미터 영역을 형성하는 단계;
상기 제2 드리프트 영역, 상기 베이스 영역 및 상기 에미터 영역 상에 게이트 절연층을 개재하여 게이트 전극을 형성하는 단계; 및
상기 베이스 영역과 상기 에미터 영역 상에 에미터 전극을 형성하는 단계;를 포함하는 것을 특징으로 하는 파워 소자의 제조 방법.20. The method of claim 19,
Wherein forming the power device cell comprises:
Forming a base region having a second conductivity type different from the first conductivity type in a predetermined region of the surface of the second drift region;
Forming an emitter region having the first conductivity type in a predetermined region of the surface of the base region;
Forming a gate electrode on the second drift region, the base region, and the emitter region via a gate insulating layer; And
And forming an emitter electrode on the base region and the emitter region.
상기 파워 소자 셀을 형성하는 단계는,
상기 제2 드리프트 영역의 표면 일정 영역에 상기 제1 도전형과 다른 제2 도전형을 가지는 베이스 영역을 형성하는 단계;
상기 베이스 영역 표면 일정 영역에 상기 제1 도전형을 가지는 에미터 영역을 형성하는 단계;
상기 베이스 영역 및 에미터 영역의 한쪽 측면과 인접하며, 상기 제2 드리프트 영역의 표면에서부터 일정 깊이로 파여져 내부에 수용공간을 갖는 트렌치를 형성하는 단계;
상기 트렌치의 내부 표면을 덮는 게이트 절연층을 형성하는 단계;
상기 게이트 절연층이 형성된 상기 트렌치 내에 게이트 전극을 형성하는 단계; 및
상기 베이스 영역과 상기 에미터 영역 상에 에미터 전극을 형성하는 단계;를 포함하는 것을 특징으로 하는 파워 소자의 제조 방법.20. The method of claim 19,
Wherein forming the power device cell comprises:
Forming a base region having a second conductivity type different from the first conductivity type in a predetermined region of the surface of the second drift region;
Forming an emitter region having the first conductivity type in a predetermined region of the surface of the base region;
Forming a trench having a receiving space inside the base region and the emitter region adjacent to one side of the emitter region and fired at a predetermined depth from a surface of the second drift region;
Forming a gate insulating layer over the inner surface of the trench;
Forming a gate electrode in the trench in which the gate insulating layer is formed; And
And forming an emitter electrode on the base region and the emitter region.
상기 컬렉터 영역을 형성하는 단계는,
상기 제1 도전형과 다른 제2 도전형을 가지는 불순물 이온을 상기 제2 필드 스톱층의 하부 부분에 이온 주입하여 형성하는 것을 특징으로 하는 파워 소자의 제조 방법.20. The method of claim 19,
Wherein forming the collector region comprises:
Wherein impurity ions having a second conductivity type different from the first conductivity type are formed by ion implantation in a lower portion of the second field stop layer.
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Patent Citations (3)
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|---|---|---|---|---|
| US20070120215A1 (en) * | 2005-11-30 | 2007-05-31 | Chong-Man Yun | Power semiconductor device using silicon substrate as field stop layer and method of manufacturing the same |
| US7989888B2 (en) * | 2006-08-31 | 2011-08-02 | Infineon Technologies Autria AG | Semiconductor device with a field stop zone and process of producing the same |
| KR20130119873A (en) * | 2012-04-24 | 2013-11-01 | 페어차일드코리아반도체 주식회사 | Power device and method for fabricating the same |
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