JP2008211113A - エピタキシャル層のドーパント濃度測定方法およびこれを用いたエピタキシャル層の抵抗率測定方法 - Google Patents

Abstract

【課題】エピタキシャル層、特には低抵抗のエピタキシャル層の抵抗率測定にあたって、ドーパント濃度を高精度に測定することが可能であり、繰り返し精度も高いドーパント濃度や抵抗率の測定方法を提供する。
【解決手段】シリコン基板上に形成され、該シリコン基板と同じ導電型を有するエピタキシャル層のドーパント濃度をＣ−Ｖ法により測定するエピタキシャル層のドーパント濃度測定方法であって、少なくとも、前記エピタキシャル層上に直径１．５ｍｍ以下の電極を形成し、該電極を用いてＣ−Ｖ特性を求めてドーパント濃度を測定するエピタキシャル層のドーパント濃度測定方法。
【選択図】図１

Description

本発明は、シリコンエピタキシャルウエーハのエピタキシャル層のドーパント濃度測定方法およびこれを用いたエピタキシャル層の抵抗率測定方法に関し、特には低抵抗率のエピタキシャル層のドーパント濃度測定方法およびこれを用いたエピタキシャル層の抵抗率測定方法に関する。

シリコンエピタキシャルウェーハのエピタキシャル層の抵抗率測定方法は、大きく分けて２つに分類される。
一つは、４探針法による測定である。この測定は、１．測定が簡単である、２．試料を特別な形状に加工する必要が無いといった特徴がある。
この４探針法は、比抵抗ρの半無限試料の平面上に探針４本を一直線上にそれぞれＳ１、Ｓ２、Ｓ３の間隔に並べて圧着させる。そして両端針を電流電極とし、内側２本を電位差電極とする。そして電流電極より電流Ｉを流したとき、それに応じた電位差Ｖが生じる。このＶ、Ｉ、Ｓ１、Ｓ２、Ｓ３と比抵抗の関係は、下記式１−１で表される。
（式１−１）
ρ＝２π・Ｖ／Ｉ・１／（（１／Ｓ１）＋（１／Ｓ２）−（１／（Ｓ２＋Ｓ３））−（１／（Ｓ１＋Ｓ３）））

ここでＳ１＝Ｓ２＝Ｓ３＝Ｓとすれば、式１−２となる。
（式１−２）
ρ＝２πＳ・Ｖ／Ｉ
しかしながらエピタキシャル層のような薄膜であれば、探針間隔Ｓに対して試料の大きさが無視できなくなるため、試料の厚みｔを考慮した式１−３を用いることとなる。
（式１−３）
ρ＝π／Ｉｎ２・Ｖ／Ｉ・ｔ ＝４．５３２・Ｖ／Ｉ・ｔ（Ω・ｃｍ）
エピタキシャル層の抵抗率測定は、Ｐ／Ｎ接合を有したエピタキシャルウェーハを用いて測定し、この場合ｔは、Ｐ／Ｎ接合点までの距離となる。

もう一つは、Ｃ−Ｖ法である。これは、空乏層容量の電圧依存性（Ｃ−Ｖ特性）からキャリア濃度を求め、さらに抵抗率に換算する方法であり、簡便にしかも精度よく測定が出来、Ｐ／Ｐ＋、Ｎ／Ｎ＋のようなシリコン基板と同じ導電型を有するエピタキシャル層が成長されたエピタキシャルウェーハの測定が可能である。

このＣ−Ｖ法では、空乏層を形成するためのエピタキシャルウェーハの表面に金などの金属を真空蒸着して電極とし、ショットキーダイオードを作製する。これに、１ＭＨｚ程度の高周波電圧を重畳させてショットキー接合の容量を測定し、容量の変化からエピタキシャル層でのドーパント濃度を求め、さらに該ドーパント濃度を換算することによって、エピタキシャル層の抵抗率を得ることができる（特許文献１等参照）。
また、この方法は、深さ方向の濃度プロファイルの測定が可能であることより、エピタキシャル層の成長方向における抵抗率分布の測定に用いられる。

このようなＣ−Ｖ法が用いられているなか、近年では、Ｐｏｗｅｒ−ＭＯＳの需要拡大に伴い、特には１Ω・ｃｍを割るような低抵抗エピタキシャルウェーハの製造が増えてきている。さらに、ここに来て０．２Ω・ｃｍを割るような抵抗率の要求もあり、Ｃ−Ｖ法としての限界を見極めていく必要が出てきた。

上記のような低抵抗のエピタキシャル層をＣ−Ｖ法により測定を行った場合、従来の測定方法では、条件によっては正確な測定を行うのが困難であり、繰り返して測定を行うと測定値のばらつきが大きく高精度の測定を行うことが難しい。
さらには、ドーパント濃度測定に用いる測定器自体においても、上記のような低抵抗率のエピタキシャル層の場合、測定限界に達しており、本来測定されるべき深さ方向のプロファイルが得られない状況にもなってしまっていた。

特開２００２−１６４３９７号公報

本発明は、上記問題点を鑑みてなされたものであり、エピタキシャル層、特には低抵抗のエピタキシャル層の抵抗率測定にあたって、ドーパント濃度を高精度に測定することが可能であり、繰り返し精度も高いドーパント濃度や抵抗率の測定方法を提供することを目的とする。

上記課題を解決するため、本発明は、シリコン基板上に形成され、該シリコン基板と同じ導電型を有するエピタキシャル層のドーパント濃度をＣ−Ｖ法により測定するエピタキシャル層のドーパント濃度測定方法であって、少なくとも、前記エピタキシャル層上に直径１．５ｍｍ以下の電極を形成し、該電極を用いてＣ−Ｖ特性を求めてドーパント濃度を測定することを特徴とするエピタキシャル層のドーパント濃度測定方法を提供する（請求項１）。

このように、エピタキシャル層上に直径１．５ｍｍ以下の電極を形成し、該電極を用いてＣ−Ｖ特性を求めてドーパント濃度を測定するので、直径が２．０ｍｍ以上の電極を用いる従来の測定方法に比べて測定範囲を十分に小さくすることができる。したがって、たとえドーパントの濃度分布においてばらつきが大きいエピタキシャル層であっても、上記のように測定範囲を狭めることによって、従来よりもドーパント濃度のばらつきの小さい範囲で測定を行うことが可能になり、測定を安定化させることができる。そして、この結果、繰り返し精度の向上を図ることができる。
また、測定範囲を狭めることによってキャパシタンスを低減することができるため、電気容量の測定のときに、測定値が測定器の測定限界に達して正確な測定ができなくなるのを防ぎ、従来よりもエピタキシャル層の深さ方向で広い範囲で測定を行うことができる。

また、本発明は、シリコン基板上に形成され、該シリコン基板と同じ導電型を有するエピタキシャル層のドーパント濃度をＣ−Ｖ法により測定するエピタキシャル層のドーパント濃度測定方法であって、少なくとも、前記エピタキシャル層上に電極を形成し、該電極に電圧を変化させて印加してＣ−Ｖ特性を求めるとき、前記印加する電圧を０．５Ｖ以下のステップ幅で変化させることを特徴とするエピタキシャル層のドーパント濃度測定方法を提供する（請求項２）。

このように、エピタキシャル層上に電極を形成し、該電極に電圧を変化させて印加してＣ−Ｖ特性を求めるとき、前記印加する電圧を０．５Ｖ以下のステップ幅で変化させるので、１．０Ｖ以上のステップ幅で変化させていた従来の測定方法に比べて、より細かい範囲で印加電圧の変化量に対応した測定ができる。つまりは、従来よりもドーパント濃度のばらつきの影響を抑えて測定を行うことが可能になって、測定を安定化させ、繰り返し精度の向上を図ることができる。

このとき、前記エピタキシャル層上に形成する電極を、直径１．５ｍｍ以下のものとすることができる（請求項３）。
このように、エピタキシャル層上の電極を用いてＣ−Ｖ特性を求めるときに、印加する電圧を０．５Ｖ以下のステップ幅で変化させるとともに、そもそも、エピタキシャル層上に形成する電極を直径１．５ｍｍ以下のものとすれば、測定範囲をより狭めることができ、一層、測定の安定化、繰り返し精度の向上が可能になるし、測定器の測定限界についての問題をより効果的に防止することができる。

そして、前記エピタキシャル層上に形成する電極を、ＡｕまたはＳｍからなるものとすることができる（請求項４）。
シリコン基板およびエピタキシャル層の導電型がＮ型であればＡｕからなるものとし、Ｐ型であればＳｍからなるものとすることができる。

また、本発明は、前記エピタキシャル層のドーパント濃度測定方法を用い、前記エピタキシャル層の抵抗率を測定することを特徴とするエピタキシャル層の抵抗率測定方法を提供する（請求項５）。
このようなエピタキシャル層の抵抗率測定方法であれば、エピタキシャル層の抵抗率を求めるにあたり、まず、ドーパント濃度の測定において、測定器の測定限界を気にすることなく、また安定した測定を行うことができる。その結果、繰り返し精度も高く、高精度な抵抗率の測定が可能になる。特には、近年求められる低抵抗のエピタキシャル層の抵抗率の測定を行うことができる。

本発明によって、エピタキシャル層におけるドーパント濃度や抵抗率を繰り返し精度高く正確に行うことができる。特には低抵抗のエピタキシャル層における測定に対して有効であり、０．２Ω・ｃｍ以下、さらには０．１Ω・ｃｍ未満の超低抵抗率のエピタキシャル層の高精度な測定が可能になる。

以下では、本発明の実施の形態について説明するが、本発明はこれに限定されるものではない。
上記のように、従来より、シリコンウエーハ等の半導体基板のエピタキシャル層といった、表面近傍の抵抗率あるいはドーパント濃度を測定するのに適した測定方法として、Ｃ−Ｖ法が用いられてきた。

近年、基板の低抵抗化に伴い、１Ω・ｃｍ、さらには０．２Ω・ｃｍを割るような低抵抗エピタキシャルウエーハの抵抗率を正確に測定することができる測定方法が必要とされている。
しかし、従来の測定方法では、特に、０．２Ω・ｃｍ以下、さらには０．１Ω・ｃｍを割るような超低抵抗率のエピタキシャル層の測定を、繰り返し精度高く安定して行うことは困難であった。

そこで、本発明者はＣ−Ｖ法について鋭意研究を行ったところ、以下に示すように、Ｃ−Ｖ法による従来の測定方法における問題点を見出した。
まず、一般的なＣ−Ｖ法によるドーパント濃度や抵抗率の測定方法について図２１を参照して詳述する。
この測定方法では、Ｃ−Ｖ特性から所望深さにおけるドーパント濃度を得て、該得られたドーパント濃度を換算表（ＡＳＴＭ ＳＴＡＮＤＡＲＤＳ Ｆ７２３）にて換算することにより、抵抗率を得ることができる。

例えば、ドーパントが添加されたｐ型シリコン基板に逆バイアス電圧Ｖを印加した場合を考える。この場合、Ｐ型シリコン基板に逆バイアスを印加させるために、金属電極（直径２ｍｍ）にプラス電極、半導体基板の裏面側にマイナス電極を接続し、所定のステップ幅（１Ｖ）で印加電圧を変化させる（Ｎ型シリコン基板の場合は、電極の正負を逆にして接続する）。このとき、Ｐ型シリコン基板内には多数キャリヤ（正孔）が存在しない領域（空乏層）が形成される。そして、その空乏層の厚さ（深さ）（つまりは半導体基板の表面からの深さ）Ｗと、空乏層端のドーパント濃度Ｎ（Ｗ）とが測定容量Ｃの関数であることを利用して、所望の深さにおける不純物濃度を求める。より具体的には、図２１に示す式（ａ）および式（ｂ）により、シリコン基板の表面からの深さＷと、その深さＷでのドーパント濃度Ｎ（Ｗ）が求められる。式中の記号は、Ｅ_０：真空の誘電率、Ｅ_Ｓｉ：Ｓｉの比誘電率、Ａ：電極面積、ｑ：素電荷をそれぞれ意味している。

ここで、電極面積Ａが大きいと当然測定範囲が広くなり、特に、低抵抗の基板で、ドーパント量が多くばらつきの大きい濃度分布を有していると、そのばらつきの大きい濃度分布に影響されやすいため、測定値が安定しない。すなわち、繰り返し精度が悪いものとなる。
また、印加電圧のステップ幅が大きいと、それに伴い測定値の変化量も大きく、やはり、特にばらつきの大きいドーパント濃度分布の場合にその影響を受けやすく、測定の度に測定値がぶれ易い。すなわち、繰り返し精度が悪くなる。

また、式（ａ）から判るように、電極面積Ａが大きいと測定容量Ｃの値も大きく、低抵抗のものとなると、測定深さによっては測定値が測定器の測定限界（従来では、例えば、Ｍａｘ１．５〜２ｎＦ）に達して値自体得られなくなってしまう。

本発明者は、上記問題点について、例えば上記のような低抵抗率を有する基板（エピタキシャル層）での測定においては、従来におけるＣ−Ｖ法（直径２ｍｍの電極、印加電圧のステップ幅が１Ｖ）では測定範囲が広すぎ、エピタキシャル層のドーパント濃度のばらつきや、測定器の測定限界に左右され、安定した測定ができない（ドーパント濃度値がフラットな領域を広くとれない）ことを見出した。さらに、この測定範囲を狭めることにより、上記ドーパント濃度のばらつきの影響を抑えたり、測定器の測定限界の影響を気にせずに測定でき、ドーパント濃度や抵抗率を安定して高精度に測定できることを見出した。

すなわち、本発明者は、まず、ドーパント濃度や抵抗率の測定にあたって、従来よりも、用いる電極の直径を小さくして電極面積を小さくしたり、印加電圧のステップ幅を狭めることで、測定範囲を狭めて測定精度の向上を図ることができることを見出し、本発明を完成させた。

以下、本発明のエピタキシャル層のドーパント濃度測定方法およびこれを用いたエピタキシャル層の抵抗率測定方法について、図面を参照しながら詳細に説明するが、本発明はこれに限定されるものではない。
図１は、本発明のドーパント濃度測定方法および抵抗率測定方法の一例を示すフロー図である。
すなわち、まず、用意したエピタキシャルウエーハに直径１．５ｍｍ以下の電極を形成し（工程１）、この電極に電圧を０．５Ｖ以下のステップ幅で階段状に印加していきＣ−Ｖ特性を測定する（工程２）。測定して得られたＣ−Ｖ特性より、エピタキシャル層の深さ方向（成長方向）のドーパント濃度分布を算出し（工程３）、該ドーパント濃度を換算してエピタキシャル層の抵抗率を算出する（工程４）。

以下、上記各工程について述べる。
工程１では、測定対象のエピタキシャルシリコンウエーハ（シリコン基板と該基板上に成長させたエピタキシャル層の導電型が同じものであれば良い）の表面に電極を形成する。この形成方法は特に限定されず、従来と同様の方法とすることができるが、直径が２ｍｍ以上の電極を形成する従来とは異なり、直径が１．５ｍｍ以下の電極を形成できれば良い。例えば、以下に示す蒸着法によって形成することができる。なお、この工程１を行う前に、表面の酸化膜等を除去するためにＨＦ処理を行うのが好ましい。

図２（Ａ）は、蒸着法により電極を基板表面に形成する場合に用いる真空蒸着装置の一例を示す概略図である。
チャンバー２内には、エピタキシャルシリコンウエーハＷを有する蒸着用積層体５や、ウエーハＷの表面に蒸着させて電極とさせる金属４を載せたボート３が配置されている。ボート３には金属４を加熱するために、例えばフィラメントが内蔵されている。また、チャンバー２にはチャンバー内の圧力を調整できるようポンプが配設されている。

そして、上記蒸着用積層体５は、図２（Ｂ）に示すような構造になっている。すなわち、ウエーハＷに対し、金属を蒸着させる側の表面に、蒸着マスク６、７を配置し、これらを抑え冶具８で挟んだものである。蒸着マスク６、７を通し、蒸着マスク６のパターンで金属がウエーハＷの表面に蒸着される。これらの材質等は特に限定されず、例えば蒸着マスク６、７であれば、ステンレス鋼など、従来と同様のものを用いることができる。

そして、図２（Ｃ）（Ｄ）に示すように、ウエーハＷと直接接触する蒸着マスク６は、ウエーハＷにそれぞれ直径１．５ｍｍ以下の大きさで金属が蒸着されるように、直径１．５ｍｍ以下のパターンが形成されている。この電極パターンのそれぞれの開口部の大きさは直径１．５ｍｍ以下であれば良く、後述するＣ−Ｖ特性の測定の際の条件等に応じて適切な大きさとすることができる。
また、蒸着マスク６と接触する蒸着マスク７は、蒸着マスク６に比べてやや大きな開口部が形成されている（例えば直径２ｍｍ）。蒸着マスク６は薄く、ウエーハＷを仕込んだ時に蒸着マスク６が浮いてしまう可能性があるため、これを抑える（ウエーハとの密着性を高める）目的で、厚い蒸着マスク７を用いている。

以上のような構成を有する真空蒸着装置１を用いて蒸着法により、エピタキシャルシリコンウエーハＷの表面に金属電極を形成する。
すなわち、蒸着用積層体５をチャンバー２内にセットし、ボート３に金属４を載せる。そして、ポンプによりチャンバー２内を減圧し（例えば８×１０^−４Ｐａ以下）、ボート３をフィラメントで加熱することにより金属４を熔融化して飛ばす。これによって、蒸着用積層体５中のウエーハＷの表面に、蒸着マスク７、さらには蒸着マスク６を通し、蒸着マスク６のパターン通りに金属４を蒸着することができる（図２（Ｅ）参照）。蒸着時間は特に限定されず、ウエーハＷの蒸着範囲等に応じて設定すれば良い。この後、チャンバー２内を大気圧に戻し、ウエーハＷを取り出して、表面に直径１．５ｍｍ以下の金属電極９を有するエピタキシャルシリコンウエーハを得ることができる。

なお、金属４の種類は、ウエーハＷ（エピタキシャル層）の導電型がＮ型であれば例えばＡｕを用いることができる。ウエーハＷの導電型がＰ型であればＳｍを用いることができる。ただし、特にこれには限定されない。Ｃ−Ｖ測定を行うのに適したものであれば良い。

このように、直径が２ｍｍ以上の電極を形成する従来とは異なって、直径が１．５ｍｍ以下の電極を形成することにより、後述するＣ−Ｖ特性の測定時に、測定範囲を従来よりも小さくすることができる。測定するエピタキシャル層が抵抗が低いものであれば、エピタキシャル層中のドーパント濃度は高く、濃度分布においてばらつきも生じやすく、そのような濃度分布のばらつきが大きい中、従来のように比較的電極を大きく形成して測定範囲を大きくとってしまうと、測定値は濃度分布のばらつきの影響を大きく受けてしまう。このため、測定値が安定せず、安定した値（フラットな領域）を広い範囲で得るのが難しい。本発明のように電極面積を狭め、測定領域を小さくとることにより、測定値が安定し、濃度値のフラット領域を広くとることができるようになる。
また、同時にキャパシタンスを低減することができるため、測定容量値が測定器の測定限界に達しにくくなり、測定可能な領域を拡大させ、これによりさらにフラット領域を拡大することができる。

次に、工程２で、上記形成されたエピタキシャルシリコンウエーハの電極に、０．５Ｖ以下のステップ幅で電圧を変化させて印加していきＣ−Ｖ特性を求める。印加電圧のステップ幅を０．５Ｖ以下とすること以外、このＣ−Ｖ特性の測定自体は、上述したような従来と同様の測定方法で行うことができる（図２１参照）。
すなわち、電圧計およびキャパシタンス・ブリッジ等の容量測定器を配置し、電極とエピタキシャルシリコンウエーハにより形成されるショットキー接合部に逆バイアス電圧を階段状に変化させて、それぞれの印加電圧に対応する電気容量を測定する。このような測定を行うことによってＣ−Ｖ特性を得ることができる。

上記のように、印加電圧のステップ幅を０．５Ｖ以下とすることによって、ドーパント濃度のばらつきの影響を抑え、安定した測定をすることができ、濃度値のフラット領域を拡大でき、繰り返し精度を向上することができる。

そして、工程３では、得られたＣ−Ｖ特性からドーパント濃度を算出する。これは、図２１に示す式（ａ）および式（ｂ）により、半導体基板の表面からの深さＷと、その深さＷでのドーパント濃度Ｎ（Ｗ）が求められる。つまり、エピタキシャル層中における深さ方向のドーパント濃度分布を測定することが可能である。

さらに、工程４で、上記本発明のドーパント濃度測定方法によって得られたドーパント濃度Ｎ（Ｗ）を換算表（ＡＳＴＭ ＳＴＡＮＤＡＲＤＳ Ｆ７２３）にて換算することにより、エピタキシャル層における抵抗率を得ることができる。
このような本発明のエピタキシャル層の抵抗率測定方法では、特に低抵抗の場合に有効であり、近年の１Ω・ｃｍを割るような低抵抗率のエピタキシャルシリコンウエーハはもちろん、０．２Ω・ｃｍ以下、さらには０．１Ω・ｃｍを割るような超低抵抗率の測定も可能である。

なお、図１のフローでは、電極の直径を１．５ｍｍ以下とすること、印加電圧のステップ幅を０．５Ｖ以下とすることの両方を実施する測定方法を例に挙げて説明したが、当然これに限定されず、電極の直径を１．５ｍｍ以下とするだけ、あるいは印加電圧のステップ幅を０．５Ｖ以下とするだけの測定方法とすることも可能である。これは、測定対象のエピタキシャルシリコンウエーハ等に応じて、その都度決定することができる。

以下に本発明の実施例を挙げて、本発明を詳細に説明するが、これらは本発明を限定するものではない。
（実施例１−４、比較例１）
Ｎ型エピタキシャルシリコンウエーハ（抵抗率０．１Ω・ｃｍ）を用意し、以下のように条件（蒸着法で形成するＡｕ電極の直径の大きさ、Ｃ−Ｖ測定での印加電圧のステップ幅）を変えて、Ｃ−Ｖ法により深さ方向のドーパント濃度をそれぞれ５回ずつ測定した。

比較例１：直径２ｍｍ、 ステップ幅１Ｖ（−１Ｖごと）
実施例１：直径１．５ｍｍ、 ステップ幅１Ｖ（−１Ｖごと）
実施例２：直径１ｍｍ、 ステップ幅１Ｖ（−１Ｖごと）
実施例３：直径２ｍｍ、 ステップ幅０．５Ｖ（−０．５Ｖごと）
実施例４：直径２ｍｍ、 ステップ幅０．１Ｖ（−０．１Ｖごと）

得られたドーパント濃度分布を、図３（比較例１）、図４（実施例１）、図５（実施例２）、図６（実施例３）、図７（実施例４）に示す。
実施例１、２は、電極の直径を１．５ｍｍ以下とし、実施例３、４は印加電圧のステップ幅を０．５Ｖ以下とし、いずれも本発明を実施した例である。そして、図４−７に示すようにドーパント濃度のフラット領域（矢印部）が０．２μｍ以上得られていることがわかる。一方、従来法による比較例１では、図３に示すようにフラット領域は０．１６μｍと狭い。
実施例１−４では、比較例１に比べて測定領域を狭めることができ、その結果、正確に安定した濃度値を得ることができ、より広いフラット領域を得ることができた。さらには、実施例１よりも電極面積を小さくした実施例２のほうが、また、実施例３よりも印加電圧のステップ幅を狭めた実施例４のほうが、より広いフラット領域を得られた。
また、特に図４、５から判るように、電極面積を小さくすることで、測定する電気容量値が測定器による測定限界に達することを防ぎ、その結果、より表面に近い領域をも測定できていることが判る。

（実施例５−８、比較例２）
Ｐ型エピタキシャルシリコンウエーハ（抵抗率０．１６Ω・ｃｍ）を用意し、以下のように条件（蒸着法で形成するＳｍ電極の直径の大きさ、Ｃ−Ｖ測定での印加電圧のステップ幅）を変えて、Ｃ−Ｖ法により深さ方向のドーパント濃度をそれぞれ５回ずつ測定した。

比較例２：直径２ｍｍ、 ステップ幅１Ｖ（＋１Ｖごと）
実施例５：直径１．５ｍｍ、 ステップ幅１Ｖ（＋１Ｖごと）
実施例６：直径１ｍｍ、 ステップ幅１Ｖ（＋１Ｖごと）
実施例７：直径２ｍｍ、 ステップ幅０．５Ｖ（＋０．５Ｖごと）
実施例８：直径２ｍｍ、 ステップ幅０．１Ｖ（＋０．１Ｖごと）

得られたドーパント濃度分布を、図８（比較例２）、図９（実施例５）、図１０（実施例６）、図１１（実施例７）、図１２（実施例８）に示す。
実施例５、６は、電極の直径を１．５ｍｍ以下とし、実施例７、８は印加電圧のステップ幅を０．５Ｖ以下とし、いずれも本発明を実施した例である。そして、図８−１２に示すようにドーパント濃度のフラット領域が０．０１μｍ以上得られていることがわかる。一方、従来法による比較例２では、図８に示すようにフラット領域は０．０１μｍ未満である。
このように、実施例５−８のほうが、比較例２よりも広いフラット領域を得られている。さらには実施例６のほうが実施例５よりも、実施例８のほうが実施例７よりも広いフラット領域を得ている。また、特に、実施例５、６では０．１μｍ以上であり、比較例２に比べて著しく広い結果となっているとともに、より表面に近い領域から測定が可能になっていることが判る。

（実施例９−１１、比較例３）
Ｐ型エピタキシャルシリコンウエーハ（抵抗率０．１Ω・ｃｍ）を用意し、以下のように条件（蒸着法で形成するＳｍ電極の直径の大きさ、Ｃ−Ｖ測定での印加電圧のステップ幅）を変えて、Ｃ−Ｖ法により深さ方向のドーパント濃度をそれぞれ５回ずつ測定した。

比較例３ ：直径２ｍｍ、 ステップ幅１Ｖ（＋１Ｖごと）
実施例９ ：直径１．５ｍｍ、 ステップ幅１Ｖ（＋１Ｖごと）
実施例１０：直径１．５ｍｍ、 ステップ幅０．５Ｖ（＋０．５Ｖごと）
実施例１１：直径１．５ｍｍ、 ステップ幅０．１Ｖ（＋０．１Ｖごと）

比較例３では、フラットな濃度プロファイルが得られなかった。
一方、実施例９−１１の測定結果は、図１３（実施例９）、図１４（実施例１０）、図１５（実施例１１）に示すように、０．０３μｍ以上のフラット領域を得ている。そして、実施例９よりも、より印加電圧のステップ幅を狭めた実施例１０、１１のほうが、フラット領域が広い。

（実施例１２−１９、比較例４）
Ｐ型エピタキシャルシリコンウエーハ（抵抗率０．１４Ω・ｃｍ）を用意し、以下のように条件（蒸着法で形成するＳｍ電極の直径の大きさ、Ｃ−Ｖ測定での印加電圧のステップ幅）を変えて、Ｃ−Ｖ法により深さ方向のドーパント濃度をそれぞれ５回ずつ測定した。

比較例４ ：直径２ｍｍ、 ステップ幅１Ｖ（＋１Ｖごと）
実施例１２：直径２ｍｍ、 ステップ幅０．５Ｖ（＋０．５Ｖごと）
実施例１３：直径２ｍｍ、 ステップ幅０．１Ｖ（＋０．１Ｖごと）
実施例１４：直径１．５ｍｍ、 ステップ幅１Ｖ（＋１Ｖごと）
実施例１５：直径１．５ｍｍ、 ステップ幅０．５Ｖ（＋０．５Ｖごと）
実施例１６：直径１．５ｍｍ、 ステップ幅０．１Ｖ（＋０．１Ｖごと）
実施例１７：直径１ｍｍ、 ステップ幅１Ｖ（＋１Ｖごと）
実施例１８：直径１ｍｍ、 ステップ幅０．５Ｖ（＋０．５Ｖごと）
実施例１９：直径１ｍｍ、 ステップ幅０．１Ｖ（＋０．１Ｖごと）

代表して、比較例４、実施例１４、実施例１７で得られたドーパント濃度分布を、図１６（比較例４）、図１７（実施例１４）、図１８（実施例１７）に示す。
比較例４ではフラット領域は０μｍであるが、実施例１４、１７では、０．０８μｍ、０．０９μｍ得られている。しかも実施例１４、１７は、比較例４よりもより表面に近い領域から測定可能になっている。なお、他の実施例１２、１３、１５、１６、１８、１９も同様に、比較例１よりもフラット領域の広い結果が得られた。

また、比較例４、実施例１２−１９について、抵抗率の繰り返し測定を行った結果を表１に示す。ここで、表１中の項目「ＣＶ値」とはσ／平均であり、すなわち、これは繰り返し精度の良し悪しの指標となるものであり、値がより大きいほど繰り返し精度が悪いことになる。また、項目「バラツキ」はＭａｘ−Ｍｉｎ／Ｍａｘ＋Ｍｉｎを示し、これも繰り返し測定において、測定精度の良し悪しの指標となる。値が小さいほど良い。

表１からあきらかなように、比較例４では、ＣＶ値が１．３１１％で１％を超えているのに対し、実施例１２−１９はいずれも１％をきっている。また、実施例１２、１３では０．３９７％、０．７４９％、実施例１４−１６では０．１４９％、０．１８０％、０．１８０％、実施例１７−１９では、０．０３７％、０．０４５％、０．０５８％であり、電極面積を狭めるほど良い結果が得られた。特に、実施例１４−１９では０．２％以下に抑えることができている。
また、バラツキにおいても、ＣＶ値と同様の結果が得られた。

（実施例２０、比較例５）
Ｎ型エピタキシャルシリコンウエーハ（抵抗率０．０７Ω・ｃｍ）を用意し、以下のように条件（蒸着法で形成するＡｕ電極の直径の大きさ）を変えて、Ｃ−Ｖ法により深さ方向のドーパント濃度を測定した。

比較例５ ：直径２ｍｍ、 ステップ幅１Ｖ（−１Ｖごと）
実施例２０：直径１ｍｍ、 ステップ幅１Ｖ（−１Ｖごと）

比較例５の結果を図１９、実施例２０の結果を図２０に示す。
このように、０．１Ω・ｃｍをきるような超低抵抗のエピタキシャルシリコンウエーハにおいても、従来法の比較例５（０．０８μｍ）よりも本発明の実施例２０（０．１４μｍ）のほうがフラット領域を拡大することができ、より繰り返し精度の高いデータを得ることができる。また、より表面に近い領域から測定値を得ることができる。

なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は、例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。

本発明のエピタキシャル層のドーパント濃度測定方法、抵抗率測定方法の工程の一例を示すフロー図である。 （Ａ）真空蒸着装置の一例を示す概略図である。（Ｂ）蒸着用積層体の一例を示す断面図である。（Ｃ）蒸着マスクの一例を示す概略図である。（Ｄ）蒸着マスクの他の一例を示す概略図である。（Ｅ）金属電極が形成されたエピタキシャルシリコンウエーハの一例を示す概略図である。 比較例１のドーパント濃度測定結果を示すグラフである。 実施例１のドーパント濃度測定結果を示すグラフである。 実施例２のドーパント濃度測定結果を示すグラフである。 実施例３のドーパント濃度測定結果を示すグラフである。 実施例４のドーパント濃度測定結果を示すグラフである。 比較例２のドーパント濃度測定結果を示すグラフである。 実施例５のドーパント濃度測定結果を示すグラフである。 実施例６のドーパント濃度測定結果を示すグラフである。 実施例７のドーパント濃度測定結果を示すグラフである。 実施例８のドーパント濃度測定結果を示すグラフである。 実施例９のドーパント濃度測定結果を示すグラフである。 実施例１０のドーパント濃度測定結果を示すグラフである。 実施例１１のドーパント濃度測定結果を示すグラフである。 比較例４のドーパント濃度測定結果を示すグラフである。 実施例１４のドーパント濃度測定結果を示すグラフである。 実施例１７のドーパント濃度測定結果を示すグラフである。 比較例５のドーパント濃度測定結果を示すグラフである。 実施例２０のドーパント濃度測定結果を示すグラフである。 Ｃ−Ｖ測定法の概略を説明するための説明図である。

符号の説明

１…真空蒸着装置、 ２…チャンバー、 ３…ボート、 ４…金属、
５…蒸着用積層体、 ６、７…蒸着マスク、 ８…抑え冶具、９…電極、
Ｗ…エピタキシャルシリコンウエーハ（半導体基板）。

Claims (5)

1. シリコン基板上に形成され、該シリコン基板と同じ導電型を有するエピタキシャル層のドーパント濃度をＣ−Ｖ法により測定するエピタキシャル層のドーパント濃度測定方法であって、少なくとも、前記エピタキシャル層上に直径１．５ｍｍ以下の電極を形成し、該電極を用いてＣ−Ｖ特性を求めてドーパント濃度を測定することを特徴とするエピタキシャル層のドーパント濃度測定方法。
2. シリコン基板上に形成され、該シリコン基板と同じ導電型を有するエピタキシャル層のドーパント濃度をＣ−Ｖ法により測定するエピタキシャル層のドーパント濃度測定方法であって、少なくとも、前記エピタキシャル層上に電極を形成し、該電極に電圧を変化させて印加してＣ−Ｖ特性を求めるとき、前記印加する電圧を０．５Ｖ以下のステップ幅で変化させることを特徴とするエピタキシャル層のドーパント濃度測定方法。
3. 前記エピタキシャル層上に形成する電極を、直径１．５ｍｍ以下のものとすることを特徴とする請求項２に記載のエピタキシャル層のドーパント濃度測定方法。
4. 前記エピタキシャル層上に形成する電極を、ＡｕまたはＳｍからなるものとすることを特徴とする請求項１から請求項３のいずれか一項に記載のエピタキシャル層のドーパント濃度測定方法。
5. 請求項１から請求項４のいずれか一項に記載のエピタキシャル層のドーパント濃度測定方法を用い、前記エピタキシャル層の抵抗率を測定することを特徴とするエピタキシャル層の抵抗率測定方法。

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