JP2008211113A - エピタキシャル層のドーパント濃度測定方法およびこれを用いたエピタキシャル層の抵抗率測定方法 - Google Patents
エピタキシャル層のドーパント濃度測定方法およびこれを用いたエピタキシャル層の抵抗率測定方法 Download PDFInfo
- Publication number
- JP2008211113A JP2008211113A JP2007048447A JP2007048447A JP2008211113A JP 2008211113 A JP2008211113 A JP 2008211113A JP 2007048447 A JP2007048447 A JP 2007048447A JP 2007048447 A JP2007048447 A JP 2007048447A JP 2008211113 A JP2008211113 A JP 2008211113A
- Authority
- JP
- Japan
- Prior art keywords
- epitaxial layer
- dopant concentration
- measuring
- electrode
- measurement
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
【解決手段】シリコン基板上に形成され、該シリコン基板と同じ導電型を有するエピタキシャル層のドーパント濃度をC−V法により測定するエピタキシャル層のドーパント濃度測定方法であって、少なくとも、前記エピタキシャル層上に直径1.5mm以下の電極を形成し、該電極を用いてC−V特性を求めてドーパント濃度を測定するエピタキシャル層のドーパント濃度測定方法。
【選択図】図1
Description
一つは、4探針法による測定である。この測定は、1.測定が簡単である、2.試料を特別な形状に加工する必要が無いといった特徴がある。
この4探針法は、比抵抗ρの半無限試料の平面上に探針4本を一直線上にそれぞれS1、S2、S3の間隔に並べて圧着させる。そして両端針を電流電極とし、内側2本を電位差電極とする。そして電流電極より電流Iを流したとき、それに応じた電位差Vが生じる。このV、I、S1、S2、S3と比抵抗の関係は、下記式1−1で表される。
(式1−1)
ρ=2π・V/I・1/((1/S1)+(1/S2)−(1/(S2+S3))−(1/(S1+S3)))
(式1−2)
ρ=2πS・V/I
しかしながらエピタキシャル層のような薄膜であれば、探針間隔Sに対して試料の大きさが無視できなくなるため、試料の厚みtを考慮した式1−3を用いることとなる。
(式1−3)
ρ=π/In2・V/I・t =4.532・V/I・t(Ω・cm)
エピタキシャル層の抵抗率測定は、P/N接合を有したエピタキシャルウェーハを用いて測定し、この場合tは、P/N接合点までの距離となる。
また、この方法は、深さ方向の濃度プロファイルの測定が可能であることより、エピタキシャル層の成長方向における抵抗率分布の測定に用いられる。
さらには、ドーパント濃度測定に用いる測定器自体においても、上記のような低抵抗率のエピタキシャル層の場合、測定限界に達しており、本来測定されるべき深さ方向のプロファイルが得られない状況にもなってしまっていた。
また、測定範囲を狭めることによってキャパシタンスを低減することができるため、電気容量の測定のときに、測定値が測定器の測定限界に達して正確な測定ができなくなるのを防ぎ、従来よりもエピタキシャル層の深さ方向で広い範囲で測定を行うことができる。
このように、エピタキシャル層上の電極を用いてC−V特性を求めるときに、印加する電圧を0.5V以下のステップ幅で変化させるとともに、そもそも、エピタキシャル層上に形成する電極を直径1.5mm以下のものとすれば、測定範囲をより狭めることができ、一層、測定の安定化、繰り返し精度の向上が可能になるし、測定器の測定限界についての問題をより効果的に防止することができる。
シリコン基板およびエピタキシャル層の導電型がN型であればAuからなるものとし、P型であればSmからなるものとすることができる。
このようなエピタキシャル層の抵抗率測定方法であれば、エピタキシャル層の抵抗率を求めるにあたり、まず、ドーパント濃度の測定において、測定器の測定限界を気にすることなく、また安定した測定を行うことができる。その結果、繰り返し精度も高く、高精度な抵抗率の測定が可能になる。特には、近年求められる低抵抗のエピタキシャル層の抵抗率の測定を行うことができる。
上記のように、従来より、シリコンウエーハ等の半導体基板のエピタキシャル層といった、表面近傍の抵抗率あるいはドーパント濃度を測定するのに適した測定方法として、C−V法が用いられてきた。
しかし、従来の測定方法では、特に、0.2Ω・cm以下、さらには0.1Ω・cmを割るような超低抵抗率のエピタキシャル層の測定を、繰り返し精度高く安定して行うことは困難であった。
まず、一般的なC−V法によるドーパント濃度や抵抗率の測定方法について図21を参照して詳述する。
この測定方法では、C−V特性から所望深さにおけるドーパント濃度を得て、該得られたドーパント濃度を換算表(ASTM STANDARDS F723)にて換算することにより、抵抗率を得ることができる。
また、印加電圧のステップ幅が大きいと、それに伴い測定値の変化量も大きく、やはり、特にばらつきの大きいドーパント濃度分布の場合にその影響を受けやすく、測定の度に測定値がぶれ易い。すなわち、繰り返し精度が悪くなる。
図1は、本発明のドーパント濃度測定方法および抵抗率測定方法の一例を示すフロー図である。
すなわち、まず、用意したエピタキシャルウエーハに直径1.5mm以下の電極を形成し(工程1)、この電極に電圧を0.5V以下のステップ幅で階段状に印加していきC−V特性を測定する(工程2)。測定して得られたC−V特性より、エピタキシャル層の深さ方向(成長方向)のドーパント濃度分布を算出し(工程3)、該ドーパント濃度を換算してエピタキシャル層の抵抗率を算出する(工程4)。
工程1では、測定対象のエピタキシャルシリコンウエーハ(シリコン基板と該基板上に成長させたエピタキシャル層の導電型が同じものであれば良い)の表面に電極を形成する。この形成方法は特に限定されず、従来と同様の方法とすることができるが、直径が2mm以上の電極を形成する従来とは異なり、直径が1.5mm以下の電極を形成できれば良い。例えば、以下に示す蒸着法によって形成することができる。なお、この工程1を行う前に、表面の酸化膜等を除去するためにHF処理を行うのが好ましい。
チャンバー2内には、エピタキシャルシリコンウエーハWを有する蒸着用積層体5や、ウエーハWの表面に蒸着させて電極とさせる金属4を載せたボート3が配置されている。ボート3には金属4を加熱するために、例えばフィラメントが内蔵されている。また、チャンバー2にはチャンバー内の圧力を調整できるようポンプが配設されている。
また、蒸着マスク6と接触する蒸着マスク7は、蒸着マスク6に比べてやや大きな開口部が形成されている(例えば直径2mm)。蒸着マスク6は薄く、ウエーハWを仕込んだ時に蒸着マスク6が浮いてしまう可能性があるため、これを抑える(ウエーハとの密着性を高める)目的で、厚い蒸着マスク7を用いている。
すなわち、蒸着用積層体5をチャンバー2内にセットし、ボート3に金属4を載せる。そして、ポンプによりチャンバー2内を減圧し(例えば8×10−4Pa以下)、ボート3をフィラメントで加熱することにより金属4を熔融化して飛ばす。これによって、蒸着用積層体5中のウエーハWの表面に、蒸着マスク7、さらには蒸着マスク6を通し、蒸着マスク6のパターン通りに金属4を蒸着することができる(図2(E)参照)。蒸着時間は特に限定されず、ウエーハWの蒸着範囲等に応じて設定すれば良い。この後、チャンバー2内を大気圧に戻し、ウエーハWを取り出して、表面に直径1.5mm以下の金属電極9を有するエピタキシャルシリコンウエーハを得ることができる。
また、同時にキャパシタンスを低減することができるため、測定容量値が測定器の測定限界に達しにくくなり、測定可能な領域を拡大させ、これによりさらにフラット領域を拡大することができる。
すなわち、電圧計およびキャパシタンス・ブリッジ等の容量測定器を配置し、電極とエピタキシャルシリコンウエーハにより形成されるショットキー接合部に逆バイアス電圧を階段状に変化させて、それぞれの印加電圧に対応する電気容量を測定する。このような測定を行うことによってC−V特性を得ることができる。
このような本発明のエピタキシャル層の抵抗率測定方法では、特に低抵抗の場合に有効であり、近年の1Ω・cmを割るような低抵抗率のエピタキシャルシリコンウエーハはもちろん、0.2Ω・cm以下、さらには0.1Ω・cmを割るような超低抵抗率の測定も可能である。
(実施例1−4、比較例1)
N型エピタキシャルシリコンウエーハ(抵抗率0.1Ω・cm)を用意し、以下のように条件(蒸着法で形成するAu電極の直径の大きさ、C−V測定での印加電圧のステップ幅)を変えて、C−V法により深さ方向のドーパント濃度をそれぞれ5回ずつ測定した。
実施例1:直径1.5mm、 ステップ幅1V(−1Vごと)
実施例2:直径1mm、 ステップ幅1V(−1Vごと)
実施例3:直径2mm、 ステップ幅0.5V(−0.5Vごと)
実施例4:直径2mm、 ステップ幅0.1V(−0.1Vごと)
実施例1、2は、電極の直径を1.5mm以下とし、実施例3、4は印加電圧のステップ幅を0.5V以下とし、いずれも本発明を実施した例である。そして、図4−7に示すようにドーパント濃度のフラット領域(矢印部)が0.2μm以上得られていることがわかる。一方、従来法による比較例1では、図3に示すようにフラット領域は0.16μmと狭い。
実施例1−4では、比較例1に比べて測定領域を狭めることができ、その結果、正確に安定した濃度値を得ることができ、より広いフラット領域を得ることができた。さらには、実施例1よりも電極面積を小さくした実施例2のほうが、また、実施例3よりも印加電圧のステップ幅を狭めた実施例4のほうが、より広いフラット領域を得られた。
また、特に図4、5から判るように、電極面積を小さくすることで、測定する電気容量値が測定器による測定限界に達することを防ぎ、その結果、より表面に近い領域をも測定できていることが判る。
P型エピタキシャルシリコンウエーハ(抵抗率0.16Ω・cm)を用意し、以下のように条件(蒸着法で形成するSm電極の直径の大きさ、C−V測定での印加電圧のステップ幅)を変えて、C−V法により深さ方向のドーパント濃度をそれぞれ5回ずつ測定した。
実施例5:直径1.5mm、 ステップ幅1V(+1Vごと)
実施例6:直径1mm、 ステップ幅1V(+1Vごと)
実施例7:直径2mm、 ステップ幅0.5V(+0.5Vごと)
実施例8:直径2mm、 ステップ幅0.1V(+0.1Vごと)
実施例5、6は、電極の直径を1.5mm以下とし、実施例7、8は印加電圧のステップ幅を0.5V以下とし、いずれも本発明を実施した例である。そして、図8−12に示すようにドーパント濃度のフラット領域が0.01μm以上得られていることがわかる。一方、従来法による比較例2では、図8に示すようにフラット領域は0.01μm未満である。
このように、実施例5−8のほうが、比較例2よりも広いフラット領域を得られている。さらには実施例6のほうが実施例5よりも、実施例8のほうが実施例7よりも広いフラット領域を得ている。また、特に、実施例5、6では0.1μm以上であり、比較例2に比べて著しく広い結果となっているとともに、より表面に近い領域から測定が可能になっていることが判る。
P型エピタキシャルシリコンウエーハ(抵抗率0.1Ω・cm)を用意し、以下のように条件(蒸着法で形成するSm電極の直径の大きさ、C−V測定での印加電圧のステップ幅)を変えて、C−V法により深さ方向のドーパント濃度をそれぞれ5回ずつ測定した。
実施例9 :直径1.5mm、 ステップ幅1V(+1Vごと)
実施例10:直径1.5mm、 ステップ幅0.5V(+0.5Vごと)
実施例11:直径1.5mm、 ステップ幅0.1V(+0.1Vごと)
一方、実施例9−11の測定結果は、図13(実施例9)、図14(実施例10)、図15(実施例11)に示すように、0.03μm以上のフラット領域を得ている。そして、実施例9よりも、より印加電圧のステップ幅を狭めた実施例10、11のほうが、フラット領域が広い。
P型エピタキシャルシリコンウエーハ(抵抗率0.14Ω・cm)を用意し、以下のように条件(蒸着法で形成するSm電極の直径の大きさ、C−V測定での印加電圧のステップ幅)を変えて、C−V法により深さ方向のドーパント濃度をそれぞれ5回ずつ測定した。
実施例12:直径2mm、 ステップ幅0.5V(+0.5Vごと)
実施例13:直径2mm、 ステップ幅0.1V(+0.1Vごと)
実施例14:直径1.5mm、 ステップ幅1V(+1Vごと)
実施例15:直径1.5mm、 ステップ幅0.5V(+0.5Vごと)
実施例16:直径1.5mm、 ステップ幅0.1V(+0.1Vごと)
実施例17:直径1mm、 ステップ幅1V(+1Vごと)
実施例18:直径1mm、 ステップ幅0.5V(+0.5Vごと)
実施例19:直径1mm、 ステップ幅0.1V(+0.1Vごと)
比較例4ではフラット領域は0μmであるが、実施例14、17では、0.08μm、0.09μm得られている。しかも実施例14、17は、比較例4よりもより表面に近い領域から測定可能になっている。なお、他の実施例12、13、15、16、18、19も同様に、比較例1よりもフラット領域の広い結果が得られた。
また、バラツキにおいても、CV値と同様の結果が得られた。
N型エピタキシャルシリコンウエーハ(抵抗率0.07Ω・cm)を用意し、以下のように条件(蒸着法で形成するAu電極の直径の大きさ)を変えて、C−V法により深さ方向のドーパント濃度を測定した。
実施例20:直径1mm、 ステップ幅1V(−1Vごと)
このように、0.1Ω・cmをきるような超低抵抗のエピタキシャルシリコンウエーハにおいても、従来法の比較例5(0.08μm)よりも本発明の実施例20(0.14μm)のほうがフラット領域を拡大することができ、より繰り返し精度の高いデータを得ることができる。また、より表面に近い領域から測定値を得ることができる。
5…蒸着用積層体、 6、7…蒸着マスク、 8…抑え冶具、9…電極、
W…エピタキシャルシリコンウエーハ(半導体基板)。
Claims (5)
- シリコン基板上に形成され、該シリコン基板と同じ導電型を有するエピタキシャル層のドーパント濃度をC−V法により測定するエピタキシャル層のドーパント濃度測定方法であって、少なくとも、前記エピタキシャル層上に直径1.5mm以下の電極を形成し、該電極を用いてC−V特性を求めてドーパント濃度を測定することを特徴とするエピタキシャル層のドーパント濃度測定方法。
- シリコン基板上に形成され、該シリコン基板と同じ導電型を有するエピタキシャル層のドーパント濃度をC−V法により測定するエピタキシャル層のドーパント濃度測定方法であって、少なくとも、前記エピタキシャル層上に電極を形成し、該電極に電圧を変化させて印加してC−V特性を求めるとき、前記印加する電圧を0.5V以下のステップ幅で変化させることを特徴とするエピタキシャル層のドーパント濃度測定方法。
- 前記エピタキシャル層上に形成する電極を、直径1.5mm以下のものとすることを特徴とする請求項2に記載のエピタキシャル層のドーパント濃度測定方法。
- 前記エピタキシャル層上に形成する電極を、AuまたはSmからなるものとすることを特徴とする請求項1から請求項3のいずれか一項に記載のエピタキシャル層のドーパント濃度測定方法。
- 請求項1から請求項4のいずれか一項に記載のエピタキシャル層のドーパント濃度測定方法を用い、前記エピタキシャル層の抵抗率を測定することを特徴とするエピタキシャル層の抵抗率測定方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007048447A JP4941000B2 (ja) | 2007-02-28 | 2007-02-28 | エピタキシャル層のドーパント濃度測定方法およびこれを用いたエピタキシャル層の抵抗率測定方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007048447A JP4941000B2 (ja) | 2007-02-28 | 2007-02-28 | エピタキシャル層のドーパント濃度測定方法およびこれを用いたエピタキシャル層の抵抗率測定方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008211113A true JP2008211113A (ja) | 2008-09-11 |
JP4941000B2 JP4941000B2 (ja) | 2012-05-30 |
Family
ID=39787136
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007048447A Active JP4941000B2 (ja) | 2007-02-28 | 2007-02-28 | エピタキシャル層のドーパント濃度測定方法およびこれを用いたエピタキシャル層の抵抗率測定方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4941000B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010267760A (ja) * | 2009-05-14 | 2010-11-25 | Shin Etsu Handotai Co Ltd | ドーパント濃度測定方法 |
JP2020136583A (ja) * | 2019-02-22 | 2020-08-31 | 信越半導体株式会社 | Cv測定に用いるための抵抗率校正用半導体ウェーハ及びその作製方法 |
CN112986685A (zh) * | 2021-02-09 | 2021-06-18 | 西安奕斯伟硅片技术有限公司 | 单晶硅棒电阻率的测量方法及装置 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002164397A (ja) * | 2000-11-27 | 2002-06-07 | Shin Etsu Handotai Co Ltd | 半導体基板のc−v測定方法 |
JP2003318238A (ja) * | 2002-02-20 | 2003-11-07 | Sumitomo Electric Ind Ltd | 化合物半導体用電極の形成方法と化合物半導体の電気的特性の測定方法 |
JP2004138492A (ja) * | 2002-10-17 | 2004-05-13 | Shin Etsu Handotai Co Ltd | 半導体の空乏層容量算出装置及びc−v特性測定装置 |
JP2004241582A (ja) * | 2003-02-05 | 2004-08-26 | Shin Etsu Handotai Co Ltd | 半導体ウェーハ表面近傍のドーパント濃度測定方法 |
-
2007
- 2007-02-28 JP JP2007048447A patent/JP4941000B2/ja active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002164397A (ja) * | 2000-11-27 | 2002-06-07 | Shin Etsu Handotai Co Ltd | 半導体基板のc−v測定方法 |
JP2003318238A (ja) * | 2002-02-20 | 2003-11-07 | Sumitomo Electric Ind Ltd | 化合物半導体用電極の形成方法と化合物半導体の電気的特性の測定方法 |
JP2004138492A (ja) * | 2002-10-17 | 2004-05-13 | Shin Etsu Handotai Co Ltd | 半導体の空乏層容量算出装置及びc−v特性測定装置 |
JP2004241582A (ja) * | 2003-02-05 | 2004-08-26 | Shin Etsu Handotai Co Ltd | 半導体ウェーハ表面近傍のドーパント濃度測定方法 |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010267760A (ja) * | 2009-05-14 | 2010-11-25 | Shin Etsu Handotai Co Ltd | ドーパント濃度測定方法 |
JP2020136583A (ja) * | 2019-02-22 | 2020-08-31 | 信越半導体株式会社 | Cv測定に用いるための抵抗率校正用半導体ウェーハ及びその作製方法 |
JP7056609B2 (ja) | 2019-02-22 | 2022-04-19 | 信越半導体株式会社 | Cv測定に用いるための抵抗率校正用半導体ウェーハ及びその作製方法 |
CN112986685A (zh) * | 2021-02-09 | 2021-06-18 | 西安奕斯伟硅片技术有限公司 | 单晶硅棒电阻率的测量方法及装置 |
CN112986685B (zh) * | 2021-02-09 | 2023-11-10 | 西安奕斯伟材料科技股份有限公司 | 单晶硅棒电阻率的测量方法及装置 |
Also Published As
Publication number | Publication date |
---|---|
JP4941000B2 (ja) | 2012-05-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
Volpe et al. | Extreme dielectric strength in boron doped homoepitaxial diamond | |
TWI418028B (zh) | 具有台面邊界終端的垂直接面場效電晶體及其製造方法 | |
KR102221279B1 (ko) | 수직 홀 효과 센서 | |
KR102352515B1 (ko) | 저항률 표준 샘플의 제조 방법 및 에피택셜 웨이퍼의 저항률 측정 방법 | |
US7525304B1 (en) | Measurement of effective capacitance | |
US10186584B2 (en) | Systems and methods for forming diamond heterojunction junction devices | |
JP4941000B2 (ja) | エピタキシャル層のドーパント濃度測定方法およびこれを用いたエピタキシャル層の抵抗率測定方法 | |
CN111900097B (zh) | 检测宽禁带半导体中深能级缺陷态的方法 | |
CN103837807B (zh) | 测量深沟槽内载流子浓度分布的方法 | |
US9201094B2 (en) | Wafer examination device and wafer examination method | |
JP2022504537A (ja) | 集積キャパシタおよび集積キャパシタの製造方法 | |
JP6451881B1 (ja) | シリコン層の評価方法およびシリコンエピタキシャルウェーハの製造方法 | |
Chandra et al. | Four-point probe characterization of 4H silicon carbide | |
JP6575477B2 (ja) | 抵抗率測定方法 | |
CN104009157B (zh) | 基于双线性渐变Al组分AlGaN电子发射层GaN耿氏二极管及制作方法 | |
JP5343693B2 (ja) | ドーパント濃度測定方法 | |
TWI693411B (zh) | 電阻率測定方法 | |
Sultan et al. | Electrical behavior of nanocrystalline graphite/p-Si Schottky diode | |
JP5556731B2 (ja) | ウェーハの電気特性測定方法 | |
JP2020136583A (ja) | Cv測定に用いるための抵抗率校正用半導体ウェーハ及びその作製方法 | |
JP2017048068A (ja) | 炭化珪素単結晶、炭化珪素単結晶ウェハ、炭化珪素単結晶エピタキシャルウェハ、電子デバイス | |
JP2020126985A (ja) | SiCエピタキシャルウェハ及びその製造方法 | |
Castaldini et al. | Surface analyses of polycrystalline and Cz–Si wafers | |
Lei et al. | Disordered wall arrays by photo-assisted electrochemical etching in n-type silicon | |
US7241699B2 (en) | Wide bandgap semiconductor device construction |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20091019 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100201 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20111122 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120113 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120131 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120213 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4941000 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150309 Year of fee payment: 3 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |