JP2008205172A

JP2008205172A - Cof carrier tape, method of manufacturing cof carrier tape, and method of manufacturing cof semiconductor device

Info

Publication number: JP2008205172A
Application number: JP2007039282A
Authority: JP
Inventors: Mitsunori Kobayashi; 充則小林
Original assignee: Shindo Denshi Kogyo KK
Current assignee: Shindo Denshi Kogyo KK
Priority date: 2007-02-20
Filing date: 2007-02-20
Publication date: 2008-09-04

Abstract

<P>PROBLEM TO BE SOLVED: To improve the rate of effectiveness of the length of an insulating film tape and thereby eliminate waste and reduce cost when manufacturing a semiconductor device by eliminating or reducing an interval between wiring patterns and finally punching out the wiring patterns one by one from a long insulating film in a COF carrier tape in which the wiring pattern is repeatedly formed in the length direction on the long insulating film tape. <P>SOLUTION: A wiring pattern 3 is repeatedly formed in the length direction on a long insulating film tape 1. After the mounting of a semiconductor chip, a COF carrier tape is transferred by a predetermined transfer length in the length direction by use of a transfer roller and sequentially positioned, and the wiring patterns are punched out one by one. In such COF carrier tape 12, when the COF carrier tape is transferred in the same manner as in punching time by the predetermined transfer length by use of the transfer roller, a recognition pattern 4 recognized by an optical pattern recognition device, for example, is formed outside a punching region at predetermined transfer length intervals. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

この発明は、可撓性を有する長尺な絶縁フィルムテープの表面に、プリント配線技術によって、配線パターンが、長さ方向に繰り返し形成されているＣＯＦキャリアテープ、およびその製造方法に関する。ならびに、その配線パターンに接続し、好ましくはフリップチップ実装することにより、絶縁フィルムテープ上に半導体チップを搭載して半導体装置を製造するＣＯＦ型半導体装置の製造方法に関する。 The present invention relates to a COF carrier tape in which a wiring pattern is repeatedly formed in the length direction by a printed wiring technique on the surface of a long insulating film tape having flexibility, and a manufacturing method thereof. The present invention also relates to a method of manufacturing a COF type semiconductor device in which a semiconductor device is manufactured by mounting a semiconductor chip on an insulating film tape by connecting to the wiring pattern, preferably by flip chip mounting.

今日、電子機器の軽薄短小化、高機能化、高密度化がますます進んでいる。例えば、液晶パネルについても、大型化、高精細化、高コントラスト化が進み、それにともない液晶ドライバの多ピン化、ファインピッチ化が進んでいる。このような背景の下、例えば液晶ドライバなどの実装方式として、狭く複雑な空間に実装するのに有利なＣＯＦ（chip on film）キャリアテープに半導体チップを搭載した、ＣＯＦ型半導体装置を用いた実装方式が多く採用されている。 Today, electronic devices are becoming lighter, thinner, more functional, and higher in density. For example, liquid crystal panels are also increasing in size, definition, and contrast, and accordingly, the number of pins of the liquid crystal driver and the fine pitch are increasing. Against this background, for example, mounting using a COF type semiconductor device in which a semiconductor chip is mounted on a COF (chip on film) carrier tape, which is advantageous for mounting in a narrow and complex space, as a mounting method such as a liquid crystal driver Many methods are adopted.

図９（Ａ）ないし（Ｅ）には、従来のＣＯＦキャリアテープの製造工程を示す。
この製造工程では、図９（Ａ）に示すように、絶縁フィルムテープ２１１の表面に導電体層２１２を設けた導体積層フィルム２１５を用意し、図９（Ｂ）に示すように両縁に沿ってスプロケットホール２１４を金型などを用いて打ち抜き形成する。 9A to 9E show a manufacturing process of a conventional COF carrier tape.
In this manufacturing process, as shown in FIG. 9 (A), a conductor laminated film 215 provided with a conductor layer 212 on the surface of the insulating film tape 211 is prepared, and along both edges as shown in FIG. 9 (B). Then, the sprocket hole 214 is formed by punching using a mold or the like.

ＣＯＦキャリアテープに設けられるスプロケットホールの大きさおよび位置は、ＪＥＩＴＡ（社団法人電子情報技術産業協会）規格（旧、ＥＩＡＪ（日本電子機械工業）規格）によって、ＣＯＦキャリアテープの各規格テープ幅に応じて、図１０および次の表１のように規定されていて、これらの値に基づき製造されている。 The size and position of the sprocket holes provided in the COF carrier tape are determined according to the standard tape width of the COF carrier tape according to the JEITA (Electronic Information Technology Industries Association) standard (formerly EIAJ (Japan Electronic Machinery Industry) standard). 10 and the following Table 1 are manufactured based on these values.

次いで、図９（Ｃ）に示すように、スプロケットホール２１４を用いて搬送するとともに、導電体層２１２の表面にフォトレジストを塗布して乾燥させることによりフォトレジスト膜２１９を形成した後、スプロケットホール２１４で位置決めし、フォトマスク２２０を用いて紫外光線２１８により露光を行う。次に、図９（Ｄ）に示すように、スプロケットホール２１４を用いて搬送するとともに、現像を行ってエッチングレジスト２２１を形成する。 Next, as shown in FIG. 9C, the film is transported using the sprocket hole 214, and after a photoresist film 219 is formed by applying a photoresist to the surface of the conductor layer 212 and drying it, the sprocket hole is then formed. Positioning is performed at 214, and exposure is performed with ultraviolet light 218 using a photomask 220. Next, as shown in FIG. 9D, the wafer is transported using a sprocket hole 214 and developed to form an etching resist 221.

その後、図９（Ｅ）に示すように、スプロケットホール２１４を用いて搬送するとともにエッチングを行い、さらにエッチングレジスト２２１を除去して、絶縁フィルムテープ２１１の表面に、半導体接続端子部２１６と外部接続端子部２１７を有する同一の配線パターン２１３を、長さ方向に繰り返し設けたＣＯＦキャリアテープ２２２を形成する。 Thereafter, as shown in FIG. 9E, the sprocket hole 214 is used for conveyance and etching, and the etching resist 221 is removed, and the semiconductor connection terminal portion 216 and the external connection are formed on the surface of the insulating film tape 211. A COF carrier tape 222 in which the same wiring pattern 213 having the terminal portion 217 is repeatedly provided in the length direction is formed.

図１１には、このようにして形成したＣＯＦキャリアテープ２２２の平面を示す。
図において、スプロケットホール２１４は、後に前記半導体接続端子部２１６に接続して半導体チップを搭載するとき、位置決めに用いられる。そのため、配線パターン２１３は、スプロケットホール２１４に対して、相対的に同じ位置関係になるように正確に位置決めして形成されている。 FIG. 11 shows a plane of the COF carrier tape 222 formed in this way.
In the figure, a sprocket hole 214 is used for positioning when a semiconductor chip is mounted by connecting to the semiconductor connection terminal portion 216 later. For this reason, the wiring pattern 213 is accurately positioned so as to have the same relative position with respect to the sprocket hole 214.

ところで、スプロケットホール２１４は、半導体チップを搭載するときの位置決めだけでなく、ＣＯＦキャリアテープ２２２の製造段階においても搬送や位置決めを行うために用いるものであり、搬送するためにはスプロケットの歯をスプロケットホールに嵌合させ、スプロケットを回転させて搬送を行っていた。また、位置決めには、位置決めピンをスプロケットホールに挿入して、機械的に強制して位置決めを行っていた。 By the way, the sprocket hole 214 is used not only for positioning when mounting a semiconductor chip, but also for transporting and positioning in the manufacturing stage of the COF carrier tape 222. It was fitted into the hole and rotated by rotating the sprocket. For positioning, a positioning pin is inserted into the sprocket hole and mechanically forced to perform positioning.

ところが、ＣＯＦキャリアテープは、可撓性が必要なため、絶縁フィルムテープ２１１の厚さが１２．５〜５０μｍと薄い。このため、機械的な強度が弱く、スプロケットや位置決めピンを用いて搬送や位置決めを行った場合、スプロケットホール２１４にキズや変形が生じてしまい、位置精度が悪くなる問題があった。そこで、現在では、スプロケットホール２１４にキズや変形を生じないようにするために、搬送ローラを用いて搬送を行い、位置決めはスプロケットホール２１４を光学式認識装置で認識して後、位置を制御して位置決めを行う方法が広く用いられている。 However, since the COF carrier tape needs flexibility, the thickness of the insulating film tape 211 is as thin as 12.5 to 50 μm. For this reason, the mechanical strength is weak, and when carrying or positioning using a sprocket or positioning pin, the sprocket hole 214 is scratched or deformed, resulting in a problem of poor positional accuracy. Therefore, at present, in order to prevent the sprocket hole 214 from being scratched or deformed, the sprocket hole 214 is transported using a transport roller, and the positioning is performed after the sprocket hole 214 is recognized by the optical recognition device and then the position is controlled. The positioning method is widely used.

ここで、図１１に基づき、スプロケットホール２１４と配線パターン２１３との相対位置関係について説明する。まず、スプロケットホール２１４のピッチをＰ（前記ＪＥＩＴＡ規格の表１によりＰ＝Pnom＝4.75ｍｍ）とし、単位配線パターン長をＡ１とする。このとき、単位配線パターン長Ａ１が、スプロケットホール２１４のピッチＰの正数（ｎ）倍と僅かでも異なる状態の場合は、配線パターン２１３の形成には有効に使用されない不要領域２２３が発生する。図１１の場合は、Ａ１＝（Ｐ×２）+（α+β）になっており、Ａ１＞Ｐ×２の状態にある。このため、単位配線パターンピッチをＢ１とすると、Ｂ１＝Ｐ×３だけ必要になる。そして、配線パターン２１３には、有効に使用されない不要領域２２３の長さの不要領域長Ｓ１が発生する。 Here, the relative positional relationship between the sprocket hole 214 and the wiring pattern 213 will be described with reference to FIG. First, the pitch of the sprocket holes 214 is P (P = Pnom = 4.75 mm according to Table 1 of the JEITA standard), and the unit wiring pattern length is A1. At this time, if the unit wiring pattern length A1 is slightly different from a positive number (n) times the pitch P of the sprocket holes 214, an unnecessary area 223 that is not effectively used for forming the wiring pattern 213 is generated. In the case of FIG. 11, A1 = (P × 2) + (α + β), and A1> P × 2. Therefore, if the unit wiring pattern pitch is B1, only B1 = P × 3 is required. In the wiring pattern 213, an unnecessary area length S1 having the length of the unnecessary area 223 that is not used effectively is generated.

ところで、不要領域長Ｓ１の値は、単位配線パターン長Ａ１によって決定され、単位配線パターン長Ａ１が、スプロケットホール２１４のピッチＰの正数（ｎ）倍と一致した場合、すなわちＡ１＝Ｐ×ｎの場合、不要領域長Ｓ１はＳ１＝０になり、不要領域２２３は発生しない。しかし、単位配線パターン長Ａ１が僅かでもスプロケットホール２１４のピッチＰの正数（ｎ）倍と異なる場合、すなわちＡ１＞Ｐ×ｎまたはＡ１＜Ｐ×ｎの場合には、不要領域長Ｓ１は、Ｐ＞Ｓ１＞０の値の範囲で発生する。ここで、単位配線パターン長Ａ１が僅かにスプロケットホール２１４のピッチＰの正数（ｎ）倍より小さかった場合には、僅かに小さい分のみが不要領域長Ｓ１となる。しかし、単位配線パターン長Ａ１が僅かでもスプロケットホール２１４のピッチＰの正数（ｎ）倍より大きかった場合には、単位配線パターンピッチはさらにＰ×１だけ増やす必要があり、大きな不要領域長Ｓ１が発生してしまう。そのため、図１１に示す＋（α＋β）の値が小さいほど不要領域長Ｓ１の値は大きくなる。 Incidentally, the value of the unnecessary area length S1 is determined by the unit wiring pattern length A1, and when the unit wiring pattern length A1 coincides with a positive number (n) times the pitch P of the sprocket holes 214, that is, A1 = P × n. In this case, the unnecessary area length S1 is S1 = 0, and the unnecessary area 223 is not generated. However, if the unit wiring pattern length A1 is slightly different from a positive number (n) times the pitch P of the sprocket holes 214, that is, if A1> P × n or A1 <P × n, the unnecessary region length S1 is Occurs in the range of values P> S1> 0. Here, when the unit wiring pattern length A1 is slightly smaller than a positive number (n) times the pitch P of the sprocket holes 214, only the slightly smaller portion becomes the unnecessary region length S1. However, if the unit wiring pattern length A1 is slightly larger than a positive number (n) times the pitch P of the sprocket holes 214, the unit wiring pattern pitch needs to be further increased by P × 1, and a large unnecessary area length S1. Will occur. Therefore, the value of the unnecessary area length S1 increases as the value of + (α + β) shown in FIG. 11 decreases.

このように、ＣＯＦキャリアテープ２２２の長さ方向に対して、不要領域２２３の不要領域長Ｓ１が発生した場合、その不要領域２２３の部分にも製造コストはかかっている。そのため、単位配線パターン長Ａ１に対する不要領域長Ｓ１の割合が大きくなるほど、ＣＯＦキャリアテープの製造コストが割高となる問題がある。 As described above, when the unnecessary area length S1 of the unnecessary area 223 is generated in the length direction of the COF carrier tape 222, the manufacturing cost is also applied to the unnecessary area 223. Therefore, there is a problem that the manufacturing cost of the COF carrier tape increases as the ratio of the unnecessary area length S1 to the unit wiring pattern length A1 increases.

ここで、単位配線パターン長をＡ、必要とする単位配線パターンピッチをＢとして、Ｂに対するＡの割合を長さの有効率Ｃとすると、Ｃ＝（Ｂ÷Ａ）×１００（％）の関係式が成り立ち、この長さの有効率Ｃが悪くなるほど、ＣＯＦキャリアテープ２２２の製造コストが高くなる。ここで、単位配線パターン長Ａに対して、必要な単位配線パターンピッチＢと長さの有効率Ｃの関係を数値で表したものを表２に示す（表中のＰはスプロケットホールのピッチである）。 Here, assuming that the unit wiring pattern length is A, the required unit wiring pattern pitch is B, and the ratio of A to B is the effective length ratio C, the relationship of C = (B ÷ A) × 100 (%) The lower the effective rate C of this length, the higher the manufacturing cost of the COF carrier tape 222. Here, the relationship between the required unit wiring pattern pitch B and the effective rate C of the length with respect to the unit wiring pattern length A is shown in Table 2 (P in the table is the pitch of the sprocket hole). is there).

この表から、単位配線パターン長Ａが単位配線パターンピッチＢと同じ場合は、長さの有効率が１００（％）になるが、単位配線パターン長Ａが単位配線パターンピッチＢと僅かでも異なる場合は、長さの有効率Ｃが１００（％）未満となる。そして、単位配線パターン長ＡがスプロケットホールのピッチＰの正数（ｎ）倍より大きくなる値が小さいほど長さの有効率は悪くなる。また、単位配線パターン長ＡがスプロケットホールのピッチＰ×１（Ｐ＝４．７５ｍｍ）よりも小さい場合は、単位配線パターン長Ａの値が小さくなるほど、長さの有効率は悪くなる。また、さらに単位配線パターンピッチＢをグループ分けした場合、単位配線パターンピッチＢの値が小さいグループほど、長さの有効率が悪くなる傾向になる。 From this table, when the unit wiring pattern length A is the same as the unit wiring pattern pitch B, the effective rate of length is 100 (%), but the unit wiring pattern length A is slightly different from the unit wiring pattern pitch B. The effective rate C of the length is less than 100 (%). Then, the smaller the value at which the unit wiring pattern length A is larger than a positive number (n) times the pitch P of the sprocket holes, the worse the effective rate of length. Further, when the unit wiring pattern length A is smaller than the sprocket hole pitch P × 1 (P = 4.75 mm), the smaller the unit wiring pattern length A, the worse the effective rate of length. Further, when the unit wiring pattern pitch B is further grouped, the effective rate of the length tends to be worse as the group has a smaller unit wiring pattern pitch B value.

これらのことから、上述したような従来のＣＯＦキャリアテープ２２２では、単位配線パターン長Ａの値によっては、長さの有効率Ｃが悪くなり、製造コストが高くなってしまう問題があった。 For these reasons, the conventional COF carrier tape 222 as described above has a problem that, depending on the value of the unit wiring pattern length A, the effective rate C of the length deteriorates and the manufacturing cost increases.

このように不要領域が発生するためにコスト高になる問題を解消すべく、例えば特許文献１に示されるように、配線パターンに突起部がある場合には、隣接して配置される配線パターンの突起部同士がお互いに隣接するように配置して、不要領域の面積を小さくする方法がある。例えば図１２に示すレイアウトで、配線パターン２１３が配置されると、不要領域１５２が生じる。 In order to solve the problem of high cost due to the generation of unnecessary areas as described above, for example, as shown in Patent Document 1, when there is a protrusion in the wiring pattern, the wiring pattern arranged adjacent to the wiring pattern There is a method of reducing the area of the unnecessary region by arranging the protrusions so as to be adjacent to each other. For example, when the wiring pattern 213 is arranged in the layout shown in FIG.

ところが、図１３に示すように、配線パターンの突起部同士が隣接するようにして、配線パターン１０１ａ・１０１ｂが互いに１８０°回転した向きで配置されるようにする。このようにすると、複数の配線パターン１０１を異なる方向に向けてレイアウトすることにより、同一方向にレイアウトする従来の構成に比べて、テープキャリアの長さ方向に対してより多くの配線パターン１０１を搭載することができ、テープ面積の有効活用が図れる。 However, as shown in FIG. 13, the wiring patterns 101a and 101b are arranged so as to be rotated by 180 ° so that the protrusions of the wiring patterns are adjacent to each other. In this way, by laying out the plurality of wiring patterns 101 in different directions, more wiring patterns 101 are mounted in the length direction of the tape carrier than in the conventional configuration in which the layout is performed in the same direction. Can effectively use the tape area.

そして、図１２に示すような従来のレイアウトの構成では、不要領域１５２が生じ、所定の長さＬのテープキャリアにおいて配線パターンの取れる数は３個である。これに対し、図１３に示す構成では、不要領域１０３が生じているものの、その面積は上記不要領域１５２に比べ非常に小さく、同じく所定長さＬにおいて配線パターンの取れ数は４個となる。このようにして、長さの有効率を良くして、製造コストの安いテープキャリアが得られる。 In the configuration of the conventional layout as shown in FIG. 12, an unnecessary area 152 is generated, and the number of wiring patterns that can be taken in a tape carrier having a predetermined length L is three. On the other hand, in the configuration shown in FIG. 13, although the unnecessary region 103 is generated, the area is much smaller than that of the unnecessary region 152, and the number of wiring patterns that can be obtained at the predetermined length L is four. In this way, a tape carrier with a low manufacturing cost can be obtained by improving the effective length ratio.

また、別の特許文献２には、前記ＪＥＩＴＡ（社団法人電子情報技術産業協会）規格によって規定されているフィルムキャリアテープの幅の各規格テープ幅に対して形成する配線パターンの形成領域の幅寸法を大きくすることを可能にして、フィルムキャリアテープのコスト削減を図ることができる方法である。 Another patent document 2 discloses a width dimension of a wiring pattern forming region formed for each standard tape width of a film carrier tape width defined by the JEITA (Japan Electronics and Information Technology Industries Association) standard. It is a method that makes it possible to reduce the cost of the film carrier tape.

具体的には、図１４（Ａ）ないし（Ｅ）に示すような製造工程により形成される。まず、図１４（Ａ）に示すように、絶縁フィルムテープ３１１上に導電体層３１２を形成した積層フィルムを用意し、絶縁フィルムテープ３１１の幅方向両側を搬送ローラで挟んで搬送位置決めした後、図１４（Ｂ）に示すように、配線パターン形成領域に亘ってフォトレジストを塗布してフォトレジスト材料塗布層３１９Ａを形成する。その後、搬送ローラで絶縁フィルムテープ３１１の位置決めを行った後、フォトマスク３２０Ａを介して露光・現像することで、図１４（Ｃ）に示すような配線パターン用レジストパターン３２１Ａおよびスプロケット用レジストパターン３２２を形成する。 Specifically, it is formed by a manufacturing process as shown in FIGS. First, as shown in FIG. 14A, after preparing a laminated film in which a conductor layer 312 is formed on an insulating film tape 311, and carrying and positioning by sandwiching both sides in the width direction of the insulating film tape 311 with conveying rollers, As shown in FIG. 14B, a photoresist is applied over the wiring pattern formation region to form a photoresist material coating layer 319A. Thereafter, the insulating film tape 311 is positioned by the transport roller, and then exposed and developed through the photomask 320A, whereby a wiring pattern resist pattern 321A and a sprocket resist pattern 322 as shown in FIG. Form.

次いで、配線パターン用レジストパターン３２１Ａおよびスプロケット用レジストパターン３２２をマスクパターンとして導電体層３１２をエッチング液で溶解して除去した後、配線パターン用レジストパターン３２１Ａおよびスプロケット用レジストパターン３２２をアルカリ溶液で溶解除去することにより、図１４（Ｄ）に示すように、配線パターン３１３およびスプロケット形成用位置決めマーク３２３を形成する。ここで、スプロケット形成用位置決めマーク３２３は、スプロケットホール３１４の開口に収まる十字状となるように形成されている。図１５には、その状態の平面を示す。 Next, using the wiring pattern resist pattern 321A and the sprocket resist pattern 322 as a mask pattern, the conductor layer 312 is dissolved and removed with an etching solution, and then the wiring pattern resist pattern 321A and the sprocket resist pattern 322 are dissolved with an alkaline solution. By removing the wiring pattern 313 and the sprocket formation positioning mark 323 as shown in FIG. 14D. Here, the sprocket formation positioning mark 323 is formed in a cross shape that fits in the opening of the sprocket hole 314. FIG. 15 shows a plane in this state.

続いて、図１４（Ｅ）に示すように、例えばソルダーレジスト層３１８を形成する。その後、搬送ローラで絶縁フィルムテープ３１１の位置決めを行った後、例えば自動認識装置を用いてスプロケット形成用位置決めマーク３２３を認識し、パンチングなどによって絶縁フィルムテープ３１１およびスプロケットホール形成用位置決めマーク３２３を貫通してスプロケットホール３１４を形成することにより、フィルムキャリアテープ３１０Ａが完成する。このような方法によりスプロケットホール３１４の列間の幅寸法による制限をなくして絶縁フィルムテープ３１１のパターン形成領域の幅寸法を大きくすることができるため、フィルムキャリアテープの製造コストを削減することができる。 Subsequently, as shown in FIG. 14E, for example, a solder resist layer 318 is formed. Then, after positioning the insulating film tape 311 with the transport roller, the sprocket forming positioning mark 323 is recognized using, for example, an automatic recognition device, and the insulating film tape 311 and the sprocket hole forming positioning mark 323 are penetrated by punching or the like. By forming the sprocket hole 314, the film carrier tape 310A is completed. By such a method, the width dimension of the pattern formation region of the insulating film tape 311 can be increased without the limitation due to the width dimension between the rows of the sprocket holes 314, so that the manufacturing cost of the film carrier tape can be reduced. .

特許第３５５８９２１号公報Japanese Patent No. 3558921 特許第３７５０１１３号公報Japanese Patent No. 3750113

ところが、前記特許文献１の方法による、図１３に示すような従来のテープキャリアでは、配線パターンの突起部同士が隣接するようにして、配線パターン１０１ａ・１０１ｂが互いに１８０°回転した向きで配列されていて、配線パターン１０１ａ・１０１ｂが組み合わされた状態で１つの単位配線パターン長Ａ２になっている。そして、後に行われる、配線パターン１０１ａ・１０１ｂに半導体チップを接続して搭載するときの位置決めには、前記ＪＥＩＴＡ規格に基づき形成された、スプロケットホールを用いて行われるのが一般的である。そのため、配線パターン１０１ａ・１０１ｂが組み合わされた状態のものは、スプロケットホールに対して、相対的に位置決めされた位置に設けられる。 However, in the conventional tape carrier as shown in FIG. 13 according to the method of Patent Document 1, the wiring patterns 101a and 101b are arranged in a direction rotated by 180 ° so that the protrusions of the wiring patterns are adjacent to each other. Therefore, the unit wiring pattern length A2 is one unit when the wiring patterns 101a and 101b are combined. In general, positioning when connecting and mounting a semiconductor chip on the wiring patterns 101a and 101b is generally performed using sprocket holes formed based on the JEITA standard. Therefore, the combination of the wiring patterns 101a and 101b is provided at a position relatively positioned with respect to the sprocket hole.

そのため、単位配線パターン長Ａ２の値がスプロケットホールのピッチＰの正数（ｎ）倍と僅かでも異なる場合は、不要領域が発生する。例えば、図１６に示すようにＡ３＝（Ｐ×８）+（α+β）のような状態の場合には、単位配線パターンピッチＢ３は、Ｂ３＝（Ｐ×９）だけ必要になり、不要領域長Ｓ３が発生する。そのため、長さの有効率が悪くなり、製造コストが高くなる問題があった。 Therefore, if the value of the unit wiring pattern length A2 is slightly different from the positive number (n) times the pitch P of the sprocket holes, an unnecessary area is generated. For example, as shown in FIG. 16, in the case of A3 = (P × 8) + (α + β), the unit wiring pattern pitch B3 is only required as B3 = (P × 9). A region length S3 is generated. For this reason, there is a problem that the effective rate of length is deteriorated and the manufacturing cost is increased.

また、別の前記特許文献２の方法による、図１４および図１５に示すような方法では、スプロケット形成用位置決めマーク３２３を形成した後、スプロケット形成用位置決めマーク３２３を認識し、パンチングなどによって絶縁フィルムテープ３１１およびスプロケットホール形成用位置決めマーク３２３を貫通してスプロケットホール３１４を形成する方法である。 Further, in the method shown in FIGS. 14 and 15 according to another method of Patent Document 2, after the sprocket formation positioning mark 323 is formed, the sprocket formation positioning mark 323 is recognized, and an insulating film is formed by punching or the like. In this method, the sprocket hole 314 is formed through the tape 311 and the sprocket hole forming positioning mark 323.

このようにして形成されるフィルムキャリアテープは、後に行なわれる、配線パターンに半導体チップを接続して搭載するとき、位置決めのために前記ＪＥＩＴＡ規格に基づき形成された、スプロケットホールを用いるのが一般的である。そのため、配線パターンは、スプロケットホールに対して、相対的に位置決めされた位置に設けられている。 The film carrier tape thus formed generally uses sprocket holes formed based on the JEITA standard for positioning when a semiconductor chip is connected to and mounted on a wiring pattern, which will be performed later. It is. Therefore, the wiring pattern is provided at a position relatively positioned with respect to the sprocket hole.

よって、単位配線パターン長Ａ４の値がスプロケットホールのピッチＰの正数（ｎ）倍と僅かでも異なる場合は、不要領域が発生する。例えば、図１５に示すようにＡ４＝（Ｐ×３）＋（α＋β）のような状態の場合には、単位配線パターンピッチＢ４は、Ｂ４＝（Ｐ×４）だけ必要になり、その結果、不要領域長Ｓ４が発生する。そのため、フィルムキャリアテープ３１０Ａの長さ方向に関しては、有効率が悪くなり、製造コストが高くなる問題があった。 Therefore, when the value of the unit wiring pattern length A4 is slightly different from the positive number (n) times the pitch P of the sprocket holes, an unnecessary area is generated. For example, as shown in FIG. 15, in the state of A4 = (P × 3) + (α + β), the unit wiring pattern pitch B4 is required only by B4 = (P × 4), and as a result, Unnecessary area length S4 occurs. Therefore, there is a problem that the effective rate is deteriorated and the manufacturing cost is increased in the length direction of the film carrier tape 310A.

そこで、この発明の目的は、長尺な絶縁フィルムテープ上に、同一の配線パターンが、長さ方向に繰り返し形成されるＣＯＦキャリアテープにあって、配線パターンの間隔をなくすか減少するかして、最終的に長尺な絶縁フィルムテープから個々の配線パターンごとに打ち抜いて半導体装置が製造されるとき、絶縁フィルムテープの長さの有効率を高めて無駄をなくし、コストの低減を図ることにある。 Therefore, an object of the present invention is to provide a COF carrier tape in which the same wiring pattern is repeatedly formed in the length direction on a long insulating film tape, and the interval between the wiring patterns is eliminated or reduced. Finally, when a semiconductor device is manufactured by punching each individual wiring pattern from a long insulating film tape, the effective rate of the length of the insulating film tape is increased to eliminate waste and reduce costs. is there.

かかる目的を達成すべく、この発明の第１の態様は、長尺な絶縁フィルムテープ上に、同一の配線パターンが、長さ方向に繰り返し形成されており、配線パターンにそれぞれ接続して半導体チップ搭載後に、搬送ローラなどを用いて長さ方向に所定搬送長さ搬送されて順次位置決めされ、個々の配線パターンごとに打ち抜かれるＣＯＦキャリアテープにおいて、打ち抜き時に同様に搬送ローラなどを用いて所定搬送長さ搬送されたとき、例えば光学式のパターン認識装置により認識される認識パターンが、所定搬送長さごとに、打ち抜き領域外に形成されているものである。 In order to achieve such an object, according to a first aspect of the present invention, a semiconductor chip is formed by repeatedly forming the same wiring pattern in the length direction on a long insulating film tape, and connecting the wiring pattern to the wiring pattern. After mounting, in COF carrier tapes that are transported by a predetermined transport length in the length direction using transport rollers, etc., and sequentially positioned and punched for each wiring pattern, the predetermined transport length using transport rollers, etc. in the same way during punching When the sheet is conveyed, for example, a recognition pattern recognized by an optical pattern recognition device is formed outside the punching area for each predetermined conveyance length.

ここで、認識パターンは、配線パターンを挟んで、絶縁フィルムテープの幅方向両側に形成されているとよく、このとき絶縁フィルムテープの幅方向両側に形成されている認識パターンのセンター間寸法が、各規格テープ幅寸法に応じて、スプロケットホールのセンター間寸法を規定する既定規格に合わせて形成されているとよい。また、認識パターンは、絶縁フィルムテープ上に、プリント配線技術によって形成されているとよい。一方、配線パターンと認識パターンの組合せは、絶縁フィルムテープの幅方向に並べて複数組形成されているとよい。 Here, the recognition pattern is good to be formed on both sides in the width direction of the insulating film tape across the wiring pattern, and at this time, the dimension between the centers of the recognition pattern formed on both sides in the width direction of the insulating film tape is According to each standard tape width dimension, it is good to form according to the predetermined standard which prescribes | regulates the dimension between centers of a sprocket hole. Moreover, the recognition pattern is good to be formed by the printed wiring technique on the insulating film tape. On the other hand, a plurality of combinations of wiring patterns and recognition patterns may be formed side by side in the width direction of the insulating film tape.

また、上述した目的を達成すべく、この発明の第２の態様は、長尺な絶縁フィルムテープ上に、同一の配線パターンが、プリント配線技術を用いて長さ方向に繰り返し形成されるＣＯＦキャリアテープの製造方法において、配線パターンにそれぞれ接続して半導体チップ搭載後に、ＣＯＦキャリアテープが搬送ローラなどを用いて長さ方向に所定搬送長さ搬送されて順次位置決めされ、個々の配線パターンごとに打ち抜かれるときに、例えば光学式のパターン認識装置により認識される認識パターンが、絶縁フィルムテープ上にプリント配線技術を用いて、配線パターンとともに、所定搬送長さごとに、ＣＯＦキャリアテープの打ち抜き領域外に形成されるものである。 In order to achieve the above-described object, a second aspect of the present invention is a COF carrier in which the same wiring pattern is repeatedly formed in the length direction using a printed wiring technique on a long insulating film tape. In the tape manufacturing method, the COF carrier tape is transported for a predetermined transport length in the length direction using transport rollers, etc. after being connected to each wiring pattern and mounted on the semiconductor chip, and sequentially positioned and punched for each wiring pattern. For example, a recognition pattern recognized by an optical pattern recognition device is printed out on the insulating film tape together with the wiring pattern and outside the punched area of the COF carrier tape for each predetermined transport length. Is formed.

ここで、認識パターンは、配線パターンを挟んで、絶縁フィルムテープの幅方向両側に形成されるとよく、このとき絶縁フィルムテープの幅方向両側に形成される認識パターンのセンター間寸法が、各規格テープ幅寸法に応じて、スプロケットホールのセンター間寸法を規定する既定規格に合わせて形成されるとよい。一方、配線パターンと認識パターンの組合せは、絶縁フィルムテープの幅方向に並べて複数組形成されるとよい。 Here, the recognition pattern is preferably formed on both sides of the insulating film tape in the width direction across the wiring pattern. At this time, the dimension between the centers of the recognition pattern formed on both sides of the insulating film tape in the width direction is determined according to each standard. According to the tape width dimension, it is good to form according to the predetermined standard which prescribes | regulates the center distance of a sprocket hole. On the other hand, a plurality of combinations of wiring patterns and recognition patterns may be formed side by side in the width direction of the insulating film tape.

また、上述した目的を達成すべく、この発明の第３の態様は、第２の態様のＣＯＦキャリアテープの製造方法を用いて製造されたＣＯＦキャリアテープが、搬送ローラなどを用いて所定搬送長さ搬送されるごとに、例えば光学式のパターン認識装置により認識パターンを認識して順次位置決めされてから、配線パターンにそれぞれ接続して半導体チップが搭載される。その後、ＣＯＦキャリアテープが、同様に搬送ローラなどを用いて所定搬送長さ搬送されるごとに、パターン認識装置により認識パターンを認識することにより順次位置決めされ、個々の配線パターンごとに打ち抜かれて半導体装置が形成されるものである。 In order to achieve the above-described object, the third aspect of the present invention is that a COF carrier tape manufactured using the method for manufacturing a COF carrier tape according to the second aspect has a predetermined transport length using a transport roller or the like. Each time it is conveyed, for example, the recognition pattern is recognized and sequentially positioned by an optical pattern recognition device, and then connected to the wiring pattern to mount the semiconductor chip. Thereafter, each time the COF carrier tape is similarly transported for a predetermined transport length using transport rollers or the like, it is sequentially positioned by recognizing the recognition pattern by the pattern recognition device, and punched for each individual wiring pattern. A device is formed.

また、上述した目的を達成すべく、この発明の第４の態様は、第２の態様のＣＯＦキャリアテープの製造方法を用いて製造された多条のＣＯＦキャリアテープが、長さ方向にカットされて組ごとに分割され、
次いで、その組ごとに分割された分割ＣＯＦキャリアテープが、搬送ローラなどを用いて所定搬送長さ搬送されるごとに、例えば光学式のパターン認識装置により認識パターンを認識して順次位置決めされてから、配線パターンにそれぞれ接続して半導体チップが搭載され、
その後、分割ＣＯＦキャリアテープが、同様に搬送ローラなどを用いて所定搬送長さ搬送されるごとに、パターン認識装置により認識パターンを認識することにより順次位置決めされ、個々の配線パターンごとに打ち抜かれて半導体装置が形成されるものである。 In order to achieve the above-described object, the fourth aspect of the present invention is that a multi-strand COF carrier tape manufactured using the method for manufacturing a COF carrier tape of the second aspect is cut in the length direction. Divided into groups,
Next, each time the divided COF carrier tape divided into groups is conveyed by a predetermined conveyance length using a conveyance roller or the like, the recognition pattern is recognized by an optical pattern recognition device, for example, and then sequentially positioned. , Semiconductor chip is mounted by connecting to each wiring pattern,
After that, every time the divided COF carrier tape is transported for a predetermined transport length using transport rollers or the like, it is sequentially positioned by recognizing the recognition pattern by the pattern recognition device, and punched for each wiring pattern. A semiconductor device is formed.

この発明の第１の態様によれば、長尺な絶縁フィルムテープ上に、配線パターンが、長さ方向に繰り返し形成されるＣＯＦキャリアテープにあって、打ち抜き領域外に、認識パターンが所定搬送長さごとに形成されているので、半導体チップ搭載後に、ＣＯＦキャリアテープが搬送ローラなどを用いて搬送されるとき、認識パターンが、例えば光学式のパターン認識装置により認識されて位置決めされる。故に、ＣＯＦキャリアテープが搬送されるとき、従来のようにスプロケットホールなどのピッチ間隔単位で位置決めされるのではないから、絶縁フィルムテープ上に配線パターンを詰めて設けて、配線パターンの間隔をなくしまたは減少して形成することができ、最終的に長尺な絶縁フィルムテープから配線パターンごとに打ち抜いて半導体装置が製造されるとき、絶縁フィルムテープの長さの有効率を高めて無駄をなくし、コストの低減を図ることができる。 According to the first aspect of the present invention, there is a COF carrier tape in which a wiring pattern is repeatedly formed in the length direction on a long insulating film tape, and the recognition pattern is outside the punched area. Since it is formed every time, when the COF carrier tape is transported using a transport roller or the like after the semiconductor chip is mounted, the recognition pattern is recognized and positioned by, for example, an optical pattern recognition device. Therefore, when the COF carrier tape is transported, it is not positioned in units of pitch intervals such as sprocket holes as in the prior art. Therefore, wiring patterns are packed on the insulating film tape to eliminate the intervals between the wiring patterns. Or when the semiconductor device is manufactured by punching for each wiring pattern from a long insulating film tape, the effective rate of the length of the insulating film tape is increased to eliminate waste, Cost can be reduced.

ここで、認識パターンが、配線パターンを挟んで、絶縁フィルムテープの幅方向両側に形成されていると、ＣＯＦキャリアテープを傾きなく位置決めすることができる。このとき、絶縁フィルムテープの幅方向両側に形成される認識パターンのセンター間寸法が、各規格テープ幅寸法に応じて、スプロケットホールのセンター間寸法を規定する既定規格に合わせて形成されていると、スプロケットホールを有する従来のＣＯＦキャリアテープの製造装置において設置されている自動位置認識装置を、位置変えなどを行う必要なく、そのまま使用することができる。 Here, when the recognition pattern is formed on both sides in the width direction of the insulating film tape with the wiring pattern interposed therebetween, the COF carrier tape can be positioned without inclination. At this time, the center-to-center dimension of the recognition pattern formed on both sides in the width direction of the insulating film tape is formed according to a predetermined standard that defines the center-to-center dimension of the sprocket hole according to each standard tape width dimension. The automatic position recognition device installed in the conventional COF carrier tape manufacturing apparatus having sprocket holes can be used as it is without having to change the position.

また、認識パターンが、絶縁フィルムテープ上に、プリント配線技術によって形成されていると、同じプリント配線技術を用いて、配線パターン形成時に同時に認識パターンも形成することができ、従来のように金型を用いてスプロケットホールを形成しないから、金型による加工工程を必要とせず、また金型による打ち抜き時に生じるバリやヒゲも発生しないから、品質がよく、かつ製作を容易とすることができる。配線パターンが、絶縁フィルムテープの幅方向に並べて複数組形成されていると、多条にして、製造効率を高めるとともに、絶縁フィルムテープの長さの有効率を高めて無駄をなくし、より一層のコストの低減を図ることができる。 Also, if the recognition pattern is formed on the insulating film tape by printed wiring technology, the same printed wiring technology can be used to form the recognition pattern at the same time as the wiring pattern is formed. Since no sprocket holes are formed by using a metal mold, a processing step using a mold is not required, and burrs and whiskers that occur when punching with a mold do not occur. Therefore, quality is high and manufacturing is easy. When multiple sets of wiring patterns are arranged side by side in the width direction of the insulating film tape, it is multi-striped to increase manufacturing efficiency, increase the effective rate of the length of the insulating film tape, eliminate waste, and further Cost can be reduced.

また、この発明の第２の態様によれば、長尺な絶縁フィルムテープ上に、配線パターンが、プリント配線技術を用いて長さ方向に繰り返し形成されるＣＯＦキャリアテープの製造方法にあって、認識パターンが、絶縁フィルムテープ上にプリント配線技術を用いて、配線パターンとともに、所定搬送長さごとに、ＣＯＦキャリアテープの打ち抜き領域外に形成されるので、半導体チップ搭載後に、ＣＯＦキャリアテープが搬送ローラなどを用いて搬送されるとき、認識パターンが、例えば光学式のパターン認識装置により認識されて位置決めされる。故に、ＣＯＦキャリアテープが搬送されるとき、従来のようにスプロケットホールなどのピッチ間隔単位で位置決めされるのではないから、絶縁フィルムテープ上に配線パターンを詰めて設けて、配線パターンの間隔をなくしまたは減少して形成することができ、最終的に長尺な絶縁フィルムテープから配線パターンごとに打ち抜いて半導体装置が製造されるとき、絶縁フィルムテープの長さの有効率を高めて無駄をなくし、コストの低減を図ることができる。 According to the second aspect of the present invention, there is provided a method for producing a COF carrier tape in which a wiring pattern is repeatedly formed in a length direction using a printed wiring technique on a long insulating film tape. The recognition pattern is formed on the insulating film tape using printed wiring technology, along with the wiring pattern, for each predetermined transport length, outside the punched area of the COF carrier tape, so that the COF carrier tape is transported after mounting the semiconductor chip. When transported using a roller or the like, the recognition pattern is recognized and positioned by, for example, an optical pattern recognition device. Therefore, when the COF carrier tape is transported, it is not positioned in units of pitch intervals such as sprocket holes as in the prior art. Therefore, wiring patterns are packed on the insulating film tape to eliminate the intervals between the wiring patterns. Or when the semiconductor device is manufactured by punching for each wiring pattern from a long insulating film tape, the effective rate of the length of the insulating film tape is increased to eliminate waste, Cost can be reduced.

ここで、認識パターンが、配線パターンを挟んで、絶縁フィルムテープの幅方向両側に形成されると、ＣＯＦキャリアテープを傾きなく位置決めすることができる。このとき、絶縁フィルムテープの幅方向両側に形成される認識パターンのセンター間寸法が、各規格テープ幅寸法に応じて、スプロケットホールのセンター間寸法を規定する既定規格に合わせて形成されると、スプロケットホールを有する従来のＣＯＦキャリアテープの製造装置において設置されている自動位置認識装置を、位置変えなどを行う必要なく、そのまま使用することができる。また、配線パターンが、絶縁フィルムテープの幅方向に並べて複数組形成されると、多条に形成して後にカットすることにより、製造効率を高めるとともに、絶縁フィルムテープの長さの有効率を高めて無駄をなくし、より一層のコストの低減を図ることができる。 Here, when the recognition pattern is formed on both sides in the width direction of the insulating film tape with the wiring pattern interposed therebetween, the COF carrier tape can be positioned without inclination. At this time, when the dimension between the centers of the recognition pattern formed on both sides in the width direction of the insulating film tape is formed in accordance with each standard tape width dimension according to a predetermined standard that defines the center distance between the sprocket holes, An automatic position recognition device installed in a conventional COF carrier tape manufacturing apparatus having a sprocket hole can be used as it is without having to change the position. In addition, when multiple sets of wiring patterns are arranged side by side in the width direction of the insulating film tape, it is formed in multiple lines and then cut later to increase manufacturing efficiency and increase the effective rate of the length of the insulating film tape. Therefore, waste can be eliminated and the cost can be further reduced.

また、この発明の第３の態様によれば、上述した第２の態様により製造されたＣＯＦキャリアテープに半導体チップ搭載後に、ＣＯＦキャリアテープが、所定搬送長さ搬送されるごとに、パターン認識装置により認識パターンを認識することにより順次位置決めされ、配線パターンごとに打ち抜かれて半導体装置が形成されるので、ＣＯＦキャリアテープが搬送されるとき、従来のようにスプロケットホールなどのピッチ間隔単位で位置決めされるのではないから、絶縁フィルムテープ上に配線パターンを詰めて設けて、配線パターンの間隔をなくしまたは減少して形成することができ、最終的に長尺な絶縁フィルムテープから配線パターンごとに打ち抜いて半導体装置が製造されるとき、絶縁フィルムテープの長さの有効率を高めて無駄をなくし、コストの低減を図ることができる。 Moreover, according to the third aspect of the present invention, the pattern recognition device is provided each time the COF carrier tape is transported for a predetermined transport length after the semiconductor chip is mounted on the COF carrier tape manufactured according to the second aspect described above. Since the semiconductor device is formed by punching each wiring pattern in order by recognizing the recognition pattern, when the COF carrier tape is transported, it is positioned in units of pitch intervals such as sprocket holes as in the prior art. Because it is not, it can be formed by packing the wiring pattern on the insulating film tape, eliminating or reducing the interval of the wiring pattern, and finally punching each wiring pattern from the long insulating film tape When semiconductor devices are manufactured, wastefulness is increased by increasing the effective rate of insulating film tape length. Comb, it is possible to reduce the cost.

また、この発明の第４の態様によれば、上述した第２の態様により製造された多条のＣＯＦキャリアテープが、長さ方向にカットされて組ごとに分割され、次いでその組ごとに分割された分割ＣＯＦキャリアテープに半導体チップ搭載後に、ＣＯＦキャリアテープが、所定搬送長さ搬送されるごとに、パターン認識装置により認識パターンを認識することにより順次位置決めされ、配線パターンごとに打ち抜かれて半導体装置が形成されるので、多条に形成して後にカットすることにより、製造効率を高めるとともに、絶縁フィルムテープの長さの有効率を高めて無駄をなくし、より一層のコストの低減を図ることができる。 Also, according to the fourth aspect of the present invention, the multi-strand COF carrier tape manufactured according to the second aspect described above is cut in the length direction and divided into groups, and then divided into groups. After the semiconductor chip is mounted on the divided COF carrier tape, the COF carrier tape is sequentially positioned by recognizing the recognition pattern by the pattern recognition device every time it is transported for a predetermined transport length, and punched for each wiring pattern. Since the device is formed, by forming it in multiple lines and cutting it later, the manufacturing efficiency will be improved and the effective rate of the length of the insulating film tape will be increased to eliminate waste and further reduce the cost. Can do.

以下、図面を参照しつつ、この発明の実施の最良形態について説明する。
図１（Ａ）ないし（Ｅ）には、この発明によるＣＯＦキャリアテープの製造工程の一例を示す。 The best mode for carrying out the present invention will be described below with reference to the drawings.
1A to 1E show an example of a manufacturing process of a COF carrier tape according to the present invention.

この発明による製造工程では、図１（Ａ）に示すような長尺な絶縁フィルムテープ１の表面に導電体層２をベタ状に設けた導体積層フィルム５を用意する。絶縁フィルムテープ１としては、一般には、厚さが１２．５〜５０μｍのポリイミドを使用する。例えば、宇部興産（株）製の商品名「ユーピレックス」や、東レ・デュポン（株）製の商品名「カプトン」などを用いる。そして、そのような絶縁フィルムテープ１の片面上に、スパッタ法や電解めっき法を用いて金属で形成された導電体層２を形成する。図示例では、スパッタ法と電解銅めっき法の組み合わせにより導電体層２を形成した、住友金属鉱山（株）製の商品名「エスパーフレックス」を使用した。 In the manufacturing process according to the present invention, a conductor laminated film 5 is prepared in which a conductive layer 2 is provided in a solid form on the surface of a long insulating film tape 1 as shown in FIG. As the insulating film tape 1, generally, polyimide having a thickness of 12.5 to 50 μm is used. For example, the product name “UPILEX” manufactured by Ube Industries, Ltd., or the product name “Kapton” manufactured by Toray DuPont Co., Ltd. is used. And the conductor layer 2 formed with the metal using the sputtering method or the electroplating method is formed on one side of such an insulating film tape 1. In the illustrated example, the trade name “Esperflex” manufactured by Sumitomo Metal Mining Co., Ltd., in which the conductor layer 2 was formed by a combination of sputtering and electrolytic copper plating, was used.

この他にも、導電体層２を構成する銅箔にポリイミド前駆体樹脂溶液を塗布して後、乾燥・硬化した、新日鉄化学（株）製の商品名「エスパネックス」などを用いることができる。なお、絶縁フィルムテープ１としては、上述したポリイミドに代えて、ポリエチレンやポリエステルなどを用いることもできる。 In addition, a product name “Espanex” manufactured by Nippon Steel Chemical Co., Ltd., which is obtained by applying a polyimide precursor resin solution to the copper foil constituting the conductor layer 2 and then drying and curing it, can be used. . As the insulating film tape 1, polyethylene, polyester, or the like can be used instead of the above-described polyimide.

次に、図１（Ｂ）に示すように、搬送ローラを用いて導体積層フィルム５を搬送するとともに、導電体層２の表面にロールコータなどを用いてフォトレジストを一様に塗布した後、乾燥硬化させて、フォトレジスト膜９を形成する。 Next, as shown in FIG. 1 (B), the conductor laminated film 5 is transported using a transport roller, and a photoresist is uniformly applied to the surface of the conductor layer 2 using a roll coater or the like. The photoresist film 9 is formed by drying and curing.

次に、図１（Ｃ）に示すように、搬送ローラを用いて導体積層フィルム５を搬送するとともに位置決めし、フォトマスク１０を介して紫外光線８をフォトレジスト膜９に照射する。この照射をさらに、導体積層フィルム５を所定量搬送するごとに位置決めして、導体積層フィルム５の長さ方向に繰り返し行う。このとき、所定量、つまり位置決めした位置から次の位置決め位置までの距離は、後に形成される配線パターン同士が極力接近または接続するように設定する。そして、位置決め位置から次の位置決め位置までの距離を、単位配線パターンピッチＢとする。この単位配線パターンピッチＢが、所定搬送長さに相当する。 Next, as shown in FIG. 1C, the conductive laminated film 5 is conveyed and positioned using a conveying roller, and the photoresist film 9 is irradiated with ultraviolet rays 8 through a photomask 10. The irradiation is further repeated every time the conductor laminated film 5 is conveyed by a predetermined amount, and is repeated in the length direction of the conductor laminated film 5. At this time, the predetermined amount, that is, the distance from the positioned position to the next positioning position is set so that the wiring patterns formed later are as close as possible or connected. The distance from the positioning position to the next positioning position is defined as a unit wiring pattern pitch B. This unit wiring pattern pitch B corresponds to a predetermined transport length.

次に、図１（Ｄ）に示すように、搬送ローラを用いて所定搬送長さ搬送を行うとともに、現像を行ってエッチングレジスト１１を形成する。さらに、図１（Ｅ）に示すように、エッチングを行って、半導体接続端子６と外部接続端子７とを有する同一の配線パターン３を絶縁フィルムテープ１の長さ方向に繰り返し形成するとともに、認識パターン４と補強パターン２ａを形成し、アルカリ溶液などを用いてエッチングレジスト１１を除去する。図示例では、前記導電体層２の材料に銅を用いたため、エッチング液には塩化第２鉄溶液のエッチング液を用いてエッチングを行う。このようにして、プリント配線技術を用いて、絶縁フィルムテープ１上に認識パターン４を配線パターン３と同時に形成する。 Next, as shown in FIG. 1D, the etching resist 11 is formed by carrying out conveyance for a predetermined conveyance length using a conveyance roller and developing. Further, as shown in FIG. 1E, etching is performed to repeatedly form the same wiring pattern 3 having the semiconductor connection terminals 6 and the external connection terminals 7 in the length direction of the insulating film tape 1 and recognize it. The pattern 4 and the reinforcing pattern 2a are formed, and the etching resist 11 is removed using an alkaline solution or the like. In the illustrated example, since copper is used as the material of the conductor layer 2, etching is performed using an etching solution of a ferric chloride solution as an etching solution. In this way, the recognition pattern 4 is formed simultaneously with the wiring pattern 3 on the insulating film tape 1 using the printed wiring technique.

このとき形成する認識パターン４は、配線パターン３を挟んで、絶縁フィルムテープ１の幅方向両側の打ち抜き領域外に形成する。認識パターンの周囲の銅箔を残し、認識パターンの形状に銅箔を除去して形成しても良いし、または認識パターンの周囲の銅箔を除去し、認識パターンの形状に銅箔を残して形成しても良い。また、このとき、補強パターン２ａは残るようにしても良いし、残らないように除去しても良い。さらに、認識パターンの形状は、用いる光学式認識装置の特性に適した形状にして設けることが好ましい。このような工程を経ることで、ＣＯＦキャリアテープ１２を形成する。また、このようにして形成したＣＯＦキャリアテープ１２のいくつかの態様を、図２、図３および図４に示す。 The recognition pattern 4 formed at this time is formed outside the punched regions on both sides in the width direction of the insulating film tape 1 with the wiring pattern 3 interposed therebetween. You may leave the copper foil around the recognition pattern and remove the copper foil in the shape of the recognition pattern, or remove the copper foil around the recognition pattern and leave the copper foil in the shape of the recognition pattern It may be formed. At this time, the reinforcing pattern 2a may remain or may be removed so as not to remain. Further, the recognition pattern is preferably provided in a shape suitable for the characteristics of the optical recognition device used. Through these steps, the COF carrier tape 12 is formed. Some aspects of the COF carrier tape 12 formed in this way are shown in FIGS.

ここで、図２に示すＣＯＦキャリアテープ１２は、単位配線パターン長Ａ５と単位配線パターンピッチＢ５を同じにした場合のもので、このときの不要領域長Ｓ５は、Ｓ５＝０となり、不要領域が発生しない。 Here, the COF carrier tape 12 shown in FIG. 2 is a case where the unit wiring pattern length A5 and the unit wiring pattern pitch B5 are the same, and the unnecessary area length S5 at this time is S5 = 0, and the unnecessary area is Does not occur.

また、図３に示すＣＯＦキャリアテープ１２は、配線パターン３が１つおきに１８０°回転して配置し、向かい合った２つの配線パターン３も組み合わせを１つの配線パターンとみなし、これに対して相対する所定の位置に認識パターン４を形成したもので、このとき単位配線パターン長Ａ６と単位配線パターンピッチＢ６を同じにした場合のもので、この場合も前記と同様に不要領域長Ｓ６は、Ｓ６＝０となり不要領域が発生しない。 Also, the COF carrier tape 12 shown in FIG. 3 is arranged by rotating every other wiring pattern 180 by 180 °, and the two wiring patterns 3 facing each other are regarded as one wiring pattern, and relative to this. In this case, the recognition pattern 4 is formed at a predetermined position where the unit wiring pattern length A6 and the unit wiring pattern pitch B6 are the same. In this case as well, the unnecessary area length S6 is S6 as described above. = 0 and no unnecessary area is generated.

またさらに、図４に示すＣＯＦキャリアテープ１２は、後に行う単位配線パターン毎の打ち抜き時に、単位配線パターンを打ち抜いて残る部分の補強を目的として、必要最小限の不要領域長Ｓ７を設けたものである。このとき、単位配線パターンピッチＢ７は、単位配線パターン長Ａ７に不要領域長Ｓ７を加え、Ｂ７＝Ａ７+Ｓ７の状態にする。この場合、製造コストを安くするために、不要領域長Ｓ７は、極力小さくすることが良く、できれば０．５〜１．０ｍｍ程度にすることが好ましい。 Furthermore, the COF carrier tape 12 shown in FIG. 4 is provided with a minimum necessary unnecessary region length S7 for the purpose of reinforcing the portion remaining after the unit wiring pattern is punched when the unit wiring pattern is punched later. is there. At this time, the unit wiring pattern pitch B7 is set to B7 = A7 + S7 by adding the unnecessary area length S7 to the unit wiring pattern length A7. In this case, in order to reduce the manufacturing cost, the unnecessary region length S7 is preferably made as small as possible, and preferably about 0.5 to 1.0 mm.

それから、図示は省略するが、後述するごとく搭載する半導体チップとの接続目的や、絶縁フィルムテープ１上の配線パターン３の防錆目的で、配線パターン３の表面には錫めっきまたは金めっきを行うが、この例では錫めっきを行う。また、図示は省略するが、配線パターン３の保護を目的としたソルダーレジストを、半導体接続端子６および外部接続端子７を除く配線パターン３の所定の部分にスクリーン印刷法などで塗布して加熱硬化させて設けても良い。このソルダーレジストは、前記配線パターンの表面に行う錫めっきや金めっきの前に行っても良くまた後に行っても良い。 Then, although not shown in the drawings, the surface of the wiring pattern 3 is subjected to tin plating or gold plating for the purpose of connection with a semiconductor chip to be mounted as described later or for the purpose of rust prevention of the wiring pattern 3 on the insulating film tape 1. However, in this example, tin plating is performed. Although not shown, a solder resist for the purpose of protecting the wiring pattern 3 is applied to a predetermined portion of the wiring pattern 3 excluding the semiconductor connection terminals 6 and the external connection terminals 7 by screen printing or the like, and is cured by heating. It may be provided. This solder resist may be performed before or after tin plating or gold plating performed on the surface of the wiring pattern.

このようにして、ＣＯＦキャリアテープ１２を製造することで、絶縁フィルムテープ１上に配線パターン３を詰めて設けて、絶縁フィルムテープ１の長さ方向に発生する不要領域を減少しまたはなくすことができるため、絶縁フィルムテープ１の長さ有効率を高めて無駄をなくし、製造コストの安いＣＯＦキャリアテープの製造方法を提供することができる。 By manufacturing the COF carrier tape 12 in this way, the wiring pattern 3 is provided on the insulating film tape 1 so as to reduce or eliminate unnecessary areas generated in the length direction of the insulating film tape 1. Therefore, it is possible to increase the length effective rate of the insulating film tape 1 to eliminate waste, and to provide a COF carrier tape manufacturing method with low manufacturing cost.

いま、図４に示すように、認識パターンを絶縁フィルムテープの幅方向両側に複数組連なって設け、認識パターン４の一方の中心から他方の認識パターン４の中心までのセンター間寸法をＨとし、絶縁フィルムテープ１のテープ幅をＤ２とする。すると、センター間寸法Ｈは、各規格テープ幅寸法に応じて、スプロケットホールのセンター間寸法を規定する既定規格であるＪＥＩＴＡ（社団法人電子情報技術産業協会）規格に合わせて形成されているとよい。すなわち、Ｄ２＝３４．９７５±０．２ｍｍの範囲に有る場合は、３１．８２±０．０４ｍｍとすることが好ましい。また、Ｄ２＝４８．１７５±０．２ｍｍの範囲に有る場合は、Ｈ＝４２．１７７±０．０７ｍｍまたはＨ＝４４．８６±０．０７ｍｍの範囲のいずれか１つに設けることが好ましい。そして、Ｄ２＝６９．９５０±０．２ｍｍの範囲に有る場合は、Ｈ＝６３．９４９±０．０８ｍｍの範囲に設けることが好ましい。 Now, as shown in FIG. 4, a plurality of recognition patterns are provided on both sides in the width direction of the insulating film tape, and the center-to-center dimension from one center of the recognition pattern 4 to the center of the other recognition pattern 4 is H. The tape width of the insulating film tape 1 is D2. Then, the center-to-center dimension H may be formed in accordance with the JEITA (Electronic Information Technology Industries Association) standard, which is a predetermined standard that defines the center-to-center dimension of the sprocket holes, according to each standard tape width dimension. . That is, when it is in the range of D2 = 34.975 ± 0.2 mm, 31.82 ± 0.04 mm is preferable. Moreover, when it exists in the range of D2 = 48.175 ± 0.2 mm, it is preferable to provide in any one of the ranges of H = 42.177 ± 0.07 mm or H = 44.86 ± 0.07 mm. And when it exists in the range of D2 = 69.950 ± 0.2 mm, it is preferable to provide in the range of H = 63.949 ± 0.08 mm.

このようにして設けた認識パターン４の位置は、従来のＣＯＦキャリアテープにＪＥＩＴＡ規格に基づき設けられた、スプロケットホールの幅方向の位置と同一である。そのため、従来の製造装置に設置された光学式などの自動位置認識装置を用いて認識パターン４を認識させることができる。また、このとき、自動位置認識装置の位置を変えるなどの段取りを行う必要もない。 The position of the recognition pattern 4 provided in this way is the same as the position in the width direction of the sprocket hole provided on the conventional COF carrier tape based on the JEITA standard. Therefore, the recognition pattern 4 can be recognized using an automatic position recognition device such as an optical type installed in a conventional manufacturing apparatus. At this time, it is not necessary to perform setup such as changing the position of the automatic position recognition device.

なお、導体積層フィルムの幅がＣＯＦキャリアテープのテープ幅Ｄ２の２倍以上のものを用意して、前記図１（Ａ）ないし（Ｅ）に示す製造工程を行って、配線パターンと認識パターンの組合せを絶縁フィルムテープの幅方向に並べて複数組形成し、多条のＣＯＦキャリアテープを形成する。それから、その多条のＣＯＦキャリアテープを長さ方向にカットして組ごとに分割する。次いで、その組ごとに分割された分割ＣＯＦキャリアテープを、搬送ローラなどを用いて所定搬送長さ搬送するごとに、例えば光学式のパターン認識装置により認識パターンを認識して順次位置決めしてから、配線パターンにそれぞれ接続して半導体チップを搭載し、その後、分割ＣＯＦキャリアテープを、同様に搬送ローラなどを用いて所定搬送長さ搬送されるごとに、パターン認識装置により認識パターンを認識することにより順次位置決めし、個々の配線パターンごとに打ち抜いて半導体装置が形成するようにしてもよい。 A conductor laminated film having a width of at least twice the tape width D2 of the COF carrier tape is prepared, and the manufacturing process shown in FIGS. A plurality of combinations are formed side by side in the width direction of the insulating film tape to form a multi-stage COF carrier tape. Then, the multi-strand COF carrier tape is cut in the length direction and divided into groups. Next, each time the divided COF carrier tape divided into groups is conveyed by a predetermined conveyance length using a conveyance roller or the like, for example, the recognition pattern is recognized by an optical pattern recognition device, and then sequentially positioned. By recognizing the recognition pattern by the pattern recognition device each time the divided COF carrier tape is similarly transported by a predetermined transport length using a transport roller or the like after being connected to each wiring pattern and mounting a semiconductor chip. The semiconductor device may be formed by sequentially positioning and punching each wiring pattern.

このようにすると、絶縁フィルムテープの長さ方向に発生する不要領域を減少またはなくしたＣＯＦキャリアテープ１２を複数同時に形成し、製造効率を高めるとともに、絶縁フィルムテープの長さの有効率を高めて無駄をなくし、より一層の製造コストの安いＣＯＦキャリアテープ１２を製造することができる。 In this way, a plurality of COF carrier tapes 12 in which unnecessary regions generated in the length direction of the insulating film tape are reduced or eliminated are simultaneously formed, thereby improving the manufacturing efficiency and increasing the effective rate of the length of the insulating film tape. It is possible to eliminate the waste and manufacture the COF carrier tape 12 at a lower manufacturing cost.

図５（Ａ）ないし（Ｅ）には、図１に示す製造工程により製造されたＣＯＦキャリアテープ１２を用いてＣＯＦ型半導体装置を製造する製造工程を示す。 5A to 5E show a manufacturing process for manufacturing a COF type semiconductor device using the COF carrier tape 12 manufactured by the manufacturing process shown in FIG.

まず、図５（Ａ）に示すように、図１に示す製造工程により製造されたＣＯＦキャリアテープ１２を用意する。次に、ローラなどを用いてＣＯＦキャリアテープ１２を所定搬送長さ搬送し、認識パターン４を光学式認識装置で認識して位置決めし、この位置決めにより、相対的に位置決めされた位置関係にある配線パターン３を間接的に位置決めする。 First, as shown in FIG. 5A, a COF carrier tape 12 manufactured by the manufacturing process shown in FIG. 1 is prepared. Next, the COF carrier tape 12 is transported by a predetermined transport length using a roller or the like, the recognition pattern 4 is recognized and positioned by the optical recognition device, and this positioning results in a relatively positioned wiring relationship. Pattern 3 is positioned indirectly.

次に、図５（Ｂ）に示すように、配線パターン３の所定の部分を用いて認識して位置決めするとともに半導体チップ１５を位置決めし、１００℃〜１５０℃に設定した加熱ステージ１３の上に順次セットする。そして、半導体１５に形成された金バンプ１４と配線パターン３の半導体接続端子６とを対向して、４００℃〜５００℃に加熱したボンディングツール１６を用いて熱と圧力とを加える。これにより、例えば金バンプ１４と、錫めっきされた半導体接続端子６とをＡｕ−Ｓｎ共晶接合して、フリップチップ実装して絶縁フィルムテープ１の上に半導体チップ１５を搭載する。 Next, as shown in FIG. 5B, the semiconductor chip 15 is positioned while being recognized and positioned using a predetermined portion of the wiring pattern 3 and is set on the heating stage 13 set to 100 ° C. to 150 ° C. Set sequentially. Then, heat and pressure are applied by using a bonding tool 16 heated to 400 ° C. to 500 ° C. with the gold bumps 14 formed on the semiconductor 15 facing the semiconductor connection terminals 6 of the wiring pattern 3. Thus, for example, the gold bump 14 and the tin-plated semiconductor connection terminal 6 are Au—Sn eutectic bonded, flip-chip mounted, and the semiconductor chip 15 is mounted on the insulating film tape 1.

その後、ＣＯＦキャリアテープ１２を搬送ローラで所定搬送長さ搬送するとともに順次位置決めしながら、図５（Ｃ）に示すように、塗布用ノズル１８から吐出する封止樹脂１７を半導体１５の周囲に沿うように塗布して、毛細管現象により浸透して半導体チップ１５と絶縁フィルムテープ１との間に充填し、さらに加熱硬化した状態を図５（Ｄ）に示す。また、この状態の平面図を図６に示す。 Thereafter, the COF carrier tape 12 is transported by a transport roller for a predetermined transport length and sequentially positioned, and the sealing resin 17 discharged from the coating nozzle 18 is provided along the periphery of the semiconductor 15 as shown in FIG. FIG. 5 (D) shows a state where the coating is applied in such a manner that it penetrates by capillary action, fills between the semiconductor chip 15 and the insulating film tape 1, and is further heat-cured. A plan view of this state is shown in FIG.

そして、搬送ローラで長さ方向に所定搬送長さ搬送されるごとに打ち抜き領域外に形成される認識パターン４を、光学式などのパターン認識装置を用いて認識して順次位置決めし、図５（Ｅ）に示すように、単位配線パターン３ごとに金型などを用いて打ち抜いてＣＯＦ型半導体装置１９を形成する。
図７および図８には、単位配線パターン３ごと金型を用いて打ち抜いて、ＣＯＦ型半導体装置１９を形成するときの打ち抜き途中の状態を示す。 Then, the recognition pattern 4 formed outside the punching area every time the conveying roller is conveyed in the length direction by a predetermined conveying length is recognized and sequentially positioned by using a pattern recognition device such as an optical type. As shown in E), each unit wiring pattern 3 is punched out using a mold or the like to form a COF type semiconductor device 19.
7 and 8 show a state in the middle of punching when the unit wiring pattern 3 is punched out using a mold to form the COF type semiconductor device 19.

まず、図７は、単位配線パターン長Ａ５と単位配線パターンピッチＢ５が同じ値で、不要領域長Ｓ５はＳ５＝０、すなわち不要領域がない場合を示す。このように、不要領域がない場合、金型の打ち抜き寸法が単位配線パターン長Ａ５と同じにすると、配線パターン３を打ち抜くときの位置決め精度の誤差により、先に打ち抜き済みの切断部２０の部分を再度打ち抜くことになり、バリやヒゲ状のカスが発生してしまう。そこで、このような問題が発生しないようにするために、金型による打ち抜き寸法Ｅ１は、図７に示すように、単位配線パターン長Ａ５よりも大きくすることが好ましい。 First, FIG. 7 shows a case where the unit wiring pattern length A5 and the unit wiring pattern pitch B5 are the same value, and the unnecessary area length S5 is S5 = 0, that is, there is no unnecessary area. In this way, when there is no unnecessary area, if the punching dimension of the mold is the same as the unit wiring pattern length A5, the portion of the cutting part 20 that has been punched first is caused by an error in positioning accuracy when the wiring pattern 3 is punched. It will be punched again, and burrs and whiskers will be generated. Therefore, in order to prevent such a problem from occurring, it is preferable that the punching dimension E1 by the mold is larger than the unit wiring pattern length A5 as shown in FIG.

また、図８は、単位配線パターン３ごとに打ち抜くとき、単位配線パターン３を打ち抜いて残る部分の補強を目的にして、必要最小限の不要領域長Ｓ７を設けたものである。単位配線パターンピッチＢ７は、単位配線パターン長Ａ７に不要領域長Ｓ７を加えた状態、すなわちＢ７＝Ａ７+Ｓ７にした状態にする。このときの金型による打ち抜き寸法Ｅ２は、単位配線パターン長Ａ７と同じ値に設定する。また、不要領域長Ｓ７は、前記補強の効力を確保できる範囲で、かつ金型による打ち抜きに支障がない範囲で極力小さく設定する。できれば、０．５〜１．０ｍｍ程度にして、製造コストを安くすることが好ましい。 Further, FIG. 8 is provided with a minimum necessary unnecessary region length S7 for the purpose of reinforcing a portion remaining after punching the unit wiring pattern 3 when punching for each unit wiring pattern 3. The unit wiring pattern pitch B7 is set to a state in which the unnecessary area length S7 is added to the unit wiring pattern length A7, that is, B7 = A7 + S7. At this time, the punching dimension E2 by the mold is set to the same value as the unit wiring pattern length A7. The unnecessary area length S7 is set as small as possible within a range in which the effect of the reinforcement can be ensured and there is no problem in punching with a mold. If possible, it is preferable to reduce the manufacturing cost to about 0.5 to 1.0 mm.

（Ａ）ないし（Ｅ）は、この発明によるＣＯＦキャリアテープの製造工程図である。(A) thru | or (E) is a manufacturing-process figure of the COF carrier tape by this invention. 図１による製造工程に基づき製造されたＣＯＦキャリアテープの一例の平面図である。It is a top view of an example of the COF carrier tape manufactured based on the manufacturing process by FIG. 他例の平面図である。It is a top view of other examples. さらに他例の平面図である。It is a top view of other examples. （Ａ）ないし（Ｅ）には、図１に示す製造工程により製造されたＣＯＦキャリアテープを用いてＣＯＦ型半導体装置を製造する製造工程図である。(A) thru | or (E) are the manufacturing process diagrams which manufacture a COF type | mold semiconductor device using the COF carrier tape manufactured by the manufacturing process shown in FIG. その半導体チップを搭載して樹脂封止後の状態における平面図である。It is a top view in the state after mounting the semiconductor chip and resin sealing. 図２に示すＣＯＦキャリアテープに半導体チップを搭載後、単位配線パターンごと金型を用いて打ち抜いて、ＣＯＦ型半導体装置を形成するときの打ち抜き途中の状態を示す平面図である。FIG. 3 is a plan view showing a state in the middle of punching when a semiconductor chip is mounted on the COF carrier tape shown in FIG. 2 and then punched together with a unit wiring pattern using a mold to form a COF type semiconductor device. 図４に示すＣＯＦキャリアテープに半導体チップを搭載後、単位配線パターンごと金型を用いて打ち抜いて、ＣＯＦ型半導体装置を形成するときの打ち抜き途中の状態を示す平面図である。FIG. 5 is a plan view showing a state in the middle of punching when a semiconductor chip is mounted on the COF carrier tape shown in FIG. 4 and then punched together with a unit wiring pattern using a mold to form a COF type semiconductor device. （Ａ）ないし（Ｅ）は、従来のＣＯＦキャリアテープの製造工程図である。(A) thru | or (E) is a manufacturing-process figure of the conventional COF carrier tape. ＪＥＩＴＡ規格を説明するため、ＣＯＦキャリアテープの平面図である。FIG. 2 is a plan view of a COF carrier tape for explaining the JEITA standard. 図９に示す製造工程により製造されたＣＯＦキャリアテープの平面図である。It is a top view of the COF carrier tape manufactured by the manufacturing process shown in FIG. 従来の別のＣＯＦキャリアテープの平面図である。It is a top view of another conventional COF carrier tape. 従来のさらに別のＣＯＦキャリアテープの平面図である。It is a top view of another conventional COF carrier tape. （Ａ）ないし（Ｅ）は、従来の別のＣＯＦキャリアテープの製造工程図である。(A) thru | or (E) is a manufacturing-process figure of another conventional COF carrier tape. その製造工程途中の平面図である。It is a top view in the middle of the manufacturing process. 従来のさらに別のＣＯＦキャリアテープの平面図である。It is a top view of another conventional COF carrier tape.

Explanation of symbols

１絶縁フィルムテープ
２導電体層
２ａ補強パターン
３配線パターン
４認識パターン
５導体積層フィルム
６半導体接続端子
７外部接続端子
８紫外光線
９フォトレジスト膜
１０フォトマスク
１１エッチングレジスト
１２ＣＯＦキャリアテープ
１３加熱ステージ
１４金バンプ
１５半導体
１６ボンディングツール
１７封止樹脂
１８塗布用ノズル
１９ＣＯＦ型半導体装置
２０切断部
Ｐスプロケットホールのピッチ
Ａ単位配線パターン長
Ｂ単位配線パターンピッチ（所定搬送長さ）
Ｅ打ち抜き寸法
Ｓ不要領域長 1 Insulating film tape 2 Conductor layer
2a Reinforcement pattern
3 Wiring pattern
4 recognition patterns
5 Conductor Laminated Film 6 Semiconductor Connection Terminal 7 External Connection Terminal 8 Ultraviolet Light 9 Photoresist Film 10 Photomask 11 Etching Resist 12 COF Carrier Tape 13 Heating Stage 14 Gold Bump 15 Semiconductor 16 Bonding Tool 17 Sealing Resin 18 Coating Nozzle 19 COF Type semiconductor device 20 Cutting part P Sprocket hole pitch A Unit wiring pattern length B Unit wiring pattern pitch (predetermined transport length)
E Punching dimension S Unnecessary area length

Claims

On the long insulating film tape, the same wiring pattern is repeatedly formed in the length direction. After being connected to the wiring pattern and mounted on the semiconductor chip, the same wiring pattern is sequentially transferred by a predetermined length in the length direction. In the COF carrier tape that is positioned and punched for each individual wiring pattern,
A COF carrier tape, wherein a recognition pattern recognized by a pattern recognition device when transported for the predetermined transport length at the time of punching is formed outside the punching area for each of the predetermined transport lengths.

2. The COF carrier tape according to claim 1, wherein the recognition pattern is formed on both sides of the insulating film tape across the wiring pattern.

The center-to-center dimension of the recognition pattern formed on both sides in the width direction of the insulating film tape is formed in accordance with a predetermined standard that defines the center-to-center dimension of the sprocket hole according to each standard tape width dimension. The COF carrier tape according to claim 1 or 2, characterized by the above.

The COF carrier tape according to any one of claims 1 to 3, wherein the recognition pattern is formed on the insulating film tape by a printed wiring technique.

The COF carrier tape according to any one of claims 1 to 4, wherein a plurality of combinations of the wiring pattern and the recognition pattern are formed side by side in the width direction of the insulating film tape.

In the method for producing a COF carrier tape, on the long insulating film tape, the same wiring pattern is repeatedly formed in the length direction using a printed wiring technique.
When each of the wiring patterns is connected to the wiring pattern and mounted on the semiconductor chip, the COF carrier tape is conveyed by a predetermined conveying length in the length direction, sequentially positioned, and punched for each of the wiring patterns. The recognition pattern is formed on the insulating film tape by using a printed wiring technique, together with the wiring pattern, for each of the predetermined transport lengths, outside the punched area of the COF carrier tape, A method for producing a COF carrier tape.

The method of manufacturing a COF carrier tape according to claim 6, wherein the recognition pattern is formed on both sides of the insulating film tape across the wiring pattern.

The center-to-center dimension of the recognition pattern formed on both sides in the width direction of the insulating film tape is formed in accordance with a predetermined standard that defines the center-to-center dimension of the sprocket hole according to each standard tape width dimension. A method for producing a COF carrier tape according to claim 6 or 7.

9. The method of manufacturing a COF carrier tape according to claim 6, wherein a plurality of combinations of the wiring pattern and the recognition pattern are formed side by side in the width direction of the insulating film tape.

Each time a COF carrier tape manufactured using the method for manufacturing a COF carrier tape according to any one of claims 6 to 8 is conveyed for the predetermined conveyance length, the recognition pattern is recognized by a pattern recognition device. Are sequentially positioned, and each is connected to the wiring pattern and a semiconductor chip is mounted,
Thereafter, each time the COF carrier tape is transported for the predetermined transport length, the COF carrier tape is sequentially positioned by recognizing the recognition pattern by a pattern recognition device, and is punched for each wiring pattern to form a semiconductor device. A method for manufacturing a COF type semiconductor device.

The multi-strand COF carrier tape manufactured using the method for manufacturing a COF carrier tape according to claim 9 is cut in the length direction and divided into sets,
Next, each time the divided COF carrier tapes divided into groups are conveyed by the predetermined conveyance length, the recognition patterns are recognized and sequentially positioned by a pattern recognition device, and then connected to the wiring patterns. With a semiconductor chip,
Thereafter, each time the divided COF carrier tape is transported for the predetermined transport length, it is sequentially positioned by recognizing the recognition pattern by a pattern recognition device, and punched for each of the wiring patterns to form a semiconductor device. A method for manufacturing a COF type semiconductor device.