JP2008197872A - 接続制御用半導体集積回路及び印刷装置 - Google Patents
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Abstract
【課題】製造コストとパフォーマンスのバランスが良いマルチCPUタイプの印刷装置を、提供する。
【解決手段】印刷装置10の制御部13を、共通データバス,N組のコントロールバス及びアドレスバスにより、2個のCPUと接続される、バス使用要求を出したCPUに、バス使用許可を与える接続制御ASIC20であって、2個のCPUによって同時にバス使用要求が出された場合には、各バス使用要求を出したCPUが出力するアドレスから1個のCPUを特定し、特定したCPUに、バス使用許可を与える接続制御ASIC20が用いられているものとしておく。
【選択図】図1
【解決手段】印刷装置10の制御部13を、共通データバス,N組のコントロールバス及びアドレスバスにより、2個のCPUと接続される、バス使用要求を出したCPUに、バス使用許可を与える接続制御ASIC20であって、2個のCPUによって同時にバス使用要求が出された場合には、各バス使用要求を出したCPUが出力するアドレスから1個のCPUを特定し、特定したCPUに、バス使用許可を与える接続制御ASIC20が用いられているものとしておく。
【選択図】図1
Description
本発明は、複数のCPUと他デバイスとを接続するための接続制御用半導体集積回路と,複数のCPUを搭載した印刷装置とに、関する。
現在、市販されている印刷装置は、1つのCPUによって、印刷を行うために必要な各種処理(印刷データを解釈する処理等)が行われるものとなっているが、1CPUにより実現可能な性能には限界がある。このため、コンピュータに採用されている,図4(a)〜図4(c)に示したようなマルチCPU構成を採用することによって、より高性能な印刷装置を実現することが考えられる。
ただし、図4(a)に示した,各CPUと接続制御用IC(各CPUと他デバイスとを接続するためのIC;ノースブリッジ等)とが、専用のデータバス,アドレスバス及びコントロールバスで接続されるマルチCPU構成は、パフォーマンスは高いが、ピン数が多い接続制御用IC(製造コストがかかる接続制御用IC)を必要とするものとなっている。
また、図4(b),図4(c)に示したマルチCPU構成は、安価な接続制御用IC(ピン数が少ない接続制御用IC)を利用できるものとなっている。ただし、図4(b),図4(c)に示したマルチCPU構成は、2つのCPUが1つのアドレスバスを使用するものであるため、バス使用要求の競合時に,バスの使用許可を出すCPUをアドレスによって定めるといったことが行えない(各CPUに効率的に処理を行わせることが出来ない)ものとなっている。
そこで、本発明の課題は、製造コストとパフォーマンスのバランスが良いマルチCPUタイプの印刷装置と、それを用いることにより、製造コストとパフォーマンスのバランスが良いマルチCPUタイプの装置を製造できる接続制御用半導体集積回路とを、提供することにある。
上記課題を解決するために、本発明では、N(≧2)個のCPUと他デバイスとを接続するための接続制御用半導体集積回路を、共通データバスと,N組のコントロールバス及びアドレスバスとにより、N個のCPUと接続可能であり、N個のCPUの中のバス使用要求を出したCPUに、バス使用許可を与えるバス使用許可回路であって、複数のCPUによってバス使用要求が出された場合には、各バス使用要求を出したCPUが出力するアドレスから1個のCPUを特定し、特定したCPUに、バス使用許可を与えるバス使用許可回路を、備える回路として構成(設計、製造)しておく。
すなわち、本発明の接続制御用半導体集積回路は、データバスが1つで済む分、図4(a)に示した形で使用される接続制御用半導体集積回路(接続制御用IC)よりも安価に製造できる回路となっている。さらに、本発明の接続制御用半導体集積回路は、複数のバス使用要求が出された場合、各バス使用要求に関するアドレスから特定したCPUにバスの使用許可を出す回路となっている。このため、この接続制御用半導体集積回路を用いておけば、図4(b),図4(c)に示したマルチCPU構成を採用した装置よりも性能が良く、図4(a)に示したマルチCPU構成を採用した装置よりも安価な装置(つまり、製造コストとパフォーマンスのバランスが良いマルチCPUタイプの印刷装置等)を、実現できることになる。
本発明の接続制御用半導体集積回路を実現するに際しては、各種装置の構成要素として使用できるようにするために、或るアドレスへアクセスするために出されたバス使用要求を,アドレスによって優先度の異なるM(≧2)種のバス使用要求への分類法を指定する分類法指定情報を記憶しておくための、分類法指定情報の外部から設定可能な分類法指定情報記憶回路を付加しておくと共に、バス使用許可回路を、複数のCPUによってバス使用要求が出された場合、各バス使用要求を出したCPUが出力するアドレスに基づき、分類法指定情報記憶回路に記憶されている分類法指定情報が指定する分類法によって最も優先度のものに分類されるバス使用要求を出したCPUを特定し、特定したCPUにバス使用許可を与える回路としておくことが、望ましい。
また、特定のCPUが出したバス使用要求に対するバス使用許可が長時間にわたって出されないといったようなことが生じないようにするために、本発明の接続制御用半導体集積回路を実現するに際しては、バス使用許可回路を、複数のCPUによってバス使用要求が出された場合、各CPUに、各CPUについて定められている連続回数以上、バス使用許可を連続して与えない回路としておくことが望ましい。
また、そのようなバス使用許可回路を備えた回路として本発明の接続制御用半導体集積回路を実現する場合には、さらに、バス使用許可回路を、各CPUに関する連続回数を外部から設定可能な回路としておくことが、望ましい。
以下、本発明を実施するための最良の形態を、図面を参照して詳細に説明する。
まず、図1を用いて、本発明の一実施形態に係る印刷装置10の概要(ハードウェア構成)を、説明する。
図示してあるように、本実施形態に係る印刷装置10は、操作パネル11と印刷エンジン12と制御部13とを備えた装置(いわゆるプリンタ)である。
この印刷装置10が備える印刷エンジン12は、用紙上に印刷を行うためのユニットである。操作パネル11は、ユーザと印刷装置10(制御部13)との間のインタフェースユニット(マン・マシン・インタフェースユニット)である。この操作パネル11は、LCD,押しボタンスイッチ,LED等から構成されたユニットとなっている。
制御部13は、印刷装置10をプリンタとして機能させるためのユニットである。この制御部13は、図示してあるように、2つのCPU(CPU_A及びCPU_B),接続制御ASIC20,IO制御ASIC,ROM,RAM,画像処理ASIC,パラレルI/F回路,ネットワークI/F回路等で構成されたユニットとなっている。また、制御部13は、接続制御ASIC20と2つのCPUとが,共通のデータバスで接続されたユニット(接続制御ASIC20と各CPUとの間に専用のデータバスが設けられていないユニット)となっている。
以上のことを前提に、以下、本実施形態に係る印刷装置10の構成及び動作を、さらに具体的に説明する。
本印刷装置10(制御部13)に用いられている接続制御ASIC20は、各CPUと他デバイス(制御部13内のRAM,ROM等)とを接続する(各CPUに他デバイスを利用させる)ためのASICである。
この接続制御ASIC20は、図2に示したように、データバス調停回路21,連続回数レジスタ22,4つの比較回路231〜234,優先CPU決定回路24,高優先度領域アドレス用レジスタ25,低優先度領域アドレス用レジスタ26,バスサイクルコントローラ27,各種デバイス(RAM,画像処理ASIC等)用の各種インタフェース回路(“I/F”)等で構成されたASICとなっている。
この接続制御ASIC20内に設けられている連続回数レジスタ22は、連続回数m及び連続回数n(用途は後述)を記憶しておくためのレジスタである。高優先度領域アドレス用レジスタ25は、各CPUが高速にアクセスできることが望ましいアドレス範囲の開始アドレス及び終了アドレスを,複数組(本実施形態では、最大3組),記憶可能なレジスタである。低優先度領域アドレス用レジスタ26は、各CPUが高速にアクセスできなくても良いアドレス範囲〔高優先度領域アドレス用レジスタ25上の各情報が示している各アドレス範囲と重複部分がないもの〕の開始アドレス及び終了アドレスを,複数組(本実施形態では、最大3組),記憶可能なレジスタである。
これらのレジスタは、CPU(CPU_A或いはCPU_B)によって、データ(連続回数m等)の書き込みを行えるレジスタとなっている。
比較回路231は、CPU_Aが出力したアドレス(CPU_A_Addr)が、高優先度領域アドレス用レジスタ25上のいずれかの情報が示しているアドレス範囲内のものであった場合に、優先CPU決定回路24への信号のレベルをハイレベルに変更する回路である。比較回路232は、CPU_Aが出力したアドレスが、低優先度領域アドレス用レジスタ26上のいずれかの情報が示しているアドレス範囲内のものであった場合に、優先CPU決定回路24への信号のレベルをハイレベルに変更する回路である。比較回路233は、CPU_Bが出力したアドレス(CPU_B_Addr)が、高優先度領域アドレス用レジスタ25上のいずれかの情報が示しているアドレス範囲内のものであった場合に、優先CPU決定回路24への信号のレベルをハイレベルに変更する回路である。比較回路234は、CPU_Bが出力したアドレスが、低優先度領域アドレス用レジスタ26上のいずれかの情報が示しているアドレス範囲内のものであった場合に、優先CPU決定回路24への信号のレベルをハイレベルに変更する回路である。
バスサイクルコントローラ27は、接続制御ASIC20内の各部を統合的に制御する回路(接続制御ASIC20内の各部の動作タイミングに関する各種制御を行う回路)である。
優先CPU決定回路24は、優先CPUがCPU_Aであることを示す優先CPU通知信号,優先CPUがCPU_Aであることを示す優先CPU通知信号,優先CPUを変更することがないことを示す優先CPU通知信号のいずれかを出力する優先CPU通知信号出力処理を,バスサイクルコントローラ27と連携して行う回路である。
この優先CPU決定回路24(及びバスサイクルコントローラ27)が行う優先CPU通知信号出力処理は、いずれか一方のCPUによってバス使用要求(CPU_A_DBR,CPU_B_DBR)が出された場合には、優先CPUを変更することがないことを示す優先CPU通知信号を出力する処理となっている。また、優先CPU通知信号出力処理は、双方のCPUによってバス使用要求が出された場合には、以下の表に示してある形で、比較回路231〜244から入力されている4種の信号のレベルに基づき、優先CPUがCPU_Aであることを示す優先CPU通知信号(表では、“優先CPU=CPU_A”),優先CPUがCPU_Aであることを示す優先CPU通知信号(表では、“優先CPU=CPU_A”),優先CPUを変更することがないことを示す優先CPU通知信号(表では、“優先CPU変更不要”)のいずれを出力するかを決定して出力する処理となっている。
データバス調停回路21は、その内部に、現在の優先CPUがCPU_A,CPU_Bのいずれであるかを示す現優先CPU識別子と、数値情報であるmc及びncとを記憶可能な回路(現優先CPU識別子用のレジスタ等を備えた回路)である。
また、データバス調停回路21は、優先CPU通信信号が入力される度に、図3に示した手順の処理を行う回路となっている。
すなわち、データバス調停回路21は、優先CPU通信信号が入力された場合、まず、入力された優先CPU通信信号の種類と現優先CPU識別子とから、現優先CPU識別子の変更が必要であるか否かを判断する(ステップS101)。なお、このステップS101の処理は、入力された優先CPU通信信号が,CPU_A或いはCPU_Bが優先CPUであることを示すものであり,かつ,当該優先CPU通信信号が優先CPUであることとを示しているCPUと,現優先CPU識別子が示しているCPUとが一致していない場合に、現優先CPU識別子の変更が必要であると判断されるものとなっている。
現優先CPU識別子の変更が必要であった場合(ステップS101;YES)、データバス調停回路21は、優先CPU識別子を変更する処理(ステップS102)と、mc、ncの値を,それぞれ,“0”に変更する処理(ステップS103)とを行ってから、現在、受け付けているバス使用要求数が“1”であるか“2”であるかを判断する(ステップS104)。また、データバス調停回路21は、現優先CPU識別子の変更が必要でなかった場合(ステップS101;NO)には、ステップS102及びS103の処理を行うことなく、ステップS104の判断を行う。
現在、受け付けているバス使用要求数が“1”であった場合(ステップS104;1)、データバス調停回路21は、受け付けているバス使用要求の出力元CPUに、データバスの使用許可(図2におけるCPU_A_DBG,CPU_B_DBG)を与える処理(ステップS105)を行う。そして、データバス調停回路21は、mc、ncの値を,それぞれ,“0”に変更(ステップS106)してから、この図の処理を終了する。
一方、現在、受け付けているバス使用要求数が“2”であった場合(ステップS104;2)、データバス調停回路21は、“0<mc≦m”が成立しているか否かを判断(ステップS107)し、“0<mc≦m”が成立していた場合(ステップS107;YES)には、現優先CPU識別子が示しているCPU(以下、現優先CPUと表記する)に,バスの使用許可を与える処理(ステップS108)を行う。そして、データバス調停回路21は、mcの値を“1”インクリメント(ステップS109)してから、この図の処理を終了する。
また、データバス調停回路21は、“0<mc≦m”が成立していなかった場合(ステップS107;NO)には、“0<nc≦n”が成立しているか否かを判断する(ステップS110)。そして、データバス調停回路21は、“0<nc≦n”が成立していた場合(ステップS110;YES)には、現優先CPUではない方のCPU(以下、非優先CPUと表記する)に,バスの使用許可を与える処理(ステップS111)を行う。そして、データバス調停回路21は、ncの値を“1”インクリメント(ステップS112)してから、この図の処理を終了する。
また、データバス調停回路21は、“0<nc≦n”が成立していなかった場合(ステップS110;NO)には、“m<mc”が成立しているか否かを判断する(ステップS113)。そして、データバス調停回路21は、“m<mc”が成立していた場合(ステップS113;YES)には、非優先CPUに,バスの使用許可を与える処理(ステップS114)と、ncの値を“1”インクリメントし,mcの値を“0”に変更する処理(ステップS115)とを行ってから、この図の処理を終了する。
また、データバス調停回路21は、“m<mc”が成立していなかった場合(ステップS113;NO)には、現優先CPUに,バスの使用許可を与える処理(ステップS116)と、mcの値を“1”インクリメントし,ncの値を“0”に変更する処理(ステップS117)とを行ってから、この図の処理を終了する。
要するに、本実施形態に係る印刷装置10に用いられている接続制御ASIC20は、高優先度領域アドレス用レジスタ25上の各情報が示している各アドレス範囲を,最も優先度の高いアドレス範囲として取り扱い、低優先度領域アドレス用レジスタ26上の各情報が示している各アドレス範囲を,最も優先度の低いアドレス範囲として取り扱い、他のアドレス範囲を,標準的な優先度のアドレス範囲として取り扱うASICであって、2つのCPUから同時にバス使用要求が出された場合、より優先度の高いアドレス範囲へアクセスしようとしているCPUに、連続的な使用回数の制限を課した形で、バスの使用許可を与えるASICとなっている。
そして、本実施形態に係る印刷装置10は、この接続制御ASIC20内の連続回数レジスタ22,高優先度領域アドレス用レジスタ25及び低優先度領域アドレス用レジスタ26に適切なデータを設定する処理が起動時にCPU(CPU_A或いはCPU_B)によって行われることになるように、そのファームウェアを作成した装置となっている。
以上、説明したように、本実施形態に係る印刷装置10に用いられている接続制御ASIC20は、2つのCPUと共有データバスで接続されるもの(各CPUと,専用のデータバスで接続されるものよりピン数が少ないもの)となっている。また、接続制御ASIC20は、より優先度の高いアドレス範囲へアクセスしようとしているCPUに、連続的な使用回数の制限を課した形で、バスの使用許可を与えるASICとなっている。従って、この印刷装置10は、他の構成を採用したマルチCPUタイプの印刷装置よりも、製造コストとパフォーマンスとのバランスが良い装置となっていると言うことが出来る。
《変形形態》
上記した印刷装置10/接続制御ASIC20は、各種の変形を行うことが出来る。例えば、接続制御ASIC20は、バス使用要求を、アドレスによって、3種のバス使用要求(高優先度領域アドレス用レジスタ25上の各情報が示している各アドレス範囲内のアドレスにアクセスするためのバス使用要求、低優先度領域アドレス用レジスタ26上の各情報が示している各アドレス範囲内のアドレスにアクセスするためのバス使用要求、その他のバス使用要求)に分類するものであったが、接続制御ASIC20を、バス使用要求を,アドレスによって分類しないものや、バス使用要求を,アドレスによって2種或いは4種以上のバス使用要求に分類するものに変形することが出来る。
上記した印刷装置10/接続制御ASIC20は、各種の変形を行うことが出来る。例えば、接続制御ASIC20は、バス使用要求を、アドレスによって、3種のバス使用要求(高優先度領域アドレス用レジスタ25上の各情報が示している各アドレス範囲内のアドレスにアクセスするためのバス使用要求、低優先度領域アドレス用レジスタ26上の各情報が示している各アドレス範囲内のアドレスにアクセスするためのバス使用要求、その他のバス使用要求)に分類するものであったが、接続制御ASIC20を、バス使用要求を,アドレスによって分類しないものや、バス使用要求を,アドレスによって2種或いは4種以上のバス使用要求に分類するものに変形することが出来る。
さらに、接続制御ASIC20を、m,n値を変更できないものや、3個以上のCPUに接続可能なものに変形することも出来る。また、接続制御ASIC20を用いて印刷装置10以外の装置(例えば、スキャナ)を製造しても良いことなどは、当然のことである。
10 印刷装置、 11 操作パネル、 12 印刷エンジン
13 制御部、 20 接続制御ASIC、 21 データバス調停回路
22 連続回数レジスタ、 231〜234 比較回路
24 優先CPU決定回路、 25 高優先度領域アドレス用レジスタ
26 低優先度領域アドレス用レジスタ、 27 バスサイクルコントローラ
13 制御部、 20 接続制御ASIC、 21 データバス調停回路
22 連続回数レジスタ、 231〜234 比較回路
24 優先CPU決定回路、 25 高優先度領域アドレス用レジスタ
26 低優先度領域アドレス用レジスタ、 27 バスサイクルコントローラ
Claims (5)
- N(≧2)個のCPUと他デバイスとを接続するための接続制御用半導体集積回路であって、
共通データバスと,N組のコントロールバス及びアドレスバスとにより、前記N個のCPUと接続可能であり、
前記N個のCPUの中のバス使用要求を出したCPUに、バス使用許可を与えるバス使用許可回路であって、複数のCPUによってバス使用要求が出された場合には、各バス使用要求を出したCPUが出力するアドレスから1個のCPUを特定し、特定したCPUに、バス使用許可を与えるバス使用許可回路を、備える
ことを特徴とする接続制御用半導体集積回路。 - 或るアドレスへアクセスするために出されたバス使用要求を,アドレスによって優先度の異なるM(≧2)種のバス使用要求への分類法を指定する分類法指定情報を記憶しておくための、分類法指定情報の外部から設定可能な分類法指定情報記憶回路を、更に備え、
前記バス使用許可回路が、
複数のCPUによってバス使用要求が出された場合、各バス使用要求を出したCPUが出力するアドレスに基づき、前記分類法指定情報記憶回路に記憶されている前記分類法指定情報が指定する分類法によって最も優先度のものに分類されるバス使用要求を出したCPUを特定し、特定したCPUにバス使用許可を与える回路である
ことを特徴とする請求項1記載の接続制御用半導体集積回路。 - 前記バス使用許可回路が、
複数のCPUによってバス使用要求が出された場合、各CPUに、各CPUについて定められている連続回数以上、バス使用許可を連続して与えない回路である。
ことを特徴とする請求項1又は請求項2に記載の接続制御用半導体集積回路。 - 前記バス使用許可回路が、
各CPUに関する前記連続回数を外部から設定可能な回路である
ことを特徴とする請求項3記載の接続制御用半導体集積回路。 - 印刷エンジンと、
前記印刷エンジンに印刷を行わせるための、請求項1乃至請求項4のいずれかに記載の接続制御用半導体集積回路と,N個のCPUとを備えた制御部と
を有すること特徴とする印刷装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007031705A JP2008197872A (ja) | 2007-02-13 | 2007-02-13 | 接続制御用半導体集積回路及び印刷装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2007031705A JP2008197872A (ja) | 2007-02-13 | 2007-02-13 | 接続制御用半導体集積回路及び印刷装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2008197872A true JP2008197872A (ja) | 2008-08-28 |
Family
ID=39756764
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2007031705A Withdrawn JP2008197872A (ja) | 2007-02-13 | 2007-02-13 | 接続制御用半導体集積回路及び印刷装置 |
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2007
- 2007-02-13 JP JP2007031705A patent/JP2008197872A/ja not_active Withdrawn
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