JP2008197647A - 液晶表示パネル及びこれを有する液晶表示装置 - Google Patents
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Abstract
【課題】実質的に増加したメイン表示領域を有しながらも消費電力を減少させることのできる液晶表示パネル及びこれを有する液晶表示装置を提供する。
【解決手段】複数のゲートラインと、複数のメインデータラインと、前記メインデータライン及び前記ゲートラインと電気的に接続されるメインスイッチング素子と、前記メインスイッチング素子に電気的に接続される複数の液晶キャパシタと、外部から提供される部分駆動信号を伝達する複数の部分ゲートラインと、データ信号を伝達する複数の部分データラインと、前記部分駆動信号に応答してターンオンし、前記メインスイッチング素子のターンオンによって、前記データ信号を前記部分データラインを経由してメモリに供給し、該メモリに保存された前記データ信号を前記液晶キャパシタに供給する部分スイッチング素子とを有する。
【選択図】 図１
Description
本発明は、液晶表示パネル及びこれを有する液晶表示装置に関し、より詳細には実質的に増加したメイン表示領域を有しながらも消費電力を減少させることのできる液晶表示パネル及びこれを有する液晶表示装置に関する。
最近、移動通信端末機のような携帯電話の小さい画面でも中間階調表示や動画像表示（以下、通常表示という）が行われるようになっている。このような使用形態において、待機時に低消費電力の静止画像を表示し、通話時にはフルカラーによる一般的な表示動作を行うことが要求されている。
通常表示と静止画像表示との転換が可能であるように構成した場合には、ソース駆動部の他、ＳＲＡＭ（ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）ドライバが必要となるので、液晶表示装置の製造費用及び消費電力が増加する。
一方、移動通信端末機に採用される液晶表示パネルはメイン表示領域と、メイン表示領域と区別される部分表示領域に区画される。部分表示領域には各種アイコンの画像が表示される。アイコンは例えば、アンテナの受信感度を示すアイコン、振動モードの設定可否を示すアイコン、バッテリーの残量を示すアイコンなどを含む。
しかし、前記メイン表示領域の一部が部分表示領域として用いられるため、実質的にメイン表示領域がサイズ的に減少するという問題点がある。
そこで、本発明は上記従来の液晶表示パネルにおける問題点に鑑みてなされたものであって、本発明の目的は、実質的に増加したメイン表示領域を有しながらも消費電力を減少させることのできる液晶表示パネルを提供することにある。
また、本発明の他の目的は、上記液晶表示パネルを有する液晶表示装置を提供することにある。
また、本発明の他の目的は、上記液晶表示パネルを有する液晶表示装置を提供することにある。
上記目的を達成するためになされた本発明による液晶表示パネルは、複数のゲートラインと、複数のメインデータラインと、前記メインデータライン及び前記ゲートラインと電気的に接続されるメインスイッチング素子と、前記メインスイッチング素子に電気的に接続される複数の液晶キャパシタと、外部から提供される部分駆動信号を伝達する複数の部分ゲートラインと、データ信号を伝達する複数の部分データラインと、前記部分駆動信号に応答してターンオンし、前記メインスイッチング素子のターンオンによって、前記データ信号を前記部分データラインを経由してメモリに供給し、該メモリに保存された前記データ信号を前記液晶キャパシタに供給する部分スイッチング素子とを有することを特徴とする。
前記ゲートラインと前記メインデータラインは表示部を定義し、前記表示部は、メイン画面と、該メイン画面の一部と重なった部分画面とを含むことが好ましい。
前記部分ゲートラインは、前記部分画面に対応して形成されることが好ましい。
前記部分ゲートラインは、前記部分画面に対応して形成されたすべての部分スイッチング素子と電気的に接続されることが好ましい。
前記部分画面に対応して形成された部分データラインは、隣接する部分データラインと共通接続されることが好ましい。
前記部分ゲートラインは、前記部分画面に対応して形成されることが好ましい。
前記部分ゲートラインは、前記部分画面に対応して形成されたすべての部分スイッチング素子と電気的に接続されることが好ましい。
前記部分画面に対応して形成された部分データラインは、隣接する部分データラインと共通接続されることが好ましい。
また、上記目的を達成するためになされた本発明による液晶表示パネルは、表示領域の周辺領域に配置されるメモリと、前記表示領域に形成されて全体画面モード時に活性化し、部分画面モード時に不活性化するメイン画面と、該メイン画面の一部と重なって全体画面モード時に活性化され、部分画面モード時に前記メモリの制御に応答して活性化する部分画面を含む表示部とを有することを特徴とする。
前記表示部は、複数のゲートラインと、前記ゲートラインと交差して、複数の画素領域を定義する複数のデータラインと、前記部分画面に対応する領域に形成され、前記部分画面を定義する複数の部分ゲートラインとを含むことが好ましい。
前記表示部は、前記部分ゲートラインと交差する複数の部分データラインを更に含み、前記メモリは複数のメモリセルを含み、前記メモリセルのそれぞれは、少なくとも２つ以上の部分データラインと電気的に接続されることが好ましい。
前記メモリセルのそれぞれは、ＳＲＡＭ（ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）セルと、前記部分データラインの１つと前記ＳＲＡＭセルとの間を電気的に接続する第１スイッチと、前記第１スイッチと一端を共通し、部分データラインの他の１つと前記ＳＲＡＭセルとの間を電気的に接続する第２スイッチとを含むことが好ましい。
前記第１及び第２スイッチそれぞれは、トランスミッションゲートを含み、前記第１及び第２スイッチのそれぞれは、外部から供給される第１反転信号と、該第１反転信号と逆位相である第２反転信号に応答して交互にターンオンされ、前記ＳＲＡＭセルにデータ信号が書き込まれるように制御することが好ましい。
前記第１及び第２スイッチのそれぞれは、外部から供給される第１反転信号と、前記第１反転信号と逆位相である第２反転信号に応答して交互にターンオンされ、前記ＳＲＡＭセルからデータ信号が読み出されるように制御することが好ましい。
前記部分画面は、所定数の部分ゲートラインと第１メモリセルに電気的に接続される第１画素群と、前記第１画素群に隣接して配置され、前記第１画素群に接続された部分ゲートラインのグループと第２メモリセルに電気的に接続される第２画素群と、前記第１群画素に隣接して配置され、前記第１画素群に接続された部分ゲートラインのグループとは異なる他の部分ゲートラインのグループと第３メモリセルに電気的に接続される第３画素群と、前記第３画素群に隣接して配置され、前記第３画素群に接続された部分ゲートラインのグループと第４メモリセルに電気的に接続される第４画素群とを含み、前記第１及び第３画素群は、共通電圧に対比して互いに異なる極性のデータ信号を充電することが好ましい。
前記第２画素群は、前記第１画素群と同一の極性のデータ信号を充電し、前記第４画素群は前記第３画素群と同一の極性のデータ信号を充電することが好ましい。
前記表示部は、前記部分ゲートラインと交差する複数の部分データラインを更に含み、前記メモリは複数のメモリセルを含み、前記メモリセルのそれぞれは、少なくとも２つ以上の部分データラインと電気的に接続されることが好ましい。
前記メモリセルのそれぞれは、ＳＲＡＭ（ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）セルと、前記部分データラインの１つと前記ＳＲＡＭセルとの間を電気的に接続する第１スイッチと、前記第１スイッチと一端を共通し、部分データラインの他の１つと前記ＳＲＡＭセルとの間を電気的に接続する第２スイッチとを含むことが好ましい。
前記第１及び第２スイッチそれぞれは、トランスミッションゲートを含み、前記第１及び第２スイッチのそれぞれは、外部から供給される第１反転信号と、該第１反転信号と逆位相である第２反転信号に応答して交互にターンオンされ、前記ＳＲＡＭセルにデータ信号が書き込まれるように制御することが好ましい。
前記第１及び第２スイッチのそれぞれは、外部から供給される第１反転信号と、前記第１反転信号と逆位相である第２反転信号に応答して交互にターンオンされ、前記ＳＲＡＭセルからデータ信号が読み出されるように制御することが好ましい。
前記部分画面は、所定数の部分ゲートラインと第１メモリセルに電気的に接続される第１画素群と、前記第１画素群に隣接して配置され、前記第１画素群に接続された部分ゲートラインのグループと第２メモリセルに電気的に接続される第２画素群と、前記第１群画素に隣接して配置され、前記第１画素群に接続された部分ゲートラインのグループとは異なる他の部分ゲートラインのグループと第３メモリセルに電気的に接続される第３画素群と、前記第３画素群に隣接して配置され、前記第３画素群に接続された部分ゲートラインのグループと第４メモリセルに電気的に接続される第４画素群とを含み、前記第１及び第３画素群は、共通電圧に対比して互いに異なる極性のデータ信号を充電することが好ましい。
前記第２画素群は、前記第１画素群と同一の極性のデータ信号を充電し、前記第４画素群は前記第３画素群と同一の極性のデータ信号を充電することが好ましい。
上記目的を達成するためになされた本発明による液晶表示装置は、複数のゲート信号を出力するゲート駆動部と、複数のデータ信号を出力するソース駆動部と、メイン画面と、前記メイン画面の一部と重なった部分画面とを含む表示部が構成される液晶表示パネルと、前記表示部を囲む周辺領域に配置され、全体画面モード時に不活性化し、部分画面モード時に前記データ信号を保存し、保存されたデータ信号を前記部分画面に供給して前記部分画面を活性化させるメモリとを有することを特徴とする。
前記メモリは、ＳＲＡＭ（ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）を含むことが好ましい。
前記表示部は、液晶キャパシタと、前記ゲート信号に応答して前記データ信号を前記液晶キャパシタに供給するメインスッチング素子と、外部から提供される部分駆動信号に応答して前記メインスイッチング素子を経由して前記データ信号を前記メモリに保存し、前記保存されたデータ信号を前記液晶キャパシタに供給する部分スイッチング素子とを含むことが好ましい。
前記表示部は、前記ソース駆動部と前記メインスイッチング素子とを電気的に接続するメインデータラインと、前記ゲート駆動部と、前記メインスイッチング素子とを電気的に接続するメインゲートラインと、前記メモリと前記部分スッチング素子とを電気的に接続する部分データラインと、前記部分ゲート信号を前記部分スイッチング素子に伝達する部分ゲートラインとを更に含むことが好ましい。
前記表示部は、液晶キャパシタと、前記ゲート信号に応答して前記データ信号を前記液晶キャパシタに供給するメインスッチング素子と、外部から提供される部分駆動信号に応答して前記メインスイッチング素子を経由して前記データ信号を前記メモリに保存し、前記保存されたデータ信号を前記液晶キャパシタに供給する部分スイッチング素子とを含むことが好ましい。
前記表示部は、前記ソース駆動部と前記メインスイッチング素子とを電気的に接続するメインデータラインと、前記ゲート駆動部と、前記メインスイッチング素子とを電気的に接続するメインゲートラインと、前記メモリと前記部分スッチング素子とを電気的に接続する部分データラインと、前記部分ゲート信号を前記部分スイッチング素子に伝達する部分ゲートラインとを更に含むことが好ましい。
前記メモリは、複数のメモリセルを含み、前記メモリセルのそれぞれは、前記部分データラインと電気的に接続され、少なくとも２本以上の部分データラインと電気的に接続されることが好ましい。
前記部分データラインは、前記メインスイッチング素子と前記部分スイッチング素子を経由して前記データ信号を前記メモリセルに供給し、前記メモリセルに保存された前記データ信号を前記部分スイッチング素子を経由して前記液晶キャパシタに供給することが好ましい。
前記部分ゲートラインは、前記部分画面に対応して形成されることが好ましい。
前記部分データラインは、前記メインスイッチング素子と前記部分スイッチング素子を経由して前記データ信号を前記メモリセルに供給し、前記メモリセルに保存された前記データ信号を前記部分スイッチング素子を経由して前記液晶キャパシタに供給することが好ましい。
前記部分ゲートラインは、前記部分画面に対応して形成されることが好ましい。
本発明に係る液晶表示パネル及びこれを有する液晶表示装置によれば、メモリが液晶表示パネルの表示領域を囲む周辺領域に配置され、表示領域にはメイン画面と、メイン画面の一部に重なった部分画面が定義され、表示領域にはマトリクス形態で配列された複数のメインスイッチング素子が形成され、部分画面モード時、メイン画面に形成されたメインスイッチング素子は非活性化し、部分画面に形成された部分スイッチング素子は活性化し、全体画面モード時、メイン画面及び部分画面に形成されたメインスイッチング素子は活性化して一般的な表示動作が行われる。このように、全体画面モード時、部分画面に対応する領域まで表示領域に活用される。したがって、メイン画面とメイン画面と重なった部分画面が定義されるので、実質的にメイン画面領域が増加するという効果がある。
また、表示領域を囲む周辺領域に配置されたメモリが部分画面モードを具現するので、液晶表示装置の消費電力を減少させることができ、液晶表示装置の製造コストと重さなどを低減することができるという効果がある。
次に、本発明に係る液晶表示パネル及びこれを有する液晶表示装置を実施するための最良の形態の具体例を図面を参照しながら説明する。
図１は、本発明の一実施形態による液晶表示装置のブロック図である。
図１を参照すると、本発明の一実施形態による液晶表示装置１００は、ゲート駆動部１１０、ソース駆動部１２０、液晶表示パネル１３０、メモリ１４０、及び可撓性印刷回路基板１５０を含む。
図１を参照すると、本発明の一実施形態による液晶表示装置１００は、ゲート駆動部１１０、ソース駆動部１２０、液晶表示パネル１３０、メモリ１４０、及び可撓性印刷回路基板１５０を含む。
ゲート駆動部１１０は、複数のゲート信号を液晶表示パネル１３０に出力する。
ソース駆動部１２０は、複数のデータ信号を液晶表示パネル１３０に出力する。
ソース駆動部１２０は、複数のデータ信号を液晶表示パネル１３０に出力する。
液晶表示パネル１３０は、第１基板１３２と第１基板１３２と向い合う第２基板１３４と、第１基板１３２と第２基板１３４との間に介在する液晶層（図示せず）を含む。
第１基板１３２は、表示部に対応する表示領域（ＤＡ）と、表示領域（ＤＡ）を囲む第１、第２、及び第３周辺領域（ＰＡ１、ＰＡ２、ＰＡ３）を含む。
第１基板１３２は、表示部に対応する表示領域（ＤＡ）と、表示領域（ＤＡ）を囲む第１、第２、及び第３周辺領域（ＰＡ１、ＰＡ２、ＰＡ３）を含む。
表示領域（ＤＡ）には、複数のゲートラインとゲートラインと交差する複数のデータラインが形成される。
互いに隣接するゲートラインと互いに隣接するデータラインは複数の画素部を定義する。各画素部は、非晶質シリコン薄膜トランジスタ（ａ−Ｓｉ ＴＦＴ）と、非晶質シリコン薄膜トランジスタと電気的に接続された液晶キャパシタ（ＣＬＣ）と、液晶キャパシタ（ＣＬＣ）と電気的に接続されたストレージキャパシタを含む。
表示領域（ＤＡ）は、メイン画面（ＭＳ）と、メイン画面（ＭＳ）の一部と重なった部分画面（ＰＳ）を含む。全体画面モード時、メイン画面（ＭＳ）は活性化し、表示領域（ＤＡ）全体をカバーする。部分画面モード時、部分画面（ＰＳ）は活性化し、部分画面（ＰＳ）を除いた残りの領域は不活性化する。
第１周辺領域（ＰＡ１）にはゲート駆動部１１０が形成され、ゲートラインにゲート信号を出力する。例えば、ゲート駆動部１１０は非晶質シリコン薄膜トランジスタ（ａ−Ｓｉ ＴＦＴ）を含む。
第２周辺領域（ＰＡ２）には、ソース駆動部１２０が配置される。ソース駆動部１２０はデータラインにソース信号を出力する。ソース駆動部１２０は第１基板１３２に集積されるかチップの形態に実装される。ソース駆動部１２０はｎ型非晶質シリコン薄膜トランジスタ（ｎ ＴＦＴ）とｐ型非晶質シリコン薄膜トランジスタ（ｐ ＴＦＴ）を含む。
第３周辺領域（ＰＡ３）にはメモリ１４０が配置される。メモリ１４０は、部分画面モード時、ソース駆動部１２０から供給されるデータ信号を保存し、保存されたデータ信号を部分画面（ＰＳ）に供給して部分画面を活性化する。メモリ１４０は、全体画面モード時、不活性化する。
可撓性印刷回路基板１５０は、液晶表示パネル１３０と電気的に接続され、外部から供給された画像信号及び各種駆動信号をソース駆動部１２０に伝達する。
図２は、図１に示した表示部の部分等価回路図である。
図１及び図２を参照すると、表示領域（ＤＡ）に対応する表示部は、複数のメインゲートライン（ＧＬＭ１、ＧＬＭ２、…、ＧＬＭｎ−２、ＧＬＭｎ−１、ＧＬＭｎ）、複数のメインデータライン（ＤＬＭ１、ＤＬＭ２、…、ＤＬＭｍ）、複数のメインスッチング素子（ＱＭ）、複数の液晶キャパシタ（ＣＬＣ）、複数の部分ゲートライン（ＧＬＰ１、ＧＬＰ２、…）、複数の部分データライン（ＤＬＰ１、ＤＬＰ２、…）、複数の部分スイッチング素子（ＱＰ）、及びブリッジライン（ＢＬ１、ＢＬ２）を含む。表示部は、液晶キャパシタ（ＣＬＣ）に電気的に接続されたストレージキャパシタ（図示せず）を更に含む。
図１及び図２を参照すると、表示領域（ＤＡ）に対応する表示部は、複数のメインゲートライン（ＧＬＭ１、ＧＬＭ２、…、ＧＬＭｎ−２、ＧＬＭｎ−１、ＧＬＭｎ）、複数のメインデータライン（ＤＬＭ１、ＤＬＭ２、…、ＤＬＭｍ）、複数のメインスッチング素子（ＱＭ）、複数の液晶キャパシタ（ＣＬＣ）、複数の部分ゲートライン（ＧＬＰ１、ＧＬＰ２、…）、複数の部分データライン（ＤＬＰ１、ＤＬＰ２、…）、複数の部分スイッチング素子（ＱＰ）、及びブリッジライン（ＢＬ１、ＢＬ２）を含む。表示部は、液晶キャパシタ（ＣＬＣ）に電気的に接続されたストレージキャパシタ（図示せず）を更に含む。
メインゲートライン（ＧＬＭ１、ＧＬＭ２、…、ＧＬＭｎ−２、ＧＬＭｎ−１、ＧＬＭｎ）は横方向に形成され、ゲート駆動部１１０から提供されるゲート信号をメインスイッチング素子（ＱＭ）に伝達する。
メインデータライン（ＤＬＭ１、ＤＬＭ２、…、ＤＬＭｍ）は、縦方向に形成され、ソース駆動部１２０から提供されるデータ信号をメインスッチング素子（ＱＭ）を経由して液晶キャパシタ（ＣＬＣ）に伝達する。
メインスイッチング素子（ＱＭ）は、互いに隣接するメインデータライン（ＤＬＭ１、ＤＬＭ２）の隣接する１つとメインゲートライン（ＬＧＭ１、ＧＬＭ２、…、ＧＬＭ−２、ＧＬＭｎ−１、ＧＬＭｎ）の隣接する１つに電気的に接続される。
液晶キャパシタ（ＣＬＣ）は一端がメインスイッチング素子（ＱＭ）に電気的に接続され、他端が共通電極電圧（ＶＣＯＭ）の供給を受ける。全体画面モード時、液晶キャパシタ（ＣＬＣ）は、メインデータライン（ＤＬＭ１、ＤＬＭ２）とメインスイッチング素子（ＱＭ）を経由したデータ信号を充電する。部分画面モード時、液晶キャパシタ（ＣＬＣ）は部分データライン（ＤＬＰ１、ＤＬＰ２、…）を通じて伝達されるデータ信号を充電する。
液晶キャパシタ（ＣＬＣ）は一端がメインスイッチング素子（ＱＭ）に電気的に接続され、他端が共通電極電圧（ＶＣＯＭ）の供給を受ける。全体画面モード時、液晶キャパシタ（ＣＬＣ）は、メインデータライン（ＤＬＭ１、ＤＬＭ２）とメインスイッチング素子（ＱＭ）を経由したデータ信号を充電する。部分画面モード時、液晶キャパシタ（ＣＬＣ）は部分データライン（ＤＬＰ１、ＤＬＰ２、…）を通じて伝達されるデータ信号を充電する。
部分ゲートライン（ＧＬＰ１、ＧＬＰ２）は、外部から提供される部分駆動信号を部分スイッチング素子（ＱＰ）に伝達する。部分駆動信号は、部分駆動オン信号（ＰＡＲＴＩＡＬ ＯＮ）及び部分駆動オフ信号（ＰＡＲＴＩＡＬ ＯＦＦ）を含む。部分データライン（ＤＬＰ１、ＤＬＰ２）は、メインスイッチング素子（ＱＭ）を通じて伝達されるデータ信号をメモリ１４０に具備される単位メモリセル１４２に伝達し、単位メモリセル１４２に保存されたデータ信号を液晶キャパシタ（ＣＬＣ）に提供する。
部分スイッチング素子（ＱＰ）は、互いに隣接する部分データライン（ＤＬＰ１、ＤＬＰ２、…）と互いに隣接する部分ゲートライン（ＧＬＰ１、ＧＬＰ２、…）によって定義される領域に形成される。
部分スイッチング素子（ＱＰ）は、部分駆動オン信号（ＰＡＲＴＩＡＬ ＯＮ）によってターンオンされ、メインスイッチング素子（ＱＭ）のターンオンによって、データ信号を部分データライン（ＤＬＰ１、ＤＬＰ２、…）を経由して単位メモリセル１４２に供給する。メインスイッチング素子（ＱＭ）がターンオフされると、部分スイッチング素子（ＱＰ）は、単位メモリセル１４２に保存されたデータ信号を液晶キャパシタ（ＣＬＣ）に供給する。
部分スイッチング素子（ＱＰ）は、部分駆動オン信号（ＰＡＲＴＩＡＬ ＯＮ）によってターンオンされ、メインスイッチング素子（ＱＭ）のターンオンによって、データ信号を部分データライン（ＤＬＰ１、ＤＬＰ２、…）を経由して単位メモリセル１４２に供給する。メインスイッチング素子（ＱＭ）がターンオフされると、部分スイッチング素子（ＱＰ）は、単位メモリセル１４２に保存されたデータ信号を液晶キャパシタ（ＣＬＣ）に供給する。
ブリッジライン（ＢＬ１、ＢＬ２）は互いに隣接する部分データライン（ＤＬＰ１、ＤＬＰ２）を電気的に接続する。これによって、少なくとも２つ以上の画素部（図２では（２×２）個の画素部）はグルーピングされ、１つの単位メモリセル１４２に電気的に接続される。
以上説明したように、メモリ１４０が液晶表示パネル１３０の表示領域（ＤＡ）を囲む第３周辺領域（ＰＡ３）に配置される。表示領域（ＤＡ）にはメイン画面（ＭＳ）とメイン画面（ＭＳ）の一部と重なった部分画面（ＰＳ）が定義される。
図３は、部分画面モードを説明するための概念図である。
図２及び図３を参照すると、部分画面モード時、メイン画面（ＭＳ）に形成されたメインスイッチング素子（ＱＭ）は部分画面に対応するデータをメモリに書き込むために周期的に活性化させ、そして部分画面（ＰＳ）に形成された部分スイッチング素子（ＱＰ）が活性化される。それにより、メモリ１４０に書き込まれたデータ信号は、部分スイッチング素子（ＱＰ）に電気的に接続された液晶キャパシタ（ＣＬＣ）にホールドされるので、アイコン表示のような部分表示動作が行われる。
図２及び図３を参照すると、部分画面モード時、メイン画面（ＭＳ）に形成されたメインスイッチング素子（ＱＭ）は部分画面に対応するデータをメモリに書き込むために周期的に活性化させ、そして部分画面（ＰＳ）に形成された部分スイッチング素子（ＱＰ）が活性化される。それにより、メモリ１４０に書き込まれたデータ信号は、部分スイッチング素子（ＱＰ）に電気的に接続された液晶キャパシタ（ＣＬＣ）にホールドされるので、アイコン表示のような部分表示動作が行われる。
図４は、全体画面モードを説明するための概念図である。
図２及び図４を参照すると、全体画面モードで、メモリ１４０は不活性化させる。しかし、ゲート駆動部１１０とソース駆動部１２０を活性化させるので、ソース駆動部１２０で出力されるデータ信号はメイン画面（ＭＳ）に対応する液晶キャパシタ（ＣＬＣ）と部分画面（ＰＳ）に対応する液晶キャパシタ（ＣＬＣ）に提供されて画像が表示される。
図２及び図４を参照すると、全体画面モードで、メモリ１４０は不活性化させる。しかし、ゲート駆動部１１０とソース駆動部１２０を活性化させるので、ソース駆動部１２０で出力されるデータ信号はメイン画面（ＭＳ）に対応する液晶キャパシタ（ＣＬＣ）と部分画面（ＰＳ）に対応する液晶キャパシタ（ＣＬＣ）に提供されて画像が表示される。
図５は、本発明の一実施形態によるデータ信号の書き込み動作を説明するための概略回路図である。図６は本発明の一実施形態によるデータ信号のホールド動作を説明するための概略回路図である。
図２及び図５を参照すると、部分画面モード時、ソース駆動部１２０から出力されるデータ信号はゲート駆動部１１０で出力されるゲート信号に応答して画素領域の対応する液晶キャパシタ（ＣＬＣ）に充電される。
ここで、外部からの部分駆動オン信号（ＰＡＲＴＩＡＬ ＯＮ）が印加されることによって、部分スイッチング素子（ＱＰ）はターンオンされ、ソース駆動部１２０で出力されるデータ信号は単位メモリセル１４２に書き込まれる。
図２及び図６を参照すると、単位メモリセル１４２にデータ信号が書き込まれると、画像信号が変わらない期間、ゲート駆動部１１０とソース駆動部１２０は駆動せず、単位メモリセル１４２が直接液晶表示パネル１３０を駆動する。
一方、全体画面モード時、正常駆動のようにゲート駆動部１１０とソース駆動部１２０とが液晶表示パネル１３０を駆動し、メイン画面（ＭＳ）と部分画面（ＰＳ）と両方とも表示領域に活用する。このとき、部分画面に対応して形成された部分ゲートラインに部分駆動オフ信号（ＰＡＲＴＩＡＬ ＯＦＦ）が印加されると、正常的な液晶表示パネル１３０と同一の画素構造を有する。したがって、全体画面モードが可能である。
図７は、ソース駆動部の複数の出力チャンネルと単位メモリセルに対応するデータ信号の書き込み動作を説明するための概略回路図である。
図７を参照すると、一つの単位メモリセル１４２と複数の画素部とが電気的に接続されている。
図７を参照すると、一つの単位メモリセル１４２と複数の画素部とが電気的に接続されている。
ソース駆動部１２０は複数の出力チャンネル（ＣＨ１〜ＣＨ９）（１２１、１２２、１２３、…、１２９）を含む。部分画面モード時、出力チャンネル（１２１〜１２９）から出力されるデータ信号はゲート駆動部１１０から出力されるゲート信号に応答して画素領域のそれぞれに対応する液晶キャパシタ（ＣＬＣ）に充電される。
ここで、外部からの部分駆動オン信号（ＰＡＲＴＩＡＬ ＯＮ）が印加されることによって、画素領域のそれぞれに対応する部分スイッチング素子（ＱＰ）はターンオンされ、ソース駆動部１２０で出力されるデータ信号は単位メモリセル１４２に書き込まれる。
図８は、単位メモリセルの等価回路図である。図９は、単位メモリセルの動作を説明するための波形図である。
図８を参照すると、単位メモリセル１４２は、第１スイッチ１４３、第２スイッチ１４４、及び第１及び第２スイッチ（１４３、１４４）に電気的に接続されたＳＲＡＭセル１４５を含む。また、第１及び第２スイッチ（１４３、１４４）それぞれはトランスミッションゲートを含む。
第１スイッチ１４３の一端は、部分データラインに電気的に接続され、他端はＳＲＡＭセル１４５の一端に電気的に接続され、外部から供給される第１反転信号（ＩＮＶ）及び第２反転信号（ＩＮＶ＿Ｂ）に応答して後述のようなデータ信号の書き込みまたはデータ信号の出力のためのスッチング動作を行う。
第２スイッチ１４４の一端は、第１スイッチ１４３の一端と共通され、部分データラインに電気的に接続され、他端はＳＲＡＭセル１４５の他端に電気的に接続され、外部から供給される第１反転信号（ＩＮＶ）及び第２反転信号（ＩＮＶ＿Ｂ）に応答して後述のようなデータ信号の書き込みまたはデータ信号の出力のためのスイッチング動作を行う。
データ信号の書き込みのために、第１及び第２スイッチ（１４３、１４４）は、ＳＲＡＭセル１４５にデータ信号を書き込むためのスイッチング動作を交互に行う。
具体的には、“ハイ”レベルの第１反転信号（ＩＮＶ）と“ロー”レベルの第２反転信号（ＩＮＶ＿Ｂ）が第１スイッチ１４３に入力されると、第１スイッチ１４３はターンオンされソース駆動部１２０から提供されるデータ信号はＳＲＡＭセル１４５に書き込まれる。一方、第２スイッチ１４４に“ハイ”レベルの第２反転信号（ＩＮＶ＿Ｂ）と“ロー”レベルの第１反転信号（ＩＮＶ）が入力されると、第２スイッチ１４４はターンオンされ、ソース駆動部１２０から供給されるデータ信号はＳＲＡＭセル１４５に書き込まれる。
データ信号の出力のために、第１及び第２スイッチ（１４３、１４４）はＳＲＡＭセル１４５に保存されたデータ信号を出力するためのスイッチング動作を交互に行う。
具体的には、第１スイッチ１４３に“ハイ”レベルの第１反転信号（ＩＮＶ）と“ロー”レベルの第２反転信号（ＩＮＶ＿Ｂ）が入力されると、第１スイッチ１４３はターンオンされ、ＳＲＡＭセル１４５に書き込まれたデータ信号はソース駆動部１２０に出力される。一方、第２スイッチ１４４に“ハイ”レベルの第２反転信号（ＩＮＶ＿Ｂ）と“ロー”レベルの第１反転信号（ＩＮＶ）が入力されると、第２スイッチ１４４はターンオンされ、ＳＲＡＭセル１４５に書き込まれたデータ信号はソース駆動部１２０に出力される。
これによって、液晶表示パネル１３０の部分画面に対してもライン反転が達成される。
ＳＲＡＭセル１４５は、第１インバータ１４６及び第１インバータ１４６とループ接続された第２インバータ１４７を含む。第１インバータ１４６の入力端は第１スイッチ１４３に接続され、出力端は第２スイッチ１４４に接続される。第２インバータ１４７の入力端は第２スイッチ１４４に接続され、出力端は第１スイッチ１４３に接続される。
ＳＲＡＭセル１４５は、第１インバータ１４６及び第１インバータ１４６とループ接続された第２インバータ１４７を含む。第１インバータ１４６の入力端は第１スイッチ１４３に接続され、出力端は第２スイッチ１４４に接続される。第２インバータ１４７の入力端は第２スイッチ１４４に接続され、出力端は第１スイッチ１４３に接続される。
ＳＲＡＭセル１４５は、第１及び第２スイッチ（１４３、１４４）のスイッチング動作に基づいて設定される経路と部分データラインを経由してソース駆動部１２０から出力されるデータ信号を保存する。また、ＳＲＡＭセル１４５は、第１及び第２スイッチ（１４３、１４４）のスイッチング動作に基づいて設定された経路を通じて部分データライン及び部分スイッチング素子（ＱＰ）を経由して液晶キャパシタ（ＣＬＣ）にデータ信号を供給する。
図９を参照すると、水平同期信号（ＨＳＹＮＣ）が活性化し、第１反転信号（ＩＮＶ）が“ロー”レベルから“ハイ”レベルに遷移することによって、共通電圧（ＶＣＯＭ）と対比して負極性を有するデータ信号が単位メモリセル１４２から出力される。
具体的には、第１スイッチ１４３の非反転制御端に“ハイ”レベルの第１反転信号（ＩＮＶ）が印加され、反転制御端に“ロー”レベルの第２反転信号（ＩＮＶ＿Ｂ）が印加されると、第１スイッチ１４３はターンオンされる。したがって、第２インバータ１４７と第１インバータ１４６との間に保存された信号は第１スイッチ１４３を経由して画素群に形成された液晶キャパシタに出力される。ここで、第２スイッチ１４４の非反転制御端に“ロー”レベルの第２反転信号（ＩＮＶ＿Ｂ）が印加され、反転制御端に“ハイ”レベルの第１反転信号（ＩＮＶ）が印加されるので、第２スイッチ１４４はターンオフされる。
第１スイッチ１４３を経由して負極性のデータ信号が液晶キャパシタに出力されるホールド区間のうち、液晶キャパシタに電気的に接続されたデータラインを通じて新しいデータ信号が印加されると、新しいデータ信号は、第１スイッチ１４３を経由してＳＲＡＭセル１４５に書き込まれる。なぜなら、新しいデータ信号に対応する電流はＳＲＡＭセル１４５から出力されるデータ信号に対応する電流より大きいので、新しい信号はＳＲＡＭセル１４５に書き込むことができる。
一方、水平同期信号（ＨＳＹＮＣ）がもう一度活性化して、第１反転信号（ＩＮＶ）は“ハイ”レベルから“ロー”レベルに遷移することによって、共通電圧（ＶＣＯＭ）と対比して正極性を有するデータ信号が単位メモリセル１４２から出力される。
具体的には、第２スイッチ１４４の非反転制御端に“ハイ”レベルの第２反転信号（ＩＮＶ＿Ｂ）が印加され、反転制御端に“ロー”レベルの第１反転信号（ＩＮＶ）が印加されると、第２スイッチ１４４はターンオンされる。したがって、第１インバータ１４６と第２インバータ１４７との間に保存された信号は第２スイッチ１４４を経由して画素群に形成された液晶キャパシタに出力される。ここで、第１スイッチ１４３の非反転制御端に“ロー”レベルの第１反転信号（ＩＮＶ）が印加され、反転制御端に“ハイ”レベルの第２反転信号（ＩＮＶ＿Ｂ）が印加されるので、第１スイッチ１４３はターンオフされる。
第２スイッチ１４４を経由して正極性のデータ信号が液晶キャパシタに出力されるホールド区間のうち、液晶キャパシタに電気的に接続されたデータラインを通じて新しいデータ信号が印加されると、新しいデータ信号は第２スイッチ１４４を経由してＳＲＡＭセル１４５に書き込まれる。なぜなら、新しいデータ信号に対応する電流はＳＲＡＭセル１４５で出力されるデータ信号に対応する電流より大きいので、新しいデータ信号はＳＲＡＭセル１４５に書き込むことができる。
図１０及び図１１は、図１に示した部分画面に対応する液晶表示パネルを説明するための部分等価回路図である。
図１、図１０、及び図１１を参照すると、部分画面に対応する液晶表示パネル１３０において、マトリクス形状に配列された複数の部分スイッチング素子（ＱＰ）は、所定の数でグルーピングされ、グルーピングされた部分スイッチング素子（ＱＰ）は電気的に接続される。本実施形態では、グルーピングされた部分スイッチング素子（ＱＰ）は（３×３）個である。グルーピングされた部分スイッチング素子は画素群を定義する。
図１、図１０、及び図１１を参照すると、部分画面に対応する液晶表示パネル１３０において、マトリクス形状に配列された複数の部分スイッチング素子（ＱＰ）は、所定の数でグルーピングされ、グルーピングされた部分スイッチング素子（ＱＰ）は電気的に接続される。本実施形態では、グルーピングされた部分スイッチング素子（ＱＰ）は（３×３）個である。グルーピングされた部分スイッチング素子は画素群を定義する。
図１０及び図１１で、第１〜第３メインゲートライン（Ｇ１１、Ｇ１２、Ｇ１３）と第１〜第３メインデータライン（Ｓ１１，Ｓ１２、Ｓ１３）によって定義される９個のピクセル（Ｐ１１、Ｐ１２、Ｐ１３、Ｐ１４、Ｐ１５、Ｐ１６、Ｐ１７、Ｐ１８、Ｐ１９）は第１画素群を定義する。第１〜第３メインゲートライン（Ｇ１１、Ｇ１２、Ｇ１３）と第４〜第６メインデータライン（Ｓ２１、Ｓ２２、Ｓ２３）によって定義される９個のピクセル（Ｐ２１、Ｐ２２、Ｐ２３、Ｐ２４、Ｐ２５、Ｐ２６、Ｐ２７、Ｐ２８、Ｐ２９）は第２画素群を定義する。第１画素群と第２画素群とはメインゲートラインの方向に隣接するように配置される。
第４〜第６メインゲートライン（Ｇ２１、Ｇ２２、Ｇ２３）と第１〜第３メインデータライン（Ｓ１１、Ｓ１２、Ｓ１３）によって定義される９個のピクセル（Ｐ４１、Ｐ４２、Ｐ４３、Ｐ４４、Ｐ４５、Ｐ４６、Ｐ４７、Ｐ４８、Ｐ４９）は第３画素群を定義する。第４〜第６メインゲートライン（Ｇ２１、Ｇ２２、Ｇ２３）と第４〜第６メインデータライン（Ｓ２１、Ｓ２２、Ｓ２３）によって定義される９つのピクセル（Ｐ５１、Ｐ５２、Ｐ５３、Ｐ５４、Ｐ５５、Ｐ５６、Ｐ５７、Ｐ５８、Ｐ５９）は第４画素群を定義する。第３画素群と第４画素群はメインゲートライン方向に隣接するように配置される。
ブリッジライン（ＢＬ）は、部分ゲート（ＧＬＰ）と平行に形成され、互いに隣接する部分データライン（ＤＬＰ）を電気的に接続する。ブリッジライン（ＢＬ）は、ロー（ｒｏｗ）方向に配列された部分スッチング素子（ＱＰ）を電気的に接続する。
図１２及び図１３は、図１０及び図１１に示した部分画面モードの動作の一例を説明するための波形図である。特に、ライン反転方式による部分画面モードの動作を説明する。
図１０〜図１３を参照すると、第１〜第３メインゲートライン（Ｇ１１、Ｇ１２、Ｇ１３）のいずれがオンされる区間は「Ａ」区間に定義し、第４〜第６メインゲートライン（Ｇ２１、Ｇ２２、Ｇ２３）のいずれがオンされる区間は「Ｂ」区間に定義する。
「Ａ」区間期間、ソース駆動部１２０は、第１、第２、及び第３メインデータライン（Ｓ１１、Ｓ１２、Ｓ１３）のそれぞれに共通電圧（ＶＣＯＭ）と対比して正極性の第１データ信号を提供する。
「Ｂ」区間のうち、ソース駆動部１２０は、第４、第５、及び第６メインデータライン（Ｓ２１、Ｓ２２、Ｓ２３）それぞれに共通電圧（ＶＣＯＭ）と対比して正極性の第２データ信号を提供する。本実施形態で、第１データ信号のレベルは第２データ信号のレベルより大きい。例えば、第１データ信号は６Ｖであり、第２データ信号は４Ｖである。
本実施形態で、共通電圧（ＶＣＯＭ）は、「Ａ」区間期間、相対的に低いレベルを有し、「Ｂ」区間期間、相対的に高いレベルを有する。例えば、相対的に低いレベルの共通電圧（ＶＣＯＭ）は３Ｖであり、相対的に高いレベルの共通電圧（ＶＣＯＭ）は７Ｖである。
「Ａ」区間の間、第１〜第３データライン（Ｓ１１、Ｓ１２、Ｓ１３）に印加される第１データ信号は第１画素群（Ｐ１１〜Ｐ１９）に印加され、第４〜第６データライン（Ｓ２１、Ｓ２２、Ｓ２３）に印加される第２データ信号は第２画素群（Ｐ２１〜Ｐ２９）に印加される。
ここで、共通電圧（ＶＣＯＭ）は相対的に低いレベルを有するので、第１画素群（Ｐ１１〜Ｐ１９）に充電されるデータ信号の極性は共通電圧（ＶＣＯＭと対比して正極性を有する。例えば、共通電圧（ＶＣＯＭ）が３Ｖであり、第１画素群（Ｐ１１〜Ｐ１９）に充電されるデータ信号は６Ｖであるので、第１画素群（Ｐ１１〜Ｐ１９）に充電されるデータ信号は共通電圧（ＶＣＯＭ）と対比して正極性を有する。
また、第２画素群（Ｐ２１〜Ｐ２９）に充電されるデータ信号の極性は共通電圧（ＶＣＯＭ）と対比して正極性を有する。例えば、共通電圧（ＶＣＯＭ）が３Ｖであり、第２画素群（Ｐ２１〜Ｐ２９）に充電されるデータ信号が４Ｖであるので、第２画素群（Ｐ２１〜Ｐ２９）に充電されるデータ信号は共通電圧（ＶＣＯＭ）と対比して正極性を有する。
「Ｂ」区間期間、第１〜第３データライン（Ｓ１１、Ｓ１２、Ｓ１３）に印加される第１データ信号は第３画素群（Ｐ４１〜Ｐ４９）に印加され、第４〜第６データライン（Ｓ２１、Ｓ２２、Ｓ２３）に印加される第２データ信号は第４画素群（Ｐ５１〜Ｐ５９）に印加される。
ここで、共通電圧（ＶＣＯＭ）は相対的に高いレベルを有するので、第３画素群（Ｐ４１〜Ｐ４９）に充電されるデータ信号の極性は共通電圧（ＶＣＯＭ）と対比して負極性を有する。例えば、共通電圧が７Ｖであり、第３画素群（Ｐ４１〜Ｐ４９）に充電されるデータ信号は６Ｖであるので、第３画素群（Ｐ４１〜Ｐ４９）に充電されるデータ信号は共通電圧（ＶＣＯＭ）と対比して負極性を有する。
また、第４画素群（Ｐ５１〜Ｐ５９）に充電されるデータ信号の極性は共通電圧（ＶＣＯＭ）と対比して負極性を有する。例えば、共通電圧（ＶＣＯＭ）が７Ｖであり、第４画素群（Ｐ５１〜Ｐ５９）に充電されるデータ信号が４Ｖであるので、第４画素群（Ｐ５１〜Ｐ５９）に充電されるデータ信号は共通電圧（ＶＣＯＭ）と対比して負極性を有する。
尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
１００ 液晶表示装置
１１０ ゲート駆動部
１２０ ソース駆動部
１３０ 液晶表示パネル
１３２ 第１基板
１３４ 第２基板
１４０ メモリ
１４２ 単位メモリセル
１４３ 第１スイッチ
１４４ 第２スイッチ
１４５ ＳＲＡＭセル
１４６ 第１インバータ
１４７ 第２インバータ
１５０ 可撓性印刷回路基板
１１０ ゲート駆動部
１２０ ソース駆動部
１３０ 液晶表示パネル
１３２ 第１基板
１３４ 第２基板
１４０ メモリ
１４２ 単位メモリセル
１４３ 第１スイッチ
１４４ 第２スイッチ
１４５ ＳＲＡＭセル
１４６ 第１インバータ
１４７ 第２インバータ
１５０ 可撓性印刷回路基板
Claims (20)
- 複数のゲートラインと、
複数のメインデータラインと、
前記メインデータライン及び前記ゲートラインと電気的に接続されるメインスイッチング素子と、
前記メインスイッチング素子に電気的に接続される複数の液晶キャパシタと、
外部から提供される部分駆動信号を伝達する複数の部分ゲートラインと、
データ信号を伝達する複数の部分データラインと、
前記部分駆動信号に応答してターンオンし、前記メインスイッチング素子のターンオンによって、前記データ信号を前記部分データラインを経由してメモリに供給し、該メモリに保存された前記データ信号を前記液晶キャパシタに供給する部分スイッチング素子とを有することを特徴とする液晶表示パネル。 - 前記ゲートラインと前記メインデータラインは表示部を定義し、
前記表示部は、メイン画面と、該メイン画面の一部と重なった部分画面とを含むことを特徴とする請求項１に記載の液晶表示パネル。 - 前記部分ゲートラインは、前記部分画面に対応して形成されることを特徴とする請求項２に記載の液晶表示パネル。
- 前記部分ゲートラインは、前記部分画面に対応して形成されたすべての部分スイッチング素子と電気的に接続されることを特徴とする請求項３に記載の液晶表示パネル。
- 前記部分画面に対応して形成された部分データラインは、隣接する部分データラインと共通接続されることを特徴とする請求項２に記載の液晶表示パネル。
- 表示領域の周辺領域に配置されるメモリと、
前記表示領域に形成されて全体画面モード時に活性化し、部分画面モード時に不活性化するメイン画面と、該メイン画面の一部と重なって全体画面モード時に活性化され、部分画面モード時に前記メモリの制御に応答して活性化する部分画面を含む表示部とを有することを特徴とする液晶表示パネル。 - 前記表示部は、複数のゲートラインと、
前記ゲートラインと交差して、複数の画素領域を定義する複数のデータラインと、
前記部分画面に対応する領域に形成され、前記部分画面を定義する複数の部分ゲートラインとを含むことを特徴とする請求項６に記載の液晶表示パネル。 - 前記表示部は、前記部分ゲートラインと交差する複数の部分データラインを更に含み、前記メモリは複数のメモリセルを含み、
前記メモリセルのそれぞれは、少なくとも２つ以上の部分データラインと電気的に接続されることを特徴とする請求項７に記載の液晶表示パネル。 - 前記メモリセルのそれぞれは、ＳＲＡＭ（ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）セルと、
前記部分データラインの１つと前記ＳＲＡＭセルとの間を電気的に接続する第１スイッチと、
前記第１スイッチと一端を共通し、部分データラインの他の１つと前記ＳＲＡＭセルとの間を電気的に接続する第２スイッチとを含むことを特徴とする請求項８に記載の液晶表示パネル。 - 前記第１及び第２スイッチそれぞれは、トランスミッションゲートを含み、前記第１及び第２スイッチのそれぞれは、外部から供給される第１反転信号と、該第１反転信号と逆位相である第２反転信号に応答して交互にターンオンされ、前記ＳＲＡＭセルにデータ信号が書き込まれるように制御することを特徴とする請求項９に記載の液晶表示パネル。
- 前記第１及び第２スイッチのそれぞれは、外部から供給される第１反転信号と、前記第１反転信号と逆位相である第２反転信号に応答して交互にターンオンされ、前記ＳＲＡＭセルからデータ信号が読み出されるように制御することを特徴とする請求項９に記載の液晶表示パネル。
- 前記部分画面は、所定数の部分ゲートラインと第１メモリセルに電気的に接続される第１画素群と、
前記第１画素群に隣接して配置され、前記第１画素群に接続された部分ゲートラインのグループと第２メモリセルに電気的に接続される第２画素群と、
前記第１群画素に隣接して配置され、前記第１画素群に接続された部分ゲートラインのグループとは異なる他の部分ゲートラインのグループと第３メモリセルに電気的に接続される第３画素群と、
前記第３画素群に隣接して配置され、前記第３画素群に接続された部分ゲートラインのグループと第４メモリセルに電気的に接続される第４画素群とを含み、
前記第１及び第３画素群は、共通電圧に対比して互いに異なる極性のデータ信号を充電することを特徴とする請求項８に記載の液晶表示パネル。 - 前記第２画素群は、前記第１画素群と同一の極性のデータ信号を充電し、前記第４画素群は前記第３画素群と同一の極性のデータ信号を充電することを特徴とする請求項１２に記載の液晶表示パネル。
- 複数のゲート信号を出力するゲート駆動部と、
複数のデータ信号を出力するソース駆動部と、
メイン画面と、前記メイン画面の一部と重なった部分画面とを含む表示部が構成される液晶表示パネルと、
前記表示部を囲む周辺領域に配置され、全体画面モード時に不活性化し、部分画面モード時に前記データ信号を保存し、保存されたデータ信号を前記部分画面に供給して前記部分画面を活性化させるメモリとを有することを特徴とする液晶表示装置。 - 前記メモリは、ＳＲＡＭ（ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）を含むことを特徴とする請求項１４に記載の液晶表示装置。
- 前記表示部は、液晶キャパシタと、
前記ゲート信号に応答して前記データ信号を前記液晶キャパシタに供給するメインスッチング素子と、
外部から提供される部分駆動信号に応答して前記メインスイッチング素子を経由して前記データ信号を前記メモリに保存し、前記保存されたデータ信号を前記液晶キャパシタに供給する部分スイッチング素子とを含むことを特徴とする請求項１４に記載の液晶表示装置。 - 前記表示部は、前記ソース駆動部と前記メインスイッチング素子とを電気的に接続するメインデータラインと、
前記ゲート駆動部と、前記メインスイッチング素子とを電気的に接続するメインゲートラインと、
前記メモリと前記部分スッチング素子とを電気的に接続する部分データラインと、
前記部分ゲート信号を前記部分スイッチング素子に伝達する部分ゲートラインとを更に含むことを特徴とする請求項１６に記載の液晶表示装置。 - 前記メモリは、複数のメモリセルを含み、
前記メモリセルのそれぞれは、前記部分データラインと電気的に接続され、少なくとも２本以上の部分データラインと電気的に接続されることを特徴とする請求項１７に記載の液晶表示装置。 - 前記部分データラインは、前記メインスイッチング素子と前記部分スイッチング素子を経由して前記データ信号を前記メモリセルに供給し、
前記メモリセルに保存された前記データ信号を前記部分スイッチング素子を経由して前記液晶キャパシタに供給することを特徴とする請求項１８に記載の液晶表示装置。 - 前記部分ゲートラインは、前記部分画面に対応して形成されることを特徴とする請求項１７に記載の液晶表示装置。
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