JP2008186890A - 半導体装置 - Google Patents

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Abstract

【課題】一対の放熱板の間に半導体素子を挟み込み、これらをモールド樹脂で封止してなる両面放熱型の半導体装置において、両放熱板の間にてモールド樹脂にボイドが発生するのを極力防止する。
【解決手段】互いの内面3a、4aにて対向する第1の放熱板3と第2の放熱板4との間に、半導体素子1、2を挟み込み、これら両放熱板3、4および半導体素子1、2を包み込むようにモールド樹脂7で封止するとともに、両放熱板3、4の外面3b、4bをモールド樹脂7から露出させてなる半導体装置100において、第1の放熱板3および第2の放熱板4のそれぞれに、内面3a、4aから外面3b、4bまで貫通する貫通穴11を設けている。
【選択図】図2

Description

本発明は、一対の放熱板の間に半導体素子を挟み込み、これらをモールド樹脂で封止してなる両面放熱型の半導体装置に関する。
従来より、この種の半導体装置としては、互いの内面にて対向する第1の放熱板と第2の放熱板との間に、半導体素子を挟み込み、これら両放熱板および半導体素子を、成形金型に投入してモールド樹脂で包み込むように封止してなるものが提案されている(たとえば、特許文献1参照)。
そして、このような半導体装置においては、第1の放熱板および第2の放熱板のそれぞれにおける内面とは反対側の面である外面が、モールド樹脂から露出しており、それによって、半導体素子からの熱は、第1の放熱板と第2の放熱板から放熱されるようになっている。つまり、半導体素子の表裏両面からの放熱を可能としており、いわゆる両面放熱型の半導体装置となっている。
ここで、従来では、放熱板に接合された半導体素子をモールド樹脂で封止する工程において、樹脂注入時の空気の巻きこみを防ぐため、樹脂の成形条件を調節したり、成形金型において樹脂を注入するゲート位置を調整する手法や、成形金型にエアベントを設けて空気を抜けやすくする手法が、一般に行われている。
特開2005−136018号公報
しかしながら、上記特許文献1に記載されているような2枚の放熱板に半導体素子が挟まれた構造の半導体装置においては、樹脂注入時の空気の巻きこみによって、両放熱板の間のモールド樹脂にボイドが発生しやすい。特に、両放熱板の間に、半導体素子が2素子以上実装されるような構造では、これら2素子の間にて空気が抜け切れず、ボイドとして残りやすい。
また、大型のモールドパッケージ(たとえば50mm×40mm×6mm程度以上)では、樹脂の硬化時間を考慮して、早く注入を行う必要があるため、樹脂を注入するゲートを複数設ける場合がある。しかし、この場合、樹脂が合流するところで空気が閉じ込められてしまい、最終的にボイドとなるという問題がある。
本発明は、上記問題に鑑みてなされたものであり、一対の放熱板の間に半導体素子を挟み込み、これらをモールド樹脂で封止してなる両面放熱型の半導体装置において、両放熱板の間にてモールド樹脂にボイドが発生するのを極力防止することを目的とする。
上記目的を達成するため、本発明は、両放熱板(3、4)が対向している部位において両放熱板(3、4)の少なくとも一方の放熱板に、当該少なくとも一方の放熱板の内面(3a、4a)から外面(3b、4b)まで貫通する貫通穴(11)を設けたことを特徴とする。
それによれば、樹脂封止時において、両放熱板(3、4)の間に入り込む樹脂の中に、空気が入り込んでも、両放熱板(3、4)の間から貫通穴(11)を介して当該空気を排出できるため、両放熱板(3、4)の間にてモールド樹脂(7)にボイドが発生するのを極力防止することができる。また、貫通穴(11)にモールド樹脂(7)が食い込むことにより放熱板(3、4)とモールド樹脂(7)との密着強度を向上させることが可能となる。
ここで、貫通穴(11)は、両放熱板(3、4)が対向する部位において、両放熱板(3、4)のいずれか一方の放熱板にのみに設けられていてもよいし(後述の図9参照)、両方に設けられていてもよい(後述の図2、図5、図7、図8等参照)。
また、両放熱板(3、4)の両方に貫通穴(11)を設けた場合、樹脂封止時に両放熱板(3、4)の間から樹脂中の空気をスムーズに排出するという点を考慮すれば、第1の放熱板(3)に設けられた貫通穴(11)と、第2の放熱板(4)に設けられた貫通穴(11)とは、同じ位置にあること(後述の図2等参照)が好ましい。
また、半導体素子(1、2)を、第1の放熱板(3)と第2の放熱板(4)との間に複数個挟み、貫通穴(11)を、これら複数個の半導体素子(1、2)において隣り合う半導体素子(1、2)の間に位置するように設けてもよい(後述の図2等参照)。
複数個の半導体素子(1、2)が存在する場合、隣り合う半導体素子(1、2)間ではボイドが発生しやすいが、当該半導体素子(1、2)間に貫通穴(11)を設ければ、この半導体素子(1、2)間にて樹脂中の空気を排出しやすくなる。
また、貫通穴(11)としては、当該貫通穴(11)が設けられている放熱板(3、4)の内面(3a、4a)から外面(3b、4b)に向かって拡がるテーパ形状をなすものや(後述の図5参照)、放熱板(3、4)の内面(3a、4a)と外面(3b、4b)との間に位置する中間部が絞られた鼓形状をなすもの(後述の図7参照)にできる。
モールド樹脂(7)と放熱板(3、4)との密着性を考慮すれば、貫通穴(11)をこれらのテーパ形状や鼓形状とすることが好ましい。
なお、特許請求の範囲およびこの欄で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示す一例である。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、説明の簡略化を図るべく、図中、同一符号を付してある。
(第1実施形態)
図1は、本発明の第1実施形態に係る半導体装置100の概略平面構成を示す図であり、図2は、図1中のA−A線に沿った概略断面図である。この半導体装置100は、たとえば自動車などの車両に搭載され、車両用電子装置を駆動するための装置として適用されるものである。
図1、図2に示されるように、本半導体装置100は、平面的に配置された2個の半導体素子1、2を備える。たとえば、第1の半導体素子1はIGBT(絶縁ゲート型バイポーラトランジスタ)1であり、第2の半導体素子2は、FWD(フライホイールダイオード)2である。
そして、これら両半導体素子1、2の両面は、半導体素子1、2の電極および放熱部材として機能する一対の放熱板3、4にて挟まれている。これら放熱板3、4は、一般的なリードフレーム材料などよりなるもので、たとえば、銅合金にニッケルメッキを施した板材により構成されている。
ここで、一対の放熱板3、4は、互いの内面3a、4aにて対向するように配置されているが、図2において、一対の放熱板3、4のうち上側に位置する放熱板3を、第1の放熱板3とし、下側に位置する放熱板4を、第2の放熱板4とする。また、各放熱板3、4において、内面3a、4aとは反対側の面である外面3b、4bは放熱面として構成されている。
ここでは、両放熱板3、4は平面略矩形の板であるが、第1の放熱板3は、第2の放熱板4よりも一回り大きな平面サイズを有するものであり、第1の放熱板3の周辺部が第2の放熱板4の端部からはみ出している。
そして、図2に示されるように、第1の放熱板3と第2の放熱板4とが重なり合って両内面3a、4a同士が正対している領域R1が、両放熱板3、4が対向している部位R1であり、第1の放熱板3の周辺部が第2の放熱板4の端部からはみ出している領域R2が、両放熱板3、4が対向していない部位R2である。
そして、両半導体素子1、2は、これら両放熱板3、4の内面の間に挟まれており、両半導体素子1、2の一面と第1の放熱板3の内面3aとの間は、はんだ5によって電気的・熱的に接続されている。また、両半導体素子1、2の他面と第2の放熱板4との間には、ブロック体6が介在している。
このブロック体6は、電気導電性、熱伝導性に優れた矩形ブロック状のもので、通常銅からなるが、モリブデンなどを用いてもよい。そして、各半導体素子1、2とブロック体6との間、および、ブロック体6と第2の放熱板4の内面との間は、それぞれ、はんだ5によって電気的・熱的に接続されている。
ここで、上記の各部を接続するはんだ5は、一般的な半導体装置の分野にて採用されるはんだ材料とすることができ、たとえば、すず−銅合金系はんだなどの鉛フリーはんだを採用することができる。
そして、図1、図2に示されるように、本実施形態の半導体装置100においては、一対の放熱板3、4およびこれに挟み込まれた半導体素子1、2、ブロック体6が、モールド樹脂7にて封止されている。このモールド樹脂7はエポキシ樹脂などの通常のモールド材料よりなり、成形金型を用いた樹脂成形によって作製されたものである。
また、図1に示されるように、一対の放熱板3、4のそれぞれにおいて外面3b、4bが、モールド樹脂7から露出している。これにより、本半導体装置100は、第1および第2の半導体素子1、2の両面のそれぞれにて、第1の放熱板3、第2の放熱板4を介した放熱が行われる両面放熱型の構成となっている。
また、一対の放熱板3、4は、はんだ5やブロック体6を介して、両半導体素子1、2の各面の図示しない電極に電気的に接続されている。たとえば、第1の放熱板3、第2の放熱板4は、それぞれ、第1の半導体素子1としてのIGBT1のコレクタ側の電極および第2の半導体素子2としてのFWD2のカソード側の電極、IGBTのエミッタ側の電極およびFWDのアノード側の電極となるものである。
そして、図示しない端子が、第1の放熱板3および第2の放熱板4のそれぞれと一体に形成されており、各放熱板3、4はこの端子を介して外部と電気的に接続できるようになっている。
また、図示しないが、モールド樹脂7の内部にてIGBT1の周囲には、放熱板3、4とは別体のリードフレームからなる制御端子が設けられている。この制御端子は、IGBT1のゲート端子や各種の検査用端子などとして構成されるものであり、モールド樹脂7内において、図示しないボンディングワイヤを介して、IGBT1と電気的に接続されている。
このような構成において、第2の放熱板4と半導体素子1、2との間に介在するブロック体6は、このIGBT1と上記制御端子とのワイヤボンディングを行うにあたって、上記ワイヤの高さを維持するために、IGBT1のワイヤボンディング面と第2の放熱板4との間の高さを確保している。
また、図2に示されるように、第2の放熱板4の内面4aのうちはんだ5が設置される領域の外周には、このはんだ5の広がりを防止するための溝であるはんだ溝10が設けられている。このはんだ溝10は、それぞれ対応するブロック体6の平面サイズよりも一回り大きな環状の溝として構成されている。
このような半導体装置100において、本実施形態では、図1、図2に示されるように、第1の放熱板3には、第1の放熱板3の内面3aから外面3bまで貫通する貫通穴11が設けられており、また、第2の放熱板4にも、第2の放熱板4の内面4aから外面4bまで貫通する貫通穴11が設けられている。
つまり、両放熱板3、4の両方に、それぞれ厚さ方向に貫通する貫通穴11が設けられている。ここで、貫通穴11は、上記図2に示した両放熱板3、4が対向している部位R1において、両放熱板3、4に設けることが必須であり、両放熱板3、4が対向していない部位R2には、貫通穴11は設けても設けなくてもよい。
このような貫通穴11は、放熱板3、4にプレス加工などを施すことにより形成されるものである。ここでは、図1に示されるように、貫通穴11の開口形状は円形、すなわち丸穴形状としている。
また、本実施形態では、図2に示されるように、この貫通穴11の内部にモールド樹脂7が充填されている。つまり、貫通穴11にモールド樹脂7が入り込んでいる。ここでは、貫通穴11の深さ方向の全体にモールド樹脂7が入り込んでいるが、貫通穴11の内面3a側から深さ方向の途中部分まで、モールド樹脂7が入り込んだものであってもよいし、貫通穴11にモールド樹脂7が入り込んでいなくてもよい。
また、図2に示されるように、第1の放熱板3に設けられた貫通穴11と第2の放熱板4に設けられた貫通穴11とは、互いに正対する位置に設けられている。つまり、貫通穴11は、互いの放熱板3、4において同じ位置に設けられている。
そして、本実施形態では、半導体素子1、2は、第1の放熱板3と第2の放熱板4との間に2個挟まれているが、第1の放熱板3および第2の放熱板4に設けられた各貫通穴11は、隣り合う2個の半導体素子1、2の間に位置している。具体的には、図1中の一点鎖線A−Aが当該2個の半導体素子1、2を結ぶ仮想直線に相当するが、貫通穴11は、隣り合う2個の半導体素子1、2間にて当該仮想直線上に位置する。
次に、上記半導体装置100の製造方法について、図3を参照して述べる。図3は、本製造方法における樹脂封止工程を示す概略断面図である。まず、上記図1、図2においてモールド樹脂7が無いもの、すなわち、モールド樹脂7によって樹脂封止されるワークW(図3参照)を作製する。
このワークWは、第1の放熱板3、半導体素子1、2、ブロック体6、第2の放熱板4を、はんだ5を介して積層し接合するとともに、上記制御端子とIGBT1との間でワイヤボンディングを行うことにより、作製される。
次に、このワークWをモールド樹脂7により封止する。この樹脂封止は、一般的なトランスファーモールド法に用いられる成形金型を用いて行われる。なお、図3では、樹脂注入の途中の状態が示されているが、当該成形金型は省略してある。この成形金型は、半導体装置100におけるモールド樹脂7の外形に実質的に一致した形状のキャビティを有するもので、このキャビティ内にワークWをセットし、樹脂充填を行う。
図3に示されるように、ワークWの一方の端部側からモールド樹脂7が充填されていき、ワークWが封止されていく。このとき、本実施形態では、両放熱板3、4の間に入り込むモールド樹脂7の中に空気が入り込んでも、当該空気は、図3中の矢印に示されるように、両放熱板3、4の両方に設けられた貫通穴11を介して、両放熱板3、4の間から追い出される。
そして、この樹脂封止工程の終了後、必要に応じて、両放熱板3、4の外面3b、4bに付着した樹脂のバリを除去する工程などを行うことにより、本実施形態の半導体装置100ができあがる。
ところで、本実施形態によれば、両面放熱型の半導体装置100において、第1の放熱板3および第2の放熱板4のそれぞれに、内面3a、4aから外面3b、4bまで貫通する貫通穴11を設けている。
そのため、樹脂封止時において、両放熱板3、4の間に入り込むモールド樹脂7の中に空気が入り込んでも、上述したように、貫通穴11を介して当該空気を排出できる。そのため、両放熱板3、4の間にてモールド樹脂7への空気の巻き込みが防止され、ボイドの発生が極力防止される。
また、図2に示したように、この貫通穴11にモールド樹脂7が食い込んだ状態となり、各放熱板3、4とモールド樹脂7との密着強度が向上する。つまり、本実施形態によれば、貫通穴11がいわゆるロックホールの機能を果たすため、信頼性に優れた半導体装置100が提供される。
また、本実施形態では、第1の放熱板3側の貫通穴11と第2の放熱板4側の貫通穴11とを同じ位置にあるものとしているため、樹脂封止時において両放熱板3、4の間からモールド樹脂7中の空気をスムーズに排出される。
また、本実施形態では、空気の巻きこみボイドが発生しやすい2個の半導体素子1、2に挟まれた領域に貫通穴11を設けているため、当該半導体素子1、2間にてモールド樹脂7中の空気を、両放熱板3、4の間から排出しやすくなり、ボイドの発生を防止するという点で効果的である。
(第2実施形態)
図4は、本発明の第2実施形態に係る半導体装置101の概略平面構成を示す図であり、図5は、図4中のB−B線に沿った概略断面図である。本実施形態は、上記第1実施形態に示した半導体装置において、貫通穴11の形状を変形したものであり、貫通穴11による効果は上記第1実施形態と同様に発揮される。
上記第1実施形態では、上記図1および図2に示したように、貫通穴11は深さ方向の全体に渡って径が同一のストレートな穴形状であった。それに対して、本実施形態では、図4および図5に示されるように、貫通穴11は、深さ方向に沿った断面形状がテーパ形状となっている。具体的には、貫通穴11は、当該貫通穴11が設けられている各放熱板3、4の内面3a、4aから外面3b、4bに向かって径が拡がっている。
このようなテーパ形状の貫通穴11とすれば、上記図2に示したようなストレート形状の貫通穴11に比べて、モールド樹脂7と放熱板3、4との密着強度が向上し、温度変化などによってモールド樹脂7の熱膨張・収縮が発生しても、モールド樹脂7の剥離を極力抑制することができる。
(第3実施形態)
図6は、本発明の第3実施形態に係る半導体装置102の概略平面構成を示す図であり、図7は、図6中のC−C線に沿った概略断面図である。本実施形態も、上記第1実施形態に示した半導体装置において、貫通穴11の形状を変形したものである。
図6および図7に示されるように、本実施形態では、貫通穴11は、深さ方向に沿った断面形状がくびれた鼓形状をなしている。ここでは、貫通穴11の鼓形状は、当該貫通穴11が設けられている各放熱板3、4の内面3a、4aと外面3b、4bとの間に位置する中間部が絞られた形状となっている。
このような鼓形状の貫通穴11は、たとえば、放熱板3、4の内面3a、4a側と外面3b、4b側の両面側からプレス加工を行うことにより形成される。そして、この場合も、モールド樹脂7と放熱板3、4との密着強度の向上が図れ、上記第2実施形態と同様の効果が発揮される。
(第4実施形態)
図8は、本発明の第4実施形態に係る半導体装置103の概略断面構成を示す図である。両放熱板3、4の両方に貫通穴11がある場合、上記実施形態のように互いの貫通穴11が同じ位置でなくてもよく、図8に示されるように、互いの貫通穴11が正対せずに異なる位置にあってもよい。
もちろん、この場合も、両放熱板3、4の間にてモールド樹脂7にボイドが発生するのを極力防止することができ、また、貫通穴11のロックホール機能により放熱板3、4とモールド樹脂7との密着強度を向上させることが可能となる。
(第5実施形態)
図9は、本発明の第5実施形態に係る半導体装置104の概略断面構成を示す図である。上記各実施形態では、貫通穴11は、両放熱板3、4の両方に設けられていたが、このように、両放熱板3、4のいずれか一方にのみ設けられていてもよい。
図9では、両放熱板3、4のうち第1の放熱板3にのみ貫通穴11を設けている。もちろん、図示しないが、第2の放熱板4にのみ貫通穴11を設けてもよい。本実施形態の場合も、貫通穴11による空気排出機能およびロックホール機能が発揮され、ボイドの発生防止および樹脂密着強度の向上が可能となる。
(他の実施形態)
なお、貫通穴11の開口形状は、上記各図に示したような丸穴形状に限定されるものではなく、楕円形の穴形状、多角形の穴形状、細長のスリット形状など、空気抜き用として機能するものであれば、どのような形状であってもよい。また、片方の放熱板について貫通穴11を複数個設けてもよい。
また、一対の金属板3、4に挟まれる半導体素子としては、両面に配置される一対の金属板3、4を電極や放熱板として用いることが可能なものであれば、上記したIGBT1やFWD2でなくてもよい。また、半導体素子は2個に限定されるものではなく、1個でもよいし、3個以上でもよい。
そして、半導体素子が3個以上ある場合は、貫通穴11を、隣り合う半導体素子の間にそれぞれ設ければよい。貫通穴11のサイズや個数は、製品の熱抵抗が許す範囲で大きく且つ多い方が有利である。
また、上述したように、ヒートシンクブロック6は、IGBT1と第2の金属板4との間に介在し、これら両部材1、4との間の高さを確保する役割を有するものであるが、可能であるならば、上記実施形態において、ヒートシンクブロック6は存在しないものであってもよい。つまり、半導体装置としては、一対の放熱板の間に半導体素子を挟み込んだ構成を有していればよい。
本発明の第1実施形態に係る半導体装置の概略平面図である。 図1中のA−A概略断面図である。 第1実施形態に係る半導体装置の製造方法における樹脂封止工程を示す概略断面図である。 本発明の第2実施形態に係る半導体装置の概略平面図である。 図4中のB−B概略断面図である。 本発明の第3実施形態に係る半導体装置の概略平面図である。 図6中のC−C概略断面図である。 本発明の第4実施形態に係る半導体装置の概略断面図である。 本発明の第5実施形態に係る半導体装置の概略断面図である。
符号の説明
1…半導体素子としてのIGBT、2…半導体素子としてのFWD、
3…第1の放熱板、3a…第1の放熱板の内面、3b…第1の放熱板の外面、
4…第2の放熱板、4a…第2の放熱板の内面、4b…第2の放熱板の外面、
7…モールド樹脂、11…貫通穴。

Claims (7)

  1. 互いの内面(3a、4a)にて対向する第1の放熱板(3)と第2の放熱板(4)との間に、半導体素子(1、2)を挟み込み、
    これら両放熱板(3、4)および半導体素子(1、2)を包み込むようにモールド樹脂(7)で封止するとともに、前記両放熱板(3、4)における前記内面(3a、4a)とは反対側の外面(3b、4b)を前記モールド樹脂(7)から露出させてなる半導体装置において、
    前記両放熱板(3、4)が対向している部位において前記両放熱板(3、4)の少なくとも一方の放熱板には、当該少なくとも一方の放熱板の前記内面(3a、4a)から前記外面(3b、4b)まで貫通する貫通穴(11)が設けられていることを特徴とする半導体装置。
  2. 前記貫通穴(11)は、前記両放熱板(3、4)のいずれか一方の放熱板にのみ設けられていることを特徴とする請求項1に記載の半導体装置。
  3. 前記貫通穴(11)は、前記両放熱板(3、4)の両方の放熱板に設けられていることを特徴とする請求項1に記載の半導体装置。
  4. 前記第1の放熱板(3)に設けられた前記貫通穴(11)と、前記第2の放熱板(4)に設けられた前記貫通穴(11)とは、同じ位置にあることを特徴とする請求項3に記載の半導体装置。
  5. 前記半導体素子(1、2)は前記第1の放熱板(3)と前記第2の放熱板(4)との間に複数個挟まれており、
    前記貫通穴(11)は、これら複数個の半導体素子(1、2)において隣り合う半導体素子(1、2)の間に位置するように設けられていることを特徴とする請求項1ないし4のいずれか1つに記載の半導体装置。
  6. 前記貫通穴(11)は、当該貫通穴(11)が設けられている前記放熱板(3、4)の前記内面(3a、4a)から前記外面(3b、4b)に向かって拡がるテーパ形状をなすものであることを特徴とする請求項1ないし5のいずれか1つに記載の半導体装置。
  7. 前記貫通穴(11)は、当該貫通穴(11)が設けられている前記放熱板(3、4)の前記内面(3a、4a)と前記外面(3b、4b)との間に位置する中間部が絞られた鼓形状をなすものであることを特徴とする請求項1ないし5のいずれか1つに記載の半導体装置。
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Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010087111A (ja) * 2008-09-30 2010-04-15 Denso Corp 半導体装置およびそれを用いたインバータ回路
JP2010109000A (ja) * 2008-10-28 2010-05-13 Denso Corp 半導体パッケージ
JP2011243872A (ja) * 2010-05-20 2011-12-01 Toyota Motor Corp 半導体装置
JP2015159258A (ja) * 2014-02-25 2015-09-03 トヨタ自動車株式会社 半導体装置及びその製造方法
JP2015162598A (ja) * 2014-02-27 2015-09-07 トヨタ自動車株式会社 半導体装置の製造方法および製造装置
CN105493275A (zh) * 2013-09-06 2016-04-13 丰田自动车株式会社 半导体装置
WO2016203743A1 (ja) * 2015-06-18 2016-12-22 株式会社デンソー 半導体装置
WO2017188368A1 (ja) * 2016-04-27 2017-11-02 カルソニックカンセイ株式会社 半導体装置及びパワーモジュール
JP2018074089A (ja) * 2016-11-03 2018-05-10 株式会社デンソー 半導体装置
WO2019037867A1 (en) 2017-08-25 2019-02-28 Huawei Technologies Co., Ltd. SEMICONDUCTOR MODULE AND METHOD FOR MANUFACTURING THE SAME
JP2019212801A (ja) * 2018-06-06 2019-12-12 株式会社デンソー 半導体装置およびその製造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001308263A (ja) * 2000-04-19 2001-11-02 Denso Corp 半導体スイッチングモジュ−ル及びそれを用いた半導体装置
JP2003204036A (ja) * 2002-01-10 2003-07-18 Toyota Motor Corp 複合半導体デバイス用電極板
JP2004253548A (ja) * 2003-02-19 2004-09-09 Denso Corp 半導体モジュール
JP2006066813A (ja) * 2004-08-30 2006-03-09 Renesas Technology Corp 半導体装置
JP2006120970A (ja) * 2004-10-25 2006-05-11 Toyota Motor Corp 半導体モジュールとその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001308263A (ja) * 2000-04-19 2001-11-02 Denso Corp 半導体スイッチングモジュ−ル及びそれを用いた半導体装置
JP2003204036A (ja) * 2002-01-10 2003-07-18 Toyota Motor Corp 複合半導体デバイス用電極板
JP2004253548A (ja) * 2003-02-19 2004-09-09 Denso Corp 半導体モジュール
JP2006066813A (ja) * 2004-08-30 2006-03-09 Renesas Technology Corp 半導体装置
JP2006120970A (ja) * 2004-10-25 2006-05-11 Toyota Motor Corp 半導体モジュールとその製造方法

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010087111A (ja) * 2008-09-30 2010-04-15 Denso Corp 半導体装置およびそれを用いたインバータ回路
JP2010109000A (ja) * 2008-10-28 2010-05-13 Denso Corp 半導体パッケージ
JP2011243872A (ja) * 2010-05-20 2011-12-01 Toyota Motor Corp 半導体装置
CN105493275A (zh) * 2013-09-06 2016-04-13 丰田自动车株式会社 半导体装置
JP2015159258A (ja) * 2014-02-25 2015-09-03 トヨタ自動車株式会社 半導体装置及びその製造方法
JP2015162598A (ja) * 2014-02-27 2015-09-07 トヨタ自動車株式会社 半導体装置の製造方法および製造装置
WO2016203743A1 (ja) * 2015-06-18 2016-12-22 株式会社デンソー 半導体装置
JP2017011028A (ja) * 2015-06-18 2017-01-12 株式会社デンソー 半導体装置
WO2017188368A1 (ja) * 2016-04-27 2017-11-02 カルソニックカンセイ株式会社 半導体装置及びパワーモジュール
JP2017200315A (ja) * 2016-04-27 2017-11-02 カルソニックカンセイ株式会社 半導体装置
US11348855B2 (en) 2016-04-27 2022-05-31 Calsonic Kansei Corporation Semiconductor component and power module
JP2018074089A (ja) * 2016-11-03 2018-05-10 株式会社デンソー 半導体装置
WO2018083890A1 (ja) * 2016-11-03 2018-05-11 株式会社デンソー 半導体装置
CN109906510A (zh) * 2016-11-03 2019-06-18 株式会社电装 半导体装置
WO2019037867A1 (en) 2017-08-25 2019-02-28 Huawei Technologies Co., Ltd. SEMICONDUCTOR MODULE AND METHOD FOR MANUFACTURING THE SAME
US11251116B2 (en) 2017-08-25 2022-02-15 Huawei Technologies Co., Ltd. Power semiconductor module for improved heat dissipation and power density, and method for manufacturing the same
US11823996B2 (en) 2017-08-25 2023-11-21 Huawei Technologies Co., Ltd. Power semiconductor module for improved heat dissipation and power density, and method for manufacturing the same
JP2019212801A (ja) * 2018-06-06 2019-12-12 株式会社デンソー 半導体装置およびその製造方法

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