JP2008178079A - Comparator circuit - Google Patents
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Abstract
Description
本発明は、半導体装置に搭載されるコンパレータ回路に関する。 The present invention relates to a comparator circuit mounted on a semiconductor device.
図5は、従来のコンパレータ回路の回路図である。図6は、従来のスイッチのオンオフを示すタイミングチャートである。 FIG. 5 is a circuit diagram of a conventional comparator circuit. FIG. 6 is a timing chart showing on / off of a conventional switch.
コンパレータ回路の入力端子は、スイッチ14及び入力容量10を介してアンプゲインaの第一アンプ11の反転入力端子に接続されている。スイッチ14と入力容量10との接続点は、スイッチ15を介して接地されている。第一アンプ11の非反転入力端子は、接地されている。第一アンプ11の出力端子は、ラッチ回路13を介してコンパレータ回路の出力端子に接続されている。また、第一アンプ11の出力端子は、スイッチ16を介して第一アンプ11の反転入力端子に接続されている。
The input terminal of the comparator circuit is connected to the inverting input terminal of the
スイッチ14及びスイッチ16は図6に示すクロック信号Φ1によってオンオフ制御され、スイッチ15はクロック信号Φ2によってオンオフ制御され、ラッチ回路13はクロック信号Φ2によって第一アンプ11の出力端子の電圧を増幅し、ラッチ回路する。
The
次に、従来のコンパレータ回路のサンプリング状態の動作について説明する。図7は、従来のコンパレータ回路のサンプリング状態を示す回路図である。 Next, the operation of the conventional comparator circuit in the sampling state will be described. FIG. 7 is a circuit diagram showing a sampling state of a conventional comparator circuit.
クロック信号Φ1がハイになってクロック信号Φ2がローになると、コンパレータ回路は図7に示す回路になってサンプリング状態になる。コンパレータ回路の入力端子の入力電圧Vinは、入力容量10にサンプリングされる。
When the clock signal Φ1 goes high and the clock signal Φ2 goes low, the comparator circuit becomes the circuit shown in FIG. 7 and enters the sampling state. The input voltage Vin at the input terminal of the comparator circuit is sampled by the
ここで、サンプリング状態における、第一アンプ11の反転入力端子の電圧をXN1とし、第一アンプ11の出力端子の電圧をVo1とし、第一アンプ11のアンプゲインをaとし、コンパレータ回路の入力端子の入力電圧をVinとし、オフセット電圧をVOFFとし
、入力容量10の電荷をQ1とすると、XN1は、
XN1=a(0−XN1+VOFF)・・・(1)
によって表され、
XN1=[a/(1+a)]VOFF・・・(2)
になる。また、Q1は、
Q1=C(XN1−Vin)=C[[a/(1+a)]VOFF−Vin]・・・(3)
になる。
Here, in the sampling state, the voltage at the inverting input terminal of the
X N1 = a (0−X N1 + V OFF ) (1)
Represented by
X N1 = [a / (1 + a)] V OFF (2)
become. Q1 is
Q1 = C (X N1 −Vin) = C [[a / (1 + a)] V OFF −Vin] (3)
become.
次に、従来のコンパレータ回路のホールド及びコンパレート状態の動作について説明する。図8は、従来のコンパレータ回路のホールド及びコンパレート状態を示す回路図である。 Next, operations of the conventional comparator circuit in the hold and compare states will be described. FIG. 8 is a circuit diagram showing the hold and compare states of the conventional comparator circuit.
クロック信号Φ2がハイになってクロック信号Φ1がローになると、コンパレータ回路は図8に示す回路になってホールド及びコンパレート状態になる。コンパレータ回路の入力端子は接地し、入力容量10にサンプリングされた入力電圧Vinは第一アンプ11によってコンパレート動作されてラッチ回路13に入力する。
When the clock signal Φ2 goes high and the clock signal Φ1 goes low, the comparator circuit becomes the circuit shown in FIG. 8 and enters the hold and compare state. The input terminal of the comparator circuit is grounded, and the input voltage Vin sampled in the
ここで、ホールド及びコンパレート状態における、第一アンプ11の反転入力端子の電圧をXN2とし、第一アンプ11の出力端子の電圧をVo2とし、入力容量10の電荷をQ2とすると、Q2は、
Q2=C(XN2−0)=CXN2・・・(4)
になる。電荷保存則からQ1とQ2とは等しいので、XN2は、
Q2=CXN2=Q1=C[[a/(1+a)]VOFF−Vin]・・・(5)
XN2=[a/(1+a)]VOFF−Vin・・・(6)
になる。また、Vo2は、
Vo2=a(0−XN2+VOFF)・・・(7)
によって表される。式(6)を式(7)に代入すると、Vo2は、
Vo2=aVin+[a/(1+a)]VOFF・・・(8)
になる。
Here, when the voltage of the inverting input terminal of the
Q2 = C (X N2 −0) = CX N2 (4)
become. From the charge conservation law, Q1 and Q2 are equal, so X N2 is
Q2 = CX N2 = Q1 = C [[a / (1 + a)] V OFF −Vin] (5)
X N2 = [a / (1 + a)] V OFF −Vin (6)
become. Vo2 is
Vo2 = a (0−X N2 + V OFF ) (7)
Represented by Substituting equation (6) into equation (7), Vo2 is
Vo2 = aVin + [a / (1 + a)] V OFF (8)
become.
式(8)のVo2は、ラッチ回路13に入力し、クロック信号Φ2に同期して大きく増幅され、ラッチ回路される。
Vo2 in Expression (8) is input to the
なお、オフセット調整端子を有するコンパレータ回路も知られている(例えば、特許文献1参照)。
従来のコンパレータ回路は、第一アンプ11のオフセット電圧VOFFを十分キャンセルしようとすると、アンプゲインaを高くする必要がある。
しかしながら、クロック信号Φ1及びΦ2の周波数を早くして、第一アンプ11を高速で動作するようにした場合は、第一アンプ11の動作が追従しないので、アンプゲインaは低くなってしまう。アンプゲインaが低くなると、式(8)に示したように、オフセット電圧VOFFが十分キャンセルされなくなってしまうと言う課題がある。
The conventional comparator circuit needs to increase the amplifier gain a in order to sufficiently cancel the offset voltage V OFF of the
However, when the frequency of the clock signals Φ1 and Φ2 is increased and the
本発明は、このような点に鑑みてなされ、オフセット電圧を高精度にキャンセルするとともに、高速で動作することができるコンパレータ回路を提供することが出来る。 The present invention has been made in view of the above points, and can provide a comparator circuit capable of canceling an offset voltage with high accuracy and operating at high speed.
本発明のコンパレータ回路は、上記課題を解決するため、入力容量に入力電圧をサンプルホールドすることによって増幅回路のオフセットをキャンセルするコンパレータ回路において、増幅回路の出力を増幅して増幅回路の入力に帰還する第2の増幅回路を設け、コンパレータ回路が入力電圧をサンプルするときに、第2の増幅回路が帰還して増幅率を高くすることによって、オフセットをキャンセルするような構成とした。
さらに、第2の増幅回路の増幅率より増幅回路の増幅率を低くし、コンパレータ回路が入力電圧をコンパレートするときに、第2の増幅回路の帰還と切り離すことによって、高速にコンパレート動作することが可能な構成とした。
In order to solve the above problems, the comparator circuit of the present invention amplifies the output of the amplifier circuit and feeds it back to the input of the amplifier circuit in a comparator circuit that cancels the offset of the amplifier circuit by sampling and holding the input voltage in the input capacitor. The second amplifying circuit is provided, and when the comparator circuit samples the input voltage, the second amplifying circuit feeds back to increase the amplification factor, thereby canceling the offset.
Further, the amplification factor of the amplification circuit is made lower than the amplification factor of the second amplification circuit, and when the comparator circuit compares the input voltage, the comparator circuit operates at high speed by separating from the feedback of the second amplification circuit. It was set as the possible structure.
本発明は、増幅回路の出力にサンプリング時に動作する第2の増幅回路を追加したので、サンプリング時にコンパレータ回路の入力端子の入力電圧に対する増幅率を高くでき、増幅回路のオフセット電圧を精度よくキャンセルすることが可能である。 In the present invention, since the second amplifier circuit that operates at the time of sampling is added to the output of the amplifier circuit, the amplification factor with respect to the input voltage of the input terminal of the comparator circuit can be increased at the time of sampling, and the offset voltage of the amplifier circuit is canceled with high accuracy. It is possible.
また、本発明は、ホールド及びコンパレート時にコンパレータ回路の入力端子の入力電圧に対するアンプゲインを低くできるので、高速なコンパレート動作が可能である。 Further, according to the present invention, the amplifier gain with respect to the input voltage of the input terminal of the comparator circuit can be lowered during holding and comparing, so that high-speed comparing operation is possible.
以下、本発明の実施形態を、図面を参照して説明する。 Embodiments of the present invention will be described below with reference to the drawings.
図1は、本実施形態のコンパレータ回路の回路図である。図2は、本実施形態のコンパレータ回路の、スイッチのオンオフを示すタイミングチャートである。 FIG. 1 is a circuit diagram of the comparator circuit of the present embodiment. FIG. 2 is a timing chart showing on / off of the switches in the comparator circuit of the present embodiment.
本実施形態のコンパレータ回路は、スイッチ24及び25と、サンプルホールド用の入力容量20と、アンプゲインaの増幅回路である第一アンプ21と、アンプゲインAの第二の増幅回路である第二アンプ22と、ラッチ回路23を備えている。
スイッチ24は、コンパレータ回路の入力端子VINと入力容量20の一方の端子の間に接続されている。スイッチ25は、接地と入力容量20の一方の端子の間に接続されている。入力容量20の他方の端子は、第一アンプ21の反転入力端子に接続されている。第一アンプ21の非反転入力端子は、接地されている。第一アンプ21の出力端子は、ラッチ回路23を介してコンパレータ回路の出力端子OUTに接続されている。さらに、第一アンプ21の出力端子は、第二アンプ22の入力端子に接続されている。第二アンプ22の出力端子は、スイッチ26を介して第一アンプ21の反転入力端子に接続されている。
The comparator circuit of the present embodiment includes
The
第一アンプ21のアンプゲインa(例えば、10倍)は、第二アンプ22のアンプゲインA(例えば、100倍)よりも低く設定されている。そして、サンプリング状態では第一アンプ21及び第二アンプ22が使用され、ホールド及びコンパレート状態では第一アンプ21のみが使用される。
The amplifier gain a (for example, 10 times) of the
スイッチ24及びスイッチ26は、図2に示すクロック信号Φ1によってオンオフ制御される。スイッチ25は、図2に示すクロック信号Φ2によってオンオフ制御される。ラッチ回路23は、クロック信号Φ2によって第一アンプ21の出力端子の電圧を増幅及びラッチする。図2に示すように、クロック信号Φ1の位相とクロック信号Φ2の位相とは相補的になっている。また、クロック信号Φ1とクロック信号Φ2とは、同時にローになる期間が存在している。従って、全てのスイッチが同時にオフになる期間が存在している。
The
次に、本実施形態のコンパレータ回路のサンプリング状態の動作について説明する。図3は、本実施形態のコンパレータ回路のサンプリング状態を示す回路図である。 Next, the operation in the sampling state of the comparator circuit of this embodiment will be described. FIG. 3 is a circuit diagram showing a sampling state of the comparator circuit of this embodiment.
クロック信号Φ1がハイになってクロック信号Φ2がローになると、スイッチ24及びスイッチ26はオンしてスイッチ25はオフし、コンパレータ回路は図3に示す回路になってサンプリング状態になる。コンパレータ回路の入力端子の入力電圧Vinは、入力容量20にサンプリングされる。また、第一アンプ21のアンプゲインaと第二アンプ22のアンプゲインAとを乗算したアンプゲインaAに基づいたフィードバックが、第二アンプ22の出力端子から第一アンプ21の反転入力端子に行われる。
When the clock signal Φ1 becomes high and the clock signal Φ2 becomes low, the
ここで、サンプリング状態における、第一アンプ21の反転入力端子の電圧をXN1とし、第一アンプ21の出力端子の電圧をVo1とし、第一アンプ21のアンプゲインをaとし、第二アンプ22のアンプゲインをAとし、コンパレータ回路の入力端子の入力電圧をVinとし、オフセット電圧をVOFFとし、入力容量20の電荷をQ1とすると、XN1は、
XN1=aA(0−XN1+VOFF)・・・(9)
によって表され、
XN1=[aA/(1+aA)]VOFF・・・(10)
になる。また、Q1は、
Q1=C(XN1−Vin)=C[[aA/(1+aA)]VOFF−Vin]・・・(11)
になる。
Here, in the sampling state, the voltage at the inverting input terminal of the
X N1 = aA (0−X N1 + V OFF ) (9)
Represented by
X N1 = [aA / (1 + aA)] V OFF (10)
become. Q1 is
Q1 = C (X N1 −Vin) = C [[aA / (1 + aA)] V OFF −Vin] (11)
become.
次に、本実施形態のコンパレータ回路のホールド及びコンパレート状態の動作について説明する。図4は、本実施形態のコンパレータ回路のホールド及びコンパレート状態を示す回路図である。 Next, the operation of the comparator circuit according to the present embodiment in the hold and compare states will be described. FIG. 4 is a circuit diagram showing the hold and compare states of the comparator circuit of this embodiment.
クロック信号Φ2がハイになってクロック信号Φ1がローになると、スイッチ24及びスイッチ26はオフしてスイッチ25はオンし、コンパレータ回路は図4に示す回路になってホールド及びコンパレート状態になる。コンパレータ回路の入力端子は接地し、入力容量20にサンプリングされた入力電圧Vinは第一アンプ21によってコンパレート動作されてラッチ回路23に入力する。
When the clock signal Φ2 becomes high and the clock signal Φ1 becomes low, the
ここで、ホールド及びコンパレート状態における、第一アンプ21の反転入力端子の電圧をXN2とし、第一アンプ21の出力端子の電圧をVo2とし、入力容量20の電荷をQ2とすると、Q2は、
Q2=C(XN2−0)=CXN2・・・(12)
になる。電荷保存則からQ1とQ2とは等しいので、XN2は、
Q2=CXN2=Q1=C[[a/(1+a)]VOFF−Vin]・・・(13)
XN2=[aA/(1+aA)]VOFF−Vin・・・(14)
になる。また、Vo2は、
Vo2=a(0−XN2+VOFF)・・・(15)
によって表される。式(14)を式(15)に代入すると、Vo2は、
Vo2=aVin+[a/(1+aA)]VOFF・・・(16)
になる。
Here, when the voltage of the inverting input terminal of the
Q2 = C (X N2 −0) = CX N2 (12)
become. From the charge conservation law, Q1 and Q2 are equal, so X N2 is
Q2 = CX N2 = Q1 = C [[a / (1 + a)] V OFF −Vin] (13)
X N2 = [aA / (1 + aA)] V OFF −Vin (14)
become. Vo2 is
Vo2 = a (0−X N2 + V OFF ) (15)
Represented by Substituting equation (14) into equation (15), Vo2 is
Vo2 = aVin + [a / (1 + aA)] V OFF (16)
become.
式(16)のVo2は、ラッチ回路23に入力し、クロック信号Φ2に同期して大きく増幅される。その結果、コンパレータ回路の出力端子の電圧は、ほぼ電源電圧または接地電圧になる。
Vo2 in Expression (16) is input to the
ここで、A>>aであるので、
a/(1+aA)≒0・・・(17)
が成立し、
Vo2≒aVin・・・(18)
が成立する。
Here, since A >> a,
a / (1 + aA) ≈0 (17)
Is established,
Vo2≈aVin (18)
Is established.
以上、説明したように、増幅回路の出力にサンプリング時に動作する第2の増幅回路を追加したので、サンプリング時にコンパレータ回路の入力端子の入力電圧に対する増幅率を高くでき、増幅回路のオフセット電圧を精度よくキャンセルすることが可能である。 As described above, since the second amplifier circuit that operates at the time of sampling is added to the output of the amplifier circuit, the amplification factor for the input voltage at the input terminal of the comparator circuit can be increased at the time of sampling, and the offset voltage of the amplifier circuit can be accurately set. It is possible to cancel well.
また、ホールド及びコンパレート時にコンパレータ回路の入力端子の入力電圧Vinに対するアンプゲインを低くできるので、高速なコンパレート動作が可能である。さらに、コンパレータ回路の入力端子VINからみたミラー容量が小さくなる、と言う効果がある。 In addition, since the amplifier gain with respect to the input voltage Vin at the input terminal of the comparator circuit can be lowered at the time of holding and comparing, a high-speed comparing operation is possible. Furthermore, there is an effect that the mirror capacitance as seen from the input terminal VIN of the comparator circuit is reduced.
なお、本実施形態のコンパレータ回路は、第一アンプ21の非反転入力端子が接地されているが、適当な電位が与えられてもよい。また、スイッチ25が入力容量20と接地の間に接続されているが、入力容量20と適当な電位の間に接続されてもよい。
In the comparator circuit of the present embodiment, the non-inverting input terminal of the
本発明のコンパレータ回路は、高速で高精度のコンパレート動作が要求されるADコンバータやDAコンバータに適している。 The comparator circuit of the present invention is suitable for AD converters and DA converters that require high-speed and high-precision comparator operations.
20 入力容量
21 第一アンプ
22 第二アンプ
23 ラッチ回路
24、25、26 スイッチ
20
Claims (5)
前記増幅回路の出力を増幅して前記増幅回路の入力に帰還する第2の増幅回路を設け、前記コンパレータ回路が前記入力電圧をサンプルするときに、前記第2の増幅回路が帰還して増幅率を高くすることによって、オフセットをキャンセルするコンパレータ回路。 In the comparator circuit that cancels the offset of the amplifier circuit by sampling and holding the input voltage to the input capacitor,
A second amplifier circuit for amplifying the output of the amplifier circuit and feeding back to the input of the amplifier circuit is provided, and when the comparator circuit samples the input voltage, the second amplifier circuit feeds back and gain is increased. A comparator circuit that cancels the offset by increasing the value.
一端が、第1のスイッチを介して前記コンパレータ回路入力端子と、第2のスイッチを介して接地と、接続された入力容量と、
第一入力端子が前記入力容量の他端に接続され、第二入力端子が比較電位と接続された、増幅回路と、
入力端子が前記増幅回路の出力端子に接続され、出力端子が第3のスイッチを介して前記増幅回路の第一入力端子に接続された第2の増幅回路と、
入力端子が前記増幅回路の出力端子に接続され、出力端子がコンパレータ回路出力端子に接続されたラッチ回路と、を備えているコンパレータ回路。 A comparator circuit input terminal;
One end is connected to the comparator circuit input terminal via a first switch, grounded via a second switch, and connected input capacitance.
An amplifying circuit having a first input terminal connected to the other end of the input capacitor and a second input terminal connected to a comparison potential;
A second amplifier circuit having an input terminal connected to the output terminal of the amplifier circuit and an output terminal connected to the first input terminal of the amplifier circuit via a third switch;
And a latch circuit having an input terminal connected to the output terminal of the amplifier circuit and an output terminal connected to the comparator circuit output terminal.
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