JP2008166439A - Semiconductor device and manufacturing method thereof - Google Patents

Semiconductor device and manufacturing method thereof Download PDF

Info

Publication number
JP2008166439A
JP2008166439A JP2006353412A JP2006353412A JP2008166439A JP 2008166439 A JP2008166439 A JP 2008166439A JP 2006353412 A JP2006353412 A JP 2006353412A JP 2006353412 A JP2006353412 A JP 2006353412A JP 2008166439 A JP2008166439 A JP 2008166439A
Authority
JP
Japan
Prior art keywords
electrode
semiconductor device
land
connection
step
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2006353412A
Other languages
Japanese (ja)
Inventor
Naomi Masuda
直実 舛田
Original Assignee
Spansion Llc
スパンション エルエルシー
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Spansion Llc, スパンション エルエルシー filed Critical Spansion Llc
Priority to JP2006353412A priority Critical patent/JP2008166439A/en
Priority claimed from US12/004,920 external-priority patent/US8598717B2/en
Priority claimed from PCT/US2007/026428 external-priority patent/WO2008082615A2/en
Publication of JP2008166439A publication Critical patent/JP2008166439A/en
Application status is Pending legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/03Manufacturing methods
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer, carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144Gold (Au) as principal constituent
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L51/00
    • H01L2225/10All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L51/00 the devices having separate containers
    • H01L2225/1005All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L51/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L51/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047Details of electrical connections between containers
    • H01L2225/1052Wire or wire-like electrical connections
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/0132Binary Alloys
    • H01L2924/01322Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1532Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191Disposition
    • H01L2924/19101Disposition of discrete passive components
    • H01L2924/19107Disposition of discrete passive components off-chip wires

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device and a manufacturing method thereof wherein the semiconductor device can be miniaturized and a multilayer semiconductor device obtained by layering the semiconductor devices can be miniaturized. <P>SOLUTION: The semiconductor device includes a semiconductor chip (12), a wiring layer (40) electrically connected to the semiconductor chip (12), a connection electrode (44) having a stud bump as a through-electrode (42) provided on the top face of a first land electrode (34) constituting the wiring layer (40), and a sealing resin (16) penetrated by the connection electrode (44) and for sealing the semiconductor chip (12). The top face of the connection electrode (44) is provided above the top face of the sealing resin (16). The multilayer semiconductor device is obtained by layering the semiconductor devices, and the manufacturing methods for them are also provided. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は半導体装置およびその製造方法に関し、特に半導体装置を複数積層するための半導体装置およびその製造方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof, a semiconductor device and a manufacturing method thereof, in particular for stacking a plurality of semiconductor devices.

近年、例えば、移動体電話機のような携帯型電子機器やICメモリカードの不揮発性記憶媒体等に用いられる半導体装置はその小型化が求められている。 Recently, for example, a semiconductor device used in a portable nonvolatile storage medium of the electronic device or an IC memory card such as a mobile phone is that miniaturization is required. そのためには、半導体チップを効率的にパッケージングする技術が必要とされている。 For this purpose, the efficient packaging technology is required a semiconductor chip. その1つの手法として、半導体チップを搭載したパッケージを積層させるパッケージ・オン・パッケージの技術が開発されている。 As one approach, techniques package-on-package to be laminated have been developed a package having a semiconductor chip mounted.

図1(a)および図1(b)と図2(a)および図2(b)とは、従来例1に係る半導体装置およびパッケージ・オン・パッケージを示した断面図である。 Figure 1 (a) and FIG. 1 (b) and 2 (a) and 2 (b) is a sectional view showing a semiconductor device and a package-on-package according to a conventional example 1. 図1(a)および図1(b)は半導体チップが例えばワイヤボンディングによりフェイスアップ構造で配線基板に搭載されている例である。 1 (a) and 1 (b) is an example that is mounted on the wiring board in a face-up structure of a semiconductor chip, for example, wire bonding. 一方、図2(a)および図2(b)は半導体チップが例えばスタッドバンプによりフェイスダウン構造で配線基板に搭載されている例である。 On the other hand, FIGS. 2 (a) and 2 (b) is an example that is mounted on the wiring board in a face-down structure a semiconductor chip, for example, a stud bump. 図1(a)を参照に、配線基板10上にダイ付け材14を用い半導体チップ12が搭載されている。 Referring to FIG. 1 (a), the semiconductor chip 12 using a die bonding material 14 on the wiring substrate 10 is mounted. 半導体チップ12と配線基板10とはワイヤ23により電気的に接続されている。 The semiconductor chip 12 and the wiring board 10 are electrically connected by wire 23. 半導体チップ12は封止樹脂16により封止されている。 The semiconductor chip 12 is sealed with a sealing resin 16. 配線基板10の半導体チップ12の側にランド電極22が設けられている。 Land electrode 22 is provided on the side of the semiconductor chip 12 of the wiring board 10. 配線基板10の半導体チップ12と反対の側にはランド電極20を介して半田ボール18が設けられている。 Opposite the semiconductor chip 12 of the wiring substrate 10 is solder ball 18 is provided via a land electrode 20. ランド電極22と半田ボール18とは電気的に接続している。 The land electrode 22 and the solder balls 18 are electrically connected. 図1(b)は、図1(a)で示した半導体装置が積層されている半導体装置である。 Figure 1 (b) is a semiconductor device which is a semiconductor device shown in FIGS. 1 (a) is laminated. 図1(b)を参照に、上部半導体装置24の半田ボール18と下部半導体装置26のランド電極22とが接続されている。 Referring to FIG. 1 (b), the land electrode 22 of the solder balls 18 and the lower semiconductor device 26 of the upper semiconductor device 24 are connected. これにより、上部半導体装置24と下部半導体装置26とは電気的に接続されている。 Thus, the upper semiconductor device 24 and the lower semiconductor device 26 are electrically connected.

図2(a)を参照に、配線基板10上にスタッドバンプ28を用い半導体チップ12が搭載されている。 Referring to FIG. 2 (a), the semiconductor chip 12 using the stud bumps 28 on the wiring substrate 10 is mounted. 半導体チップ12と配線基板10の間にはアンダーフィル30が充満されている。 Underfill 30 between the semiconductor chip 12 and the wiring board 10 is filled. 他の構成は図1(a)と同様であるため説明を省略する。 Omitted because other configurations are the same as FIG. 1 (a). 図2(b)は、図2(a)で示した半導体装置が積層されている半導体装置である。 Figure 2 (b) is a semiconductor device which is a semiconductor device shown in FIGS. 2 (a) is laminated. 積層の方法は、図1(b)と同様であるため説明を省略する。 The method of lamination will be omitted because it is similar to that of FIG. 1 (b).

特許文献1には、チップ・サイズ・パッケージにおいて、半導体チップとパッケージの実装端子である半田ボールとを接続するために用いられる半導体ウエハの電極に形成されるビアポストをスタッドバンプにより形成する技術が開示されている。 Patent Document 1, the chip size package, a technique for forming a via post formed on the electrode of the semiconductor wafer used for connecting the solder balls is a mounting terminal of the semiconductor chip and the package by the stud bump disclosed It is.
特開2000−200800号公報 JP 2000-200800 JP

従来例1において、半田ボール18は半導体装置の積層の時に電極として用いられる機能と半導体装置が例えばマザーボード等に搭載される時に電極として用いられる機能とを兼ねている。 In Conventional Example 1, the solder balls 18 also serves as a function to be used as electrodes when the function is used as an electrode and the semiconductor device is mounted, for example, a motherboard or the like at the time of lamination of the semiconductor device. 半田ボール18の電極ピッチ間隔を狭くすることにより半導体装置を小型化することができるが、半田ボールは主に球形もしくは楕円形の形状をしているため、半田ボールを溶融したときに隣の電極とショートが起こらないスペースが必要となる。 Although it is possible to reduce the size of the semiconductor device by narrowing the electrode pitch of the solder balls 18, since the solder balls are mainly spherical or elliptical shape, next to the electrode when melting the solder balls short does not occur space is required. また、あまり半田ボールの電極ピッチ間隔を狭くすると、例えばマザーボード等への実装工程において精度の高い搭載技術が要求され、また電気的検査工程においても高精度な検査冶具が要求される課題がある。 Further, when narrow too electrode pitch of the solder balls, for example, highly accurate mounting technology in the mounting process on a mother board or the like is required, also there is a problem that highly accurate inspection jig is required also in the electrical inspection process. このため、半田ボールの電極ピッチ間隔は広くとる必要があり、このことが半導体装置の小型化への足かせとなっている。 Therefore, it is necessary to widen the electrode pitch of the solder balls, and this poses a drag to the size of the semiconductor device.

本発明は上記課題に鑑みなされたものであり、半導体装置を小型化することおよび半導体装置を積層した場合の積層半導体装置を小型化することが可能な半導体装置およびその製造方法を提供することを目的とする。 The present invention has been made in view of the above problems, to provide a semiconductor device and a manufacturing method thereof capable of downsizing a multilayer semiconductor device in the case of stacking the semiconductor device and to miniaturize the semiconductor device for the purpose.

本発明は、半導体チップと、前記半導体チップと電気的に接続する第1ランド電極と、前記第1ランド電極の上面に設けられ前記第1ランド電極と電気的に接続しスタッドバンプで形成される貫通電極と、からなる接続電極と、前記接続電極が貫通し、前記半導体チップを封止する封止樹脂と、を具備することを特徴とする半導体装置である。 The present invention includes a semiconductor chip, are formed in the semiconductor chip and electrically to the first land electrode connected, the first the first land electrode electrically connected to the stud bumps provided on the upper surface of the land electrodes a through electrode, connected to the electrode made of, the connection electrode penetrates a semiconductor device characterized by comprising a sealing resin for sealing the semiconductor chip. 本発明によれば、貫通電極はスタッドバンプで形成される。 According to the present invention, the through electrode is formed by the stud bump. このため、接続電極の電極ピッチ間隔を狭くすることができる。 Therefore, it is possible to narrow the electrode pitch of the connecting electrodes. よって、半導体装置を小型化することが可能となる。 Therefore, it becomes possible to miniaturize the semiconductor device.

上記構成において、前記半導体チップと電気的に接続し外部との接続に用いられる第2ランド電極を具備し、前記接続電極は前記半導体チップの周囲に設けられ、前記第2ランド電極は前記半導体チップの真下に設けられている構成とすることができる。 In the above configuration, the comprising a second land electrodes used for connection between the semiconductor chip and electrically connected externally, the connection electrodes are provided around the semiconductor chip, the second land electrode of the semiconductor chip it can be configured to provided beneath the. この構成によれば、半導体装置の積層に用いる接続電極は半導体チップの周囲に配置され、例えばマザーボード等への実装や電気的試験に用いる第2ランド電極は半導体チップの真下に配置される。 According to this configuration, the connection electrode used for laminating the semiconductor device is arranged around the semiconductor chip, the second land electrode used for example to implement and electrical test of the mother board is disposed below the semiconductor chip. よって、第2ランド電極の電極ピッチ間隔は広く保ったまま、接続電極の電極ピッチ間隔を狭くすることができるため、例えばマザーボード等への実装や電気的試験の簡便性を損なわずに、半導体装置の小型化が可能となる。 Thus, while the electrode pitch of the second land electrode kept wide, since it is possible to narrow the electrode pitch of the connection electrode, for example, without impairing the ease of mounting and electrical testing of the mother board, a semiconductor device miniaturization is possible.

上記構成において、前記接続電極の上面が前記封止樹脂の上面より上に設けられている構成とすることができる。 In the above structure, it is possible to adopt a configuration in which the upper surface of the connecting electrode is provided above the upper surface of the sealing resin. この構成によれば、半導体装置を積層する場合に、上に積層された半導体装置と下に積層された半導体装置との電気的接続を容易にかつ安定に接続することができる。 According to this configuration, in the case of stacking the semiconductor device, the electrical connection between the semiconductor device stacked on the lower semiconductor device stacked on top can be easily and stably connected.

上記構成において、前記第1ランド電極と、前記第2ランド電極と、前記第1ランド電極と前記第2ランド電極とを電気的に接続する配線と、を含み一つの金属フィルムから形成されている配線層を具備する構成とすることができる。 In the above configuration, the first land electrode, and the second land electrode, are formed from the single metallic film comprises lines and a first connecting the land electrode and the second land electrode electrically it can be configured to include a wiring layer. この構成によれば、配線層を同一面に設けることができる。 According to this configuration, it is possible to provide the wiring layer on the same surface. このため、半導体装置を積層する場合や半導体装置を例えばマザーボード等へ搭載する場合に接合面を確実に接合させることができる。 Therefore, it is possible to reliably bond the bonding surface when mounted or when the semiconductor device to e.g. a motherboard or the like to stack the semiconductor device.

上記構成において、隣接し合う前記第1ランド電極上に設けられた前記貫通電極が、互いに第1ランド電極の長手方向の異なった位置に設けられている構成とすることができる。 In the above structure, it is possible to the through electrode provided on the adjacent first land electrode, a configuration is provided in the longitudinal direction of different positions of the first land electrodes together. この構成によれば、接続電極の電極ピッチ間隔をより狭くすることができる。 According to this configuration, it is possible to further narrow the electrode pitch of the connecting electrodes. これにより、半導体装置をより小型化することが可能となる。 This makes it possible to further miniaturize the semiconductor device.

上記構成において、前記貫通電極はスタッドバンプを二以上積層して設けられている構成とすることができる。 In the above configuration, the through electrode can be configured to provided by stacking stud bumps two or more. この構成によれば、貫通電極の径を増大させることなく、貫通電極の高さを高くすることができる。 According to this arrangement, without increasing the diameter of the through electrodes, it is possible to increase the height of the through electrodes. このため、半導体装置の小型化を損なわずに貫通電極を高く設けることができる。 Therefore, it is possible to provide a high through-electrode without impairing the miniaturization of the semiconductor device. また、半導体装置を積層した場合には、接続電極がより高く設けられているので、上に積層された半導体装置と下に積層された半導体装置の電気的接続をより容易にかつより安定に接続することができる。 Also, the case of stacking the semiconductor device is connected the electrode is provided higher, connecting the electrical connection of the semiconductor device stacked on the lower semiconductor device stacked on top more easily and more stably can do.

上記構成において、前記配線層は前記半導体チップの下面より下に設けられ、前記半導体チップがフェイスダウン実装で設けられている構成とすることができる。 In the above structure, the wiring layer is provided below the lower surface of the semiconductor chip, it can be configured to the semiconductor chip are provided in a face-down mounting. この構成によれば、半導体チップと配線層との電気的接続を半導体チップの下で行うことができるため、半導体装置を小型化することが可能となる。 According to this arrangement, it is possible to perform the electrical connection between the semiconductor chip and the wiring layer under the semiconductor chip, it becomes possible to miniaturize the semiconductor device.

上記構成において、前記半導体装置である第1半導体装置の第1接続電極と前記半導体装置である第2半導体装置の第2接続電極とが接合することで、前記第1半導体装置と前記第2半導体装置とが積層している構成とすることができる。 In the above configuration, the a is that the second connecting electrode of the second semiconductor device is a semiconductor device and the first connection electrode of the first semiconductor device is bonded semiconductor device, the second semiconductor and the first semiconductor device It may be configured to apparatus and are stacked. この構成によれば、接続電極に含まれる貫通電極はスタッドバンプで形成されるため、半導体装置を積層した場合に嵩張りを小さくすることができる。 According to this configuration, the through electrodes included in the connection electrodes to be formed by a stud bump, it is possible to reduce the bulkiness when stacking the semiconductor device. このため、積層半導体装置を小型化することが可能となる。 Therefore, it is possible to reduce the size of the stacked semiconductor device.

上記構成において、前記第1接続電極の上面と前記第2接続電極の下面との間に別のスタッドバンプが形成されている構成とすることができる。 In the above structure, it may be configured to further stud bumps are formed between the lower surface of the second connection electrode and the upper surface of the first connection electrode. この構成によれば、第1半導体装置と第2半導体装置との積層において、電気的接続をより容易にかつより安定に接続することができる。 According to this configuration, the stack of the first semiconductor device and the second semiconductor device, it is possible to connect the electrical connection more easily and more stably.

上記構成において、前記第1接続電極と前記第2接続電極とが熱圧着または半田で接合している構成とすることができる。 In the above structure, it is possible to adopt a configuration where the first connecting electrode and the second connecting electrode are bonded by thermal compression or soldering.

本発明は、半導体チップと第1ランド電極とを電気的に接続する工程と、前記第1ランド電極の上面に前記第1ランド電極と電気的に接続する貫通電極をスタッドバンプにより形成し、前記第1ランド電極と前記貫通電極からなる接続電極を形成する工程と、前記接続電極が貫通し、前記半導体チップを封止する封止樹脂を形成する工程と、を有する半導体装置の製造方法である。 The present invention includes the steps of electrically connecting the semiconductor chip and the first land electrode, the through electrode connecting the first land electrode electrically to the upper surface of the first land electrode is formed by a stud bump, the forming a connecting electrode formed of the through electrode and the first land electrode, the connection electrode penetrates, is a method of manufacturing a semiconductor device having a step of forming a sealing resin for sealing the semiconductor chip . 本発明によれば、貫通電極をスタッドバンプで形成するため、電極ピッチ間隔の狭い接続電極の形成ができる。 According to the present invention, a through electrode for forming stud bumps may form a narrow connecting electrodes of the electrode pitch. これにより、半導体装置を小型化することが可能となる。 Thereby, it becomes possible to miniaturize the semiconductor device.

上記構成において、前記第1ランド電極と、前記半導体チップと電気的に接続し外部との接続に用いられる前記第2ランド電極と、前記第1ランド電極と前記第2ランド電極とを電気的に接続する配線と、を含む配線層を一つの金属フィルムから形成する工程を有する構成とすることができる。 In the above configuration, the a first land electrode, the said second land electrode used in the semiconductor chip and electrically connected to connection with the external, electrically and the second land electrode and the first land electrode it can be configured to have a step of forming a wiring layer including a wiring connecting from one metal film. この構成によれば、配線層は同一面に形成されるため、半導体装置を積層する場合や半導体装置を例えばマザーボード等へ搭載する場合に接合面を確実に接合させることができる。 According to this arrangement, the wiring layer to be formed on the same surface, it is possible to reliably bond the bonding surface when mounted or when the semiconductor device to e.g. a motherboard or the like to stack the semiconductor device. また、配線層を一つのフィルムから一括に製造することが可能なため、簡便に配線層を形成することができる。 Further, since the wiring layer from one of the film which can be manufactured in bulk, it is possible to form a simple wiring layer.

前記配線層を一つの金属フィルムから形成する工程は、金属フィルム付きテープ基板の金属フィルムをエッチングすることにより前記配線層を形成する工程である構成とすることができる。 Forming the wiring layer from one metal film, it can be configured as a step of forming the wiring layer by etching the metal film of the tape substrate with a metal film. この構成によれば、テープ基板を支持体とすることができるため、厚さの薄い配線層を形成することができる。 According to this arrangement, it is possible to the tape substrate and the support, it is possible to form a thin wiring layer thicknesses. このため、半導体装置を小型化することが可能となる。 Therefore, it is possible to miniaturize the semiconductor device.

上記構成において、前記封止樹脂を形成する工程は、前記接続電極の上部をシートで覆い成型することにより、前記接続電極の上面が前記封止樹脂の上面より上に形成されるように封止樹脂を形成する工程である構成とすることができる。 In the above structure, the step of forming the sealing resin, by molding covering an upper portion of the connecting electrode sheet, a sealing so that the upper surface of the connection electrode is formed above the upper surface of the sealing resin it can be configured as a step of forming a resin. この構成によれば、半導体装置を積層する場合に、上に積層された半導体装置と下に積層された半導体装置の電気的接続を容易にかつ安定に接続することができる。 According to this configuration, in the case of stacking the semiconductor device, the electrical connection of the semiconductor device stacked on the lower semiconductor device stacked on top can be easily and stably connected.

上記構成において、前記半導体チップと前記第1ランド電極とを電気的に接続する工程は、前記半導体チップをフェイスダウン実装する工程を含む構成とすることができる。 In the above structure, the step of electrically connecting the first land electrode and the semiconductor chip can be configured to include a step of face down mounting the semiconductor chip. この構成によれば、半導体チップと配線層との電気的接続を半導体チップの下で行うことができるため、半導体装置を小型化することが可能となる。 According to this arrangement, it is possible to perform the electrical connection between the semiconductor chip and the wiring layer under the semiconductor chip, it becomes possible to miniaturize the semiconductor device.

上記構成において、前記貫通電極をスタッドバンプにより形成する工程は、スタッドバンプを形成する工程を複数回含む構成とすることができる。 In the above structure, the step of forming the through electrodes by a stud bump can be configured to include a plurality of times a step of forming a stud bump. この構成によれば、貫通電極の径を増大させることなく、貫通電極の高さを高く形成することができる。 According to this arrangement, without increasing the diameter of the through electrode can be formed higher the height of the through electrode. このため、半導体装置の小型化を損なわずに貫通電極を高く形成することができる。 Therefore, it is possible to increase forming the through electrode without impairing the miniaturization of the semiconductor device. また、半導体装置を積層した場合には、接続電極がより高く形成されているので、上に積層された半導体装置と下に積層された半導体装置の電気的接続をより容易にかつより安定に接続することができる。 Also, the case of stacking the semiconductor device, the connection electrode is higher formed, connecting the electrical connection of the semiconductor device stacked on the lower semiconductor device stacked on top more easily and more stably can do.

上記構成において、前記半導体装置である第1半導体装置の第1接続電極と前記半導体装置である第2半導体装置の第2接続電極とを接合する工程を有する構成とすることができる。 In the above structure, it is possible to adopt a configuration having a step of joining the second connecting electrode of the first connection electrode and the semiconductor device is a second semiconductor device of the first semiconductor device is a semiconductor device. この構成によれば、接続電極に含まれる貫通電極はスタッドバンプで形成されるため、半導体装置を積層した場合に嵩張りを小さくすることができる。 According to this configuration, the through electrodes included in the connection electrodes to be formed by a stud bump, it is possible to reduce the bulkiness when stacking the semiconductor device. このため、積層半導体装置を小型化することが可能となる。 Therefore, it is possible to reduce the size of the stacked semiconductor device.

上記構成において、前記第1接続電極と前記第2接続電極とを接合する工程は、前記第1接続電極の上面もしくは前記第2接続電極の下面に別のスタッドバンプを形成する工程を有する構成とすることができる。 In the above structure, the step of bonding the second connection electrode and the first connection electrode includes a structure having a step of forming a further stud bumps on the lower surface of the upper surface or the second connecting electrode of the first connection electrode can do. この構成によれば、第1半導体装置と第2半導体装置との積層において、電気的接続をより容易にかつより安定に接続することができる。 According to this configuration, the stack of the first semiconductor device and the second semiconductor device, it is possible to connect the electrical connection more easily and more stably.

上記構成において、前記第1接続電極と前記第2接続電極とを接合する工程は、熱圧着または半田で接合する工程を含む構成とすることができる。 In the above structure, the step of bonding the second connection electrode and the first connection electrode may be configured to include a step of joining by thermocompression bonding or solder.

本発明によれば、半導体装置を小型化することおよび半導体装置を積層した場合の積層半導体装置を小型化することが可能な半導体装置およびその製造方法を提供することができる。 According to the present invention, it is possible to provide a semiconductor device and a manufacturing method thereof capable of downsizing a multilayer semiconductor device in the case of stacking the semiconductor device and to miniaturize the semiconductor device.

以下図面を用い本発明に係る実施例について説明する。 It will be described embodiments of the present invention with the following drawings.

図3は実施例1に係る半導体装置の断面図である。 Figure 3 is a cross-sectional view of a semiconductor device according to the first embodiment. 図3を参照に、半導体チップ12は第1ランド電極34の上面の一端にスタッドバンプ28を用いてフリップチップ接続によりフェイスダウン構造で搭載されている。 Referring to FIG. 3, the semiconductor chip 12 is mounted in a face-down structure by flip-chip connection using a stud bump 28 to one end of the upper surface of the first land electrode 34. 第1ランド電極34の上面の他端には例えば金からなるスタッドバンプである貫通電極42が形成され、第1ランド電極34と貫通電極42とからなる接続電極44が設けられている。 The other end of the upper surface of the first land electrode 34 is formed through the electrode 42 is a stud bump made of gold, the connection electrode 44 is provided with a first land electrode 34 a through electrode 42. ここで、第1ランド電極34は貫通電極42を形成するために設けられた電極である。 Here, the first land electrode 34 is an electrode provided for forming the through electrode 42. また、接続電極44は半導体装置を積層した際、上に積層された半導体装置と下に積層された半導体装置との電気的接続に用いられる。 The connection electrode 44 when stacking the semiconductor device, used for electrical connection between the semiconductor device stacked on the lower semiconductor device stacked on top. 第1ランド電極34と、第2ランド電極36と、第1ランド電極34と第2ランド電極36とを接続する配線38と、を含む配線層40は例えば銅からなる一つの金属フィルムから形成されていて互いに電気的に接続している。 The first land electrode 34, and the second land electrode 36, and the first land electrode 34 and the second wiring 38 for connecting the land electrodes 36, the wiring layer 40 including a are formed from one metal film composed of copper, for example are electrically connected to each other have. 配線層40は半導体チップ12の下面より下に設けられていて、接続電極44は半導体チップ12の周囲に、第2ランド電極36は半導体チップ12の真下に設けられている。 The wiring layer 40 is provided below the lower surface of the semiconductor chip 12, connection electrodes 44 on the periphery of the semiconductor chip 12, the second land electrode 36 is provided immediately below the semiconductor chip 12. 半導体チップ12および接続電極44は封止樹脂16で封止されており、接続電極44は封止樹脂16を貫通している。 The semiconductor chip 12 and the connection electrode 44 is sealed with a sealing resin 16, the connection electrode 44 extends through the sealing resin 16. 半導体チップ12と第2ランド電極36との間にはアンダーフィル30が設けられている。 Underfill 30 is provided between the semiconductor chip 12 and the second land electrode 36. 第2ランド電極36には半田ボール18が接続されている。 The second land electrode 36 of solder balls 18 are connected.

図4(a)から図9(b)を用い、実施例1に係る半導体装置の製造方法について説明する。 4 with (a) from FIG. 9 (b), method for manufacturing the semiconductor device according to the first embodiment. 図4(a)を参照に、金属フィルム付きテープ基板32の金属フィルムをエッチングすることにより、テープ基板32の上に、長方形の形をした第1ランド電極34と、円形の形をした第2ランド電極36と、第1ランド電極と第2ランド電極を電気的に接続する配線38と、を含む例えば銅からなる配線層40を形成する。 Figure 4 to refer to (a), by etching the metal film of the metal film with the tape substrate 32, on the tape substrate 32, a first land electrode 34 in the shape of a rectangle, the second was a circular shape the land electrodes 36, the wiring 38 connecting the first land electrode and the second land electrode electrically to form a wiring layer 40 made of copper for example, includes a. ここで、テープ基板32は配線層40の支持体として用いられる。 Here, the tape substrate 32 is used as a support of the interconnection layer 40. 第1ランド電極34はテープ基板32の周囲に配置され、第2ランド電極36はテープ基板32の中央に配置される。 First land electrode 34 is arranged around the tape substrate 32, the second land electrode 36 is placed in the center of the tape substrate 32. ここで、第1ランド電極34の電極ピッチ間隔は約150μmであり、第2ランド電極36の電極ピッチ間隔は約500μmである。 Here, the electrode pitch of the first land electrode 34 is about 150 [mu] m, electrode pitch of the second land electrode 36 is about 500 [mu] m. 図4(b)は図4(a)のA−A間の断面図である。 4 (b) is a cross-sectional view between A-A in FIG. 4 (a). ここで、配線層40の厚さは約30μmである。 The thickness of the wiring layer 40 is about 30 [mu] m.

図5(a)は第1ランド電極34の上に貫通電極42をスタッドバンプで形成した時のテープ基板32の上視図である。 5 (a) is a top view of the tape substrate 32 when the penetrating electrode 42 on the first land electrode 34 is formed by a stud bump. 図5(a)を参照に、例えば金からなるスタッドバンプである貫通電極42は第1ランド電極34上に形成される。 Referring to FIG. 5 (a), the through electrode 42 is a stud bump made of, for example, gold is formed on the first land electrode 34. 隣接し合う第1ランド電極34上の貫通電極42は、互いに第1ランド電極34の長手方向の異なった位置に形成される。 Through electrodes 42 on the first land electrode 34 adjacent is formed longitudinally different positions of the first land electrode 34 to each other. 貫通電極42が形成されることで、貫通電極42と第1ランド電極34とからなる接続電極44が形成される。 By penetrating electrode 42 is formed, the connection electrode 44 is formed with the through electrode 42 made of the first land electrode 34.. 図5(b)は図5(a)のA−A間の断面図である。 5 (b) is a cross-sectional view taken along line A-A of FIG. 5 (a). 貫通電極42の高さは約230μmである。 The height of the through electrode 42 is about 230 .mu.m. 第1ランド電極34の厚さは約30μmであるため接続電極44の高さは約260μmである。 The thickness of the first land electrode 34 and the height of the connection electrode 44 for approximately 30μm is about 260 .mu.m. また、貫通電極42の直径は約100μmである。 The diameter of the through electrode 42 is about 100 [mu] m.

図6(a)は半導体チップ12を第1ランド電極34にスタッドバンプ28を用いてフリップチップ接続によりフェイスダウン実装した時のテープ基板32の上視図である。 6 (a) is a top view of the tape substrate 32 at the time of face-down mounted by flip-chip connection using a stud bump 28 of the semiconductor chip 12 to the first land electrode 34. 図6(b)は図6(a)のA−A間の断面図である。 6 (b) is a cross-sectional view taken along line A-A of FIG. 6 (a). 図6(b)を参照に、例えば厚さ150μmの半導体チップ12を第1ランド電極34の上面で貫通電極42が形成されてない側の一端に、スタッドバンプ28を用いてフリップチップ接続によりフェイスダウン実装で搭載する。 Referring FIG. 6 (b), for example, a semiconductor chip 12 having a thickness of 150μm on one end of the first upper surface with no through-electrode 42 are formed side of the land electrode 34, a face by flip-chip connection using a stud bump 28 mounted in the down implementation. ここで、スタッドバンプ28の高さは約30μmである。 Here, the height of the stud bumps 28 is about 30 [mu] m. 半導体チップ12とテープ基板32の間にはエポキシ樹脂からなるアンダーフィル30を形成する。 Between the semiconductor chip 12 and the tape substrate 32 to form an underfill 30 made of epoxy resin.

図7(a)は封止樹脂16を形成する際に用いられる金型46とテープ基板32とを合わせた状態の上視図である。 7 (a) is a top view of a state in which a combination of the mold 46 used for forming the sealing resin 16 and the tape substrate 32. 図7(b)と図7(c)とは図7(a)のA−A間の断面図である。 Figure 7 (b) and FIG. 7 (c) and is a cross-sectional view between A-A of FIG. 7 (a). 図7(b)を参照に、封止樹脂16の形成に用いる金型46は凹型をしていて、凹型の底にシート48が設けられている。 Referring to FIG. 7 (b), the mold 46 used for forming the sealing resin 16 have a concave, sheet 48 is provided on the concave bottom. 金型46の上面からシート48までの深さは約250μmである。 Depth from the upper surface of the die 46 to the sheet 48 is about 250 [mu] m. 図7(c)を参照に、金型46に例えば熱硬化性のエポキシ樹脂である封止樹脂16を未硬化状態で充填する。 Referring to FIG. 7 (c), filling the sealing resin 16, for example a thermosetting epoxy resin into the mold 46 in the uncured state. 金型46を加熱し、封止樹脂16が溶融した状態でテープ基板32と金型46とを当接させる。 The mold 46 is heated, the sealing resin 16 are brought into contact with the tape substrate 32 and the mold 46 in a molten state. このとき、金型46の上面からシート48までの深さは約250μmであり、接続電極44の高さは約260μmであるため、接続電極44の上部はシート48を押圧し、接続電極44の上部はシート48に覆われる。 At this time, the depth from the upper surface of the die 46 to the sheet 48 is about 250 [mu] m, since the height of the connection electrode 44 is about 260 .mu.m, the upper portion of the connection electrode 44 presses the sheet 48, the connecting electrode 44 the top is covered with a sheet 48. これにより、接続電極44の上部を封止樹脂16で封止させずに、半導体チップ12を封止樹脂16で封止することができる。 Thus, the upper portion of the connection electrode 44 without sealed with a sealing resin 16, the semiconductor chip 12 can be sealed with a sealing resin 16.

図8(a)は封止樹脂16を形成した後のテープ基板32の上視図である。 8 (a) is a top view of the tape substrate 32 after the formation of the sealing resin 16. 図8(b)は図8(a)のA−A間の断面図である。 8 (b) is a cross-sectional view taken along line A-A of FIG. 8 (a). 図8(b)を参照に、封止樹脂16の形成に用いた金型46を外すと、接続電極44の上部を除いて、半導体チップ12と接続電極44とが封止樹脂16で封止される。 Referring FIG. 8 (b), when removing the mold 46 used for forming the sealing resin 16, except for the upper portion of the connection electrode 44, sealing the semiconductor chip 12 and the connection electrode 44 with a sealing resin 16 It is. つまり、接続電極44は封止樹脂16を貫通していることになる。 That is, the connection electrode 44 will be extending through the sealing resin 16. ここで、封止樹脂16で封止されていない接続電極44の上部の高さは約10μmである。 Here, the upper portion of the height of the connection electrode 44 that is not sealed with a sealing resin 16 is approximately 10 [mu] m.

図9(a)はテープ基板32を剥がし、第2ランド電極36に半田ボール18を形成した時の上視図である。 9 (a) is peeled off the tape substrate 32, a top view of the time of forming the solder balls 18 to the second land electrode 36. 図9(b)は図9(a)のA−A間の断面図である。 9 (b) is a cross-sectional view taken along line A-A of FIG. 9 (a). 図9(b)を参照に、テープ基板32を剥がし、露出した第2ランド電極36に半田ボール18を形成する。 Referring FIG. 9 (b), peeling the tape substrate 32 to form the solder balls 18 to the second land electrode 36 exposed. 半田ボール18の直径は約300μmである。 The diameter of the solder ball 18 is about 300μm. これにより、図3に示す半導体装置が完成する。 Thus, the semiconductor device shown in FIG. 3 is completed.

実施例1によれば、図3のように半導体チップ12の周囲に接続電極44が設けられている。 According to the first embodiment, the connection electrodes 44 on the periphery of the semiconductor chip 12 as shown in FIG. 3 are provided. 従来例1では、半導体チップ12の周囲には半田ボール18が設けられている。 In Conventional Example 1, the solder balls 18 are provided on the periphery of the semiconductor chip 12. ここで、従来例1の半田ボール18は半導体装置の積層用としても、例えばマザーボード等への実装や電気的試験用としても用いられるが、実施例1の接続電極44は半導体装置の積層用にのみ用いられ、例えばマザーボード等への実装および電気的試験には用いられない。 Here, even if the laminate of the solder balls 18 of conventional example 1 is a semiconductor device, for example, also used for the mounting and electrical testing of the mother board, the connection electrodes 44 of the first embodiment for stacking semiconductor devices only used, for example, it is not used for mounting and electrical testing of the mother board. このため、接続電極44は実装や電気的試験の際の簡便性は考慮しなくてよいため、接続電極44の電極ピッチ間隔を狭くすることができる。 Therefore, the connection electrode 44 is ease during mounting and electrical test since it is not necessary to consider, it can be narrowed electrode pitch of the connection electrode 44. さらに、接続電極44にある貫通電極42はスタッドバンプで形成されるため、貫通電極42の径を半田ボール18の径に比べ小さく形成することができる。 Further, the through electrodes 42 in the connection electrode 44 to be formed by the stud bump can be formed small compared to the diameter of the through electrode 42 to the diameter of the solder balls 18. これらより、接続電極44の電極ピッチ間隔は半田ボール18の電極ピッチ間隔より狭くでき、実施例1に係る半導体装置は従来例1に係る半導体装置に比べ小型化することが可能となる。 From these, the electrode pitch of the connecting electrodes 44 can be narrower than the electrode pitch of the solder balls 18, the semiconductor device according to the first embodiment makes it possible to miniaturize than that of the semiconductor device according to a conventional example 1.

また、図3のように第2ランド電極36には半田ボール18が設けられている。 Further, the solder balls 18 are provided on the second land electrode 36 as shown in FIG. 半田ボール18は例えばマザーボード等への実装に用いられ、半田ボール18が設けられる前の第2ランド電極36は半導体装置の電気的試験に用いられる。 Solder balls 18 are used to implement the example mother board, the second land electrode 36 before the solder balls 18 are provided is used for electrical test of the semiconductor device. 半田ボール18もしくは第2ランド電極36は半導体チップ12の真下に設けられるため、半田ボール18もしくは第2ランド電極36の電極ピッチ間隔を広く取っても半導体装置が大型化することはない。 Solder balls 18 or the second land electrode 36 because provided beneath the semiconductor chip 12, never semiconductor device is increased in size even taking wide electrode pitch of the solder balls 18 or the second land electrode 36. このため、半導体装置の小型化を図りつつ、例えばマザーボード等への実装および電気的試験の簡便性も損なわない半導体装置が可能となる。 Therefore, while reducing the size of the semiconductor device, the semiconductor device can be not impaired ease of mounting and electrical testing of the example mother board.

さらに、図4(a)のように、第1ランド電極34と、第2ランド電極36と、第1ランド電極34と第2ランド電極36とを電気的に接続する配線38と、を含む配線層40はテープ基板を支持体とする一つのフィルムから形成される。 Furthermore, as shown in FIG. 4 (a), the first land electrode 34, wiring including a second land electrode 36, and the first land electrode 34 and the second land electrode 36 and a wiring 38 for electrically connecting the layer 40 is formed from one film to the tape substrate and the support. これにより、厚さの薄い配線層40を容易に形成することができる。 Thus, it is possible to easily form a thin wiring layer 40 thicknesses. よって、半導体装置をより小型化することが可能となる。 Therefore, it is possible to further miniaturize the semiconductor device.

さらに、図5(a)のように隣接する第1ランド電極34上にスタッドバンプで形成される貫通電極42は、互いに第1ランド電極34の長手方向の異なった位置に形成される。 Furthermore, the through electrode 42 formed by a stud bump on the first land electrode 34 adjacent as shown in FIG. 5 (a), is formed in the longitudinal direction of different positions of the first land electrode 34 to each other. これにより、接続電極44の電極ピッチ間隔をさらに狭くすることができる。 Thus, it is possible to further narrow the electrode pitch of the connection electrode 44. このため、半導体装置のさらなる小型化が可能となる。 Therefore, it is possible to further miniaturization of the semiconductor device.

実施例2は実施例1に係る半導体装置を積層した場合の一つの例である。 Example 2 is an example of a case of stacking the semiconductor device according to the first embodiment. 図10は実施例2に係る積層半導体装置の断面図である。 Figure 10 is a cross-sectional view of a stacked semiconductor device according to the second embodiment. 図10を参照に、第1半導体装置50の第1接続電極45の上面と第2半導体装置51の第2接続電極47の下面とを熱圧着することにより接合し、第1半導体装置50と第2半導体装置51とが積層している。 Referring to FIG. 10, the upper surface of the first connection electrode 45 of the first semiconductor device 50 and the lower surface of the second connection electrode 47 of the second semiconductor device 51 is bonded by thermocompression bonding, the first semiconductor device 50 first and second semiconductor devices 51 are stacked. ここで、第1半導体装置50には半田ボール18が設けられているが、第2半導体装置51には半田ボール18が設けられていない。 Here, the first semiconductor device 50 has solder balls 18 are provided, the second semiconductor device 51 is not solder balls 18 are provided. また、第1半導体装置50と第2半導体装置51との間には接合強度を確保するため接着剤52が設けられている。 Further, the adhesive 52 is provided for ensuring the bonding strength between the first semiconductor device 50 and the second semiconductor device 51. これにより、実施例2に係る積層半導体装置が完成する。 Accordingly, stacked semiconductor device is completed according to the second embodiment.

実施例1に係る半導体装置において、図4(a)および図4(b)のように、配線層40は金属フィルム付きテープ基板32の金属フィルムをエッチングすることにより形成される。 In the semiconductor device according to the first embodiment, as shown in FIG. 4 (a) and 4 (b), the wiring layer 40 is formed by etching the metal film of the metal film with the tape substrate 32. このため、配線層40は同一面に形成される。 Therefore, the wiring layer 40 is formed on the same surface. よって、半導体装置を積層する場合や例えばマザーボード等に搭載する場合に接合面を確実に接合させることができる。 Therefore, it is possible to reliably bond the bonding surface when mounted in the case and for example a motherboard or the like stacked semiconductor device. また、金属フィルムをエッチングすることで一括に配線層40を形成できるため、簡便に製造することができる。 Further, since it forms the wiring layer 40 collectively by etching the metal film, it can be easily produced.

実施例1に係る半導体装置は、図7(a)から図7(c)ように、封止樹脂16を形成する際に、シート48が設けられた金型46を用いるため、接続電極44の上部が封止樹脂16の上面よりわずかに凸状になっている半導体装置が形成される。 The semiconductor device according to the first embodiment, as FIG. 7 (c) from FIG. 7 (a), when forming the sealing resin 16, for using the mold 46 in which the sheet 48 is provided, the connecting electrode 44 the semiconductor device is formed in which the upper is made slightly convex from the upper surface of the sealing resin 16. この凸量は従来例1で上部半導体装置24と下部半導体装置26との接続に用いる半田ボール18に比べ小さいため、積層された半導体装置の嵩張りを抑えることができ、積層半導体装置の小型化が可能となる。 Miniaturization of this for projection height is smaller than the solder balls 18 used for connection of the upper semiconductor device 24 in the conventional example 1 and the lower semiconductor device 26, bulky can be suppressed in the stacked semiconductor device, the stacked semiconductor device it is possible. また、実施例2では、第1半導体装置50と第2半導体装置51との積層は第1接続電極45および第2接続電極47を接合することで行われる。 In Example 2, the first semiconductor device 50 is stacked with the second semiconductor device 51 is performed by joining the first connection electrode 45 and second connection electrode 47. このため、第1半導体装置50と第2半導体装置51との電気的接続が容易にかつ安定になされることができる。 Therefore, it is possible to the first semiconductor device 50 is electrically connected to the second semiconductor device 51 is easily and stably achieved.

また、実施例1に係る半導体装置において、第2ランド電極36は半導体装置の電気的試験に用いられる。 In the semiconductor device according to the first embodiment, the second land electrode 36 is used for electrical test of the semiconductor device. このため、積層半導体装置を形成する前に個々の半導体装置について電気的試験を行うことが可能である。 Therefore, it is possible to perform electrical tests on individual semiconductor devices before forming the stacked semiconductor device. よって、積層半導体装置を形成する前に個々の半導体装置の良不良を識別することが可能となるため、歩留まりの向上と部材の無駄を省くことができる。 Therefore, since before the formation of the stacked semiconductor device it becomes possible to identify the good or bad of each semiconductor device, it is possible to eliminate unnecessary increase and the member of the yield.

さらに、半導体装置の積層はスタッドバンプを用いるため、フリップチップ接続技術を用いることができ、簡便に積層をすることが可能である。 Furthermore, lamination of the semiconductor device for use stud bumps, it is possible to use a flip-chip connection technology, it is possible to easily laminate.

実施例3は実施例1に係る半導体装置を積層した場合の一つの例である。 Example 3 is one example of a case of stacking the semiconductor device according to the first embodiment. 図11は実施例3に係る積層半導体装置の断面図である。 Figure 11 is a cross-sectional view of a stacked semiconductor device according to the third embodiment. 図11を参照に、第1半導体装置50の第1接続電極45の上面に別途スタッドバンプ54を設け、第1接続電極45の凸量を増大させる。 Referring to FIG. 11, a separate stud bumps 54 on the upper surface of the first connection electrode 45 of the first semiconductor device 50 is provided to increase the projection height of the first connection electrode 45. 凸量が増大した第1半導体装置50の第1接続電極45の上面と第2半導体装置51の第2接続電極47の下面とを熱圧着することにより接合し、第1半導体装置50と第2半導体装置51とを積層している。 A lower surface of the upper surface of the first connection electrode 45 of the first semiconductor device 50 in which the convex amount is increased and the second connection electrode 47 of the second semiconductor device 51 is bonded by thermocompression bonding, the first semiconductor device 50 second and laminating the semiconductor device 51. ここで、第1半導体装置50には半田ボール18が設けられているが、第2半導体装置51には半田ボール18が設けられていない。 Here, the first semiconductor device 50 has solder balls 18 are provided, the second semiconductor device 51 is not solder balls 18 are provided. また、第1半導体装置50と第2半導体装置51との間には接合強度を確保するため接着剤52が設けられている。 Further, the adhesive 52 is provided for ensuring the bonding strength between the first semiconductor device 50 and the second semiconductor device 51. これにより、実施例3に係る積層半導体装置が完成する。 Accordingly, stacked semiconductor device is completed according to the third embodiment.

実施例3によれば、第1半導体装置50の第1接続電極45の上面に別途スタッドバンプ54を設けているため凸量が増大している。 According to the third embodiment, the projecting amount since the separately provided stud bumps 54 on the upper surface of the first connection electrode 45 of the first semiconductor device 50 is increased. このため、実施例2に比べ、第1半導体装置50と第2半導体装置51との電気的接続をより容易にかつ安定して接続することができる。 Thus, example compared to 2, can be connected electrically connected more easily and stably to the first semiconductor device 50 and the second semiconductor device 51.

実施例3では、第1半導体装置50の第1接続電極45の上面に別途スタッドバンプ54を設ける例を示したが、第2半導体装置51の第2接続電極47の下面に別途スタッドバンプ54を設けても、実施例3と同様な効果を得ることができる。 In Example 3, an example of providing a first additional stud bumps 54 on the upper surface of the connection electrode 45 of the first semiconductor device 50, a separate stud bumps 54 on the lower surface of the second connection electrode 47 of the second semiconductor device 51 be provided, it is possible to obtain the same effect as in example 3.

実施例4は実施例1に係る半導体装置を積層した場合の一つの例である。 Example 4 is an example of a case of stacking the semiconductor device according to the first embodiment. 図12は実施例4に係る積層半導体装置の断面図である。 Figure 12 is a cross-sectional view of a stacked semiconductor device according to the fourth embodiment. 図12を参照に、第1半導体装置50の第1接続電極45の上面と第2半導体装置51の第2接続電極47の下面とを例えば共晶はんだや鉛フリーはんだである半田56を用いて接合し、第1半導体装置50と第2半導体装置51とを積層している。 Referring to FIG. 12, with the first upper surface and a second connecting eutectic the underside example of the electrode 47 solder or solder 56 is lead-free solder of the second semiconductor device 51 of the connection electrodes 45 of the first semiconductor device 50 bonded, it is stacked with the first semiconductor device 50 and the second semiconductor device 51. ここで、第1半導体装置50には半田ボール18が設けられているが、第2半導体装置51には半田ボール18が設けられていない。 Here, the first semiconductor device 50 has solder balls 18 are provided, the second semiconductor device 51 is not solder balls 18 are provided. また、第1半導体装置50と第2半導体装置51との間には接合強度を確保するため接着剤52が設けられている。 Further, the adhesive 52 is provided for ensuring the bonding strength between the first semiconductor device 50 and the second semiconductor device 51. これにより、実施例4に係る積層半導体装置が完成する。 Accordingly, stacked semiconductor device is completed according to the fourth embodiment.

実施例4によれば、半田56を用いて第1半導体装置50と第2半導体装置51とを積層しているため、熱圧着により第1半導体装置50と第2半導体装置51とを積層している実施例2および実施例3に比べ、より強度な接合を得ることができる。 According to the fourth embodiment, since the stacked first semiconductor device 50 by using the solder 56 and the second semiconductor device 51, by thermocompression bonding by laminating the first semiconductor device 50 and the second semiconductor device 51 compared to examples 2 and 3 have, it is possible to obtain a stronger bond.

実施例5はスタッドバンプが二以上積層された貫通電極42を有する半導体装置の例である。 Example 5 is an example of a semiconductor device having a through electrode 42 are stacked stud bumps are two or more. 図13は実施例5に係る半導体装置の断面図である。 Figure 13 is a cross-sectional view of a semiconductor device according to a fifth embodiment. 図13を参照に、第1ランド電極34の上面にスタッドバンプを形成する工程を複数回実施して貫通電極42が積層するような接続電極44を形成する。 Referring to FIG. 13, the through electrode 42 by a plurality of times a step of forming a stud bump on the upper surface of the first land electrode 34 is formed a connection electrode 44 as laminated. その他の構成は図3と同様であるため説明を省略する。 It omitted because other structures are the same as in FIG.

貫通電極42の高さは、スタッドバンプの形成に用いる金線の材質と太さによって制御できる。 The height of the through electrode 42 can be controlled by the material and thickness of the gold wire used for forming the stud bumps. 貫通電極42の高さを確保するため、金線を太くすると貫通電極42の径も大きくなってしまう。 To ensure the height of the through electrode 42, the diameter of the through electrode 42 thickening the gold wire is also increased. このため、貫通電極42をスタッドバンプで形成することで接続電極44の電極ピッチ間隔を狭く形成できるという利点が損なわれてしまう。 Therefore, an advantage that the through electrode 42 can be formed narrow electrode pitch of the connecting electrodes 44 by forming stud bumps is impaired. 実施例5によれば、細い金線を用いてスタッドバンプを形成する工程を複数回実施することで、貫通電極42の径は増大させずに、高さを確保した貫通電極42が形成できる。 According to the fifth embodiment, by a plurality of times a step of forming a stud bump using a fine gold wire, the diameter of the through electrode 42 without increasing the through electrodes 42 that ensures the height can be formed. これにより、接続電極44の電極ピッチ間隔を狭く保ったまま、高さの高い接続電極44の形成が可能となる。 Thus, while maintaining a narrow electrode pitch of the connection electrode 44, thereby enabling the formation of tall connection electrode 44. このため、実施例1に係る半導体装置を積層した場合に比べ、実施例5に係る半導体装置を積層した場合は、上に積層された半導体装置と下に積層された半導体装置の電気的接続をより容易にかつ安定して接続することができる。 Therefore, compared with the case of stacking the semiconductor device according to the first embodiment, the case of stacking the semiconductor device according to Example 5, the electrical connection of the semiconductor device stacked on the semiconductor device and the lower stacked above it can be connected more easily and stably.

実施例2から実施例4において、接着剤52の塗布は接着剤52の形状を整えることができるという観点から、第1半導体装置50の第1接続電極45と第2半導体装置51の第2接続電極47とを接合する前に行うことが望ましい。 In Example 4 from Example 2, from the viewpoint of application of the adhesive 52 can adjust the shape of the adhesive 52, the first connection electrode 45 of the first semiconductor device 50 and the second connection of the second semiconductor device 51 it is desirable to perform before bonding the electrode 47. また、第1半導体装置50の半田ボール18の形成は、第1半導体装置50の第1接続電極45と第2半導体装置51の第2接続電極47とを接合する工程の簡便化と不良な半導体装置への半田ボール18の形成を防止する観点から、第1接続電極45と第2接続電極47とを接合する工程が終わった後に半田ボール18を形成することが望ましい。 The formation of solder balls 18 of the first semiconductor device 50 is simplified and the defective semiconductor process for bonding a first connection electrode 45 of the first semiconductor device 50 and the second connection electrode 47 of the second semiconductor device 51 from the viewpoint of preventing the formation of solder balls 18 to the device, it is desirable to form the solder balls 18 after the step of joining the first connection electrode 45 and second connection electrode 47 is finished.

実施例2から実施例4では、実施例1に係る半導体装置の積層の例について示したが、実施例5に係る半導体装置を実施例2から実施例4のように積層した場合でも同様の効果を得ることができる。 Example 4 Example 2, Example is shown an example of a lamination of a semiconductor device according to 1, the same effect even if the stacked as semiconductor device Example 2 from Example 4 according to Example 5 it is possible to obtain.

実施例2から実施例4では、熱圧着や半田により半導体装置を積層する例を示したが、これらの方法に限られるものでなく、超音波を用いた方法やその他の方法も適宜利用することができる。 Example 4 Example 2, there is shown an example of laminating a semiconductor device by thermal compression bonding or soldering, not limited to these methods, utilizing the method and other methods using ultrasound as appropriate can.

以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。 Have been described in detail preferred embodiments of the present invention, the present invention is not intended to be limited to the specific embodiments, within the scope of the present invention described in the claims, various modifications and change is possible.

図1(a)は従来例1に係る半導体装置の断面図(その1)であり、図1(b)は図1(a)に係る半導体装置をパッケージ・オン・パッケージした場合の断面図である。 1 (a) is a cross-sectional view of the semiconductor device of conventional example 1 is (1) a cross-sectional view of a case where the semiconductor device is packaged on-package according to FIG. 1 (b) FIGS. 1 (a) is there. 図2(a)は従来例1に係る半導体装置の断面図(その2)であり、図2(b)は図2(a)に係る半導体装置をパッケージ・オン・パッケージした場合の断面図である。 2 (a) is a cross-sectional view of the semiconductor device of conventional example 1 is (2) a cross-sectional view of a case where the semiconductor device is packaged on-package according to FIG. 2 (b) FIGS. 2 (a) is there. 図3は実施例1に係る半導体装置の断面図である。 Figure 3 is a cross-sectional view of a semiconductor device according to the first embodiment. 図4(a)は実施例1に係る半導体装置の製造工程を示す上視図(その1)であり、図4(b)は図4(a)のA−A間の断面図である。 A FIGS. 4 (a) top view showing a manufacturing process of a semiconductor device according to Example 1 (Part 1), 4 (b) is a cross-sectional view between A-A of FIGS. 4 (a). 図5(a)は実施例1に係る半導体装置の製造工程を示す上視図(その2)であり、図5(b)は図5(a)のA−A間の断面図である。 5 (a) is a top view showing a manufacturing process of a semiconductor device according to Example 1 (Part 2), 5 (b) is a cross-sectional view between A-A in FIGS. 5 (a). 図6(a)は実施例1に係る半導体装置の製造工程を示す上視図(その3)であり、図6(b)は図6(a)のA−A間の断面図である。 6 (a) is top view showing a manufacturing process of a semiconductor device according to Embodiment 1 is (Part 3), 6 (b) is a cross-sectional view taken along line A-A in FIGS. 6 (a). 図7(a)は実施例1に係る半導体装置の製造工程を示す上視図(その4)であり、図7(b)および図7(c)は図7(a)のA−A間の断面図である。 7 (a) is top view showing a manufacturing process of a semiconductor device according to Embodiment 1 is (Part 4), 7 (b) and FIG. 7 (c) between the A-A shown in FIG. 7 (a) it is a cross-sectional view of. 図8(a)は実施例1に係る半導体装置の製造工程を示す上視図(その5)であり、図8(b)は図8(a)のA−A間の断面図である。 8 (a) is top view showing a manufacturing process of a semiconductor device according to Embodiment 1 is (Part 5), FIG. 8 (b) is a cross-sectional view between A-A of FIG. 8 (a). 図9(a)は実施例1に係る半導体装置の製造工程を示す上視図(その6)であり、図9(b)は図9(a)のA−A間の断面図である。 9 (a) is top view showing a manufacturing process of a semiconductor device according to Embodiment 1 is (Part 6), 9 (b) is a cross-sectional view taken along line A-A of FIG. 9 (a). 図10は実施例2に係る積層半導体装置の断面図である。 Figure 10 is a cross-sectional view of a stacked semiconductor device according to the second embodiment. 図11は実施例3に係る積層半導体装置の断面図である。 Figure 11 is a cross-sectional view of a stacked semiconductor device according to the third embodiment. 図12は実施例4に係る積層半導体装置の断面図である。 Figure 12 is a cross-sectional view of a stacked semiconductor device according to the fourth embodiment. 図13は実施例5に係る半導体装置の断面図である。 Figure 13 is a cross-sectional view of a semiconductor device according to a fifth embodiment.

符号の説明 DESCRIPTION OF SYMBOLS

10 配線基板 12 半導体チップ 14 ダイ付け材 16 封止樹脂 18 半田ボール 20 ランド電極 22 ランド電極 23 ワイヤ 24 上部半導体装置 26 下部半導体装置 28 スタッドバンプ 30 アンダーフィル 32 テープ基板 34 第1ランド電極 36 第2ランド電極 38 配線 40 配線層 42 貫通電極 44 接続電極 45 第1接続電極 46 金型 47 第2接続電極 48 シート 50 第1半導体装置 51 第2半導体装置 52 接着剤 54 スタッドバンプ 56 半田 10 wiring substrate 12 semiconductor chip 14 die bonding material 16 sealing resin 18 solder ball 20 land electrode 22 land electrode 23 wire 24 upper semiconductor device 26 lower semiconductor device 28 stud bump 30 underfill 32 tape substrate 34 first land electrode 36 second land electrode 38 wiring 40 wiring layer 42 through the electrode 44 connected electrode 45 first connecting electrode 46 mold 47 second connecting electrode 48 sheet 50 first semiconductor device 51 and the second semiconductor device 52 adhesive 54 stud bump 56 solder

Claims (19)

  1. 半導体チップと、 And the semiconductor chip,
    前記半導体チップと電気的に接続する第1ランド電極と、前記第1ランド電極の上面に設けられ前記第1ランド電極と電気的に接続しスタッドバンプで形成される貫通電極と、からなる接続電極と、 Wherein the first land electrode of the semiconductor chip and electrically connected to the a through electrode formed in the stud bumps provided to connect the first land electrode electrically to the upper surface of the first land electrode, made of connecting electrodes When,
    前記接続電極が貫通し、前記半導体チップを封止する封止樹脂と、を具備することを特徴とする半導体装置。 The connection electrode penetrates the semiconductor device characterized by comprising a sealing resin for sealing the semiconductor chip.
  2. 前記半導体チップと電気的に接続し外部との接続に用いられる第2ランド電極を具備し、前記接続電極は前記半導体チップの周囲に設けられ、前記第2ランド電極は前記半導体チップの真下に設けられていることを特徴とする請求項1記載の半導体装置。 Comprising a second land electrode used to connect the semiconductor chip and electrically to the connection to the outside, the connecting electrode is provided around the semiconductor chip, the second land electrode disposed beneath said semiconductor chip the semiconductor device according to claim 1, characterized by being.
  3. 前記接続電極の上面が前記封止樹脂の上面より上に設けられていることを特徴とする請求項1または2記載の半導体装置。 The semiconductor device according to claim 1 or 2, wherein the upper surface of the connecting electrode is provided above the upper surface of the sealing resin.
  4. 前記第1ランド電極と、前記第2ランド電極と、前記第1ランド電極と前記第2ランド電極とを電気的に接続する配線と、を含み一つの金属フィルムから形成されている配線層を具備することを特徴とする請求項1から3のいずれか一項記載の半導体装置。 Comprising: a first land electrode, and the second land electrode, and the wiring that connects the second land electrode and the first land electrode electrically, the wiring layer formed from one metal film comprises the semiconductor device of any one of claims 1, wherein 3 to.
  5. 隣接し合う前記第1ランド電極上に設けられた前記貫通電極が、互いに第1ランド電極の長手方向の異なった位置に設けられていることを特徴とする請求項1から4のいずれか一項記載の半導体装置。 The through electrode formed on the first land electrode adjacent the first any one of claims 1 to 4, characterized in that provided in the longitudinal direction of different positions of the land electrodes together the semiconductor device according.
  6. 前記貫通電極はスタッドバンプを二以上積層して設けられていることを特徴とする請求項1から5のいずれか一項記載の半導体装置。 The through electrode semiconductor device as described in any one of claims 1-5, characterized in that provided by stacking stud bumps two or more.
  7. 前記配線層は前記半導体チップの下面より下に設けられ、前記半導体チップがフェイスダウン実装で設けられていることを特徴とする請求項4から6のいずれか一項記載の半導体装置。 The wiring layer is provided below the lower surface of the semiconductor chip, the semiconductor chip is a semiconductor apparatus according to any one claim of 6 claim 4, characterized in that provided in a face-down mounting.
  8. 請求項1から7のいずれか一項記載の半導体装置である第1半導体装置の第1接続電極と請求項1から7のいずれか一項記載の半導体装置である第2半導体装置の第2接続電極とが接合することで、前記第1半導体装置と前記第2半導体装置とが積層していることを特徴とする積層半導体装置。 The second connection of the second semiconductor device is a semiconductor device as described in any one of the first connection electrode and of claims 1 to 7 of the first semiconductor device is a semiconductor device according to any one of claims 1 7 by the electrode is bonded, stacked semiconductor device, characterized in that said first semiconductor device and the second semiconductor device are stacked.
  9. 前記第1接続電極の上面と前記第2接続電極の下面との間に別のスタッドバンプが形成されていることを特徴とする請求項8記載の積層半導体装置。 Stacked semiconductor device according to claim 8, wherein the further stud bumps are formed between the lower surface of the second connection electrode and the upper surface of the first connection electrode.
  10. 前記第1接続電極と前記第2接続電極とが熱圧着または半田で接合していることを特徴とする請求項8または9記載の積層半導体装置。 Stacked semiconductor device according to claim 8 or 9, wherein said first connecting electrode and said second connecting electrodes, characterized in that bonded with thermocompression bonding or solder.
  11. 半導体チップと第1ランド電極とを電気的に接続する工程と、 A step of electrically connecting the semiconductor chip and the first land electrode,
    前記第1ランド電極の上面に前記第1ランド電極と電気的に接続する貫通電極をスタッドバンプにより形成し、前記第1ランド電極と前記貫通電極とからなる接続電極を形成する工程と、 A step of the through electrode connecting the first land electrode electrically to the upper surface of the first land electrode is formed by a stud bump, forming a connection electrode composed of the first land electrode and the penetrating electrode,
    前記接続電極が貫通し、前記半導体チップを封止する封止樹脂を形成する工程と、を有する半導体装置の製造方法。 The method of manufacturing a semiconductor device having a step of forming a sealing resin the connection electrode penetrates, seals the semiconductor chip.
  12. 前記第1ランド電極と、前記半導体チップと電気的に接続し外部との接続に用いられる前記第2ランド電極と、前記第1ランド電極と前記第2ランド電極とを電気的に接続する配線と、を含む配線層を一つの金属フィルムから形成する工程を有することを特徴とする請求項11記載の半導体装置の製造方法。 Said first land electrode, and the second land electrode used for connection between the semiconductor chip and electrically connected to the external wiring and connecting the first land electrode and the second land electrode electrically the method of manufacturing a semiconductor device according to claim 11, wherein the wiring layer and having a step of forming from a single metal film comprising a.
  13. 前記配線層を一つの金属フィルムから形成する工程は、金属フィルム付きテープ基板の金属フィルムをエッチングすることにより前記配線層を形成する工程であることを特徴とする請求項12記載の半導体装置の製造方法。 Forming the wiring layer from one metal film, manufacturing of a semiconductor device according to claim 12, wherein a by etching the metal film of the tape substrate with the metal film is a step of forming the wiring layer Method.
  14. 前記封止樹脂を形成する工程は、前記接続電極の上部をシートで覆い成型することにより、前記接続電極の上面が前記封止樹脂の上面より上に形成されるように封止樹脂を形成する工程であることを特徴とする請求項11から13のいずれか一項記載の半導体装置の製造方法。 The step of forming the sealing resin, by molding covering an upper portion of the connecting electrode sheet, to form a sealing resin so that the upper surface of the connection electrode is formed above the upper surface of the sealing resin the method of manufacturing a semiconductor device according to any one of claims 11 13, characterized in that a step.
  15. 前記半導体チップと前記第1ランド電極とを電気的に接続する工程は、前記半導体チップをフェイスダウン実装する工程を含むことを特徴とする請求項11から14のいずれか一項記載の半導体装置の製造方法。 Electrically connecting the first land electrode and the semiconductor chip process, the semiconductor device of any one of claims 11 to 14, characterized in that it comprises the step of face-down mounting said semiconductor chip Production method.
  16. 前記貫通電極をスタッドバンプにより形成する工程は、スタッドバンプを形成する工程を複数回含むことを特徴とする請求項11から15のいずれか一項記載の半導体装置の製造方法。 It said step of forming a through electrode stud bumps, a method of manufacturing a semiconductor device according any one of claims 11 to 15, characterized in that it comprises a plurality of times a step of forming a stud bump.
  17. 請求項1から7のいずれか一項記載の半導体装置である第1半導体装置の第1接続電極と請求項1から7のいずれか一項記載の半導体装置である第2半導体装置の第2接続電極とを接合する工程を有することを特徴とする積層半導体装置の製造方法。 The second connection of the second semiconductor device is a semiconductor device as described in any one of the first connection electrode and of claims 1 to 7 of the first semiconductor device is a semiconductor device according to any one of claims 1 7 method for manufacturing a stacked semiconductor device characterized in that it comprises a step of bonding the electrode.
  18. 前記第1接続電極と前記第2接続電極とを接合する工程は、前記第1接続電極の上面もしくは前記第2接続電極の下面に別のスタッドバンプを形成する工程を有することを特徴とする請求項17記載の積層半導体装置。 A step of bonding the said first connection electrode second connection electrode, wherein characterized in that it comprises a step of forming a further stud bumps on the lower surface of the upper surface or the second connecting electrode of the first connection electrode stacked semiconductor device of claim 17, wherein.
  19. 前記第1接続電極と前記第2接続電極とを接合する工程は、熱圧着または半田で接合する工程を含むことを特徴とする請求項17または18記載の積層半導体装置の製造方法。 The first connection electrode and the step of bonding the second connection electrode, method of manufacturing a stacked semiconductor device according to claim 17 or 18, wherein further comprising the step of bonding by thermal compression bonding or solder.
JP2006353412A 2006-12-27 2006-12-27 Semiconductor device and manufacturing method thereof Pending JP2008166439A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2006353412A JP2008166439A (en) 2006-12-27 2006-12-27 Semiconductor device and manufacturing method thereof

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2006353412A JP2008166439A (en) 2006-12-27 2006-12-27 Semiconductor device and manufacturing method thereof
TW96147833A TWI376024B (en) 2006-12-27 2007-12-14 Semiconductor device and method for manufacturing the same
US12/004,920 US8598717B2 (en) 2006-12-27 2007-12-21 Semiconductor device and method for manufacturing the same
PCT/US2007/026428 WO2008082615A2 (en) 2006-12-27 2007-12-27 Semiconductor device and method for manufacturing the same
US14/067,717 US8765529B2 (en) 2006-12-27 2013-10-30 Semiconductor device and method for manufacturing the same

Publications (1)

Publication Number Publication Date
JP2008166439A true JP2008166439A (en) 2008-07-17

Family

ID=39695532

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006353412A Pending JP2008166439A (en) 2006-12-27 2006-12-27 Semiconductor device and manufacturing method thereof

Country Status (2)

Country Link
JP (1) JP2008166439A (en)
TW (1) TWI376024B (en)

Cited By (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015508240A (en) * 2012-02-24 2015-03-16 インヴェンサス・コーポレイション Method for package-on-package assembly having a wire bond to the sealing surface
US9349706B2 (en) 2012-02-24 2016-05-24 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
US9412714B2 (en) 2014-05-30 2016-08-09 Invensas Corporation Wire bond support structure and microelectronic package including wire bonds therefrom
US9502390B2 (en) 2012-08-03 2016-11-22 Invensas Corporation BVA interposer
US9553076B2 (en) 2010-07-19 2017-01-24 Tessera, Inc. Stackable molded microelectronic packages with area array unit connectors
US9570382B2 (en) 2010-07-19 2017-02-14 Tessera, Inc. Stackable molded microelectronic packages
US9570416B2 (en) 2004-11-03 2017-02-14 Tessera, Inc. Stacked packaging improvements
US9583411B2 (en) 2014-01-17 2017-02-28 Invensas Corporation Fine pitch BVA using reconstituted wafer with area array accessible for testing
US9601454B2 (en) 2013-02-01 2017-03-21 Invensas Corporation Method of forming a component having wire bonds and a stiffening layer
US9615456B2 (en) 2012-12-20 2017-04-04 Invensas Corporation Microelectronic assembly for microelectronic packaging with bond elements to encapsulation surface
US9659848B1 (en) 2015-11-18 2017-05-23 Invensas Corporation Stiffened wires for offset BVA
US9685365B2 (en) 2013-08-08 2017-06-20 Invensas Corporation Method of forming a wire bond having a free end
US9691731B2 (en) 2011-05-03 2017-06-27 Tessera, Inc. Package-on-package assembly with wire bonds to encapsulation surface
US9728527B2 (en) 2013-11-22 2017-08-08 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9735084B2 (en) 2014-12-11 2017-08-15 Invensas Corporation Bond via array for thermal conductivity
US9761558B2 (en) 2011-10-17 2017-09-12 Invensas Corporation Package-on-package assembly with wire bond vias
US9761554B2 (en) 2015-05-07 2017-09-12 Invensas Corporation Ball bonding metal wire bond wires to metal pads
US9812402B2 (en) 2015-10-12 2017-11-07 Invensas Corporation Wire bond wires for interference shielding
US9842745B2 (en) 2012-02-17 2017-12-12 Invensas Corporation Heat spreading substrate with embedded interconnects
US9852969B2 (en) 2013-11-22 2017-12-26 Invensas Corporation Die stacks with one or more bond via arrays of wire bond wires and with one or more arrays of bump interconnects
US9888579B2 (en) 2015-03-05 2018-02-06 Invensas Corporation Pressing of wire bond wire tips to provide bent-over tips
US9911718B2 (en) 2015-11-17 2018-03-06 Invensas Corporation ‘RDL-First’ packaged microelectronic device for a package-on-package device
US9917073B2 (en) 2012-07-31 2018-03-13 Invensas Corporation Reconstituted wafer-level package dram with conductive interconnects formed in encapsulant at periphery of the package
US9935075B2 (en) 2016-07-29 2018-04-03 Invensas Corporation Wire bonding method and apparatus for electromagnetic interference shielding
US9953914B2 (en) 2012-05-22 2018-04-24 Invensas Corporation Substrate-less stackable package with wire-bond interconnect
US9984901B2 (en) 2005-12-23 2018-05-29 Tessera, Inc. Method for making a microelectronic assembly having conductive elements
US9984992B2 (en) 2015-12-30 2018-05-29 Invensas Corporation Embedded wire bond wires for vertical integration with separate surface mount and wire bond mounting surfaces
US10008477B2 (en) 2013-09-16 2018-06-26 Invensas Corporation Microelectronic element with bond elements to encapsulation surface
US10008469B2 (en) 2015-04-30 2018-06-26 Invensas Corporation Wafer-level packaging using wire bond wires in place of a redistribution layer
US10026717B2 (en) 2013-11-22 2018-07-17 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US10181457B2 (en) 2015-10-26 2019-01-15 Invensas Corporation Microelectronic package for wafer-level chip scale packaging with fan-out

Cited By (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9570416B2 (en) 2004-11-03 2017-02-14 Tessera, Inc. Stacked packaging improvements
US9984901B2 (en) 2005-12-23 2018-05-29 Tessera, Inc. Method for making a microelectronic assembly having conductive elements
US10128216B2 (en) 2010-07-19 2018-11-13 Tessera, Inc. Stackable molded microelectronic packages
US9553076B2 (en) 2010-07-19 2017-01-24 Tessera, Inc. Stackable molded microelectronic packages with area array unit connectors
US9570382B2 (en) 2010-07-19 2017-02-14 Tessera, Inc. Stackable molded microelectronic packages
US9691731B2 (en) 2011-05-03 2017-06-27 Tessera, Inc. Package-on-package assembly with wire bonds to encapsulation surface
US10062661B2 (en) 2011-05-03 2018-08-28 Tessera, Inc. Package-on-package assembly with wire bonds to encapsulation surface
US9761558B2 (en) 2011-10-17 2017-09-12 Invensas Corporation Package-on-package assembly with wire bond vias
US9842745B2 (en) 2012-02-17 2017-12-12 Invensas Corporation Heat spreading substrate with embedded interconnects
JP2017038074A (en) * 2012-02-24 2017-02-16 インヴェンサス・コーポレイション Method for assembling microelectronic package
JP2015508240A (en) * 2012-02-24 2015-03-16 インヴェンサス・コーポレイション Method for package-on-package assembly having a wire bond to the sealing surface
US9349706B2 (en) 2012-02-24 2016-05-24 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
US9691679B2 (en) 2012-02-24 2017-06-27 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
US9953914B2 (en) 2012-05-22 2018-04-24 Invensas Corporation Substrate-less stackable package with wire-bond interconnect
US10170412B2 (en) 2012-05-22 2019-01-01 Invensas Corporation Substrate-less stackable package with wire-bond interconnect
US9917073B2 (en) 2012-07-31 2018-03-13 Invensas Corporation Reconstituted wafer-level package dram with conductive interconnects formed in encapsulant at periphery of the package
US9502390B2 (en) 2012-08-03 2016-11-22 Invensas Corporation BVA interposer
US9615456B2 (en) 2012-12-20 2017-04-04 Invensas Corporation Microelectronic assembly for microelectronic packaging with bond elements to encapsulation surface
US9601454B2 (en) 2013-02-01 2017-03-21 Invensas Corporation Method of forming a component having wire bonds and a stiffening layer
US9685365B2 (en) 2013-08-08 2017-06-20 Invensas Corporation Method of forming a wire bond having a free end
US10008477B2 (en) 2013-09-16 2018-06-26 Invensas Corporation Microelectronic element with bond elements to encapsulation surface
US9728527B2 (en) 2013-11-22 2017-08-08 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9852969B2 (en) 2013-11-22 2017-12-26 Invensas Corporation Die stacks with one or more bond via arrays of wire bond wires and with one or more arrays of bump interconnects
US10026717B2 (en) 2013-11-22 2018-07-17 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9583411B2 (en) 2014-01-17 2017-02-28 Invensas Corporation Fine pitch BVA using reconstituted wafer with area array accessible for testing
US9837330B2 (en) 2014-01-17 2017-12-05 Invensas Corporation Fine pitch BVA using reconstituted wafer with area array accessible for testing
US9947641B2 (en) 2014-05-30 2018-04-17 Invensas Corporation Wire bond support structure and microelectronic package including wire bonds therefrom
US9412714B2 (en) 2014-05-30 2016-08-09 Invensas Corporation Wire bond support structure and microelectronic package including wire bonds therefrom
US9735084B2 (en) 2014-12-11 2017-08-15 Invensas Corporation Bond via array for thermal conductivity
US9888579B2 (en) 2015-03-05 2018-02-06 Invensas Corporation Pressing of wire bond wire tips to provide bent-over tips
US10008469B2 (en) 2015-04-30 2018-06-26 Invensas Corporation Wafer-level packaging using wire bond wires in place of a redistribution layer
US9761554B2 (en) 2015-05-07 2017-09-12 Invensas Corporation Ball bonding metal wire bond wires to metal pads
US10115678B2 (en) 2015-10-12 2018-10-30 Invensas Corporation Wire bond wires for interference shielding
US9812402B2 (en) 2015-10-12 2017-11-07 Invensas Corporation Wire bond wires for interference shielding
US10181457B2 (en) 2015-10-26 2019-01-15 Invensas Corporation Microelectronic package for wafer-level chip scale packaging with fan-out
US10043779B2 (en) 2015-11-17 2018-08-07 Invensas Corporation Packaged microelectronic device for a package-on-package device
US9911718B2 (en) 2015-11-17 2018-03-06 Invensas Corporation ‘RDL-First’ packaged microelectronic device for a package-on-package device
US9659848B1 (en) 2015-11-18 2017-05-23 Invensas Corporation Stiffened wires for offset BVA
US9984992B2 (en) 2015-12-30 2018-05-29 Invensas Corporation Embedded wire bond wires for vertical integration with separate surface mount and wire bond mounting surfaces
US9935075B2 (en) 2016-07-29 2018-04-03 Invensas Corporation Wire bonding method and apparatus for electromagnetic interference shielding

Also Published As

Publication number Publication date
TWI376024B (en) 2012-11-01
TW200834846A (en) 2008-08-16

Similar Documents

Publication Publication Date Title
JP4023159B2 (en) Manufacturing method of the production method and laminated to a semiconductor device
KR100532179B1 (en) Chip scale ball grid array for integrated circuit package
CN100364090C (en) Light-thin laminated packaged semiconductor device and manufacturing process thereof
JP6025875B2 (en) Method of fabricating a microelectronic package
US7161237B2 (en) Flip chip packaging using recessed interposer terminals
US6545366B2 (en) Multiple chip package semiconductor device
US6787917B2 (en) Apparatus for package reduction in stacked chip and board assemblies
US9502390B2 (en) BVA interposer
KR101452592B1 (en) Methods and apparatus for package on package devices with reversed stud bump through via interconnections
JP4361820B2 (en) Wafer-level package, a multi-layered package and a manufacturing method thereof
US8710647B2 (en) Semiconductor device having a first conductive member connecting a chip to a wiring board pad and a second conductive member connecting the wiring board pad to a land on an insulator covering the chip and the wiring board
JP4175197B2 (en) Flip-chip mounting structure
US7915718B2 (en) Apparatus for flip-chip packaging providing testing capability
US6621172B2 (en) Semiconductor device and method of fabricating the same, circuit board, and electronic equipment
US9685400B2 (en) Semiconductor package and method of forming the same
JP3994262B2 (en) Semiconductor device and manufacturing method thereof, the circuit board and electronic equipment
US6555917B1 (en) Semiconductor package having stacked semiconductor chips and method of making the same
JP4823089B2 (en) Method for manufacturing a stacked semiconductor device
US6316838B1 (en) Semiconductor device
JP4199588B2 (en) Method of manufacturing a wiring circuit board, and a method of manufacturing a semiconductor integrated circuit device using this printed circuit board
US7242081B1 (en) Stacked package structure
US7087989B2 (en) Semiconductor device, electronic device, electronic apparatus, and method of manufacturing semiconductor device
KR100570514B1 (en) Manufacturing method for wafer level chip stack package
CN100349292C (en) Semiconductor device and its producing method, electronic device and electronic instrument
KR100493063B1 (en) BGA package with stacked semiconductor chips and manufacturing method thereof