JP2008160322A - Thin film piezoelectric resonator and semiconductor device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a thin film piezoelectric resonator and a semiconductor device, which are not easily affected by a depletion layer generated on a substrate. <P>SOLUTION: The thin film piezoelectric resonator comprises: a substrate; a conductive film provided on the substrate and connected to the ground; an insulating film provided on the conductive film and provided with a lower hollow part; a lower electrode supported on the insulating film and provided on the lower hollow part; a piezoelectric body film provided on the lower electrode; an upper electrode provided on the piezoelectric body film; a support film provided on the upper electrode and provided with an upper hollow part; and a sealing body provided on the support film, for sealing the upper hollow part. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、薄膜圧電共振器及び半導体装置に関する。   The present invention relates to a thin film piezoelectric resonator and a semiconductor device.

例えば、携帯電話などの移動体通信機器における高周波フィルタとしては、近年、より高周波化への対応が求められ、そこで、圧電体膜を上部電極と下部電極とで挟み込んだ共振器構造を有し、圧電体膜の厚み方向の縦振動を利用する薄膜圧電共振器が提案されている（例えば、特許文献１参照）。   For example, as a high frequency filter in a mobile communication device such as a mobile phone, in recent years, it has been required to cope with higher frequencies, and therefore has a resonator structure in which a piezoelectric film is sandwiched between an upper electrode and a lower electrode, A thin film piezoelectric resonator using longitudinal vibration in the thickness direction of a piezoelectric film has been proposed (see, for example, Patent Document 1).

薄膜圧電共振器において、共振器部分を支持する基板は、例えば安価なシリコン基板が使われることが多く、その場合、一般に半導体製造工程にて広く用いられている薄膜形成技術で圧電共振器を製造できる。しかし、近年になって、基板内に励起される空乏層の影響によって、薄膜圧電共振器を通過する信号の歪みが問題になってきている。高抵抗基板を用いれば、基板内における空乏層の形成を抑えることは可能であるが、コストや製造容易性を考慮してシリコン基板を使う限りは、空乏層の形成を完全に防ぐことは困難である。   In a thin film piezoelectric resonator, for example, an inexpensive silicon substrate is often used as a substrate for supporting the resonator portion. In this case, the piezoelectric resonator is manufactured by a thin film forming technique widely used in a semiconductor manufacturing process. it can. However, in recent years, distortion of signals passing through the thin film piezoelectric resonator has become a problem due to the influence of the depletion layer excited in the substrate. If a high resistance substrate is used, it is possible to suppress the formation of a depletion layer in the substrate, but it is difficult to completely prevent the formation of a depletion layer as long as a silicon substrate is used in consideration of cost and manufacturability. It is.

現状、薄膜圧電共振器の後段に、ＩＣ（Integrated Circuit）部品を設けて、薄膜圧電共振器の信号劣化を補正することが行われているが、これは、部品点数の増加をまねき、またＩＣ設計が負担となっている。
特開２００２−３１４３６８号公報 At present, IC (Integrated Circuit) parts are provided after the thin film piezoelectric resonators to correct the signal deterioration of the thin film piezoelectric resonators, but this leads to an increase in the number of parts and ICs. Design is a burden.
JP 2002-314368 A

本発明は、基板に生じる空乏層の影響を受けにくい薄膜圧電共振器及び半導体装置を提供する。   The present invention provides a thin film piezoelectric resonator and a semiconductor device which are not easily affected by a depletion layer generated on a substrate.

本発明の一態様によれば、基板と、前記基板の上に設けられ、グランドに接続される導電膜と、前記導電膜の上に設けられ、下部中空部を有する絶縁膜と、前記絶縁膜上に支持されて前記下部中空部の上に設けられた下部電極と、前記下部電極の上に設けられた圧電体膜と、前記圧電体膜の上に設けられた上部電極と、前記上部電極の上に設けられ、上部中空部を有する支持膜と、前記支持膜の上に設けられ、前記上部中空部を封止する封止体と、を備えたことを特徴とする薄膜圧電共振器が提供される。   According to one aspect of the present invention, a substrate, a conductive film provided on the substrate and connected to a ground, an insulating film provided on the conductive film and having a lower hollow portion, and the insulating film A lower electrode supported on the lower hollow part, provided on the lower electrode, a piezoelectric film provided on the lower electrode, an upper electrode provided on the piezoelectric film, and the upper electrode A thin film piezoelectric resonator comprising: a support film having an upper hollow portion provided thereon; and a sealing body provided on the support film and sealing the upper hollow portion. Provided.

また、本発明の他の一態様によれば、半導体基板と、前記半導体基板に形成された半導体素子と、前記半導体基板の上に設けられ、前記半導体素子と接続された配線層と、前記配線層を覆う層間絶縁膜と、前記層間絶縁膜上に設けられ、グランドに接続される導電膜と、前記導電膜の上に設けられ、下部中空部を有する絶縁膜と、前記絶縁膜上に支持されて前記下部中空部の上に設けられた下部電極と、前記下部電極の上に設けられた圧電体膜と、前記圧電体膜の上に設けられた上部電極と、前記上部電極の上に設けら、上部中空部を有する支持膜と、前記支持膜の上に設けられ、前記上部中空部を封止する封止体と、を備えたことを特徴とする半導体装置が提供される。   According to another aspect of the present invention, a semiconductor substrate, a semiconductor element formed on the semiconductor substrate, a wiring layer provided on the semiconductor substrate and connected to the semiconductor element, and the wiring An interlayer insulating film covering the layers; a conductive film provided on the interlayer insulating film and connected to a ground; an insulating film provided on the conductive film and having a lower hollow portion; and supported on the insulating film A lower electrode provided on the lower hollow portion, a piezoelectric film provided on the lower electrode, an upper electrode provided on the piezoelectric film, and on the upper electrode There is provided a semiconductor device comprising: a support film having an upper hollow portion; and a sealing body provided on the support film and sealing the upper hollow portion.

また、本発明のさらに他の一態様によれば、半導体基板と、前記半導体基板に形成された半導体素子と、前記半導体基板の上に設けられ、前記半導体素子と接続された配線層と、前記配線層を覆う層間絶縁膜と、前記層間絶縁膜上に設けられ、グランドに接続される第１の導電膜と、前記第１の導電膜の上に設けられ、下部中空部を有する第１の絶縁膜と、前記第１の絶縁膜上に支持されて前記下部中空部の上に設けられた下部電極と、前記下部電極の上に設けられた圧電体膜と、前記圧電体膜の上に設けられた上部電極と、前記上部電極の上に設けられ、上部中空部を有する支持膜と、前記支持膜の上に設けられ、前記上部中空部を封止する第２の絶縁膜と、前記第２の絶縁膜上に設けられ、グランドに接続される第２の導電膜と、を備えたことを特徴とする半導体装置が提供される。   According to still another aspect of the present invention, a semiconductor substrate, a semiconductor element formed on the semiconductor substrate, a wiring layer provided on the semiconductor substrate and connected to the semiconductor element, An interlayer insulating film covering the wiring layer, a first conductive film provided on the interlayer insulating film and connected to the ground, and a first conductive film provided on the first conductive film and having a lower hollow portion An insulating film; a lower electrode supported on the first insulating film and provided on the lower hollow portion; a piezoelectric film provided on the lower electrode; and the piezoelectric film An upper electrode provided; a support film provided on the upper electrode and having an upper hollow part; a second insulating film provided on the support film and sealing the upper hollow part; A second conductive film provided on the second insulating film and connected to the ground. The semiconductor device is provided, characterized in that.

本発明によれば、基板に生じる空乏層の影響を受けにくい薄膜圧電共振器及び半導体装置が提供される。   According to the present invention, a thin film piezoelectric resonator and a semiconductor device which are not easily affected by a depletion layer generated on a substrate are provided.

以下、図面を参照し、本発明の実施形態について説明する。   Hereinafter, embodiments of the present invention will be described with reference to the drawings.

［第１の実施形態］
図１は、本発明の第１の実施形態に係る半導体装置の要部断面構造を例示する模式図である。
図２は、同半導体装置における薄膜圧電共振器の平面レイアウトを表す模式図である。 [First Embodiment]
FIG. 1 is a schematic view illustrating the cross-sectional structure of the main part of the semiconductor device according to the first embodiment of the invention.
FIG. 2 is a schematic diagram showing a planar layout of the thin film piezoelectric resonator in the semiconductor device.

本実施形態に係る半導体装置は、半導体素子２が形成された半導体基板１上に薄膜圧電共振器が設けられた構造を有する。すなわち、半導体素子２と薄膜圧電共振器とが、同じ半導体基板１上にモノリシック化されている。   The semiconductor device according to this embodiment has a structure in which a thin film piezoelectric resonator is provided on a semiconductor substrate 1 on which a semiconductor element 2 is formed. That is, the semiconductor element 2 and the thin film piezoelectric resonator are monolithically formed on the same semiconductor substrate 1.

半導体素子２は、例えばＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）であり、半導体基板１の表層部に選択的に形成されたソース／ドレイン領域３、ソース／ドレイン領域３間の半導体基板１主面上にゲート絶縁膜５を介して設けられたゲート電極４などを有する。   The semiconductor element 2 is, for example, a MOSFET (Metal-Oxide-Semiconductor Field Effect Transistor). The semiconductor substrate 1 is mainly formed between a source / drain region 3 and a source / drain region 3 selectively formed on a surface layer portion of the semiconductor substrate 1. A gate electrode 4 provided on the surface via a gate insulating film 5 is provided.

薄膜圧電共振器は、下部電極２１と上部電極２３との間に圧電体膜２２が挟まれてなる共振部を有する。下部電極２１、上部電極２３に高周波信号が印加されると、圧電体膜２２が励振され、圧電体膜２２は下部電極２１及び上部電極２３と共に厚み方向に共振振動し、特定周波数の信号が取り出される。   The thin film piezoelectric resonator has a resonance part in which a piezoelectric film 22 is sandwiched between a lower electrode 21 and an upper electrode 23. When a high frequency signal is applied to the lower electrode 21 and the upper electrode 23, the piezoelectric film 22 is excited, and the piezoelectric film 22 resonates in the thickness direction together with the lower electrode 21 and the upper electrode 23, and a signal with a specific frequency is extracted. It is.

共振部の上下には、上部中空部３１と下部中空部３０とが設けられ、これにより、共振部の厚み方向の機械的振動が許容される。また、共振部は、上下を空気層で挟まれることで、振動エネルギーが閉じこめられ、高い品質係数Ｑ値を実現することができる。   An upper hollow portion 31 and a lower hollow portion 30 are provided above and below the resonating portion, thereby allowing mechanical vibration in the thickness direction of the resonating portion. In addition, since the resonance part is sandwiched between the upper and lower air layers, vibration energy is confined and a high quality factor Q value can be realized.

半導体基板１の主面上には、半導体素子２を覆う層間絶縁膜１１が設けられ、その層間絶縁膜１１上には配線層１２が設けられている。配線層１２は、層間絶縁膜１１を貫通する図示しないビアを介して半導体素子２と電気的に接続されている。   An interlayer insulating film 11 that covers the semiconductor element 2 is provided on the main surface of the semiconductor substrate 1, and a wiring layer 12 is provided on the interlayer insulating film 11. The wiring layer 12 is electrically connected to the semiconductor element 2 through a via (not shown) that penetrates the interlayer insulating film 11.

層間絶縁膜１１上には、配線層１２を覆うように層間絶縁膜１３が設けられている。なお、図１では、１層の配線層１２しか図示していないが、層間絶縁膜１３の上にさらに他の配線層とその配線層を覆う層間絶縁膜とを複数積層させてもよい。   An interlayer insulating film 13 is provided on the interlayer insulating film 11 so as to cover the wiring layer 12. Although only one wiring layer 12 is shown in FIG. 1, another wiring layer and a plurality of interlayer insulating films covering the wiring layer may be stacked on the interlayer insulating film 13.

層間絶縁膜１３上には、導電膜１４が設けられている。導電膜１４は、グランドに接続されグランド電位とされる。例えば、導電膜１４は、層間絶縁膜１３表面上の大部分に広がるベタパターン状に設けられている。   A conductive film 14 is provided on the interlayer insulating film 13. The conductive film 14 is connected to the ground and has a ground potential. For example, the conductive film 14 is provided in a solid pattern extending over most of the surface of the interlayer insulating film 13.

導電膜１４上には、絶縁性の壁部１７及び絶縁膜１５が設けられている。壁部１７は、下部中空部３０の周囲を囲むように設けられ、絶縁膜１５は壁部１７の外側に設けられている。壁部１７及び絶縁膜１５の上には、絶縁膜１８が設けられている。下部中空部３０の上は、絶縁膜１８によって覆われている。   An insulating wall 17 and an insulating film 15 are provided on the conductive film 14. The wall portion 17 is provided so as to surround the lower hollow portion 30, and the insulating film 15 is provided outside the wall portion 17. An insulating film 18 is provided on the wall portion 17 and the insulating film 15. The lower hollow portion 30 is covered with the insulating film 18.

絶縁膜１８の上には、下部電極２１が設けられている。下部電極２１は、図２に表すように、略四角形状の平面形状を有し、その大部分は下部中空部３０の上に位置している。下部電極２１の一側端部は、下部中空部３０の外側の絶縁膜１８上にまで延在し、絶縁膜１８を介して絶縁膜１５上に支持されている。   A lower electrode 21 is provided on the insulating film 18. As shown in FIG. 2, the lower electrode 21 has a substantially rectangular planar shape, and most of the lower electrode 21 is located on the lower hollow portion 30. One end of the lower electrode 21 extends to the insulating film 18 outside the lower hollow portion 30 and is supported on the insulating film 15 via the insulating film 18.

下部電極２１の上には、圧電体膜２２が設けられている。圧電体膜２２の上面には、上部電極２３が設けられている。上部電極２３は、圧電体膜２２を挟んで、下部中空部３０上に位置する下部電極２１に対向している。   A piezoelectric film 22 is provided on the lower electrode 21. An upper electrode 23 is provided on the upper surface of the piezoelectric film 22. The upper electrode 23 faces the lower electrode 21 located on the lower hollow portion 30 with the piezoelectric film 22 interposed therebetween.

上部電極２３は、図２に表すように、略四角形状の平面形状を有し、その一対の対辺部には引き出し部３６が設けられ、各引き出し部３６はそれぞれ上部電極用の引き出し電極３７に接続されている。   As shown in FIG. 2, the upper electrode 23 has a substantially rectangular planar shape, and a pair of opposite side portions is provided with a lead portion 36, and each lead portion 36 serves as a top electrode lead electrode 37. It is connected.

下部電極２１上の圧電体膜２２の一部は厚み方向に除去されてビア２４ａが設けられ、そのビア２４ａに導電材２６が埋め込まれて、導電材２６と下部電極２１とが電気的に接続されている。   A part of the piezoelectric film 22 on the lower electrode 21 is removed in the thickness direction to provide a via 24a, and a conductive material 26 is embedded in the via 24a, so that the conductive material 26 and the lower electrode 21 are electrically connected. Has been.

ビア２４ａに埋め込まれた導電材２６は、圧電体膜２２の上面に設けられた下部電極用の引き出し電極２７に接続されている。引き出し電極２７は、図２に表すように、共振部から外れた領域に形成されている。同様に、上部電極引き出し用の引き出し電極３７も、共振部から外れた領域に形成されている。   The conductive material 26 embedded in the via 24 a is connected to a lower electrode lead electrode 27 provided on the upper surface of the piezoelectric film 22. As shown in FIG. 2, the extraction electrode 27 is formed in a region away from the resonance part. Similarly, the extraction electrode 37 for extracting the upper electrode is also formed in a region away from the resonance portion.

圧電体膜２２および絶縁膜１８において、下部電極２１が設けられていない部分には、選択的に貫通孔２４ｂが形成されている。この貫通孔２４ｂは、下部中空部３０に通じ、後述するように、貫通孔２４ｂを通じて犠牲層がエッチング除去されて下部中空部３０が得られる。   In the piezoelectric film 22 and the insulating film 18, a through hole 24 b is selectively formed in a portion where the lower electrode 21 is not provided. The through hole 24b communicates with the lower hollow portion 30, and the sacrificial layer is etched away through the through hole 24b to obtain the lower hollow portion 30 as will be described later.

上部電極２３、圧電体膜２２および引き出し電極２７は、絶縁性の保護膜２５によって覆われている。また、保護膜２５は、貫通孔２４ｂ内壁面にも形成され、犠牲層除去時のエッチングストッパーとして機能する。   The upper electrode 23, the piezoelectric film 22, and the extraction electrode 27 are covered with an insulating protective film 25. The protective film 25 is also formed on the inner wall surface of the through hole 24b and functions as an etching stopper when the sacrificial layer is removed.

保護膜２５上には、壁部３３ａ及び封止体３５を支持するための支持膜３２が設けられている。壁部３３ａは、上部電極２３の上方に設けられた上部中空部３１の周囲を囲むように設けられ、支持膜３２は壁部３３ａの外側に設けられている。壁部３３ａ及び支持膜３２の上には、封止体３５が設けられている。上部中空部３１の上は、封止体３５によって覆われている。   On the protective film 25, a support film 32 for supporting the wall 33a and the sealing body 35 is provided. The wall portion 33a is provided so as to surround the upper hollow portion 31 provided above the upper electrode 23, and the support film 32 is provided outside the wall portion 33a. A sealing body 35 is provided on the wall 33 a and the support film 32. The upper hollow portion 31 is covered with a sealing body 35.

本実施形態によれば、グランドに接続されグランド電位とされる導電膜１４を、半導体基板１と薄膜圧電共振器との間の層間絶縁膜１３上に設けたので、薄膜圧電共振器と半導体素子２とを、同じ半導体基板１上にモノリシック化しても、半導体基板１内に励起される空乏層、半導体素子２、配線層１２の影響による薄膜圧電共振器の信号歪みを抑制できる。   According to this embodiment, since the conductive film 14 connected to the ground and set to the ground potential is provided on the interlayer insulating film 13 between the semiconductor substrate 1 and the thin film piezoelectric resonator, the thin film piezoelectric resonator and the semiconductor element are provided. 2 can be monolithically formed on the same semiconductor substrate 1, the signal distortion of the thin film piezoelectric resonator due to the influence of the depletion layer, the semiconductor element 2, and the wiring layer 12 excited in the semiconductor substrate 1 can be suppressed.

薄膜圧電共振器と半導体素子２とをモノリシック化すること、また薄膜圧電共振器の後段に信号劣化を補正するＩＣ部品等を設けなくて済むことにより、例えば携帯電話機などの小型電子機器の実装部品として、本実施形態に係る半導体装置は好適となる。   By mounting the thin film piezoelectric resonator and the semiconductor element 2 monolithically, and by eliminating the need to provide an IC component or the like for correcting signal deterioration at the subsequent stage of the thin film piezoelectric resonator, mounting components for small electronic devices such as mobile phones As a result, the semiconductor device according to this embodiment is suitable.

薄膜圧電共振器に必要とされる所望の寸法の下部中空部３０を確保する観点から、絶縁膜１５の厚みは２（μｍ）以上が必要であるため、グランドに接続される導電膜１４と、高周波信号が印加される下部電極２１やその引き出し電極２７との間の容量は実質無視できる程度に抑えることができる。   From the viewpoint of securing the lower hollow portion 30 having a desired dimension required for the thin film piezoelectric resonator, the insulating film 15 needs to have a thickness of 2 (μm) or more. Therefore, the conductive film 14 connected to the ground, The capacitance between the lower electrode 21 to which the high-frequency signal is applied and the extraction electrode 27 can be suppressed to a level that can be substantially ignored.

導電膜１４と配線層１２との間には層間絶縁膜１３が介在され、さらに導電膜１４の上は絶縁膜１５で覆われるため、他の配線や電極との短絡を心配することなく導電膜１４を自由度高くパターニングでき、また、半導体素子２の配線層１２のパターンレイアウトを制限することもない。   Since the interlayer insulating film 13 is interposed between the conductive film 14 and the wiring layer 12 and the conductive film 14 is covered with the insulating film 15, the conductive film can be formed without worrying about short circuits with other wirings or electrodes. 14 can be patterned with a high degree of freedom, and the pattern layout of the wiring layer 12 of the semiconductor element 2 is not limited.

導電膜１４の面積は広い方が、薄膜圧電共振器に対する、半導体基板１、半導体素子２、配線層１２からの影響の遮断効果は高い。この点からは、導電膜１４を層間絶縁膜１３表面全面にベタパターン状に形成するが望ましいが、導電膜１４に用いる材料によっては、犠牲層１９のエッチング時に一緒にエッチングされ、下部中空部３０の底面に導電膜１４が残らない場合もある。   The larger the area of the conductive film 14, the higher the effect of blocking the influence from the semiconductor substrate 1, the semiconductor element 2, and the wiring layer 12 on the thin film piezoelectric resonator. From this point, it is desirable that the conductive film 14 is formed in a solid pattern on the entire surface of the interlayer insulating film 13, but depending on the material used for the conductive film 14, it is etched together when the sacrificial layer 19 is etched, and the lower hollow portion 30. In some cases, the conductive film 14 does not remain on the bottom surface.

その場合でも、例えば図１０において網掛け（もしくは細かいドットパターン）で表すように、高周波信号が入出力される引き出し電極（または配線）２７、３７に対向する部分に、グランドに接続される導電膜１４を設けることで、薄膜圧電共振器における信号歪みの抑制効果は得られる。   Even in such a case, as represented by, for example, hatching (or fine dot pattern) in FIG. 10, a conductive film connected to the ground at a portion facing the extraction electrodes (or wirings) 27 and 37 to which high-frequency signals are input and output. By providing 14, the effect of suppressing signal distortion in the thin film piezoelectric resonator can be obtained.

次に、図３〜図８は、第１の実施形態に係る半導体装置の製造工程の要部を例示する模式図である。   3 to 8 are schematic views illustrating the main part of the manufacturing process of the semiconductor device according to the first embodiment.

図３（ａ）に表すように、例えばシリコンからなる半導体基板１に、前述した半導体素子２を形成した後、半導体素子２を覆うように半導体基板１上に層間絶縁膜１１を形成する。層間絶縁膜１１は、例えば酸化シリコンからなる。次に、層間絶縁膜１１に、図示しないビアを形成し、そのビアに導電材を埋め込んだ後、その導電材に接続する配線層１２を層間絶縁膜１１上に形成する。配線層１２は、前記ビアに埋め込まれた導電材を介して、半導体素子２と電気的に接続される。   As shown in FIG. 3A, after the semiconductor element 2 described above is formed on a semiconductor substrate 1 made of, for example, silicon, an interlayer insulating film 11 is formed on the semiconductor substrate 1 so as to cover the semiconductor element 2. The interlayer insulating film 11 is made of, for example, silicon oxide. Next, vias (not shown) are formed in the interlayer insulating film 11 and a conductive material is embedded in the vias, and then a wiring layer 12 connected to the conductive material is formed on the interlayer insulating film 11. The wiring layer 12 is electrically connected to the semiconductor element 2 via a conductive material embedded in the via.

次に、配線層１２を覆うように、層間絶縁膜１１上に層間絶縁膜１３を形成する。層間絶縁膜１３は、例えば酸化シリコンからなる。   Next, an interlayer insulating film 13 is formed on the interlayer insulating film 11 so as to cover the wiring layer 12. The interlayer insulating film 13 is made of, for example, silicon oxide.

次に、層間絶縁膜１３の上に、グランドに接続される導電膜１４を形成した後、その導電膜１４の上に絶縁膜１５を形成し、絶縁膜１５の表面を、例えばＣＭＰ（Chemical Mechanical Polishing）法またはエッチバック法などで平坦化する。   Next, after forming a conductive film 14 connected to the ground on the interlayer insulating film 13, an insulating film 15 is formed on the conductive film 14, and the surface of the insulating film 15 is formed on, for example, CMP (Chemical Mechanical). Flattening by Polishing method or etch back method.

導電膜１４は、例えば層間絶縁膜１３表面の全面に形成される。絶縁膜１５の一部は、後述するように下部中空部３０を形成するための犠牲層として機能し、その犠牲層に対してエッチング選択比が高い材料から導電膜１４を形成することが望ましい。この観点から、絶縁膜１５として例えばシリコン酸化膜を用いた場合には、導電膜１４として例えばモリブデン、タンタルなどを用いることができる。   For example, the conductive film 14 is formed on the entire surface of the interlayer insulating film 13. A part of the insulating film 15 functions as a sacrificial layer for forming the lower hollow portion 30 as described later, and it is desirable to form the conductive film 14 from a material having a high etching selectivity with respect to the sacrificial layer. From this viewpoint, when a silicon oxide film is used as the insulating film 15, for example, molybdenum, tantalum, or the like can be used as the conductive film 14.

次に、平坦化された絶縁膜１５上に図示しないレジストマスクを形成した後、例えばＲＩＥ（Reactive Ion Etching）法により、絶縁膜１５を選択的にエッチングする。これにより、図３（ｂ）に表すように、絶縁膜１５にトレンチ１６が形成される。トレンチ１６の底部は、導電膜１４まで達する。トレンチ１６は、絶縁膜１５において後述する犠牲層となるべき部分を枠状に囲む。   Next, after forming a resist mask (not shown) on the planarized insulating film 15, the insulating film 15 is selectively etched by, for example, RIE (Reactive Ion Etching). As a result, a trench 16 is formed in the insulating film 15 as shown in FIG. The bottom of the trench 16 reaches the conductive film 14. The trench 16 surrounds a portion of the insulating film 15 to be a sacrificial layer described later in a frame shape.

次に、トレンチ１６の内部を埋め込むように絶縁膜を絶縁膜１５上に堆積した後、絶縁膜１５上の絶縁膜を例えばＣＭＰ法にて除去して平坦化する。これにより、図４（ａ）に表すように、トレンチ１６内に埋め込まれた絶縁性の壁部１７が設けられる。その後、壁部１７及び絶縁膜１５上に絶縁膜１８を形成する。これにより、導電膜１４、壁部１７および絶縁膜１８によって囲まれた犠牲層１９が得られる。   Next, after an insulating film is deposited on the insulating film 15 so as to fill the inside of the trench 16, the insulating film on the insulating film 15 is removed and planarized by, for example, a CMP method. Thereby, as shown in FIG. 4A, an insulating wall portion 17 embedded in the trench 16 is provided. Thereafter, an insulating film 18 is formed on the wall portion 17 and the insulating film 15. As a result, a sacrificial layer 19 surrounded by the conductive film 14, the wall portion 17, and the insulating film 18 is obtained.

壁部１７および絶縁膜１８の材料としては、犠牲層１９に対してエッチング選択比が高い材料が望ましい。この観点から、犠牲層１９として例えばシリコン酸化膜を用いた場合には、壁部１７および絶縁膜１８の材料として、例えば炭化シリコン、アルミナなどを用いることができる。   As a material for the wall portion 17 and the insulating film 18, a material having a high etching selectivity with respect to the sacrificial layer 19 is desirable. From this viewpoint, when a silicon oxide film is used as the sacrificial layer 19, for example, silicon carbide, alumina, or the like can be used as the material of the wall portion 17 and the insulating film 18.

次に、例えば直流マグネトロンスパッタ法などによって、膜厚１５０〜６００（ｎｍ）、好ましくは２５０〜３５０（ｎｍ）の金属膜を絶縁膜１８上に形成した後、フォトリソグラフィ及びＲＩＥ法によるパターニングを行い、図４（ｂ）に表す下部電極２１を形成する。下部電極２１の材料としては、例えば、モリブデン、タングステン、チタン、アルミニウム、ルテニウム、ロジウム、パラジウム、イリジウム、白金などを用いることができる。下部電極２１の大部分は、絶縁膜１８を介して犠牲層１９の上に設けられ、下部電極２１の一側端部は、壁部１７の外側の領域における絶縁膜１８上にまで延在している。   Next, after a metal film having a film thickness of 150 to 600 (nm), preferably 250 to 350 (nm) is formed on the insulating film 18 by, for example, direct current magnetron sputtering, patterning is performed by photolithography and RIE. The lower electrode 21 shown in FIG. 4B is formed. As a material of the lower electrode 21, for example, molybdenum, tungsten, titanium, aluminum, ruthenium, rhodium, palladium, iridium, platinum or the like can be used. Most of the lower electrode 21 is provided on the sacrificial layer 19 via the insulating film 18, and one end of the lower electrode 21 extends to the insulating film 18 in a region outside the wall portion 17. ing.

次に、例えば高周波マグネトロンスパッタリング法などにより、厚さ０．５〜３（μｍ）のウルツ鉱型構造の圧電体膜２２を、下部電極２１を覆うように絶縁膜１８上に形成する。圧電体膜２２の材料としては、例えば窒化アルミニウム、酸化亜鉛、ジルコン酸チタン酸塩、チタン酸バリウムなどを用いることができる。圧電体膜２２の厚さは、圧電体膜２２を構成する材料や、設定される共振周波数により異なり、圧電体膜２２が例えば窒化アルミニウムからなり、共振周波数を２．０（ＧＨｚ）程度に設定するのであれば、圧電体膜２２の厚さとしては２（μｍ）程度にすればよい。   Next, a wurtzite type piezoelectric film 22 having a thickness of 0.5 to 3 (μm) is formed on the insulating film 18 so as to cover the lower electrode 21 by, for example, a high-frequency magnetron sputtering method. As a material of the piezoelectric film 22, for example, aluminum nitride, zinc oxide, zirconate titanate, barium titanate, or the like can be used. The thickness of the piezoelectric film 22 differs depending on the material constituting the piezoelectric film 22 and the set resonance frequency. The piezoelectric film 22 is made of, for example, aluminum nitride, and the resonance frequency is set to about 2.0 (GHz). If so, the thickness of the piezoelectric film 22 may be about 2 (μm).

次に、膜厚１５０〜６００（ｎｍ）、好ましくは２５０〜３５０（ｎｍ）の金属膜を圧電体膜２２上に形成した後、フォトリソグラフィ及びＲＩＥ法によるパターニングを行い、上部電極２３を形成する。上部電極２３の材料としては、例えば、モリブデン、タングステン、チタン、アルミニウム、ルテニウム、ロジウム、パラジウム、イリジウム、白金などを用いることができる。例えば、窒化アルミニウムからなる圧電体膜２２上に、アルミニウムからなる金属膜を形成する場合には、非酸化性の酸（例えば塩酸）によるウェットエッチングにより、金属膜のみを選択的にパターニングして上部電極２３を形成できる。   Next, after a metal film having a film thickness of 150 to 600 (nm), preferably 250 to 350 (nm) is formed on the piezoelectric film 22, patterning by photolithography and RIE is performed to form the upper electrode 23. . As a material of the upper electrode 23, for example, molybdenum, tungsten, titanium, aluminum, ruthenium, rhodium, palladium, iridium, platinum or the like can be used. For example, when a metal film made of aluminum is formed on the piezoelectric film 22 made of aluminum nitride, only the metal film is selectively patterned by wet etching with a non-oxidizing acid (for example, hydrochloric acid). Electrode 23 can be formed.

次に、圧電体膜２２が例えば窒化アルミニウムからなる場合には、例えば塩化物系ガスを用いたＲＩＥ法により、圧電体膜２２を選択的にエッチングして、図５に表すように、圧電体膜２２に、下部電極２１へと通じるビア２４ａ及び犠牲層１９上の絶縁膜１８に通じるビア２４ｂを形成する。   Next, when the piezoelectric film 22 is made of, for example, aluminum nitride, the piezoelectric film 22 is selectively etched by, for example, an RIE method using a chloride-based gas, and as shown in FIG. A via 24 a that leads to the lower electrode 21 and a via 24 b that leads to the insulating film 18 on the sacrificial layer 19 are formed in the film 22.

次に、図６に表すように、ビア２４ａ内に、下部電極２１に接続する導電材２６を埋め込むと共に、その導電材２６に接続する引き出し電極２７を、共振部より外側の領域における圧電体膜２２表面上に形成する。   Next, as shown in FIG. 6, the conductive material 26 connected to the lower electrode 21 is embedded in the via 24a, and the lead-out electrode 27 connected to the conductive material 26 is formed in the piezoelectric film in the region outside the resonance portion. 22 formed on the surface.

次に、引き出し電極２７と上部電極２３とを覆い、且つビア２４ｂ内を埋め込むように圧電体膜２２上に保護膜２５を形成する。ビア２４ｂ内を充填する保護膜２５の一部は除去され、保護膜２５はビア２４ｂの内壁面（底面も含む）に残される。保護膜２５としては、例えば炭化シリコン膜を用いることができ、この場合、例えば酸素プラズマを用いて、ビア２４ｂの内壁面に保護膜２５を残すように、保護膜２５に開口部をあけることが可能である。   Next, a protective film 25 is formed on the piezoelectric film 22 so as to cover the extraction electrode 27 and the upper electrode 23 and fill the via 24b. A part of the protective film 25 filling the via 24b is removed, and the protective film 25 is left on the inner wall surface (including the bottom surface) of the via 24b. As the protective film 25, for example, a silicon carbide film can be used. In this case, for example, an opening can be formed in the protective film 25 so as to leave the protective film 25 on the inner wall surface of the via 24b using oxygen plasma. Is possible.

次に、図７に表すように、保護膜２５上にレジスト膜２８を塗布形成した後、フォトリソグラフィ法によって、ビア２４ｂ上のレジスト膜２８を選択的に除去し、レジスト膜２８にビア２９をあける。さらに、ビア２４ｂ底部の保護膜２５及び絶縁膜１８を開口させて、ビア２４ｂの底部に犠牲層１９を露出させる。その状態で、ウェットエッチングまたはドライエッチングによって、ビア２４ｂ、２９を通じて犠牲層１９を除去する。犠牲層１９を除去するためのビア２４ｂ、２９は、複数箇所（図２では例えば４箇所）に設けられる。   Next, as shown in FIG. 7, after a resist film 28 is applied and formed on the protective film 25, the resist film 28 on the via 24 b is selectively removed by photolithography, and a via 29 is formed on the resist film 28. I can make it. Further, the protective film 25 and the insulating film 18 at the bottom of the via 24b are opened, and the sacrificial layer 19 is exposed at the bottom of the via 24b. In this state, the sacrificial layer 19 is removed through the vias 24b and 29 by wet etching or dry etching. Vias 24b and 29 for removing the sacrificial layer 19 are provided at a plurality of locations (for example, 4 locations in FIG. 2).

犠牲層１９が、例えば酸化シリコンからなる場合、例えばＨＦ系のウェットエッチング液やＨＦ蒸気を用いたエッチングによって、犠牲層１９は除去可能である。このとき、ビア２４ｂの内壁面には、犠牲層１９のエッチングに対してエッチング選択比の高い材料からなる保護膜２５が形成されているため、圧電体膜２２は、犠牲層１９のエッチング液またはエッチングガスにさらされず、圧電体膜２２の不所望の除去を防げる。これにより、圧電体膜２２の質量変動による共振周波数の変動を防げる。   When the sacrificial layer 19 is made of, for example, silicon oxide, the sacrificial layer 19 can be removed by, for example, etching using an HF wet etchant or HF vapor. At this time, the protective film 25 made of a material having a high etching selectivity with respect to the etching of the sacrificial layer 19 is formed on the inner wall surface of the via 24b. Undesired removal of the piezoelectric film 22 can be prevented without being exposed to the etching gas. Thereby, the fluctuation | variation of the resonant frequency by the mass fluctuation | variation of the piezoelectric film 22 can be prevented.

犠牲層１９が除去されることで、図８に表すように、下部電極２１の下方に下部中空部３０が得られる。下部中空部３０は、その周囲を壁部１７によって囲まれ、上を絶縁膜１８によって覆われている。   By removing the sacrificial layer 19, the lower hollow portion 30 is obtained below the lower electrode 21 as shown in FIG. 8. The lower hollow portion 30 is surrounded by the wall portion 17 and covered with the insulating film 18.

犠牲層１９のエッチング除去時に、壁部１７は、下部電極２１を支持する役割を担う絶縁膜１５のエッチングを阻止するエッチングストッパーとして機能する。絶縁膜１８は、下部電極２１のエッチングを阻止するエッチングストッパーとして機能する。なお、犠牲層１９の除去に使うエッチング液やエッチングガスによってエッチングされない材料から下部電極２１を構成すれば、絶縁膜１８は設けなくてもよく、すなわち、下部電極２１が下部中空部３０に臨んでいてもよい。また、壁部１７及び絶縁膜１８は、互いに同じ材料である必要はなく、例えば一方を炭化シリコン、他方をアルミナから構成してもよい。   When the sacrificial layer 19 is removed by etching, the wall portion 17 functions as an etching stopper that prevents etching of the insulating film 15 that plays a role of supporting the lower electrode 21. The insulating film 18 functions as an etching stopper that prevents etching of the lower electrode 21. Note that if the lower electrode 21 is made of a material that is not etched by the etching solution or etching gas used to remove the sacrificial layer 19, the insulating film 18 may not be provided, that is, the lower electrode 21 faces the lower hollow portion 30. May be. Further, the wall portion 17 and the insulating film 18 do not need to be made of the same material as each other. For example, one may be made of silicon carbide and the other may be made of alumina.

犠牲層１９の除去に用いたエッチングマスクとしてのレジスト膜２８は剥離液で除去される。その後、保護膜２５の上に図１に表す封止体３５の支持膜３２を形成し、その支持膜３２の表面を例えばＣＭＰ法、エッチバック法などで平坦化する。   The resist film 28 as an etching mask used for removing the sacrificial layer 19 is removed with a stripping solution. Thereafter, a support film 32 of the sealing body 35 shown in FIG. 1 is formed on the protective film 25, and the surface of the support film 32 is planarized by, for example, a CMP method or an etch back method.

次に、平坦化された支持膜３２表面上に図示しないレジストマスクを形成した後、例えばＲＩＥ法により支持膜３２を選択的にエッチングし、支持膜３２にトレンチ３３が形成される。トレンチ３３の底部は、保護膜２５まで達する。トレンチ３３は、支持膜３２における上部電極２３の上方部分を枠状に囲む。   Next, after forming a resist mask (not shown) on the flattened surface of the support film 32, the support film 32 is selectively etched by, for example, RIE, and a trench 33 is formed in the support film 32. The bottom of the trench 33 reaches the protective film 25. The trench 33 surrounds the upper part of the upper electrode 23 in the support film 32 in a frame shape.

次に、トレンチ３３の内部を埋め込むように、図示しないエッチングストッパー膜を、支持膜３２上に堆積した後、支持膜３２上のエッチングストッパー膜を例えばＣＭＰ法にて除去して平坦化する。これにより、トレンチ３３内に埋め込まれた壁部３３ａが設けられる。次に、支持膜３２における壁部３３によって囲まれた部分をエッチングにより除去し、これにより、上部電極２３の上方に上部中空部３１が形成される。支持膜３２及び壁部３３の上に封止体３５が設けられることで、上部中空部３１の上が覆われる。   Next, after depositing an etching stopper film (not shown) on the support film 32 so as to fill the inside of the trench 33, the etching stopper film on the support film 32 is removed and planarized by, for example, a CMP method. Thereby, the wall 33a embedded in the trench 33 is provided. Next, the portion surrounded by the wall portion 33 in the support film 32 is removed by etching, whereby the upper hollow portion 31 is formed above the upper electrode 23. By providing the sealing body 35 on the support film 32 and the wall portion 33, the upper hollow portion 31 is covered.

図９は、本実施形態に係る半導体装置の製造工程の他の具体例を表す模式図である。   FIG. 9 is a schematic view showing another specific example of the manufacturing process of the semiconductor device according to the present embodiment.

前述した図３（ａ）に表す工程の後、平坦化された絶縁膜１５上に図示しないレジストマスクを形成した後、例えばＲＩＥ法により、絶縁膜１５を選択的にエッチングする。これにより、図９（ａ）に表すように、絶縁膜１５に凹部５１が形成される。凹部５１は、後工程で形成される下部電極２１の下に対応する位置に形成される。なお、図示の状態では、凹部５１の底面に導電膜１４が露出しているが、凹部５１を、導電膜１４に達しないように形成してもよい。   After the process shown in FIG. 3A described above, a resist mask (not shown) is formed on the planarized insulating film 15, and the insulating film 15 is selectively etched by, eg, RIE. Thereby, as shown in FIG. 9A, a recess 51 is formed in the insulating film 15. The recess 51 is formed at a position corresponding to the bottom of the lower electrode 21 formed in a later process. In the state shown in the drawing, the conductive film 14 is exposed on the bottom surface of the recess 51, but the recess 51 may be formed so as not to reach the conductive film 14.

次に、凹部５１の内部を埋め込むように、例えば多結晶シリコンを絶縁膜１５上に堆積した後、絶縁膜１５上の多結晶シリコンを例えばＣＭＰ法にて除去して平坦化する。これにより、図９（ｂ）に表すように、例えば酸化シリコンからなる絶縁膜１５内に、多結晶シリコンからなる犠牲層５２が埋め込まれた構造が得られる。以降、絶縁膜１５及び犠牲層５２の上面に絶縁膜１８が形成され、前述した具体例と同様の工程が行われていく。犠牲層５２は、これを囲む絶縁膜１５、１８に対して選択的に除去できるものであればよく、導電性を有していてもよい。   Next, after depositing, for example, polycrystalline silicon on the insulating film 15 so as to fill the inside of the recess 51, the polycrystalline silicon on the insulating film 15 is removed and planarized by, eg, CMP. As a result, as shown in FIG. 9B, a structure is obtained in which a sacrificial layer 52 made of polycrystalline silicon is embedded in an insulating film 15 made of, for example, silicon oxide. Thereafter, the insulating film 18 is formed on the upper surfaces of the insulating film 15 and the sacrificial layer 52, and the same process as in the above-described specific example is performed. The sacrificial layer 52 may be any material that can be selectively removed with respect to the insulating films 15 and 18 surrounding the sacrificial layer 52, and may have conductivity.

犠牲層５２は、前述した図７に表す工程と同様に、ビア２４ｂ、２９を通じたエッチングにより除去される。例えば、酸化シリコンからなる絶縁膜１５中に多結晶シリコンからなる犠牲層５２を埋め込んだ場合には、ＸｅＦ２ガス等を用いたドライエッチングにより、多結晶シリコンからなる犠牲層５２のみを選択的に除去でき、下部中空部を形成することができる。 The sacrificial layer 52 is removed by etching through the vias 24b and 29, similarly to the process shown in FIG. For example, when the sacrificial layer 52 made of polycrystalline silicon is embedded in the insulating film 15 made of silicon oxide, only the sacrificial layer 52 made of polycrystalline silicon is selectively formed by dry etching using XeF 2 gas or the like. It can be removed and a lower hollow part can be formed.

［第２の実施形態］
図１１は、本発明の第２の実施形態に係る半導体装置の要部断面構造を例示する模式図である。 [Second Embodiment]
FIG. 11 is a schematic view illustrating the cross-sectional structure of the main part of the semiconductor device according to the second embodiment of the invention.

本実施形態に係る半導体装置も、前述した第１の実施形態に係る半導体装置と同様、半導体素子２が形成された半導体基板１上に薄膜圧電共振器が設けられた構造を有する。すなわち、半導体素子２と薄膜圧電共振器とが、同じ半導体基板１上にモノリシック化されている。   The semiconductor device according to the present embodiment also has a structure in which a thin film piezoelectric resonator is provided on a semiconductor substrate 1 on which a semiconductor element 2 is formed, like the semiconductor device according to the first embodiment described above. That is, the semiconductor element 2 and the thin film piezoelectric resonator are monolithically formed on the same semiconductor substrate 1.

半導体基板１の主面上には、半導体素子２を覆う層間絶縁膜１１が設けられ、その層間絶縁膜１１上には配線層１２が設けられている。配線層１２は、層間絶縁膜１１を貫通する図示しないビアを介して半導体素子２と電気的に接続されている。   An interlayer insulating film 11 that covers the semiconductor element 2 is provided on the main surface of the semiconductor substrate 1, and a wiring layer 12 is provided on the interlayer insulating film 11. The wiring layer 12 is electrically connected to the semiconductor element 2 through a via (not shown) that penetrates the interlayer insulating film 11.

層間絶縁膜１１上には、配線層１２を覆うように層間絶縁膜１３が設けられている。なお、図１１では、１層の配線層１２しか図示していないが、層間絶縁膜１３の上にさらに他の配線層とその配線層を覆う層間絶縁膜とを複数積層させてもよい。   An interlayer insulating film 13 is provided on the interlayer insulating film 11 so as to cover the wiring layer 12. In FIG. 11, only one wiring layer 12 is shown, but another wiring layer and a plurality of interlayer insulating films covering the wiring layer may be stacked on the interlayer insulating film 13.

層間絶縁膜１３上には、導電膜１４が設けられている。導電膜１４は、グランドに接続されグランド電位とされる。例えば、導電膜１４は、層間絶縁膜１３表面上の大部分に広がるベタパターン状に設けられている。   A conductive film 14 is provided on the interlayer insulating film 13. The conductive film 14 is connected to the ground and has a ground potential. For example, the conductive film 14 is provided in a solid pattern extending over most of the surface of the interlayer insulating film 13.

導電膜１４上には、絶縁性の壁部１７及び絶縁膜１５が設けられている。壁部１７は、下部中空部３０の周囲を囲むように設けられ、絶縁膜１５は壁部１７の外側に設けられている。壁部１７及び絶縁膜１５の上には、絶縁膜１８が設けられている。下部中空部３０の上は、絶縁膜１８によって覆われている。   An insulating wall 17 and an insulating film 15 are provided on the conductive film 14. The wall portion 17 is provided so as to surround the lower hollow portion 30, and the insulating film 15 is provided outside the wall portion 17. An insulating film 18 is provided on the wall portion 17 and the insulating film 15. The lower hollow portion 30 is covered with the insulating film 18.

絶縁膜１８の上には、下部電極２１が設けられている。下部電極２１は、略四角形状の平面形状を有し、その大部分は下部中空部３０の上に位置している。下部電極２１の一側端部は、下部中空部３０の外側の絶縁膜１８上にまで延在し、絶縁膜１８を介して絶縁膜１５上に支持されている。   A lower electrode 21 is provided on the insulating film 18. The lower electrode 21 has a substantially rectangular planar shape, and most of the lower electrode 21 is located on the lower hollow portion 30. One end of the lower electrode 21 extends to the insulating film 18 outside the lower hollow portion 30 and is supported on the insulating film 15 via the insulating film 18.

下部電極２１の上には、圧電体膜２２が設けられている。圧電体膜２２の上面には、上部電極２３が設けられている。上部電極２３は、圧電体膜２２を挟んで、下部中空部３０上に位置する下部電極２１に対向している。   A piezoelectric film 22 is provided on the lower electrode 21. An upper electrode 23 is provided on the upper surface of the piezoelectric film 22. The upper electrode 23 faces the lower electrode 21 located on the lower hollow portion 30 with the piezoelectric film 22 interposed therebetween.

下部電極２１上の圧電体膜２２の一部は厚み方向に除去されてビア２４ａが設けられ、そのビア２４ａに導電材２６が埋め込まれて、導電材２６と下部電極２１とが電気的に接続されている。ビア２４ａに埋め込まれた導電材２６は、圧電体膜２２の上面に設けられた下部電極用の引き出し電極２７に接続されている。   A part of the piezoelectric film 22 on the lower electrode 21 is removed in the thickness direction to provide a via 24a, and a conductive material 26 is embedded in the via 24a, so that the conductive material 26 and the lower electrode 21 are electrically connected. Has been. The conductive material 26 embedded in the via 24 a is connected to a lower electrode lead electrode 27 provided on the upper surface of the piezoelectric film 22.

圧電体膜２２および絶縁膜１８において、下部電極２１が設けられていない部分には、選択的に貫通孔２４ｂが形成されている。この貫通孔２４ｂは、下部中空部３０に通じ、後述するように、貫通孔２４ｂを通じて犠牲層がエッチング除去されて下部中空部３０が得られる。   In the piezoelectric film 22 and the insulating film 18, a through hole 24 b is selectively formed in a portion where the lower electrode 21 is not provided. The through hole 24b communicates with the lower hollow portion 30, and the sacrificial layer is etched away through the through hole 24b to obtain the lower hollow portion 30 as will be described later.

上部電極２３、圧電体膜２２および引き出し電極２７は、絶縁性の保護膜２５によって覆われている。また、保護膜２５は、貫通孔２４ｂ内壁面にも形成され、犠牲層除去時のエッチングストッパーとして機能する。   The upper electrode 23, the piezoelectric film 22, and the extraction electrode 27 are covered with an insulating protective film 25. The protective film 25 is also formed on the inner wall surface of the through hole 24b and functions as an etching stopper when the sacrificial layer is removed.

保護膜２５上には、壁部６１及び絶縁膜３２が設けられている。壁部６１は、上部電極２３の上方に設けられた上部中空部３１の周囲を囲むように設けられ、絶縁膜３２は壁部６１の外側に設けられている。壁部６１及び絶縁膜３２の上には、絶縁膜６２が設けられ、絶縁膜６２は上部中空部３１の上を覆っている。   A wall portion 61 and an insulating film 32 are provided on the protective film 25. The wall portion 61 is provided so as to surround the upper hollow portion 31 provided above the upper electrode 23, and the insulating film 32 is provided outside the wall portion 61. An insulating film 62 is provided on the wall portion 61 and the insulating film 32, and the insulating film 62 covers the upper hollow portion 31.

絶縁膜６２上には、導電膜６４が設けられている。導電膜６４は、グランドに接続されグランド電位とされる。   A conductive film 64 is provided on the insulating film 62. The conductive film 64 is connected to the ground and has a ground potential.

絶縁膜６２上には、導電膜６４を覆うように層間絶縁膜６５が設けられている。層間絶縁膜６５上には配線層６６が設けられている。配線層６６は、図示しないビアを介して薄膜共振器や半導体素子２の配線と接続される。層間絶縁膜６５上には、配線層６６を覆うように層間絶縁膜６７が設けられている。なお、図１１では、１層の配線層６６しか図示していないが、層間絶縁膜６７の上にさらに他の配線層とその配線層を覆う層間絶縁膜とを複数積層させてもよい。   On the insulating film 62, an interlayer insulating film 65 is provided so as to cover the conductive film 64. A wiring layer 66 is provided on the interlayer insulating film 65. The wiring layer 66 is connected to the thin film resonator and the wiring of the semiconductor element 2 through a via (not shown). An interlayer insulating film 67 is provided on the interlayer insulating film 65 so as to cover the wiring layer 66. Although only one wiring layer 66 is shown in FIG. 11, another wiring layer and a plurality of interlayer insulating films covering the wiring layer may be stacked on the interlayer insulating film 67.

絶縁膜６２および層間絶縁膜６５、６７において、導電膜６４が設けられていない部分には、上部中空部３１に通じる貫通孔６８が形成されている。下部中空部３０は貫通孔２４ｂを介して上部中空部３１に通じ、したがって、後述するように、貫通孔２４ｂ、６８を介して、下部中空部３０及び上部中空部３１内の犠牲層をエッチング除去することができる。   In the insulating film 62 and the interlayer insulating films 65 and 67, a through hole 68 leading to the upper hollow portion 31 is formed in a portion where the conductive film 64 is not provided. The lower hollow portion 30 communicates with the upper hollow portion 31 through the through hole 24b. Therefore, the sacrificial layer in the lower hollow portion 30 and the upper hollow portion 31 is removed by etching through the through holes 24b and 68 as will be described later. can do.

層間絶縁膜６７上には保護膜７１が形成されている。また、保護膜７１は、貫通孔６８内壁面にも形成され、犠牲層除去時のエッチングストッパーとして機能する。貫通孔６８の開口部は、保護膜７１上に設けられた封止体７５によって塞がれている。   A protective film 71 is formed on the interlayer insulating film 67. The protective film 71 is also formed on the inner wall surface of the through-hole 68 and functions as an etching stopper when removing the sacrificial layer. The opening of the through hole 68 is closed by a sealing body 75 provided on the protective film 71.

本実施形態によれば、グランドに接続されグランド電位とされる導電膜１４を、半導体基板１と薄膜圧電共振器との間の層間絶縁膜１３上に設けたので、薄膜圧電共振器と半導体素子２とを、同じ半導体基板１上にモノリシック化しても、半導体基板１内に励起される空乏層、半導体素子２、配線層１２の影響による薄膜圧電共振器の信号歪みを抑制できる。さらに、薄膜圧電共振器と、その上方の配線層６６との間にも、グランドに接続される導電膜６４を設けたので、配線層６６の影響による薄膜圧電共振器の信号歪みを抑制できる。   According to this embodiment, since the conductive film 14 connected to the ground and set to the ground potential is provided on the interlayer insulating film 13 between the semiconductor substrate 1 and the thin film piezoelectric resonator, the thin film piezoelectric resonator and the semiconductor element are provided. 2 can be monolithically formed on the same semiconductor substrate 1, the signal distortion of the thin film piezoelectric resonator due to the influence of the depletion layer, the semiconductor element 2, and the wiring layer 12 excited in the semiconductor substrate 1 can be suppressed. Furthermore, since the conductive film 64 connected to the ground is provided between the thin film piezoelectric resonator and the wiring layer 66 thereabove, signal distortion of the thin film piezoelectric resonator due to the influence of the wiring layer 66 can be suppressed.

本実施形態によれば、多層配線構造を採用しつつ薄膜圧電共振器と半導体素子２とをモノリシック化しても、薄膜圧電共振器の後段に信号歪みを補正するＩＣ部品等を設けずに、薄膜圧電共振器における信号歪みを抑制することができる。   According to the present embodiment, even if the thin film piezoelectric resonator and the semiconductor element 2 are monolithic while adopting the multilayer wiring structure, the thin film piezoelectric resonator is not provided with an IC component or the like for correcting signal distortion at the subsequent stage. Signal distortion in the piezoelectric resonator can be suppressed.

薄膜圧電共振器に必要とされる所望の寸法の下部中空部３０及び上部中空部３１を確保する観点から、絶縁膜１５、３２の厚みは２（μｍ）以上が必要であるため、グランドに接続される導電膜１４、６４と、高周波信号が印加される下部電極２１やその引き出し電極２７、上部電極２３との間の容量は実質無視できる程度に抑えることができる。   From the viewpoint of securing the lower hollow portion 30 and the upper hollow portion 31 having the desired dimensions required for the thin film piezoelectric resonator, the insulating films 15 and 32 need to have a thickness of 2 (μm) or more. The capacitance between the conductive films 14 and 64 to be applied and the lower electrode 21 to which the high-frequency signal is applied, the extraction electrode 27 and the upper electrode 23 can be suppressed to a level that can be substantially ignored.

次に、図１２〜図１８は、第２の実施形態に係る半導体装置の製造工程の要部を例示する模式図である。   Next, FIGS. 12 to 18 are schematic views illustrating the main part of the manufacturing process of the semiconductor device according to the second embodiment.

前述した第１の実施形態における図６に表す工程の後、保護膜２５の上に、絶縁膜３２を堆積し、平坦化する。絶縁膜３２の膜厚は、少なくとも５００（ｎｍ）以上あればよく、例えば２（μｍ）とする。   After the process shown in FIG. 6 in the first embodiment described above, an insulating film 32 is deposited on the protective film 25 and planarized. The film thickness of the insulating film 32 may be at least 500 (nm) or more, for example, 2 (μm).

次に、絶縁膜６２上に図示しないレジストマスクを形成した後、例えばＲＩＥ法により、絶縁膜３２を選択的にエッチングし、絶縁膜３２に、保護膜２５まで達するトレンチを形成する。そのトレンチは、上部犠牲層となるべき部分を枠状に囲む。   Next, after forming a resist mask (not shown) on the insulating film 62, the insulating film 32 is selectively etched by, for example, RIE to form a trench reaching the protective film 25 in the insulating film 32. The trench surrounds a portion to be the upper sacrificial layer in a frame shape.

次に、上記トレンチの内部を埋め込むように絶縁膜を絶縁膜３２上に堆積した後、絶縁膜３２上の絶縁膜を例えばＣＭＰ法にて除去して平坦化する。これにより、図１３に表すように、トレンチ内に埋め込まれた絶縁性の壁部６１が設けられる。その後、壁部６１及び絶縁膜３２上に絶縁膜６２を形成する。これにより、保護膜２５、壁部６１および絶縁膜６２によって囲まれた上部犠牲層３２が得られる。   Next, after an insulating film is deposited on the insulating film 32 so as to fill the inside of the trench, the insulating film on the insulating film 32 is removed and planarized by, for example, a CMP method. Thereby, as shown in FIG. 13, an insulating wall 61 embedded in the trench is provided. Thereafter, an insulating film 62 is formed on the wall portion 61 and the insulating film 32. Thereby, the upper sacrificial layer 32 surrounded by the protective film 25, the wall portion 61, and the insulating film 62 is obtained.

壁部６１および絶縁膜６２の材料としては、犠牲層３２に対してエッチング選択比が高い材料が望ましい。この観点から、犠牲層３２として例えばシリコン酸化膜を用いた場合には、壁部６１および絶縁膜６２の材料として、例えば炭化シリコン、アルミナなどを用いることができる。   As a material for the wall portion 61 and the insulating film 62, a material having a high etching selectivity with respect to the sacrificial layer 32 is desirable. From this viewpoint, when a silicon oxide film is used as the sacrificial layer 32, for example, silicon carbide, alumina or the like can be used as the material of the wall portion 61 and the insulating film 62.

次に、図１４に表すように、絶縁膜６２の上に、グランドに接続される導電膜６４を形成する。導電膜６４は、薄膜圧電共振器における上下の電極２１、２３およびこれらの引き出し電極の上に位置する部分に設けられる。   Next, as illustrated in FIG. 14, a conductive film 64 connected to the ground is formed on the insulating film 62. The conductive film 64 is provided on the upper and lower electrodes 21 and 23 in the thin film piezoelectric resonator and the portion located on these extraction electrodes.

次に、図１５に表すように、導電膜６４を覆うように絶縁膜６２上に層間絶縁膜６５を形成する。層間絶縁膜６５は、例えば酸化シリコンからなる。次に、層間絶縁膜６５上に、配線層６６を形成する。次に、配線層６６を覆うように、層間絶縁膜６５上に層間絶縁膜６７を形成する。層間絶縁膜６７は、例えば酸化シリコンからなる。   Next, as illustrated in FIG. 15, an interlayer insulating film 65 is formed on the insulating film 62 so as to cover the conductive film 64. The interlayer insulating film 65 is made of, for example, silicon oxide. Next, a wiring layer 66 is formed on the interlayer insulating film 65. Next, an interlayer insulating film 67 is formed on the interlayer insulating film 65 so as to cover the wiring layer 66. The interlayer insulating film 67 is made of, for example, silicon oxide.

次に、導電膜６４が設けられていない部分における層間絶縁膜６７、６５および絶縁膜６２を選択的にエッチングして、図１６に表すように、犠牲層３２へと通じるビア６８を形成する。   Next, the interlayer insulating films 67 and 65 and the insulating film 62 in a portion where the conductive film 64 is not provided are selectively etched to form a via 68 leading to the sacrificial layer 32 as shown in FIG.

次に、図１７に表すように、ビア６８内壁面及び層間絶縁膜６７表面上に、犠牲層除去時のエッチングストッパーとして機能する保護膜７１を形成する。次に、図１８に表すように、保護膜７１上にレジストマスク７３を形成した後、それをマスクとして、前記貫通孔６８から下部犠牲層１９に通じる貫通孔７２を形成する。   Next, as shown in FIG. 17, a protective film 71 that functions as an etching stopper when removing the sacrificial layer is formed on the inner wall surface of the via 68 and the surface of the interlayer insulating film 67. Next, as shown in FIG. 18, after a resist mask 73 is formed on the protective film 71, a through hole 72 that leads from the through hole 68 to the lower sacrificial layer 19 is formed using the resist mask 73.

犠牲層１９、３２が例えば酸化シリコンからなる場合、例えばＨＦ系のウェットエッチング液やＨＦ蒸気を用いたエッチングによって、犠牲層１９、３２を、貫通孔７２を通じてエッチング除去できる。   When the sacrificial layers 19 and 32 are made of, for example, silicon oxide, the sacrificial layers 19 and 32 can be removed by etching through the through holes 72 by etching using, for example, an HF wet etchant or HF vapor.

犠牲層１９、３２が除去されることで、図１１に表すように、下部電極２１の下方に下部中空部３０が、上部電極２３の上方に上部中空部３１が得られる。これにより、圧電体膜２２を上部電極２３及び下部電極２１で挟んでなる共振部の上下方向の共振振動が許容される。   By removing the sacrificial layers 19 and 32, as shown in FIG. 11, the lower hollow portion 30 is obtained below the lower electrode 21, and the upper hollow portion 31 is obtained above the upper electrode 23. Thereby, the resonance vibration in the vertical direction of the resonance part formed by sandwiching the piezoelectric film 22 between the upper electrode 23 and the lower electrode 21 is allowed.

本発明は、半導体素子を有しない薄膜圧電共振器単体にも適用可能である。   The present invention is also applicable to a thin film piezoelectric resonator alone having no semiconductor element.

［第３の実施形態］
図１９は、本発明の第３の実施形態に係る薄膜圧電共振器の要部断面構造を例示する模式図である。 [Third Embodiment]
FIG. 19 is a schematic view illustrating the cross-sectional structure of the main part of a thin film piezoelectric resonator according to the third embodiment of the invention.

本実施形態に係る薄膜圧電共振器は、下部電極２１と上部電極２３との間に圧電体膜２２が挟まれてなる共振部を有する。この共振部は、例えば高抵抗シリコンからなる基板８１上に支持されている。   The thin film piezoelectric resonator according to the present embodiment has a resonance part in which a piezoelectric film 22 is sandwiched between a lower electrode 21 and an upper electrode 23. The resonance part is supported on a substrate 81 made of, for example, high resistance silicon.

基板８１上には、導電膜８２が設けられている。導電膜８２は、グランドに接続されグランド電位とされる。例えば、導電膜８２は、基板８１表面上の大部分に広がるベタパターン状に設けられている。   A conductive film 82 is provided on the substrate 81. The conductive film 82 is connected to the ground and has a ground potential. For example, the conductive film 82 is provided in a solid pattern extending over the surface of the substrate 81.

導電膜８１上には、絶縁性の壁部１７及び絶縁膜１５が設けられている。壁部１７は、下部中空部３０の周囲を囲むように設けられ、絶縁膜１５は壁部１７の外側に設けられている。壁部１７及び絶縁膜１５の上には、絶縁膜１８が設けられている。下部中空部３０の上は、絶縁膜１８によって覆われている。   An insulating wall 17 and an insulating film 15 are provided on the conductive film 81. The wall portion 17 is provided so as to surround the lower hollow portion 30, and the insulating film 15 is provided outside the wall portion 17. An insulating film 18 is provided on the wall portion 17 and the insulating film 15. The lower hollow portion 30 is covered with the insulating film 18.

絶縁膜１８の上には、下部電極２１が設けられている。下部電極２１は、略四角形状の平面形状を有し、その大部分は下部中空部３０の上に位置している。下部電極２１の一側端部は、下部中空部３０の外側の絶縁膜１８上にまで延在し、絶縁膜１８を介して絶縁膜１５上に支持されている。   A lower electrode 21 is provided on the insulating film 18. The lower electrode 21 has a substantially rectangular planar shape, and most of the lower electrode 21 is located on the lower hollow portion 30. One end of the lower electrode 21 extends to the insulating film 18 outside the lower hollow portion 30 and is supported on the insulating film 15 via the insulating film 18.

下部電極２１の上には、圧電体膜２２が設けられている。圧電体膜２２の上面には、上部電極２３が設けられている。上部電極２３は、圧電体膜２２を挟んで、下部中空部３０上に位置する下部電極２１に対向している。   A piezoelectric film 22 is provided on the lower electrode 21. An upper electrode 23 is provided on the upper surface of the piezoelectric film 22. The upper electrode 23 faces the lower electrode 21 located on the lower hollow portion 30 with the piezoelectric film 22 interposed therebetween.

下部電極２１上の圧電体膜２２の一部は厚み方向に除去されてビア２４ａが設けられ、そのビア２４ａに導電材２６が埋め込まれて、導電材２６と下部電極２１とが電気的に接続されている。ビア２４ａに埋め込まれた導電材２６は、圧電体膜２２の上面に設けられた下部電極用の引き出し電極２７に接続されている。   A part of the piezoelectric film 22 on the lower electrode 21 is removed in the thickness direction to provide a via 24a, and a conductive material 26 is embedded in the via 24a, so that the conductive material 26 and the lower electrode 21 are electrically connected. Has been. The conductive material 26 embedded in the via 24 a is connected to a lower electrode lead electrode 27 provided on the upper surface of the piezoelectric film 22.

圧電体膜２２および絶縁膜１８において、下部電極２１が設けられていない部分には、選択的に貫通孔２４ｂが形成されている。この貫通孔２４ｂは、下部中空部３０に通じている。下部中空部３０となるべき部分に設けられた犠牲層が貫通孔２４ｂを通じてエッチング除去されることで下部中空部３０が得られる。   In the piezoelectric film 22 and the insulating film 18, a through hole 24 b is selectively formed in a portion where the lower electrode 21 is not provided. The through hole 24 b communicates with the lower hollow portion 30. The sacrificial layer provided in the portion that should become the lower hollow portion 30 is removed by etching through the through hole 24b, whereby the lower hollow portion 30 is obtained.

上部電極２３、圧電体膜２２および引き出し電極２７は、絶縁性の保護膜２５によって覆われている。また、保護膜２５は、貫通孔２４ｂ内壁面にも形成され、犠牲層除去時のエッチングストッパーとして機能する。   The upper electrode 23, the piezoelectric film 22, and the extraction electrode 27 are covered with an insulating protective film 25. The protective film 25 is also formed on the inner wall surface of the through hole 24b and functions as an etching stopper when the sacrificial layer is removed.

保護膜２５上には、壁部３３ａ及び封止体３５を支持するための支持膜３２が設けられている。壁部３３ａは、上部電極２３の上方に設けられた上部中空部３１の周囲を囲むように設けられ、支持膜３２は壁部３３ａの外側に設けられている。壁部３３ａ及び支持膜３２の上には、封止体３５が設けられている。上部中空部３１の上は、封止体３５によって覆われている。   On the protective film 25, a support film 32 for supporting the wall 33a and the sealing body 35 is provided. The wall portion 33a is provided so as to surround the upper hollow portion 31 provided above the upper electrode 23, and the support film 32 is provided outside the wall portion 33a. A sealing body 35 is provided on the wall 33 a and the support film 32. The upper hollow portion 31 is covered with a sealing body 35.

本実施形態によれば、グランドに接続されグランド電位とされる導電膜８２を、基板８１と薄膜圧電共振器との間に設けたので、基板８１内に励起される空乏層の影響による薄膜圧電共振器の信号歪みを抑制できる。   According to this embodiment, since the conductive film 82 connected to the ground and set to the ground potential is provided between the substrate 81 and the thin film piezoelectric resonator, the thin film piezoelectric due to the influence of the depletion layer excited in the substrate 81 is provided. The signal distortion of the resonator can be suppressed.

薄膜圧電共振器に必要とされる所望の寸法の下部中空部３０を確保する観点から、絶縁膜１５の厚みは２（μｍ）以上が必要であるため、グランドに接続される導電膜８２と、高周波信号が印加される下部電極２１やその引き出し電極２７との間の容量は実質無視できる程度に抑えることができる。   From the viewpoint of securing the lower hollow portion 30 having a desired dimension required for the thin film piezoelectric resonator, the insulating film 15 needs to have a thickness of 2 (μm) or more. Therefore, the conductive film 82 connected to the ground, The capacitance between the lower electrode 21 to which the high-frequency signal is applied and the extraction electrode 27 can be suppressed to a level that can be substantially ignored.

［第４の実施形態］
次に、本発明の第４の実施形態として、上記各実施形態で説明した薄膜圧電共振器を用いたフィルタについて説明する。 [Fourth Embodiment]
Next, a filter using the thin film piezoelectric resonator described in the above embodiments will be described as a fourth embodiment of the present invention.

図２０は、本実施形態に係るフィルタにおける上部電極２３と下部電極２１との平面レイアウトを表す模式平面図である。なお、図２０においてクロスハッチングで示す部分は、下部電極２１、圧電体膜２２および上部電極２３が重なって積層された共振器構造部を表す。
図２１は、図２０におけるＡ−Ａ線断面図である。
図２２は、同フィルタの回路図である。 FIG. 20 is a schematic plan view illustrating a planar layout of the upper electrode 23 and the lower electrode 21 in the filter according to the present embodiment. In FIG. 20, a portion indicated by cross-hatching represents a resonator structure portion in which the lower electrode 21, the piezoelectric film 22, and the upper electrode 23 are stacked to overlap each other.
21 is a cross-sectional view taken along line AA in FIG.
FIG. 22 is a circuit diagram of the filter.

前述した各実施形態で説明した薄膜圧電共振器を、図２０〜２２において符号Ｓ１〜Ｓ４、Ｐ１〜Ｐ３で表している。   The thin film piezoelectric resonators described in the above embodiments are denoted by reference numerals S1 to S4 and P1 to P3 in FIGS.

本実施形態に係るフィルタは、図２２に表すように、直列腕に例えば４つの薄膜圧電共振器Ｓ１〜Ｓ４が、並列腕に例えば３つの薄膜圧電共振器Ｐ１〜Ｐ３が接続されたラダー型フィルタである。   As shown in FIG. 22, the filter according to the present embodiment is a ladder type filter in which, for example, four thin film piezoelectric resonators S1 to S4 are connected to a series arm and three thin film piezoelectric resonators P1 to P3 are connected to a parallel arm. It is.

各薄膜圧電共振器Ｓ１〜Ｓ４、Ｐ１〜Ｐ３は、共通の支持体（絶縁層もしくは半導体基板）上に支持されている。下部電極２１、圧電体膜２２および上部電極２３が重なって積層された共振器構造部の下方には、絶縁層１５中に形成された下部中空部３０が位置している。圧電体膜２２は各共振器Ｓ１〜Ｓ４、Ｐ１〜Ｐ３に共通に設けられている。下部電極２１と上部電極２３とを、それぞれ、隣接する共振器間で共通に用いているものがある。例えば、直列腕共振器Ｓ１とＳ２とは、下部電極２１を共通にしている。   The thin film piezoelectric resonators S1 to S4 and P1 to P3 are supported on a common support (insulating layer or semiconductor substrate). A lower hollow portion 30 formed in the insulating layer 15 is located below the resonator structure in which the lower electrode 21, the piezoelectric film 22 and the upper electrode 23 are stacked. The piezoelectric film 22 is provided in common to the resonators S1 to S4 and P1 to P3. In some cases, the lower electrode 21 and the upper electrode 23 are commonly used between adjacent resonators. For example, the series arm resonators S1 and S2 share the lower electrode 21.

本実施形態においても、前述した実施形態と同様、支持体上に、グランドに接続される導電膜を設けているため、基板内に励起される空乏層、半導体素子、配線層等の影響による薄膜圧電共振器の信号歪みを抑制できる。   Also in this embodiment, since the conductive film connected to the ground is provided on the support as in the above-described embodiment, a thin film due to the influence of a depletion layer, a semiconductor element, a wiring layer, or the like excited in the substrate. Signal distortion of the piezoelectric resonator can be suppressed.

本発明の第１の実施形態に係る半導体装置の要部断面構造を例示する模式図である。1 is a schematic view illustrating a cross-sectional structure of a main part of a semiconductor device according to a first embodiment of the invention. 同半導体装置における薄膜圧電共振器の平面レイアウトを表す模式図である。It is a schematic diagram showing the plane layout of the thin film piezoelectric resonator in the semiconductor device. 本発明の第１の実施形態に係る半導体装置の製造工程の要部を例示する模式図である。6 is a schematic view illustrating the main part of the manufacturing process of the semiconductor device according to the first embodiment of the invention; FIG. 図３に続く工程を表す模式図である。FIG. 4 is a schematic diagram illustrating a process following FIG. 3. 図４に続く工程を表す模式図である。It is a schematic diagram showing the process of following FIG. 図５に続く工程を表す模式図である。It is a schematic diagram showing the process following FIG. 図６に続く工程を表す模式図である。It is a schematic diagram showing the process of following FIG. 図７に続く工程を表す模式図である。It is a schematic diagram showing the process following FIG. 本発明の第１の実施形態に係る半導体装置の製造方法の他の具体例を表す模式図である。It is a schematic diagram showing the other specific example of the manufacturing method of the semiconductor device which concerns on the 1st Embodiment of this invention. 本発明の実施形態に係る半導体装置における導電膜の平面レイアウトの一具体例を表す模式図である。It is a schematic diagram showing a specific example of the planar layout of the electrically conductive film in the semiconductor device which concerns on embodiment of this invention. 本発明の第２の実施形態に係る半導体装置の要部断面構造を例示する模式図である。FIG. 6 is a schematic view illustrating the cross-sectional structure of a main part of a semiconductor device according to a second embodiment of the invention. 本発明の第２の実施形態に係る半導体装置の製造工程の要部を例示する模式図である。It is a schematic diagram which illustrates the principal part of the manufacturing process of the semiconductor device which concerns on the 2nd Embodiment of this invention. 図１２に続く工程を表す模式図である。It is a schematic diagram showing the process of following FIG. 図１３に続く工程を表す模式図である。It is a schematic diagram showing the process following FIG. 図１４に続く工程を表す模式図である。It is a schematic diagram showing the process following FIG. 図１５に続く工程を表す模式図である。FIG. 16 is a schematic diagram illustrating a process following FIG. 15. 図１６に続く工程を表す模式図である。It is a schematic diagram showing the process following FIG. 図１７に続く工程を表す模式図である。FIG. 18 is a schematic diagram illustrating a process following FIG. 17. 本発明の第３の実施形態に係る薄膜圧電共振器の要部断面構造を例示する模式図である。It is a schematic diagram which illustrates the principal part cross-section of the thin film piezoelectric resonator which concerns on the 3rd Embodiment of this invention. 本発明の実施形態に係るフィルタにおける上部電極と下部電極との平面レイアウトを表す模式平面図である。It is a schematic plan view showing the plane layout of the upper electrode and lower electrode in the filter which concerns on embodiment of this invention. 図２０におけるＡ−Ａ線断面図である。It is AA sectional view taken on the line in FIG. 同フィルタの回路図である。It is a circuit diagram of the filter.

符号の説明Explanation of symbols

１…半導体基板、２…半導体素子、１１…層間絶縁膜、１２…配線層、１３…層間絶縁膜、１４…導電膜、１５…絶縁膜、１８…絶縁膜、２１…下部電極、２２…圧電体膜、２３…上部電極、３０…下部中空部、３１…上部中空部、３５…封止体   DESCRIPTION OF SYMBOLS 1 ... Semiconductor substrate, 2 ... Semiconductor element, 11 ... Interlayer insulating film, 12 ... Wiring layer, 13 ... Interlayer insulating film, 14 ... Conductive film, 15 ... Insulating film, 18 ... Insulating film, 21 ... Lower electrode, 22 ... Piezoelectric Body membrane, 23 ... upper electrode, 30 ... lower hollow part, 31 ... upper hollow part, 35 ... sealed body

Claims (5)

基板と、
前記基板の上に設けられ、グランドに接続される導電膜と、
前記導電膜の上に設けられ、下部中空部を有する絶縁膜と、
前記絶縁膜上に支持されて前記下部中空部の上に設けられた下部電極と、
前記下部電極の上に設けられた圧電体膜と、
前記圧電体膜の上に設けられた上部電極と、
前記上部電極の上に設けられ、上部中空部を有する支持膜と、
前記支持膜の上に設けられ、前記上部中空部を封止する封止体と、
を備えたことを特徴とする薄膜圧電共振器。 A substrate,
A conductive film provided on the substrate and connected to the ground;
An insulating film provided on the conductive film and having a lower hollow portion;
A lower electrode supported on the insulating film and provided on the lower hollow portion;
A piezoelectric film provided on the lower electrode;
An upper electrode provided on the piezoelectric film;
A support membrane provided on the upper electrode and having an upper hollow portion;
A sealing body provided on the support film and sealing the upper hollow portion;
A thin film piezoelectric resonator comprising: 前記導電膜は、前記下部中空部の底面にも設けられたことを特徴とする請求項１記載の薄膜圧電共振器。   The thin film piezoelectric resonator according to claim 1, wherein the conductive film is also provided on a bottom surface of the lower hollow portion. 半導体基板と、
前記半導体基板に形成された半導体素子と、
前記半導体基板の上に設けられ、前記半導体素子と接続された配線層と、
前記配線層を覆う層間絶縁膜と、
前記層間絶縁膜上に設けられ、グランドに接続される導電膜と、
前記導電膜の上に設けられ、下部中空部を有する絶縁膜と、
前記絶縁膜上に支持されて前記下部中空部の上に設けられた下部電極と、
前記下部電極の上に設けられた圧電体膜と、
前記圧電体膜の上に設けられた上部電極と、
前記上部電極の上に設けら、上部中空部を有する支持膜と、
前記支持膜の上に設けられ、前記上部中空部を封止する封止体と、
を備えたことを特徴とする半導体装置。 A semiconductor substrate;
A semiconductor element formed on the semiconductor substrate;
A wiring layer provided on the semiconductor substrate and connected to the semiconductor element;
An interlayer insulating film covering the wiring layer;
A conductive film provided on the interlayer insulating film and connected to the ground;
An insulating film provided on the conductive film and having a lower hollow portion;
A lower electrode supported on the insulating film and provided on the lower hollow portion;
A piezoelectric film provided on the lower electrode;
An upper electrode provided on the piezoelectric film;
A support membrane provided on the upper electrode and having an upper hollow portion;
A sealing body provided on the support film and sealing the upper hollow portion;
A semiconductor device comprising: 半導体基板と、
前記半導体基板に形成された半導体素子と、
前記半導体基板の上に設けられ、前記半導体素子と接続された配線層と、
前記配線層を覆う層間絶縁膜と、
前記層間絶縁膜上に設けられ、グランドに接続される第１の導電膜と、
前記第１の導電膜の上に設けられ、下部中空部を有する第１の絶縁膜と、
前記第１の絶縁膜上に支持されて前記下部中空部の上に設けられた下部電極と、
前記下部電極の上に設けられた圧電体膜と、
前記圧電体膜の上に設けられた上部電極と、
前記上部電極の上に設けられ、上部中空部を有する支持膜と、
前記支持膜の上に設けられ、前記上部中空部を封止する第２の絶縁膜と、
前記第２の絶縁膜上に設けられ、グランドに接続される第２の導電膜と、
を備えたことを特徴とする半導体装置。 A semiconductor substrate;
A semiconductor element formed on the semiconductor substrate;
A wiring layer provided on the semiconductor substrate and connected to the semiconductor element;
An interlayer insulating film covering the wiring layer;
A first conductive film provided on the interlayer insulating film and connected to the ground;
A first insulating film provided on the first conductive film and having a lower hollow portion;
A lower electrode supported on the first insulating film and provided on the lower hollow portion;
A piezoelectric film provided on the lower electrode;
An upper electrode provided on the piezoelectric film;
A support membrane provided on the upper electrode and having an upper hollow portion;
A second insulating film provided on the support film and sealing the upper hollow portion;
A second conductive film provided on the second insulating film and connected to the ground;
A semiconductor device comprising: 前記第２の導電膜の上にも、層間絶縁膜を介して配線層が設けられたことを特徴とする請求項４記載の半導体装置。   5. The semiconductor device according to claim 4, wherein a wiring layer is also provided on the second conductive film via an interlayer insulating film.
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