JP2010030020A - Electronic device - Google Patents

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岳志 森
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彰 佐藤
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Abstract

<P>PROBLEM TO BE SOLVED: To provide structure capable of reducing an influence of a charge in a dicing step of a substrate in an electronic device, disposed with a function element in a hollow part on the substrate, and a manufacturing method therefor. <P>SOLUTION: This electronic device 10 comprises a substrate 11, a function element 10X arranged on the substrate, and an element surrounding structure 10P provided on the substrate, and surrounding and defining a hollow part 10C disposed with the function element. At least one part of the element surrounding structure is constituted of conductors 17, 19, and wiring structures 17, 19 for electrically connecting the conductors are provided. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は電子装置に係り、特に、基板上にMEMS素子を形成する場合に好適な構造及び製造方法に関する。   The present invention relates to an electronic device, and more particularly to a structure and a manufacturing method suitable for forming a MEMS element on a substrate.

一般に、MEMS素子を形成する一つの手法として、半導体基板等の基板上に半導体形成技術を用いて微細なMEMS構造体を形成し、このMEMS構造体が基板上に露出する構造で実現する場合がある。このようにMEMS構造体を露出させるのは、MEMS素子の各種の機能、例えば、可動電極の変形、振動等の各種の動作を確保するために必要とされる。   In general, as one method for forming a MEMS element, there is a case where a fine MEMS structure is formed on a substrate such as a semiconductor substrate using a semiconductor formation technique, and the MEMS structure is exposed on the substrate. is there. The exposure of the MEMS structure as described above is required to ensure various functions of the MEMS element, for example, various operations such as deformation and vibration of the movable electrode.

上記のMEMS素子を基板上に露出させた構造を製造する場合には、例えば、基板上に絶縁膜や配線層を含む基板被覆構造を形成する際に、当該基板被覆構造の中に組み込む形で必要に応じて犠牲層とともにMEMS構造体を形成しておき、この基板被覆構造レジスト等で被覆するとともに当該レジストの一部を開口させ、この開口部からエッチング処理を施すリリース工程を実施することで、基板被覆構造の一部とともに犠牲層をも除去し、MEMS構造体を露出した状態とする必要がある。   In the case of manufacturing a structure in which the MEMS element is exposed on the substrate, for example, when a substrate covering structure including an insulating film or a wiring layer is formed on the substrate, it is incorporated into the substrate covering structure. By forming a MEMS structure together with a sacrificial layer as necessary, covering with the substrate covering structure resist, etc., opening a part of the resist, and performing a release process of performing an etching process from the opening. It is necessary to remove the sacrificial layer together with a part of the substrate covering structure to expose the MEMS structure.

この場合、MEMS素子を含む電子装置を製造する過程で、一般には基板をダイシングにより分割する工程が必要とされるが、ダイシング工程においてダイシングブレードと基板との摩擦熱の冷却を行ったり切削カスの除去を行ったりするために純水を吹き付ける必要があることから、当該純水の吹き付けによる機械的損傷を回避するために上記MEMS構造体を露出させた状態でダイシングを行うことはできない。このため、基板のダイシングを先に行い、その後、上記のリリース工程を実施するようにしている。   In this case, in the process of manufacturing an electronic device including a MEMS element, a process of dividing the substrate by dicing is generally required. However, in the dicing process, the frictional heat between the dicing blade and the substrate is cooled or the cutting residue is reduced. Since it is necessary to spray pure water to perform removal, dicing cannot be performed with the MEMS structure exposed in order to avoid mechanical damage due to the spraying of the pure water. For this reason, the substrate is diced first, and then the release process is performed.

一方、以下の特許文献1においては、基板1上に、MEMS素子等の機能素子を構成する機能構造体3Xを形成し、この機能構造体3Xが基板1上の空洞部C内に配置されるように、基板1上に空洞部Cを包囲し画成する基板被覆構造を形成してなる電子装置が開示されている。また、この文献には、当該電子装置の製造方法として、リリース工程後に機能構造体3Xを空洞部C内に密閉し、その後、基板のダイシングを行う工程が記載されている。この方法によれば、リリース工程後にダイシング工程を実施できるため、ダイシング前の基板単位でリリース工程を実施できるという効果が得られる。
特開2007−216308号公報
On the other hand, in the following Patent Document 1, a functional structure 3X constituting a functional element such as a MEMS element is formed on a substrate 1, and the functional structure 3X is disposed in a cavity C on the substrate 1. Thus, an electronic device is disclosed in which a substrate covering structure that surrounds and defines the cavity C is formed on the substrate 1. This document also describes a process for sealing the functional structure 3X in the cavity C after the release process and then dicing the substrate as a method for manufacturing the electronic device. According to this method, since the dicing process can be performed after the release process, an effect that the release process can be performed in units of substrates before dicing can be obtained.
JP 2007-216308 A

しかしながら、前述のように基板のダイシング後にリリース工程を行う場合においても、上記の純水の吹き付けによって生ずる摩擦によりMEMS構造体を取り巻く絶縁体が容易に帯電し、この帯電によって後のリリース工程においてMEMS構造体の可動部が固定部に静電的に引き付けられてスティッキング(可動部の貼り付き)を引き起こすという問題がある。   However, even when the release process is performed after the substrate is diced as described above, the insulator surrounding the MEMS structure is easily charged by the friction generated by the spraying of the pure water, and this charging causes the MEMS in the subsequent release process. There is a problem that the movable part of the structure is electrostatically attracted to the fixed part and causes sticking (sticking of the movable part).

一方、上記特許文献1に記載の方法では、ダイシング工程の前にリリース工程を実施するのでダイシング工程に起因する上記のスティッキングは生じないが、MEMS構造体がリリースされた後に実施されるダイシング工程においては上記と同様に絶縁体が帯電するので、この帯電によってMEMS構造体が電気的に影響を受けることで、動作特性が変化し、また、構造的にも損傷を蒙る可能性がある。   On the other hand, in the method described in Patent Document 1, since the release process is performed before the dicing process, the sticking due to the dicing process does not occur. However, in the dicing process performed after the MEMS structure is released. Since the insulator is charged in the same manner as described above, the MEMS structure is electrically affected by this charging, so that the operating characteristics may change and the structure may be damaged.

そこで、本発明は上記問題点を解決するものであり、その課題は、基板上の空洞部内に機能素子を配置した電子装置において、基板のダイシング工程による帯電の影響を低減することのできる構造及び製造方法を提供することにある。   Therefore, the present invention solves the above problems, and the problem is that in an electronic device in which a functional element is arranged in a cavity on a substrate, a structure capable of reducing the influence of charging due to a substrate dicing process and It is to provide a manufacturing method.

斯かる実情に鑑み、本発明の電子装置は、基板と、該基板上に配置された機能素子と、前記基板上に設けられ、前記機能素子が配置された空洞部を包囲し画成する素子周囲構造とを備えた電子機器において、前記素子周囲構造の少なくとも一部が導電体で構成され、該導電体を電気的に接続するための配線構造が設けられていることを特徴とする。   In view of such circumstances, an electronic device according to the present invention includes a substrate, a functional element disposed on the substrate, and an element that is provided on the substrate and surrounds and defines a cavity in which the functional element is disposed. An electronic device including a surrounding structure is characterized in that at least a part of the element surrounding structure is made of a conductor, and a wiring structure for electrically connecting the conductor is provided.

この発明によれば、機能素子が配置された空洞部を包囲し画成する素子周囲構造の少なくとも一部が導電体で構成され、また、この導電体を電気的に接続するための配線構造が設けられることで、当該配線構造を介して導電体を所定の電位に接続することで、基板のダイシング時に生ずる帯電による機能素子への影響を緩和できるとともに、周囲に帯電した静電気を導電体及び配線構造を介して除去することも可能になるので、機能素子に対する電気的影響を低減することができる。したがって、良好な特性を有する機能素子を安全かつ確実に製造できる。   According to the present invention, at least a part of the element surrounding structure that surrounds and defines the cavity in which the functional element is disposed is constituted by the conductor, and the wiring structure for electrically connecting the conductor is provided. By being provided, by connecting the conductor to a predetermined potential through the wiring structure, the influence on the functional element due to the charging generated during the dicing of the substrate can be mitigated, and the static electricity charged around the conductor and the wiring can be reduced. Since it can be removed through the structure, the electrical influence on the functional element can be reduced. Therefore, a functional element having good characteristics can be manufactured safely and reliably.

本発明の一の態様においては、前記導電体は前記空洞部の少なくとも上部を覆う。これによれば、導電体が空洞部の少なくとも上部を覆うことで、基板のダイシング時における周囲の基板被覆構造の帯電をさらに容易に回避できる。また、通常は空洞部の上部に絶縁層や配線層を形成する必要がないので、空洞部の周囲の回路構成や配線構造に影響を与えずに、機能素子への電気的影響を低減することが可能になる。   In one aspect of the present invention, the conductor covers at least an upper portion of the cavity. According to this, since the conductor covers at least the upper portion of the cavity, charging of the surrounding substrate covering structure during dicing of the substrate can be more easily avoided. In addition, since it is usually not necessary to form an insulating layer or wiring layer above the cavity, the electrical effect on the functional elements should be reduced without affecting the circuit configuration or wiring structure around the cavity. Is possible.

本発明の他の態様においては、前記配線構造は前記導電体を前記基板に導電接続する。一般的には、本発明の場合、素子周囲構造の導電体は配線構造を介して任意の端子部に接続されていてもよいが、当該導電体を配線構造を介して基板に導電接続することで、より容易に導電体を接地電位その他の電位に電気的に接続することができる。   In another aspect of the invention, the wiring structure conductively connects the conductor to the substrate. In general, in the case of the present invention, the conductor around the element structure may be connected to an arbitrary terminal portion via the wiring structure, but the conductor is conductively connected to the substrate via the wiring structure. Thus, the conductor can be more easily electrically connected to the ground potential or other potential.

この場合において、前記配線構造が導電接続される前記基板の表層部には周囲の基板部分より高濃度のキャリア領域が設けられることが好ましい。これによれば、配線構造が導電接続される基板の表層部に他の基板部分より高濃度のキャリア領域が設けられることで、配線構造と基板との導電接続抵抗を低減でき、導電体をより確実に基板に導電接続することができる。   In this case, it is preferable that a carrier region having a higher concentration than the surrounding substrate portion is provided in the surface layer portion of the substrate to which the wiring structure is conductively connected. According to this, by providing a higher concentration carrier region in the surface layer portion of the substrate to which the wiring structure is conductively connected than the other substrate portions, the conductive connection resistance between the wiring structure and the substrate can be reduced, and the conductor can be more The conductive connection to the substrate can be ensured.

本発明の別の態様においては、前記素子周囲構造は前記空洞部の側壁の少なくとも一部を構成する導電性の導電側壁部を有し、前記配線構造は該導電側壁部の外側に別に設けられている。これによれば、素子周囲構造に空洞部の側壁の少なくとも一部を構成する導電側壁部の外側に配線構造が別に設けられることで、空洞部を形成する際の導電側壁部の侵食状況に影響されずに導電体を確実に電気的に接続することが可能になる。   In another aspect of the present invention, the element surrounding structure has a conductive conductive side wall portion that constitutes at least a part of the side wall of the cavity, and the wiring structure is separately provided outside the conductive side wall portion. ing. According to this, the wiring structure is separately provided outside the conductive side wall portion constituting at least a part of the side wall of the cavity portion in the element surrounding structure, thereby affecting the erosion status of the conductive side wall portion when forming the cavity portion. It is possible to reliably connect the conductors without being connected.

本発明の更に異なる態様においては、前記基板若しくはその上方に形成され、前記機能素子に導電接続された半導体回路をさらに有する。これによれば、共通の基板において機能素子と半導体回路とが導電接続された状態で設けられることで、MEMS素子等の機能素子を含む各種の回路、例えば発振回路、フィルタ回路などを容易に構成できる。   In a further different aspect of the present invention, the semiconductor device further includes a semiconductor circuit formed on or above the substrate and conductively connected to the functional element. According to this, various circuits including a functional element such as a MEMS element such as an oscillation circuit and a filter circuit can be easily configured by providing the functional element and the semiconductor circuit in a conductive connection state on a common substrate. it can.

次に、本発明の電子装置の製造方法は、基板上に機能素子を形成する機能素子形成工程と、前記基板上及び前記機能素子上に基板被覆構造を形成する基板被覆工程と、前記基板被覆構造のうち前記機能素子上にある部分を除去することにより前記機能素子を露出させる素子露出工程と、前記機能素子の上方を閉鎖することにより、前記素子露出工程における前記基板被覆構造の残部とともに構成され、前記機能素子が収容される空洞部を包囲し画成して、少なくとも一部が導電体で構成されるとともに該導電体を電気的に接続するための配線構造を含む素子周囲構造を完成させる素子閉鎖工程と、前記素子閉鎖工程後において前記基板をダイシングする基板ダイシング工程と、を具備することを特徴とする。   Next, a method for manufacturing an electronic device according to the present invention includes a functional element forming step of forming a functional element on a substrate, a substrate covering step of forming a substrate covering structure on the substrate and the functional element, and the substrate covering An element exposing step of exposing the functional element by removing a portion of the structure on the functional element, and a structure together with the remainder of the substrate covering structure in the element exposing step by closing the upper portion of the functional element And surrounding and defining a cavity in which the functional element is accommodated to complete an element surrounding structure including a wiring structure for electrically connecting at least a part of the conductor and electrically connecting the conductor And a substrate dicing step for dicing the substrate after the element closing step.

この発明によれば、素子露出工程を実施した後に素子閉鎖工程を行い、その後、基板ダイシング工程を実施することで、基板のダイシング時における帯電による機能素子のスティッキングを回避できるとともに、素子周囲構造の少なくとも一部が導電体で構成され、この導電体が配線構造により電気的に接続可能とされるので、基板のダイシング時における帯電による機能素子への電気的影響を低減できると同時に当該帯電状態を導電体及び配線構造を介して除去することが可能になる。したがって、良好な特性を有する機能素子を安全かつ確実に製造できる。   According to the present invention, the element closing process is performed after the element exposure process is performed, and then the substrate dicing process is performed, so that sticking of the functional element due to charging during dicing of the substrate can be avoided, and At least a part of the conductor is made of a conductor, and this conductor can be electrically connected by the wiring structure, so that the electrical influence on the functional element due to the charging during the dicing of the substrate can be reduced and at the same time the charged state can be reduced. It can be removed through the conductor and the wiring structure. Therefore, a functional element having good characteristics can be manufactured safely and reliably.

なお、本明細書及び本明細書とともに添付された特許請求の範囲において、「上下方向」、「上部」、「上方」、「下部」、「下方」等の用語は、基板上に機能素子又は機能構造体が設けられる装置構造において、基板の側が下部若しくは下方、機能素子又は機能構造体の側が上部若しくは上方であるとした場合を表現したものであり、装置の姿勢に依存する現実の鉛直方向、当該鉛直方向の上部、上方、下部、下方を意味しない。   In the present specification and the appended claims, the terms “vertical direction”, “upper”, “upper”, “lower”, “lower” and the like are functional elements or In the device structure in which the functional structure is provided, it expresses the case where the substrate side is the lower or lower side, and the functional element or functional structure side is the upper or upper side, and represents the actual vertical direction depending on the posture of the device , Does not mean the upper, upper, lower and lower parts in the vertical direction.

次に、添付図面を参照して本発明の実施形態について詳細に説明する。   Next, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

[第1実施形態]
最初に、図1を参照して本発明の第1実施形態の電子装置について説明する。図1(a)乃至(e)は、本実施形態の製造工程を示す概略工程断面図である。本実施形態の電子装置10は、シリコン単結晶等の半導体よりなる基板11上に機能素子であるMEMS素子(例えば、MEMS振動子など)を構成するMEMS構造体(機能構造体)10Xを形成してなるものである。
[First Embodiment]
First, an electronic device according to a first embodiment of the present invention will be described with reference to FIG. 1A to 1E are schematic process cross-sectional views showing the manufacturing process of the present embodiment. In the electronic device 10 of the present embodiment, a MEMS structure (functional structure) 10X constituting a MEMS element (for example, a MEMS vibrator) as a functional element is formed on a substrate 11 made of a semiconductor such as silicon single crystal. It will be.

本実施形態では、図1(a)に示すように、基板11の表層部に例えば基板よりキャリア濃度の高い不純物領域11A、11Bを不純物拡散法やイオン注入法等により形成する。ここで、不純物領域11AはMEMS構造体10Xの駆動態様に応じてp型領域(ウエル)、n型領域(ウエル)のいずれかとし、好ましくは定電位に接続されてMEMS構造体の寄生容量を緩和する機能を有する。また、不純物領域11Bは後述する配線層と基板11との導電接続部分においてオーミックコンタクトを得るためのもので、周囲部分(基板11若しくはその表層部に形成されたウエル領域)がp型半導体であればそれよりも高濃度のp型領域(ウエル)とし、同周囲部分がn型半導体であればそれよりも高濃度のn型領域(ウエル)とする。 In this embodiment, as shown in FIG. 1A, impurity regions 11A and 11B having a carrier concentration higher than that of the substrate are formed in the surface layer portion of the substrate 11 by an impurity diffusion method, an ion implantation method, or the like. Here, the impurity region 11A is either a p-type region (well) or an n-type region (well) depending on the driving mode of the MEMS structure 10X, and is preferably connected to a constant potential to reduce the parasitic capacitance of the MEMS structure. Has the function of mitigating. The impurity region 11B is for obtaining an ohmic contact at a conductive connection portion between a wiring layer and a substrate 11 to be described later, and the peripheral portion (a well region formed on the substrate 11 or its surface layer portion) is a p-type semiconductor. For example, a higher concentration p + -type region (well) is used, and if the surrounding portion is an n-type semiconductor, a higher concentration n + -type region (well) is used.

なお、上記不純物領域11Bは、MEMS構造体10Xを平面的に取り巻く閉曲線に沿って連続して(例えば環状に)形成されるか、或いは、MEMS構造体10Xを平面的に取り巻く閉曲線上において不連続に複数個所に分散して形成される。   The impurity region 11B is formed continuously (for example, in a ring shape) along a closed curve surrounding the MEMS structure 10X in a plane, or is discontinuous on the closed curve surrounding the MEMS structure 10X in a plane. Are dispersed at a plurality of locations.

次に、基板11上にシリコン窒化膜等よりなる下地絶縁層12AをCVD法、スパッタリング法等により形成する。この下地絶縁層12Aは、後述するリリース工程において実施されるエッチングに対する耐性を有する材料で構成され、いわゆるエッチングストップ層として機能する。なお、この下地絶縁層12Aは、パターニング処理によってMEMS構造体10Xを形成する平面範囲を含む範囲に限定された形で形成される。これによって、基板11及びその上方に半導体回路を形成する際の障害となることがなくなる。   Next, a base insulating layer 12A made of a silicon nitride film or the like is formed on the substrate 11 by a CVD method, a sputtering method, or the like. The base insulating layer 12A is made of a material having resistance to etching performed in a release process described later, and functions as a so-called etching stop layer. The base insulating layer 12A is formed in a form limited to a range including a planar range in which the MEMS structure 10X is formed by a patterning process. This eliminates an obstacle to the formation of the semiconductor circuit on the substrate 11 and above.

なお、上記基板11と下地絶縁膜12Aの間にはシリコン酸化膜等よりなる表面絶縁膜が別途形成されていてもよい。この表面絶縁膜は基板11及びその上方に半導体回路を形成する際の素子間分離膜等として用いることができる。   A surface insulating film made of a silicon oxide film or the like may be separately formed between the substrate 11 and the base insulating film 12A. This surface insulating film can be used as an inter-element isolation film or the like when a substrate 11 and a semiconductor circuit are formed thereon.

上記の下地絶縁層12A上にはMEMS構造体10Xが形成される。このMEMS構造体10Xは種々の構成とすることができるが、図示例の場合には固定電極13と可動電極14が基板11の厚み方向に対向配置された振動子構造を有するものを例示してある。固定電極13及び可動電極14は、蒸着法、スパッタリング法、CVD法等により形成され、例えば導電性を有するポリシリコン膜により形成される。固定電極13は下地絶縁層12A上に層状に形成される。また、可動電極14は下地絶縁膜12A上に形成される支持部14aと、上記下地絶縁膜12A及び固定電極13上にPSG(リンドープガラス)、シリコン酸化膜等よりなる犠牲層12Bを介して積層された可動部14bとを備えている。可動部14bは固定電極13の上方に上記犠牲層12Bを介して対向配置される。   A MEMS structure 10X is formed on the base insulating layer 12A. The MEMS structure 10X can have various configurations. In the illustrated example, the MEMS structure 10X has a vibrator structure in which the fixed electrode 13 and the movable electrode 14 are arranged to face each other in the thickness direction of the substrate 11. is there. The fixed electrode 13 and the movable electrode 14 are formed by a vapor deposition method, a sputtering method, a CVD method, or the like, for example, a conductive polysilicon film. The fixed electrode 13 is formed in layers on the base insulating layer 12A. The movable electrode 14 has a support portion 14a formed on the base insulating film 12A, and a sacrificial layer 12B made of PSG (phosphorus doped glass), silicon oxide film or the like on the base insulating film 12A and the fixed electrode 13. And a stacked movable portion 14b. The movable portion 14b is disposed above the fixed electrode 13 via the sacrificial layer 12B.

なお、上記MEMS構造体10Xは基板11の表層部に設けられた上記不純物領域11Aと平面的に重なる範囲に形成され、また、上記不純物領域11Bは、開口部12aにより、上記下地絶縁膜12A、上記表面絶縁膜及び上記犠牲層12Bで覆われることなく露出した状態とされる。   The MEMS structure 10X is formed in a range that overlaps with the impurity region 11A provided in the surface layer portion of the substrate 11 in a plane, and the impurity region 11B is formed by the opening 12a through the base insulating film 12A, The surface is exposed without being covered with the surface insulating film and the sacrificial layer 12B.

次に、図1(b)に示すように、基板11及びMEMS構造体10X上にシリコン酸化膜等よりなる層間絶縁膜16がスパッタリング法やCVD法等により形成される。また、この層間絶縁膜16にはMEMS構造体10Xを平面的に取り巻く閉曲線に沿って枠状(例えば環状)に構成された開口部16aが設けられる。なお、この開口部16aはMEMS構造体10Xを平面的に取り巻く閉曲線の全体に形成される必要はなく、当該閉曲線の一部に開口部16aが設けられていない部分が存在してもよい。   Next, as shown in FIG. 1B, an interlayer insulating film 16 made of a silicon oxide film or the like is formed on the substrate 11 and the MEMS structure 10X by a sputtering method, a CVD method, or the like. Further, the interlayer insulating film 16 is provided with an opening 16a configured in a frame shape (for example, an annular shape) along a closed curve surrounding the MEMS structure 10X in a plane. The opening 16a does not need to be formed in the entire closed curve surrounding the MEMS structure 10X in a plane, and a portion where the opening 16a is not provided may exist in a part of the closed curve.

その後、層間絶縁膜16上にはアルミニウム等よりなる配線層17が形成され、この配線層17の一部は層間絶縁膜16に形成された上記開口部16aを通して基板11の表層部に設けられた上記不純物領域11Bに接続される。ここで、配線層17は、上記開口部16aに対応してMEMS構造体10Xを完全若しくは部分的に取り巻くように形成される。   Thereafter, a wiring layer 17 made of aluminum or the like is formed on the interlayer insulating film 16, and a part of the wiring layer 17 is provided on the surface layer portion of the substrate 11 through the opening 16 a formed in the interlayer insulating film 16. Connected to the impurity region 11B. Here, the wiring layer 17 is formed so as to completely or partially surround the MEMS structure 10X corresponding to the opening 16a.

なお、図では配線層17はMEMS構造体10Xを平面的に取り巻く部分にのみ存在するように形成されているが、一般的には、図示しない半導体回路の一部を構成する配線層の一部が当該配線層17となるように、他の配線パターンと同時に形成される。   In the figure, the wiring layer 17 is formed so as to exist only in a portion surrounding the MEMS structure 10X in a plane, but in general, a part of the wiring layer constituting a part of a semiconductor circuit (not shown). Are formed simultaneously with other wiring patterns so as to be the wiring layer 17.

その後、図1(c)に示すように、上記層間絶縁膜16及び配線層17上にさらに層間絶縁膜18を形成し、この層間絶縁膜18には、配線層17の一部を露出する開口部18aを形成する。この開口部18aもまた、MEMS構造体10Xを平面的に完全若しくは部分的に取り巻くように形成される。そして、この層間絶縁膜18上にはさらに配線層19が形成され、上記開口部18aを通して配線層17に導電接続される。配線層19は、MEMS構造体10Xの上方に配置される被覆部19Xを有し、この被覆部19Xには複数の細孔19aが形成される。配線層19の被覆部19X及び細孔19aは配線層19のパターニング時に同時に形成される。   Thereafter, as shown in FIG. 1C, an interlayer insulating film 18 is further formed on the interlayer insulating film 16 and the wiring layer 17, and an opening exposing a part of the wiring layer 17 is formed in the interlayer insulating film 18. A portion 18a is formed. The opening 18a is also formed so as to completely or partially surround the MEMS structure 10X. A wiring layer 19 is further formed on the interlayer insulating film 18 and is electrically connected to the wiring layer 17 through the opening 18a. The wiring layer 19 has a covering portion 19X disposed above the MEMS structure 10X, and a plurality of pores 19a are formed in the covering portion 19X. The covering portion 19 </ b> X and the pores 19 a of the wiring layer 19 are formed simultaneously with the patterning of the wiring layer 19.

しかる後に、図1(d)に示すように、層間絶縁膜18及び配線層19上に表面保護膜20を形成する。この表面保護膜20は、シリコン窒化膜、レジストその他の樹脂膜等で構成できる。表面保護膜20を構成する素材は、後述するリリース工程において行われるエッチング処理に対する耐性を備えたものであればよい。この表面保護膜20には、MEMS構造体10Xの上方に開口部20aが形成される。この開口部20aを形成することで、上記被覆部19Xが露出する。   Thereafter, as shown in FIG. 1D, a surface protective film 20 is formed on the interlayer insulating film 18 and the wiring layer 19. The surface protective film 20 can be composed of a silicon nitride film, a resist or other resin film. The material constituting the surface protective film 20 may be any material having resistance to an etching process performed in a release process described later. In the surface protective film 20, an opening 20a is formed above the MEMS structure 10X. By forming the opening 20a, the covering portion 19X is exposed.

そして、上記表面保護膜20の開口部20a及び被覆部19Xの細孔19aを通して、MEMS構造体10X上にある層間絶縁膜18及び層間絶縁膜16、並びに、MEMS構造体10Xに隣接する犠牲層12Bを除去するリリース工程を実施する。このリリース工程は、例えば、緩衝フッ酸をエッチング液としたウエットエッチング、或いは、フッ化水素酸ガスを用いたドライエッチング等で実施することができる。これによって、MEMS構造体10Xは空洞部10C内において可動部14bが可動な状態で配置される。その後、必要に応じて空洞部10C内の洗浄を行う。   Then, the interlayer insulating film 18 and the interlayer insulating film 16 on the MEMS structure 10X and the sacrificial layer 12B adjacent to the MEMS structure 10X through the opening 20a of the surface protective film 20 and the pores 19a of the covering portion 19X. A release process is performed to remove the. This release step can be performed by, for example, wet etching using buffered hydrofluoric acid as an etching solution, or dry etching using hydrofluoric acid gas. Thereby, the MEMS structure 10X is arranged in a state where the movable portion 14b is movable in the cavity portion 10C. Thereafter, the cavity 10C is cleaned as necessary.

さらに、上記のように空洞部10Cが形成された後、被覆部19X上に、塗布法、蒸着法、スパッタリング法、CVD法等により封止層21を形成し、この封止層21により細孔19aを閉鎖する。これによって、空洞部10Cは密閉される。なお、空洞部10Cを大気圧よりも減圧された状態としてもよく、或いは、大気とは異なるガス(例えば、窒素ガスなど)を封入した状態としてもよい。上記の封止層21を蒸着法、スパッタリング法、CVD法等の気相成長法で形成することにより、空洞部10Cの減圧状態をそのまま実現することができる。   Further, after the cavity portion 10C is formed as described above, the sealing layer 21 is formed on the covering portion 19X by a coating method, a vapor deposition method, a sputtering method, a CVD method, or the like. 19a is closed. Thereby, the cavity 10C is sealed. The cavity 10C may be in a state where the pressure is reduced from the atmospheric pressure, or may be in a state in which a gas different from the atmosphere (for example, nitrogen gas) is enclosed. By forming the sealing layer 21 by a vapor deposition method such as a vapor deposition method, a sputtering method, or a CVD method, the reduced pressure state of the cavity 10C can be realized as it is.

図2(a)は本実施形態の図1(e)に示す工程の後の基板ダイシング工程を説明する部分平面図、図2(b)は当該基板ダイシング工程後の電子装置10の構成を示す縦断面図である。本実施形態では、上記のようにMEMS構造体10Xが空洞部10C内に配置された状態で、被覆部19X及び封止層21によって空洞部10Cを閉鎖した状態で、基板11をダイシングする。このとき、基板11は図示しないダイシング装置の基台等に電気的に接続され、接地電位その他の定電位が与えられた状態とされる。そして、図示例の場合、ダイシングライン11x、11yに沿って基板11をダイシングすることで、複数の矩形チップ状の電子装置10が形成される。図2に示すように、電子装置10には、上述の空洞部10C内に配置されるMEMS構造体10Xがそれぞれ形成されている。空洞部10Cは、上記の配線層17、19、被覆部19X、封止層21によって構成される素子周囲構造10Pによって包囲され、画成される。この素子周囲構造10Pには一部欠損した開口部10Paが設けられている。   2A is a partial plan view for explaining the substrate dicing step after the step shown in FIG. 1E of this embodiment, and FIG. 2B shows the configuration of the electronic device 10 after the substrate dicing step. It is a longitudinal cross-sectional view. In the present embodiment, the substrate 11 is diced in a state where the cavity 10C is closed by the covering portion 19X and the sealing layer 21 in a state where the MEMS structure 10X is disposed in the cavity 10C as described above. At this time, the substrate 11 is electrically connected to a base of a dicing apparatus (not shown) or the like, and is in a state where a ground potential or other constant potential is applied. In the illustrated example, the substrate 11 is diced along the dicing lines 11x and 11y, whereby a plurality of rectangular chip-shaped electronic devices 10 are formed. As shown in FIG. 2, the MEMS device 10 </ b> X disposed in the above-described cavity 10 </ b> C is formed in the electronic device 10. The cavity 10 </ b> C is surrounded and defined by the element surrounding structure 10 </ b> P configured by the wiring layers 17 and 19, the covering portion 19 </ b> X, and the sealing layer 21. This element surrounding structure 10P is provided with an opening 10Pa partially missing.

MEMS構造体10Xの固定電極13には電極配線13xが接続され、また、可動電極14には電極配線14xが接続される。これらの電極配線13x、14xは、上記の開口部10Paを通して素子周囲構造10Pの外側に引き出される。   An electrode wiring 13 x is connected to the fixed electrode 13 of the MEMS structure 10 X, and an electrode wiring 14 x is connected to the movable electrode 14. These electrode wirings 13x and 14x are drawn out of the element surrounding structure 10P through the opening 10Pa.

また、電子装置10には、上記MEMS構造体10Xに接続された半導体回路10Sが形成される。半導体回路10Sは上記電極配線13x、14xに導電接続された回路部分を含む。半導体回路10Sは、MOSトランジスタ等の能動素子、コンデンサ、インダクタ、抵抗、ダイオード、配線等の回路要素を有し、図1に示す工程と共通の構成部分が同時に形成される。例えば、基板11上に形成された図示しない表面絶縁膜とともに素子間分離膜や他の表面絶縁膜が形成され、不純物領域11A、11Bとともにウエル領域やコンタクト領域が形成され、固定電極13や可動電極14とともにゲート電極、容量電極、配線層等が形成され、犠牲層12B及び層間絶縁膜16、18とともにゲート絶縁膜、容量誘電体層、層間絶縁膜等が形成され、配線層17、19とともに回路内配線層が形成される。なお、図示の端子10Tは半導体回路10Sの外部端子である。   In the electronic device 10, a semiconductor circuit 10S connected to the MEMS structure 10X is formed. The semiconductor circuit 10S includes a circuit portion that is conductively connected to the electrode wirings 13x and 14x. The semiconductor circuit 10S has circuit elements such as active elements such as MOS transistors, capacitors, inductors, resistors, diodes, wirings, and the same components as those shown in FIG. 1 are formed at the same time. For example, an inter-element isolation film or other surface insulating film is formed together with a surface insulating film (not shown) formed on the substrate 11, a well region or a contact region is formed together with the impurity regions 11A and 11B, a fixed electrode 13 or a movable electrode 14 is formed with a gate electrode, a capacitor electrode, a wiring layer, etc., and a sacrificial layer 12B and interlayer insulating films 16, 18 are formed with a gate insulating film, a capacitive dielectric layer, an interlayer insulating film, etc. An internal wiring layer is formed. The illustrated terminal 10T is an external terminal of the semiconductor circuit 10S.

上記の実施形態において、素子周囲構造10Pを構成する配線層17、19、被覆部19Xは導電体で構成され、また、場合によっては封止層21も導電体で構成される。これらの導電体は、配線構造である配線層17、19を介して基板11に導電接続されることで接地されるので、MEMS構造体10Xを電磁遮蔽するとともに、周囲の層間絶縁膜16、18が帯電したときに静電気を逃がす機能を有する。このため、上述の基板ダイシング工程でダイシングライン11x、11yに沿ってダイシングが行われた際に生ずる層間絶縁膜16,18の帯電によるMEMS構造体10Xへの電気的影響を低減することができ、例えば、静電気による可動部14bの撓み変形や破損を防止することができる。   In the above embodiment, the wiring layers 17 and 19 and the covering portion 19X constituting the element surrounding structure 10P are made of a conductor, and in some cases, the sealing layer 21 is also made of a conductor. Since these conductors are grounded by being conductively connected to the substrate 11 through the wiring layers 17 and 19 which are wiring structures, the MEMS structure 10X is electromagnetically shielded and the surrounding interlayer insulating films 16 and 18 are also shielded. It has a function of releasing static electricity when is charged. For this reason, it is possible to reduce the electrical influence on the MEMS structure 10X due to the charging of the interlayer insulating films 16 and 18 that occurs when dicing is performed along the dicing lines 11x and 11y in the substrate dicing process described above. For example, bending deformation and breakage of the movable portion 14b due to static electricity can be prevented.

特に、本実施形態では、図2(a)に示すように、素子周囲構造10Pの導電体である配線層17、19の開口部10Paが隣接する半導体回路10Sの側にのみ形成され、他の方位は全て配線層17、19によって取り囲まれているので、MEMS構造体10Xの周囲と電子装置10の外縁との間が半導体回路10Sの側を除いて完全に導電体によって平面的に包囲されていることとなるため、ダイシング時の摩擦に起因する帯電の影響をほぼ全方位に亘って回避することができる。   In particular, in the present embodiment, as shown in FIG. 2A, the openings 10Pa of the wiring layers 17 and 19 which are conductors of the element surrounding structure 10P are formed only on the side of the adjacent semiconductor circuit 10S. Since all the directions are surrounded by the wiring layers 17 and 19, the space between the periphery of the MEMS structure 10X and the outer edge of the electronic device 10 is completely surrounded by the conductor except for the semiconductor circuit 10S. Therefore, the influence of charging caused by friction during dicing can be avoided in almost all directions.

また、本実施形態では、図2(b)に示すように、素子周囲構造10PのうちMEMS構造体10Xを上方から被覆する被覆部19Xが(場合によっては封止層21も)導電体で構成されるので、特にMEMS構造体10Xに対する厚み方向の電界を生ずるような帯電が防止されることから、当該厚み方向に固定電極13に対し対向配置される可動部14bへの静電的な影響を低減できる。   Further, in the present embodiment, as shown in FIG. 2B, the covering portion 19X that covers the MEMS structure 10X from the upper part of the element surrounding structure 10P (also the sealing layer 21 in some cases) is configured by a conductor. As a result, charging that generates an electric field in the thickness direction with respect to the MEMS structure 10X is prevented in particular, so that an electrostatic influence is exerted on the movable portion 14b disposed to face the fixed electrode 13 in the thickness direction. Can be reduced.

なお、本実施形態では、配線層17、19は、空洞部10Cを包囲し画成する素子周囲構造10Pの導電体を構成するとともに、素子周囲構造10Pの導電体である被覆部19X(場合によっては封止層21)を電気的に基板11に接続するための配線構造をも構成するものとなっている。ただし、本発明はこのような態様に限らず、素子周囲構造10Pの少なくとも一部が導電体で構成され、この導電体が配線構造によって電気的に何らかの電位に接続可能に構成されていればよい。   In the present embodiment, the wiring layers 17 and 19 constitute a conductor of the element surrounding structure 10P that surrounds and defines the cavity portion 10C, and a covering portion 19X that is a conductor of the element surrounding structure 10P (in some cases) Constitutes a wiring structure for electrically connecting the sealing layer 21) to the substrate 11. However, the present invention is not limited to such an embodiment, and at least a part of the element surrounding structure 10P may be formed of a conductor, and the conductor may be configured to be electrically connectable to some potential by the wiring structure. .

[第2実施形態]
次に、図3を参照して本発明に係る第2実施形態の電子装置10′について説明する。本実施形態では、上記第1実施形態と同様の部分には同一符号を付し、それらの部分の説明並びに同一の製造方法については説明を省略する。
[Second Embodiment]
Next, an electronic device 10 'according to a second embodiment of the present invention will be described with reference to FIG. In the present embodiment, the same parts as those in the first embodiment are denoted by the same reference numerals, and descriptions of those parts and the same manufacturing method are omitted.

本実施形態では、配線層17′、19′にそれぞれ素子周囲構造10Pを構成する導電側壁部17Y、19Yと、これらの導電側壁部17Y、19Yとは別に設けられた配線部17Z、19Zが設けられている点で上記第1実施形態とは異なる。導電側壁部17Y、19Yは基本的には第1実施形態の配線層17、19と同様にMEMS構造体10Xを平面的に取り巻くように構成される。また、配線層19′には第1実施形態と同様の被覆部19Xが設けられている。   In the present embodiment, the wiring layers 17 'and 19' are provided with conductive side wall portions 17Y and 19Y constituting the element surrounding structure 10P, and wiring portions 17Z and 19Z provided separately from the conductive side wall portions 17Y and 19Y, respectively. This is different from the first embodiment. The conductive side wall portions 17Y and 19Y are basically configured to surround the MEMS structure 10X in the same manner as the wiring layers 17 and 19 of the first embodiment. The wiring layer 19 ′ is provided with a covering portion 19X similar to that of the first embodiment.

配線部17Z、19Zは、上記被覆部19X及び導電側壁部17Y、19Yに対して導電接続されているとともに、これらの導電側壁部17Y、19Yとは別に、MEMS構造体10Xを平面的に取り巻く導電側壁部17Y、19Yの外側に設けられ、層間絶縁膜16、18を貫通して基板11の表層部に形成された不純物領域11B′に導電接続されている。配線部17Z、19Zは、MEMS構造体10Xを導電側壁部17Y、19Yのさらに外側で平面的に取り巻くように形成されている。   The wiring portions 17Z and 19Z are conductively connected to the covering portion 19X and the conductive side wall portions 17Y and 19Y, and separately from the conductive side wall portions 17Y and 19Y, the conductive portions surrounding the MEMS structure 10X in a plane. Provided outside the side wall portions 17Y and 19Y and conductively connected to an impurity region 11B ′ formed in the surface layer portion of the substrate 11 through the interlayer insulating films 16 and 18. The wiring parts 17Z and 19Z are formed so as to surround the MEMS structure 10X in a plane on the outer side of the conductive side wall parts 17Y and 19Y.

図示例の場合、配線層19′は、二点鎖線で示すようにMEMS構造体10Xの上方を覆う被覆部19Xの外側に平面的に張り出し、この張り出した部分から下方へ向けて上記配線部17Z、19Zが伸びて基板11の表面に達している。なお、上記の張り出した部分は被覆部19Xと一体に構成しても構わないことは言うまでもない。   In the case of the illustrated example, the wiring layer 19 ′ is planarly projected outside the covering portion 19X covering the upper portion of the MEMS structure 10X as indicated by a two-dot chain line, and the wiring portion 17Z is directed downward from the projected portion. 19Z extends to reach the surface of the substrate 11. Needless to say, the protruding portion may be integrated with the covering portion 19X.

MEMS構造体10Xを収容する空洞部10C及びこれを取り巻く素子周囲構造10P′に隣接して第1実施形態と同様の半導体回路10Sが設けられ、素子周囲構造10P′には、半導体回路10Sの側に開口部10Pa′が開口している。この開口部10Pa′からは第1実施形態と同様にMEMS構造体10Xに接続された電極配線13x′、14x′が引き出され、半導体回路10Sに導電接続される。   A semiconductor circuit 10S similar to that of the first embodiment is provided adjacent to the cavity 10C that accommodates the MEMS structure 10X and the element surrounding structure 10P ′ surrounding the cavity 10C. The element surrounding structure 10P ′ includes a semiconductor circuit 10S side. An opening 10Pa 'is opened in the opening. As in the first embodiment, electrode wirings 13x ′ and 14x ′ connected to the MEMS structure 10X are drawn out from the opening 10Pa ′, and are conductively connected to the semiconductor circuit 10S.

上記配線部17Z、19Zは、本発明の導電体を構成する被覆部19X、導電側壁部17Y、19Yを基板11に導電接続するための配線構造を構成する。この配線構造である配線部17Z、19Zは、MEMS構造体10X、空洞部10C及び素子周囲構造10P′に対し半導体回路10Sが隣接する側を除いた方向に隣接し、当該方向から平面的に取り巻くように構成される。これらの方向はいずれもMEMS構造体10X、空洞部10C及び素子周囲構造10P′がダイシングライン11x、11yに直接に隣接する方向である。   The wiring portions 17Z and 19Z constitute a wiring structure for conductively connecting the covering portion 19X and the conductive side wall portions 17Y and 19Y constituting the conductor of the present invention to the substrate 11. The wiring portions 17Z and 19Z, which are the wiring structures, are adjacent to the MEMS structure 10X, the cavity 10C, and the element surrounding structure 10P ′ in a direction excluding the side where the semiconductor circuit 10S is adjacent, and are planarly surrounded from the direction. Configured as follows. These directions are directions in which the MEMS structure 10X, the cavity 10C and the element surrounding structure 10P ′ are directly adjacent to the dicing lines 11x and 11y.

ここで、配線部17Z、19Zは、素子周囲構造10P′の外側を平面的に取り巻く閉曲線に沿って不連続に分散配置された複数の箇所において基板11に対し導電接続されている。ただし、配線部17Z、19Zを上記平曲線に沿って連続的に形成し、かつ、連続して基板11に導電接続されているように構成してもよい。   Here, the wiring portions 17Z and 19Z are conductively connected to the substrate 11 at a plurality of locations discontinuously distributed along a closed curve that surrounds the element surrounding structure 10P ′ in a plane. However, the wiring portions 17Z and 19Z may be formed continuously along the flat curve and continuously connected to the substrate 11.

なお、図示例では素子周囲構造10P′の開口部10Pa′が半導体回路10Sの隣接する側の角部に近い位置に開口しているが、このような構成に限定されるものではなく、半導体回路10Sの隣接する側でさえあれば、第1実施形態のように当該側の中央部にて開口していてもよい。   In the illustrated example, the opening 10Pa ′ of the element surrounding structure 10P ′ is opened at a position near the corner on the adjacent side of the semiconductor circuit 10S. However, the present invention is not limited to such a configuration. As long as it is on the side adjacent to 10S, it may be opened at the center of the side as in the first embodiment.

本実施形態では、素子周囲構造10P′に設けられた導電体である被覆部19X及び導電側壁部17Y、19Yが素子周囲構造10P′の外側に配置される配線部17Z、19Zにより構成される配線構造によって基板11に導電接続されるので、上記のリリース工程においてエッチングによる配線構造の侵食のおそれをなくすことができる。   In the present embodiment, the covering portion 19X and the conductive side wall portions 17Y and 19Y, which are conductors provided in the element surrounding structure 10P ′, are wirings constituted by the wiring portions 17Z and 19Z arranged outside the element surrounding structure 10P ′. Since the structure is conductively connected to the substrate 11, the risk of erosion of the wiring structure due to etching in the above-described release process can be eliminated.

すなわち、本来は導電側壁部17Y、19Yはリリース工程におけるエッチング処理に対して耐性を有する素材(アルミニウム等)で構成されるが、当該素材の耐性は必ずしも十分でない場合があり、例えば配線材料として多々使用されるアルミニウムやアルミニウム合金は、リリース工程のフッ酸系のエッチングに対して僅かに侵される場合がある。したがって、リリース工程時においてエッチャントの組成やエッチング時間によっては導電側壁部17Y、19Yが侵食され、特に導電側壁部17Yと基板11との間が侵食されることで、基板11に対する導電接続性が悪化するおそれもある。したがって、第1実施形態ではリリース工程次第で所望の効果が得られない場合も想定される。   That is, the conductive side wall portions 17Y and 19Y are originally made of a material (aluminum or the like) that is resistant to the etching process in the release process, but the material may not always have sufficient resistance. The aluminum or aluminum alloy used may be slightly attacked by hydrofluoric acid etching in the release process. Therefore, the conductive side wall portions 17Y and 19Y are eroded depending on the composition of the etchant and the etching time during the release process, and particularly the conductive side wall portion 17Y and the substrate 11 are eroded, so that the conductive connectivity to the substrate 11 is deteriorated. There is also a risk. Therefore, in the first embodiment, it may be assumed that a desired effect cannot be obtained depending on the release process.

これに対して、本実施形態では、導電側壁部17Y、19Yの外側において別に配線部17Z、19Zを設けており、これらの配線部17Z、19Zはリリース工程に直接晒されることがないので、上記のような導電接続性の悪化は生じない。   On the other hand, in the present embodiment, wiring portions 17Z and 19Z are separately provided outside the conductive side wall portions 17Y and 19Y, and these wiring portions 17Z and 19Z are not directly exposed to the release process. Such deterioration of the conductive connectivity does not occur.

[第3実施形態]
次に、図4を参照して本発明に係る第3実施形態の電子装置10″について説明する。本実施形態では、上記第1実施形態と同様の部分には同一符号を付し、それらの部分の説明並びに同一の製造方法については説明を省略する。
[Third Embodiment]
Next, an electronic apparatus 10 ″ according to a third embodiment of the present invention will be described with reference to FIG. 4. In the present embodiment, the same reference numerals are given to the same parts as those in the first embodiment, and those parts will be described. The description of the parts and the description of the same manufacturing method will be omitted.

本実施形態では、MEMS構造体10X及び空洞部10Cを取り巻く素子周囲構造10P″のさらに外側に配線部17Z、19Zからなる配線構造を設けて基板11に導電接続している点で上記第2実施形態と同様である。ただし、本実施形態では、半導体回路10S″の主要部がMEMS構造体10X、空洞部10C及び素子周囲構造10P″の両側にそれぞれ隣接している点で異なる。また、素子周囲構造10P″には、電極配線13x″、14x″を引き出すための開口部10Pa″が半導体回路10S″の隣接する両側にそれぞれ開口している点でも異なる。   In the present embodiment, the second embodiment is provided in that a wiring structure including wiring portions 17Z and 19Z is provided on the outer side of the element surrounding structure 10P ″ surrounding the MEMS structure 10X and the cavity portion 10C and is conductively connected to the substrate 11. However, the present embodiment is different in that the main part of the semiconductor circuit 10S ″ is adjacent to both sides of the MEMS structure 10X, the cavity 10C, and the element surrounding structure 10P ″. The peripheral structure 10P ″ is also different in that openings 10Pa ″ for drawing out the electrode wirings 13x ″ and 14x ″ are opened on both sides adjacent to the semiconductor circuit 10S ″.

本実施形態では、MEMS構造体10X及び空洞部10Cを取り巻く素子周囲構造10P″の両側二方向に半導体回路10S″の主要部がそれぞれ隣接し、これに対応して、半導体回路10S″の当該主要部が隣接する二方向を除く残りの両側二方向にそれぞれ配線部17Z、19Zが配置されている。そして、図示例では、これらの配線部17Z、19Zは上記残りの二方向を包囲するように不連続な複数個所において基板11と導電接続される。なお、連続的に延長された導電接続部を形成してもよいことは上記と同様である。   In the present embodiment, the main parts of the semiconductor circuit 10S ″ are adjacent to each other in two directions on both sides of the element surrounding structure 10P ″ surrounding the MEMS structure 10X and the cavity part 10C, and correspondingly, the main part of the semiconductor circuit 10S ″ Wiring portions 17Z and 19Z are arranged in the remaining two directions except for the two adjacent directions, and in the illustrated example, these wiring portions 17Z and 19Z surround the remaining two directions. Conductive connection is made with the substrate 11 at a plurality of discontinuous locations, and the conductive connection portion extended continuously may be formed as described above.

MEMS構造体10Xを被覆する被覆部19Xを備えた配線層19″は、上記残りの二方向にそれぞれ張り出し、それらの張り出し部分の下方に上記配線部17Z、19Zが形成されている。   The wiring layer 19 ″ provided with the covering portion 19X covering the MEMS structure 10X extends in the remaining two directions, and the wiring portions 17Z and 19Z are formed below the protruding portions.

本実施形態では、図示例のようにMEMS構造体10X、空洞部10C及び素子周囲構造10P″の両側二方向にそれぞれ半導体回路10S″の回路部が隣接し、残りの二方向にも半導体回路10S″の配線等が配置される領域が存在するものの、当該領域は僅かなものとなっている。ただし、半導体回路10S″が上記二つの回路部のみで構成されていてもよい。そして、残りの二方向の外側には配線構造である配線部17Z、19Zが基板11と導電接続しているため、上記各実施形態と同様にダイシングライン11xに沿った摩擦等に起因する帯電の影響を低減することができる。   In the present embodiment, as shown in the illustrated example, the circuit portions of the semiconductor circuit 10S ″ are adjacent to each other in two directions on both sides of the MEMS structure 10X, the cavity portion 10C, and the element surrounding structure 10P ″, and the semiconductor circuit 10S also in the remaining two directions. Although there is a region in which "" wirings and the like are arranged, the region is very small. However, the semiconductor circuit 10S "may be composed of only the two circuit portions. Since the wiring portions 17Z and 19Z, which are wiring structures, are conductively connected to the substrate 11 outside the remaining two directions, the charging caused by friction along the dicing line 11x is the same as in the above embodiments. The influence can be reduced.

[第4実施形態]
最後に、図5を参照して本発明に係る第4実施形態の電子装置30について説明する。本実施形態では、上記第1実施形態と同様の部分には同一符号を付し、それらの部分の説明並びに同一の製造方法については説明を省略する。
[Fourth Embodiment]
Finally, an electronic device 30 according to a fourth embodiment of the present invention will be described with reference to FIG. In the present embodiment, the same parts as those in the first embodiment are denoted by the same reference numerals, and descriptions of those parts and the same manufacturing method are omitted.

本実施形態では、第1実施形態と同様のMEMS構造体10X、空洞部30C及び素子周囲構造30Pを有するが、基板31がセラミックス、ガラス、樹脂等の絶縁基板であり、配線層39が素子周囲構造30Pの導電体である被覆部39Xと導電側壁部39Yに加えて外側へ延長された配線部39Vを備えている点で異なる。この配線部39Vは層間絶縁膜18上を外側へ伸び、表面保護膜20に形成された開口部20bにて露出する端子部39Wを備えている。なお、端子部39W上には突起電極39Tを形成してもよい。   In this embodiment, the MEMS structure 10X, the cavity 30C, and the element surrounding structure 30P are the same as those in the first embodiment, but the substrate 31 is an insulating substrate such as ceramics, glass, resin, and the wiring layer 39 is around the element. The difference is that a wiring portion 39V extended outward is provided in addition to the covering portion 39X and the conductive side wall portion 39Y which are conductors of the structure 30P. The wiring portion 39V includes a terminal portion 39W that extends outward on the interlayer insulating film 18 and is exposed at the opening 20b formed in the surface protective film 20. A protruding electrode 39T may be formed on the terminal portion 39W.

本実施形態では、素子周囲構造30Pのうちの導電体を構成する被覆部39X、導電側壁部39Y及び配線層17とは別に、その外側に延在する配線部39Vが形成され、この配線部39Vが端子部39Wを介して外部の所定電位に接続可能に構成される。例えば、図示点線で示す突起電極39Tをダイシング装置の基台に導電接触させた状態(電気的に接地された状態)で固定して基板31のダイシングを行うことにより、ダイシング時における帯電を防止し、当該帯電によるMEMS構造体10Xへの電気的影響を低減できる。   In the present embodiment, apart from the covering portion 39X, the conductive side wall portion 39Y and the wiring layer 17 constituting the conductor in the element surrounding structure 30P, a wiring portion 39V extending to the outside is formed, and this wiring portion 39V is formed. Is configured to be connectable to a predetermined external potential via the terminal portion 39W. For example, the substrate 31 is diced by fixing the protruding electrode 39T indicated by a dotted line in a conductive contact state (electrically grounded) to the base of the dicing apparatus, thereby preventing charging during dicing. The electrical influence on the MEMS structure 10X due to the charging can be reduced.

尚、本発明の電子装置は、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。例えば、上記各実施形態では、機能素子としてMEMS素子を例示し、特に図示例では静電型のMEMS振動子を例に説明したが、マイクロアクチュエータ、圧力センサ、加速度センサ、その他のMEMS振動子以外のMEMS素子であってもよく、或いは、基板上の空洞部内に配置されるものであれば、水晶振動子、表面弾性波素子、半導体圧力センサ等といったMEMS素子以外の各種の機能素子であっても構わない。   Note that the electronic device of the present invention is not limited to the illustrated examples described above, and it is needless to say that various modifications can be made without departing from the scope of the present invention. For example, in each of the above embodiments, a MEMS element is illustrated as a functional element, and in particular, in the illustrated example, an electrostatic MEMS vibrator is described as an example. However, other than a microactuator, a pressure sensor, an acceleration sensor, and other MEMS vibrators Or any other functional element other than a MEMS element, such as a crystal resonator, a surface acoustic wave element, or a semiconductor pressure sensor, as long as it is disposed in a cavity on a substrate. It doesn't matter.

第1実施形態の製造工程及び構造を示す工程断面図(a)〜(e)。Process sectional drawing (a)-(e) which shows the manufacturing process and structure of 1st Embodiment. 第1実施形態の基板ダイシング工程前の部分平面図(a)及び基板ダイシング工程後の縦断面図(b)。The partial top view before the board | substrate dicing process of 1st Embodiment (a), and the longitudinal cross-sectional view after a board | substrate dicing process (b). 第2実施形態の基板ダイシング工程前の部分平面図(a)及び基板ダイシング工程後の縦断面図(b)。The partial top view before the board | substrate dicing process of 2nd Embodiment (a), and the longitudinal cross-sectional view after a board | substrate dicing process (b). 第3実施形態の基板ダイシング工程前の部分平面図(a)及び基板ダイシング工程後の縦断面図(b)。The fragmentary top view (a) before the board | substrate dicing process of 3rd Embodiment, and the longitudinal cross-sectional view (b) after a board | substrate dicing process. 第4実施形態の基板ダイシング工程前の部分平面図(a)及び基板ダイシング工程後の縦断面図(b)。The fragmentary top view (a) before the board | substrate dicing process of 4th Embodiment, and the longitudinal cross-sectional view after a board | substrate dicing process (b).

符号の説明Explanation of symbols

10、10′、10″、30…電子装置、10X…MEMS構造体(機能素子)、10C、30C…空洞部、10P、10P′、10P″、30P…素子周囲領域、10Pa、10Pa′、10Pa″…開口部、11、31…基板、11A、11B…不純物領域、12A…下地絶縁層、12B…犠牲層、13…固定電極、14…可動電極、16、18…層間絶縁膜、17、19、39…配線層、19X、39X…被覆部、17Y、19Y、39Y…導電側壁部、17Z、19Z、39V…配線部、39W…端子部 10, 10 ', 10 ", 30 ... electronic device, 10X ... MEMS structure (functional element), 10C, 30C ... cavity, 10P, 10P', 10P", 30P ... element peripheral region, 10 Pa, 10 Pa ', 10 Pa "... opening, 11, 31 ... substrate, 11A, 11B ... impurity region, 12A ... underlying insulating layer, 12B ... sacrificial layer, 13 ... fixed electrode, 14 ... movable electrode, 16, 18 ... interlayer insulating film, 17, 19" , 39 ... wiring layer, 19X, 39X ... covering portion, 17Y, 19Y, 39Y ... conductive side wall portion, 17Z, 19Z, 39V ... wiring portion, 39W ... terminal portion

Claims (7)

基板と、該基板上に配置された機能素子と、前記基板上に設けられ、前記機能素子が配置された空洞部を包囲し画成する素子周囲構造とを備えた電子機器において、
前記素子周囲構造の少なくとも一部が導電体で構成され、該導電体を電気的に接続するための配線構造が設けられていることを特徴とする電子装置。
In an electronic device comprising a substrate, a functional element disposed on the substrate, and an element surrounding structure that is provided on the substrate and surrounds and defines a cavity in which the functional element is disposed,
An electronic device, wherein at least a part of the element surrounding structure is made of a conductor, and a wiring structure for electrically connecting the conductor is provided.
前記導電体は前記空洞部の少なくとも上部を覆うことを特徴とする請求項1に記載の電子装置。   The electronic device according to claim 1, wherein the conductor covers at least an upper portion of the cavity. 前記配線構造は前記導電体を前記基板に導電接続することを特徴とする請求項1又は2に記載の電子装置。   The electronic device according to claim 1, wherein the wiring structure electrically connects the conductor to the substrate. 前記配線構造が導電接続される前記基板の表層部には周囲の基板部分より高濃度のキャリア領域が設けられることを特徴とする請求項3に記載の電子装置。   4. The electronic device according to claim 3, wherein a carrier region having a concentration higher than that of a surrounding substrate portion is provided in a surface layer portion of the substrate to which the wiring structure is conductively connected. 前記素子周囲構造は前記空洞部の側壁の少なくとも一部を構成する導電側壁部を有し、前記配線構造は該導電側壁部の外側に別に設けられていることを特徴とする請求項1乃至4のいずれか一項に記載の電子装置。   5. The element surrounding structure has a conductive side wall portion constituting at least a part of a side wall of the cavity portion, and the wiring structure is separately provided outside the conductive side wall portion. The electronic device according to any one of the above. 前記基板若しくはその上方に形成され、前記機能素子に導電接続された半導体回路をさらに有することを特徴とする請求項1乃至5のいずれか一項に記載の電子装置。   6. The electronic device according to claim 1, further comprising a semiconductor circuit formed on or above the substrate and conductively connected to the functional element. 基板上に機能素子を形成する機能素子形成工程と、
前記基板上及び前記機能素子上に基板被覆構造を形成する基板被覆工程と、
前記基板被覆構造のうち前記機能素子上にある部分を除去することにより前記機能素子を露出させる素子露出工程と、
前記機能素子の上方を閉鎖することにより、前記素子露出工程における前記基板被覆構造の残部とともに構成され、前記機能素子が収容される空洞部を包囲し画成して、少なくとも一部が導電体で構成されるとともに該導電体を電気的に接続するための配線構造を含む素子周囲構造を完成させる素子閉鎖工程と、
前記素子閉鎖工程後において前記基板をダイシングする基板ダイシング工程と、
を具備することを特徴とする電子装置の製造方法。
A functional element forming step of forming a functional element on the substrate;
A substrate coating step of forming a substrate coating structure on the substrate and the functional element;
An element exposing step of exposing the functional element by removing a portion of the substrate covering structure on the functional element;
By closing the upper side of the functional element, it is configured together with the remaining part of the substrate covering structure in the element exposing step, surrounding and defining a cavity part in which the functional element is accommodated, and at least a part of which is a conductor. An element closing step for completing an element surrounding structure including a wiring structure configured and electrically connecting the conductor; and
A substrate dicing step for dicing the substrate after the element closing step;
A method for manufacturing an electronic device, comprising:
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