JP2008154298A - 低密度パリティ検査(ldpc)デコーダに応用する演算方法、及び、その回路 - Google Patents
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Abstract
【解決手段】本発明の低密度パリティ検査(LDPC)デコーダに応用する演算方法、及び、その回路は、元のビットノードをチェックノード中へ併入して同時に演算を実行し、元のチェックノードの入力メッセージを利用するだけで、新しいビットノードメッセージを生成し、チェックノードは本来の演算を再実行する時、同時に、新しいチェックノード出力メッセージと元のチェックノードの入力メッセージにより、ビットノードのメッセージを更新し、チェックノードが得るメッセージにより、本来のチェックノードの演算を実行するだけでなく、本来のビットノードの出力メッセージも同時に生成する。これにより、LDPCデコーダに必要なメモリ数量を効果的に減少させるだけでなく、デコード速度も増加できる。
【選択図】図3
Description
12 ビットノード
14 CNP累加メッセージメモリ
16 BNP累加メッセージメモリ
20 入力コントローラー
22 チャンネル値メモリ
24 チェックノード演算器
26 共用メモリ
28 交換メッセージユニット
30 ROM対照表
32 チェックノード出力メッセージメモリ
34 LDPCデコードコントローラー
36 第一ステージチェックノードプロセッサ
38 第二ステージチェックノードプロセッサ
40 二の補数に累加(SM から TC)
42 第一減法器
44 第一減法器
46 差異値加法器
48 加法器
50 削減ユニット
52 第二減法器
Claims (15)
- 低密度パリティ検査(LDPC)デコーダに応用する演算方法であって、
各チェックノード運算の入力メッセージを記録する工程と、
前記入力メッセージに基づいて、チェックノードに出力メッセージを生成させる工程と、
前記出力メッセージと前のチェックノードが生成する出力メッセージにより、新しいビットノードメッセージを生成する工程と、
前記チェックノードが新しい出力メッセージを生成する時、この新しい出力メッセージと前記入力メッセージにより、前記ビットノードメッセージの全てを更新する工程と、
からなることを特徴とする低密度パリティ検査(LDPC)デコーダに応用する演算方法。 - 前記入力メッセージ、前記出力メッセージ、及び、前記ビットノードメッセージは、共用メモリ中に保存されることを特徴とする請求項1に記載の低密度パリティ検査(LDPC)デコーダに応用する演算方法。
- 前記チェックノードの前記入力メッセージは、チャンネル序列の累加値であることを特徴とする請求項1に記載の低密度パリティ検査(LDPC)デコーダに応用する演算方法。
- 前記新しい出力メッセージは、新しいチェックノード序列と前のチェックノード序列の差異値であることを特徴とする請求項1に記載の低密度パリティ検査(LDPC)デコーダに応用する演算方法。
- 低密度パリティ検査(LDPC)デコーダに応用する演算回路であって、
少なくとも一組のチャンネルのチェックノード序列メッセージと前のチェックノード序列メッセージを減法して差異値を生成する少なくとも一つの第一減法器と、
前記差異値と前のチェックノード演算の累加値を加算して、新しい累加値を得て、ビットノードメッセージを更新する少なくとも一つの加法器と、からなる第一ステージチェックノードプロセッサと、
前記の新しい累加値に基づいて演算すると共に、デコード済みビットを出力する第二ステージチェックノードプロセッサと、
からなることを特徴とする低密度パリティ検査(LDPC)デコーダに応用する演算回路。 - 前記第一ステージチェックノードプロセッサ中、更に、二個以上のチャンネルの演算を同時に実行でき、この時、それぞれ、二組以上の第一減法器により、二組のチャンネルのチェックノード序列メッセージと前のチェックノード序列メッセージを減法して二差異値を生成し、更に、差異値加法器により、前記二差異値を加算後、前記加法器中に伝送して演算することを特徴とする請求項5に記載の低密度パリティ検査(LDPC)デコーダに応用する演算回路。
- 前記加法器の累加後、前記累加値が元のデータビット数を超過する場合、まず、削減ユニットにより、余分なビット数を削減することを特徴とする請求項5に記載の低密度パリティ検査(LDPC)デコーダに応用する演算回路。
- 前記チェックノード序列メッセージは、一つの高速レジスタ中に暫時保存されることを特徴とする請求項5に記載の低密度パリティ検査(LDPC)デコーダに応用する演算回路。
- 前記累加値と新しい累加値は、同一のメモリ中に保存されることを特徴とする請求項5に記載の低密度パリティ検査(LDPC)デコーダに応用する演算回路。
- 前記チェックノード序列メッセージと前記前のチェックノード序列メッセージの減法前、まず、二の補数に累加することを特徴とする請求項5に記載の低密度パリティ検査(LDPC)デコーダに応用する演算回路。
- 前記第一ステージチェックノードプロセッサと前記第二ステージチェックノードプロセッサは、少なくとも一つの交換メッセージユニットにより、共有メモリにアクセスすることを特徴とする請求項5に記載の低密度パリティ検査(LDPC)デコーダに応用する演算回路。
- 前記第一ステージチェックノードプロセッサと前記第二ステージチェックノードプロセッサは、それぞれ、交換メッセージユニットにより、共有メモリにアクセスすることを特徴とする請求項5に記載の低密度パリティ検査(LDPC)デコーダに応用する演算回路。
- 前記第一ステージチェックノードプロセッサと前記第二ステージチェックノードプロセッサ、前記交換メッセージユニットは、デコードコントローラーにより制御されることを特徴とする請求項11に記載の低密度パリティ検査(LDPC)デコーダに応用する演算回路。
- 前記第一ステージチェックノードプロセッサと前記第二ステージチェックノードプロセッサ、前記交換メッセージユニットは、デコードコントローラーにより制御されることを特徴とする請求項12に記載の低密度パリティ検査(LDPC)デコーダに応用する演算回路。
- 前記第一ステージチェックノードプロセッサは、更に、第二減法器を有し、前記新しい累加値と演算済みの前のチェックノード入力メッセージが減法され、比較入力値を生成し、前記第二ステージチェックノードプロセッサは、前記比較入力値に基づいて演算されて、前記デコード済みビットを出力することを特徴とする請求項5に記載の低密度パリティ検査(LDPC)デコーダに応用する演算回路。
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