JP2008154280A - バイアス回路 - Google Patents

Abstract

【課題】デジタル無線通信装置用受信フロントエンド部に使用される可変利得増幅器において、利得切替え時でも、入力整合を保ち、かつ高次歪特性が劣化しない可変利得増幅器を提供することを目的とする。
【解決手段】エミッタを接地した第一、第二のトランジスタ１、２のコレクタとベースを高周波的に接地した第三のトランジスタ５のエミッタをカスコード接続し、第一または第二のトランジスタの一方を選択してベースバイアスを供給するバイアス切替回路１０７と、第二のトランジスタ２の入力インピーダンスを制御する第一のインピーダンス補償回路２０と、第一及び第二のトランジスタのベース間に接続した第二のインピーダンス補償回路１０２とを備え、バイアス切替回路１０７と連動して第一のインピーダンス補償回路２０を動作させることで、利得切替時でも入力整合を保ちかつ高次歪特性が劣化しない。
【選択図】図１

Description

本発明はデジタル無線通信装置用受信フロントエンド部に使用する可変利得増幅器に関するものである。

移動体通信では、基地局−移動局間の距離に応じて受信電界が大きく変化するため受信系に広いダイナミックレンジが必要となり、受信フロントエンド部の低雑音増幅器には利得制御機能が要求される。

以下、従来の可変利得増幅器について説明する。図５は従来の可変利得増幅器の回路図である。

図５において、５０１，５０２はトランジスタ、５０３、５０４は抵抗、５０５はインダクタ、５０６は接地容量、５０７は入力整合回路、５０８は出力整合回路、５０９は利得制御端子、５１０，５１１は電源端子、５１２は高周波入力端子、５１３は高周波出力端子である。

以上のように構成された可変利得増幅器について、以下その動作について説明する。

弱電界入力時には、利得制御端子５０９には高利得が得られる電圧Ｖagc1を印加する。この時、可変利得増幅器の入出力インピーダンスは、伝送線路の特性インピーダンスに一致するように、入力整合回路５０７と出力整合回路５０８の回路構成およびインダクタ５０５の値を設定する。一方、強電界入力時には利得制御端子５０９には低利得となる電圧Ｖagc2（Ｖagc2＜Ｖagc1）を設定し、増幅器の利得を低減する。

しかしながら従来の構成では、利得切替時に増幅器の入力インピーダンスが変動し、伝送線路の特性インピーダンスと不整合を生じるとともに、トランジスタの電流を下げて利得を低減するために、非線形効果による高次歪が増大するという欠点を有していた。

本発明は、前記従来技術の課題を解決するもので、インピーダンス補償回路を適用することで、利得切替え時でも、入力整合を保ち、かつ高次歪特性が劣化しない可変利得増幅器を提供することを目的とする。

この目的を達成するため本発明は、ベース端子に信号を入力しコレクタ端子より信号を出力するエミッタ接地型の第一のトランジスタにベースバイアスを供給するバイアス回路であって、ベース端子を前記第一のトランジスタのベース端子と接続して、カレントミラー対を形成する第五のトランジスタと、前記第一のトランジスタと前記第五のトランジスタとの間の順方向直流増幅率の誤差に起因した前記ベースバイアスの変動を緩和するとともに、電源への前記信号の漏洩を抑制する高周波阻止回路と、を備えたバイアス回路である。

これにより、カレントミラー対となるトランジスタのベース端子間に電圧効果を生じる抵抗が存在しないため、トランジスタの順方向電流増幅率バラツキに対する電流変化を抑えることができるとともに、高周波阻止回路により入力信号がバイアス回路へ流入することを阻止するため、バイアス回路による雑音指数の劣化を低減できる。

以上のように本発明によれば、インピーダンス補償回路を適用することで、利得切替え時でも、入力整合を保ち、かつ高次歪の発生を防止できるという有利な効果が得られる。

本発明の第１の発明は、ベース端子に信号を入力しコレクタ端子より信号を出力するエミッタ接地型の第一のトランジスタにベースバイアスを供給するバイアス回路であって、ベース端子を前記第一のトランジスタのベース端子と接続して、カレントミラー対を形成する第五のトランジスタと、前記第一のトランジスタと前記第五のトランジスタとの間の順方向直流増幅率の誤差に起因した前記ベースバイアスの変動を緩和するとともに、電源への前記信号の漏洩を抑制する高周波阻止回路と、を備えたバイアス回路としたものであり、本構成により、カレントミラー対となるトランジスタのベース端子間に電圧効果を生じる抵抗が存在しないため、トランジスタの順方向電流増幅率バラツキに対する電流変化を抑えることができるとともに、高周波阻止回路により入力信号がバイアス回路へ流入することを阻止するため、バイアス回路による雑音指数の劣化を低減できるという作用を有する。

本発明の第２の発明は、コレクタ端子が電源に接続されるとともにベース端子が前記第五のトランジスタのコレクタ端子に接続される第七のトランジスタを更に備えるとともに、前記高周波阻止回路は、一端が電源に接続されるとともに、他端が前記第五のトランジスタのコレクタ端子と前記第七のトランジスタのベース端子との接続中点に接続されるインピーダンス素子である第１の発明に記載のバイアス回路としたものであり、本構成により、カレントミラー対となるトランジスタのベース端子間に電圧効果を生じる抵抗が存在しないため、トランジスタの順方向電流増幅率バラツキに対する電流変化を抑えることができるとともに、高周波阻止回路により入力信号がバイアス回路へ流入することを阻止するため、バイアス回路による雑音指数の劣化を低減できるという作用を有する。

本発明の第３の発明は、前記第一のインピーダンス素子は、抵抗である第２の発明に記載のバイアス回路としたものであり、本構成により、カレントミラー対となるトランジスタのベース端子間に電圧効果を生じる抵抗が存在しないため、トランジスタの順方向電流増幅率バラツキに対する電流変化を抑えることができるとともに、高周波阻止回路により入力信号がバイアス回路へ流入することを阻止するため、バイアス回路による雑音指数の劣化を低減できるという作用を有する。

本発明の第４の発明は、前記高周波阻止回路は、前記第一のトランジスタのベース端子と前記第五のトランジスタのベース端子との接続中点と、前記第七のトランジスタのエミッタ端子との間に接続される第１の高周波阻止回路を更に備える第２又は第３の発明に記載のバイアス回路としたものであり、本構成により、カレントミラー対となるトランジスタのベース端子間に電圧効果を生じる抵抗が存在しないため、トランジスタの順方向電流増幅率バラツキに対する電流変化を抑えることができるとともに、高周波阻止回路により入力信号がバイアス回路へ流入することを阻止するため、バイアス回路による雑音指数の劣化を低減できるという作用を有する。

本発明の第５の発明は、前記第一の高周波阻止回路は、第二のインピーダンス素子である第４の発明に記載のバイアス回路としたものであり、本構成により、カレントミラー対となるトランジスタのベース端子間に電圧効果を生じる抵抗が存在しないため、トランジスタの順方向電流増幅率バラツキに対する電流変化を抑えることができるとともに、高周波阻止回路により入力信号がバイアス回路へ流入することを阻止するため、バイアス回路による雑音指数の劣化を低減できるという作用を有する。

本発明の第６の発明は、前記第二のインピーダンス素子は、抵抗である第５の発明に記載のバイアス回路としたものであり、本構成により、カレントミラー対となるトランジスタのベース端子間に電圧効果を生じる抵抗が存在しないため、トランジスタの順方向電流増幅率バラツキに対する電流変化を抑えることができるとともに、高周波阻止回路により入力信号がバイアス回路へ流入することを阻止するため、バイアス回路による雑音指数の劣化を低減できるという作用を有する。

本発明の第７の発明は、前記第二のインピーダンス素子は、インダクタである第５の発明に記載のバイアス回路としたものであり、本構成により、カレントミラー対となるトランジスタのベース端子間に電圧効果を生じる抵抗が存在しないため、トランジスタの順方向電流増幅率バラツキに対する電流変化を抑えることができるとともに、高周波阻止回路により入力信号がバイアス回路へ流入することを阻止するため、バイアス回路による雑音指数の劣化を低減できる。さらに、電圧降下のため高い抵抗値をとりにくい抵抗よりも効果的に、入力信号のバイアス回路への流入を阻止することができるという作用を有する。

本発明の第８の発明は、コレクタ端子が電源に接続されるとともにベース端子が前記第五のトランジスタのコレクタ端子に接続される第七のトランジスタを更に備えるとともに、前記高周波阻止回路は、前記第五のトランジスタのベース端子と前記第七のトランジスタのエミッタ端子との接続中点と、前記第一のトランジスタのベース端子との間に接続されるインダクタである第１の発明に記載のバイアス回路としたものであり、本構成により、カレントミラー対となるトランジスタのベース端子間に電圧効果を生じる抵抗が存在しないため、トランジスタの順方向電流増幅率バラツキに対する電流変化を抑えることができるとともに、高周波阻止回路により入力信号がバイアス回路へ流入することを阻止するため、バイアス回路による雑音指数の劣化を低減できるという作用を有する。

以下、本発明の実施の形態について、図１から図４を用いて説明する。

（実施の形態１）
図１は本実施の形態における可変利得増幅器の回路図である。図１において、１はエミッタ端子を直接接地した第一のトランジスタ、２は第一のトランジスタ１とコレクタ端子同士を接続した第二のトランジスタ、３は第二のトランジスタ２のエミッタ端子を接地する帰還抵抗、４は第一のトランジスタ１及び第二のトランジスタ２のコレクタ端子間を接続する抵抗、５は第一のトランジスタ１および第二のトランジスタ２とカスコード接続する第三のトランジスタ、６は第三のトランジスタ５にベースバイアスを供給する抵抗、７は第三のトランジスタ５のベース端子に接続する接地容量、８は第一のトランジスタ１及び第二のトランジスタ２のベース端子間を疎結合する第二の容量、１０１は第二のトランジスタ２の入力インピーダンスを制御する第一のインダクタ、１０２は第二の容量８及び第一のインダクタ１０１より構成される第二のインピーダンス補償回路、９は入力整合回路、１０は出力整合回路、１１は第三のトランジスタ５にコレクタバイアスを供給し、かつ出力整合回路１０とともに出力整合をとるインダクタ、１２及び１３は電源端子、１４は高周波入力端子、１５は高周波出力端子、１０３及び１０４はそれぞれ第一のトランジスタ１及び第二のトランジスタ２にベースバイアスを供給する電源、１０５は第一のトランジスタ１か第二のトランジスタ２のいずれを動作させるか選択するスイッチ、１０６はインバータ、１６は利得制御端子、１０７は利得制御端子１６、電源１０３，１０４、スイッチ１０５、及びインバータ１０６より構成されるバイアス切替回路、１７及び１８は第二のトランジスタ２の入力インピーダンスを制御する第一の容量及び第一の抵抗、１９はバイアス切替回路１０７と連動し、Ｖagc1が第一のトランジスタ１のベース端子に印可されるときには動作せず、Ｖagc2が第二のトランジスタ２のベース端子に印可されるときに動作して、第一の容量１７の接地・非接地を切替える第四のトランジスタ、２０は第一の容量１７、第一の抵抗１８及び第四のトランジスタ１９より構成される第一のインピーダンス補償回路、１０８は第一のトランジスタ１、第二のトランジスタ２、帰還抵抗３、抵抗４、第三のトランジスタ５、第二の容量８、第一のインピーダンス補償回路２０、及びバイアス切替回路１０７より構成される集積回路である。

高周波入力端子１４より入力された高周波信号は、入力整合回路９を通って第一のトランジスタ１のベース端子に、また入力整合回路９と第二のインピーダンス補償回路１０２とを通って第二のトランジスタ２のベース端子に入力される。

弱電界入力時は、第一のトランジスタ１のベース端子にＶagc1を印可することで、所望の利得を得る。一方、強電界入力時にはバイアス切替回路１０７を用いて、第二のトランジスタ２のベース端子にＶagc1より小さなＶagc2を印可すること、及び帰還抵抗３の作用により第１のトランジスタが動作する場合と比較して利得が低減する。

入力インピーダンスは、第一のトランジスタ１または第二のトランジスタ２のうち動作しているトランジスタにより決定される。第一のトランジスタ１と第二のトランジスタ２との入力容量の差、及び第二のトランジスタ２のエミッタ端子−接地間に接続した帰還抵抗３により、第二のトランジスタ２の動作時と第一のトランジスタ１の動作時との入力インピーダンスは異なる。そこで、バイアス切替回路１０７と連動して動作する第四のトランジスタ１９により、第二のトランジスタ２の動作時には、第二のトランジスタ２のベース端子−接地間に第一の容量１７及び第一の抵抗１８を接続し、第一のトランジスタ１の入力インピーダンスと同等とする。さらに、第一のトランジスタ１の動作時における第二のトランジスタ２の影響を軽減するために、第一のトランジスタ１と第二のトランジスタ２のベース端子間を第二の容量８により疎結合とするため、第一のインダクタ１０１によるインピーダンス補償回路も接続する。

本実施の形態によれば、低利得に切替えた時には第一のインピーダンス補償回路が第二のトランジスタのベース端子に第一の容量を付加し、第二のトランジスタの入力インピーダンスを制御することで、利得切替時でも入力整合を保ち、高次歪の発生を抑圧することができる。

なお、第二の容量８と第一のインダクタ１０１の配置は変更可能であるが、第二の容量８を集積回路１０８に内蔵して部品点数を削減することができる点で、図１に示した構成がより好ましい。

また、第一のトランジスタ１のエミッタサイズに比べ、第二のトランジスタ２のエミッタサイズを小さくすることにより、第二のトランジスタ２を付加することによる高利得時の雑音指数の劣化を抑制することができる。

（実施の形態２）
図２は本実施の形態における可変利得増幅器の回路図である。図２において、２０１及び２０２は第一のトランジスタ１及び第二のトランジスタ２とそれぞれカレントミラーを形成する対となる第五及び第六のトランジスタ、２０３及び２０４は第五のトランジスタ２０１及び第六のトランジスタ２０２のエミッタ端子をそれぞれ接地する第一及び第二のエミッタ抵抗、２０５及び２０６は第一のトランジスタ１及び第二のトランジスタ２にそれぞれベース電流を供給する第七及び第八のトランジスタ、２０７は第一のトランジスタ１、第五のトランジスタ２０１、第七のトランジスタ２０５及び第一のエミッタ抵抗２０３より構成される第一のカレントミラー回路、２０８は第二のトランジスタ２、第六のトランジスタ２０２、第八のトランジスタ２０６及び第二のエミッタ抵抗２０４より構成される第二のカレントミラー回路、２０９及び２１０は第七のトランジスタ２０５及び第八のトランジスタ２０６のエミッタ端子とそれぞれ第一のトランジスタ１及び第二のトランジスタ２のベース端子間を接続する第二及び第三の抵抗、２１１及び２１２は第二の抵抗２０９、第三の抵抗２１０よりそれぞれ構成される第一及び第二の高周波阻止回路、２１３及び２１４は第一のカレントミラー回路２０７及び第二のカレントミラー回路２０８にそれぞれバイアスを供給する第九及び第十のトランジスタ、２１５は第九のトランジスタ２１３または第十のトランジスタ２１４のどちらか一方を動作させる第十一のトランジスタ、２１６は利得制御端子１６、第九のトランジスタ２１３、第十のトランジスタ２１４及び第十一のトランジスタ２１５より構成される切替スイッチ、２１７−２１９はバイアスを供給する抵抗、２２０および２２１は定電流源、２２２は電源端子、２２３は第五のトランジスタ２０１、第六のトランジスタ２０２、第一のエミッタ抵抗２０３、第二のエミッタ抵抗２０４、第七のトランジスタ２０５、第八のトランジスタ２０６、切替スイッチ２１６、抵抗２１７−２１９、定電流源２２０，２２１、及び電源端子２２２より構成され、利得制御端子１６の電位により、第一のトランジスタ１または第二のトランジスタ２のどちらか一方にベースバイアスを供給するバイアス切替回路、２２４は第一のトランジスタ１、第二のトランジスタ２、帰還抵抗３、抵抗４、第三のトランジスタ５、第二の容量８、第一のインピーダンス補償回路２０、第一の高周波阻止回路２１１、第二の高周波阻止回路２１２及びバイアス切替回路２２３より構成される集積回路である。なお、上記以外の構成要素、符号については実施の形態１と同一である。

本実施の形態によれば、第二の抵抗２０９及び第三の抵抗２１０に、それぞれ第一のトランジスタ１及び第二のトランジスタ２の入力インピーダンスより充分に高い値を選択することにより、入力信号の第一のカレントミラー回路２０７及び第二のカレントミラー回路２０８への漏洩を阻止することができ、バイアス切替回路２２３による雑音指数特性の劣化を防止することができる。なお、第五のトランジスタ２０１及び第六のトランジスタ２０２のベース端子の入力インピーダンスは充分高いため、問題とならない。さらに、カレントミラー対となるトランジスタのベース端子間に電圧降下を生じる抵抗が存在しないため、トランジスタの順方向電流増幅率バラツキに対する電流変動を抑えることができる。その他の動作、作用は実施の形態１と同様である。

なお、図２には第一のエミッタ抵抗２０３を第五のトランジスタ２０１のエミッタ端子に接続してミラー比を大きくとっているが、それほど大きなミラー比が要求されない場合にはこの第一のエミッタ抵抗２０３は削除可能であり、このときには抵抗バラツキに対する電流変動も抑えることができる。

（実施の形態３）
図３は本実施の形態における可変利得増幅器の回路図である。図３において、３０１は第一のトランジスタ１のベース端子及び第七のトランジスタ２０５のエミッタ端子間を接続する第二のインダクタ、３０２は第二のインダクタ３０１より構成される第一の高周波阻止回路、３０３は第一のトランジスタ１、第二のトランジスタ２、帰還抵抗３、抵抗４、第三のトランジスタ５、第二の容量８、第一のインピーダンス補償回路２０、第二の高周波阻止回路２１２及びバイアス切替回路２２３より構成される集積回路である。なお、上記以外の構成要素と符号については実施の形態２と同様である。

本実施の形態によれば、第二のインダクタ３０１に、第一のトランジスタ１の入力インピーダンスより充分に高いインピーダンスとなるインダクタンス値を選択することにより、第二のインダクタ３０１を介して、第一のトランジスタ１にベースバイアスを供給し、かつ入力信号の第一のカレントミラー回路２０７への漏洩を阻止することができ、バイアス切替回路２２３による雑音指数特性の劣化を防止することができる。その他の動作、作用は実施の形態２と同様である。

なお、第二のインダクタ３０１を、第一のトランジスタ１及び第五のトランジスタ２０１のベース端子間に接続しても同様の効果が得られることは言うまでもない。

（実施の形態４）
図４は本実施の形態における可変利得増幅器の回路図である。図４において、４０１は第一のトランジスタ１及び第二のトランジスタ２のベース端子間を接続する第一のインダクタ、４０２は第二の容量８及び第一のインダクタ４０１より構成される第二のインピーダンス補償回路、４０３は第一のインダクタ４０１より構成される第一の高周波阻止回路、４０４は第一のトランジスタ１、第二のトランジスタ２、帰還抵抗３、抵抗４、第三のトランジスタ５、第二の容量８、第一のインピーダンス補償回路２０、第二の高周波阻止回路２１２及びバイアス切替回路２２３より構成される集積回路である。なお、上記以外の構成要素、符号については実施の形態３と同様である。

本実施の形態によれば、第二のインピーダンス補償回路４０２に用いられている第一のインダクタ４０１を、入力信号の第一のカレントミラー回路２０７への漏洩阻止用として兼用することにより、部品点数を削減できる。その他の動作、作用は実施の形態３と同様である。

本発明にかかるバイアス回路は、インピーダンス補償回路を適用することで、利得切替え時でも、入力整合を保ち、かつ高次歪の発生を防止できる機能を有し、可変利得増幅器等として有用である。

本発明の一実施の形態による可変利得増幅器の回路図 本発明の一実施の形態による可変利得増幅器の回路図 本発明の一実施の形態による可変利得増幅器の回路図 本発明の一実施の形態による可変利得増幅器の回路図 従来の可変利得増幅器の回路図

符号の説明

１ 第一のトランジスタ
２ 第二のトランジスタ
３ 帰還抵抗
４，６，２１７，２１８，２１９，５０３，５０４ 抵抗
５ 第三のトランジスタ
７，５０６ 接地容量
８ 第二の容量
９，５０７ 入力整合回路
１０，５０８ 出力整合回路
１１，５０５ インダクタ
１２，１３，２２２，５１０，５１１ 電源端子
１４，５１２ 高周波入力端子
１５，５１３ 高周波出力端子
１６，５０９ 利得制御端子
１７ 第一の容量
１８ 第一の抵抗
１９ 第四のトランジスタ
２０ 第一のインピーダンス補償回路
１０１，４０１ 第一のインダクタ
１０２，４０２ 第二のインピーダンス補償回路
１０３，１０４ 電源
１０５ スイッチ
１０６ インバータ
１０７，２２３ バイアス切替回路
１０８，２２４，３０３，４０４ 集積回路
２０１ 第五のトランジスタ
２０２ 第六のトランジスタ
２０３ 第一のエミッタ抵抗
２０４ 第二のエミッタ抵抗
２０５ 第七のトランジスタ
２０６ 第八のトランジスタ
２０７ 第一のカレントミラー回路
２０８ 第二のカレントミラー回路
２０９ 第二の抵抗
２１０ 第三の抵抗
２１１，３０２，４０３ 第一の高周波阻止回路
２１２ 第二の高周波阻止回路
２１３ 第九のトランジスタ
２１４ 第十のトランジスタ
２１５ 第十一のトランジスタ
２１６ 切替スイッチ
２２０，２２１ 定電流源
３０１ 第二のインダクタ
５０１，５０２ トランジスタ

Claims (4)

1. 同一半導体基板上に形成されるバイアス回路であって、
   ベース端子に信号を入力しコレクタ端子より信号を出力するエミッタ接地型の第一のトランジスタと、
   ベース端子が前記第一のトランジスタのベース端子と接続され、前記第一のトランジスタとカレントミラー対を形成する第五のトランジスタと、
   前記カレントミラー対のベース電流補償を行う第七のトランジスタと、
   前記第一のトランジスタのベース端子と前記第五のトランジスタのベース端子との接続中点と、前記第七のトランジスタのエミッタ端子との間に接続されるインピーダンス素子と、を具備するバイアス回路。
2. 前記インピーダンス素子は、前記第一のトランジスタの入力インピーダンスより高いインピーダンス値を有することを特徴とする請求項１記載のバイアス回路。
3. 前記インピーダンス素子は、抵抗であることを特徴とする請求項１又は２記載のバイアス回路。
4. 前記インピーダンス素子は、インダクタであることを特徴とする請求項１乃至３いずれか一項に記載のバイアス回路。

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