JP2008140372A - 選択演算を実行する方法および装置 - Google Patents
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Abstract
【解決手段】プロセッサに結合されるメモリ中に、ソースオペランド内の第1のパックドデータと、デスティネーションオペランド内の第2のパックドデータが格納される。プロセッサは、ソースオペランドの制御ビットが「1」に設定される場合に第1のパックドデータを選択し、そのデータをデスティネーションオペランド内に格納する。制御ビットが「1」に設定されない場合、プロセッサはデスティネーションオペランド内のデータを保持する。デスティネーションオペランドの最終値がメモリ内に格納される。
【選択図】図6
Description
[コンピュータシステム]
[データストレージ形式]
[BLEND演算]
[即値BLEND演算]
[可変BLEND演算]
[代替実施形態]
101 相互接続部
102 データ処理システム
104 メインメモリ
106 ROM
107 データストレージ装置
109 プロセッサ
110 処理コア
118c 3バイト拡張コード
121 ディスプレイ装置
1210 プレフィックス
122 入力装置
1220 オペコード
1226 オペコード
123 カーソルコントロール
1230 MOD R/M
124 ハードコピー装置
1240 SIB
125 音声記録/再生装置
1250 ディスプレースメント
126 ビデオ
1260 即値
130 実行ユニット
142 BLEND命令
150 レジスタファイル
160 キャッシュ
165 デコーダ
170 内部相互接続部
190 通信装置
201 整数レジスタ
207 制御信号
208 ステータスレジスタ
209 レジスタ
210 拡張レジスタ
211 命令ポインタレジスタ
214 バス
224 メインプロセッサ
226 コプロセッサ
271 SDRAMコントロール
272 SRAMコントロール
273 バーストフラッシュインタフェース
274 PCMCIA/CFカードコントロール
275 LCDコントロール
276 DMAコントロール
277 代替バスマスタインタフェース
278 キャッシュ
290 I/Oブリッジ
291 UART
292 UBS
293 ブルートゥースUART
294 I/O拡張インタフェース
295 I/Oシステム
296 ワイヤレスインタフェース
412 ダブルクワドワード−128ビット
510 レジスタ内の符号なしパックドバイト表現
511 レジスタ内の符号付きパックドバイト表現
512 レジスタ内の符号なしパックドワード表現
513 レジスタ内の符号付きパックドワード表現
514 レジスタ内の符号なしパックドダブルワード表現
515 レジスタ内の符号付きパックドダブルワード表現
516 レジスタ内の符号なしパックドクワドワード表現
517 レジスタ内の符号付きパックドクワドワード表現
Claims (36)
- 一の第1の複数ビットオペランドを示す一の第1のフィールドと、一の第2の複数ビットオペランドを示す一の第2のフィールドとを含む一の命令形式である一の命令コードを受信する工程と、
前記第1のオペランドに関連付けられる一の符号ビットが前記第1のオペランドにおける1つ以上のデータ要素に対して非ゼロである場合に、前記符号ビットに応答して前記第2のオペランドを変更する工程と、
を含む方法。 - 前記符号ビットがゼロである場合に、前記第2のオペランドのデータ要素を変更しない工程をさらに含む請求項1に記載の方法。
- 前記第1のオペランドはさらに、それぞれNビットの長さを有する、データ要素として少なくともA1およびA2を含む第1の複数のデータ要素を含み、
前記第2のオペランドはさらに、それぞれNビットの長さを有する少なくともB1およびB2を含む第2の複数データ要素を含む、請求項2に記載の方法。 - 前記符号ビットは、前記第1のオペランドの前記データ要素の即値フィールドに格納される一の即値ビットである請求項3に記載の方法。
- 前記符号ビットは、前記第1のオペランドに関連付けられる一の第3のオペランドにおける最上位ビットである請求項3に記載の方法。
- 前記第3のオペランドは、一の暗黙のレジスタである請求項5に記載の方法。
- 前記符号ビットは、前記第1のオペランドと前記第2のオペランド間のデータの流れを制御する請求項1に記載の方法。
- 前記符号ビットが非ゼロである場合に、前記第1のオペランドからの第1のデータ要素を前記第2のオペランドに格納する工程をさらに含む請求項2に記載の方法。
- 前記第1のオペランドおよび前記第2のオペランドはそれぞれ128ビットを含む請求項1に記載の方法。
- 前記Nは、64である請求項3に記載の方法。
- 前記1つ以上のデータ要素は、パックドバイトとして処理される請求項1に記載の方法。
- 前記1つ以上のデータ要素は、パックドワードとして処理される請求項1に記載の方法。
- 前記1つ以上のデータ要素は、ダブルワードとして処理される請求項1に記載の方法。
- 前記1つ以上のデータ要素は、クワドワードとして処理される請求項1に記載の方法。
- 一の実行ユニットと、
データを含む一のマシンアクセス可能媒体と、
を含み、
前記データは、前記実行ユニットによりアクセスされると、前記実行ユニットに請求項1に記載の方法を実行させる、請求項1に記載の方法を実行する装置。 - 一の第1のデータを受信する一の第1の入力と、
前記第1のデータと同じビット数を含む一の第2のデータを受信する一の第2の入力と、
一の第1のプロセッサ命令に応答して、一の制御ビットに基づいて一の第1のオペランドから一の第1のデータ要素を選択する一の回路と、
を含み、
前記制御ビットは、前記制御ビットが非ゼロである場合に、前記第1のデータ要素を選択する、装置。 - 前記選択された第1のデータ要素は、一の第2のオペランドにコピーされる請求項16に記載の装置。
- 前記制御ビットは、一の符号ビットである請求項16に記載の装置。
- 前記制御ビットは、前記第1のオペランドの前記第1のデータ要素の即値フィールドに格納される一の即値ビットである請求項17に記載の装置。
- 前記符号ビットは、前記第1のオペランドに関連付けられる一の第3のオペランドにおける最上位ビットである請求項17に記載の装置。
- 前記第3のオペランドは、一の暗黙のレジスタである請求項20に記載の装置。
- 前記第1のデータおよび前記第2のデータはそれぞれ少なくとも128ビットのデータを含む請求項16に記載の装置。
- 前記第1のデータはさらに、少なくとも2つのデータ要素を含む請求項16に記載の装置。
- 前記データ要素はそれぞれ64ビットを含む請求項23に記載の装置。
- 前記第1のデータはさらに、少なくとも4つのデータ要素を含む請求項16に記載の装置。
- 前記データ要素はそれぞれ32ビットを含む請求項25に記載の装置。
- 前記第1のデータはさらに、少なくとも8つのデータ要素を含む請求項16に記載の装置。
- 前記データ要素はそれぞれ16ビットを含む請求項27に記載の装置。
- 前記第1のデータはさらに、少なくとも16のデータ要素を含む請求項16に記載の装置。
- 前記データ要素はそれぞれ8ビットを含む請求項29に記載の装置。
- データを格納するようアドレス指定可能な一のメモリと、
一の制御ビットを格納するよう構造的に可視である一のストレージ領域を含む一のプロセッサと、
一のNビットソースオペランドを指定する一の第1のフィールドと、一のNビットデスティネーションオペランドを指定する一の第2のフィールドとを有する一の命令を復号化する一のデコーダと、
前記デコーダによる前記命令の復号化に応答して、一の制御ビットに基づいて前記ソースオペランドから一の第1のデータ要素を選択する一の実行ユニットと、
を含み、
前記制御ビットは、前記制御ビットが非ゼロである場合に、前記第1のデータ要素を選択する、コンピュータシステム。 - 前記Nは、128である請求項31に記載のコンピュータシステム。
- 前記プロセッサは、前記デスティネーションオペランドに前記第1のデータ要素を格納する請求項31に記載のコンピュータシステム。
- 前記制御ビットは、前記第1のデータ要素における一の即値ビットである請求項31に記載のコンピュータシステム。
- 前記制御ビットは、一の第3のオペランドにおける最上位ビットである請求項31に記載のコンピュータシステム。
- 前記第3のオペランドは、一の暗黙のレジスタである請求項35に記載のコンピュータシステム。
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